experiência 5: implementação de relógio digital com
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1. EXPERI NCIA 5 IMPLEMENTA O DE REL GIO DIGITAL COM INTERRUP O Autores Prof Dr Marco T lio Carvalho de Andrade Prof Dr Carlos Eduardo Cugnasca Prof Dr Andr Riyuiti Hirakawa Colaborador Prof Dr Jorge Kinoshita Vers o 1 5 05 2007 1 OBJETIVO Esta experi ncia tem como objetivo a familiariza o com os mecanismos de interrup o suportados pelo microcontroladores 80C51 utilizado na Placa Experimental Pretende se que ao final desta o aluno seja capaz de habilitar interrup es projetar rotinas de tratamento de interrup es associando as aos endere os pertinentes configurar perif ricos para gera o de interrup es e utilizar uma interface de entrada e sa da program vel para a apresenta o dos resultados o m dulo do display de cristal l quido 2 MECANISMOS DE TRANSFER NCIA DE DADOS Os sistemas baseados em microprocessadores e microcontroladores requerem a interliga o com diversos dispositivos perif ricos tais como portas de entrada sa da paralelas canais de comunica o seriais controladores de teclado e display conversores A D temporizadores contadores de eventos etc Alguns dispositivos de entrada e sa da como o m dulo de display de cristal l quido que j possuem internamente os principais circuitos de controle sendo simples o seu interfaceamento com um processador Contudo outros perif ricos requerem tratamento especializado envolvendo a es em i2. dispositivo perif rico O microprocessador reconhece a interrup o enviando sinais de controle completa a execu o da instru o corrente salva o conte do dos registradores de interesse contador de programa registrador de estado etc e atende solicita o do dispositivo perif rico que solicitou a interrup o transferindo o controle para a subrotina de tratamento da interrup o Ao t rmino da execu o desta o flag de indica o de interrup o desligado os registradores que foram salvos s o restaurados e o controle do programa de dirigido para a instru o seguinte ao ponto de interrup o do programa Algumas interrup es podem ter seu tratamento postergado enquanto que outras necessitam de tratamento imediato por exemplo sinais de emerg ncia Em fun o disso a maioria dos microprocessadores apresentam interrup es mascar veis e interrup es n o mascar veis Atrav s de instru es apropriadas o programa pode habilitar ou desabilitar uma interrup o mascar vel enquanto que a n o mascar vel dever ser sempre atendida devendo ser reservada assim apenas para eventos de alta import ncia por exemplo sinal de emerg ncia de uma m quina ou equipamento Assim uma aplica o de tempo real que envolve m dulos de programas cr ticos e que n o podem ser interrompidos durante sua execu o deve utilizar interrup es mascar veis Outra caracter stica das interrup es diz respeito forma d
3. ada para muitas aplica es de controle Para se resolver esse problema procura se garantir uma maior precis o do intervalo de amostragem t atrav s do uso de interrup es peri dicas determinadas por um oscilador externo Trata se de uma t cnica muito utilizada em equipamentos destinados a supervis o e controle de processos uma vez que os algoritmos de controle obrigam a retirada de amostras digitalizadas dos sinais e atua o em intervalos de tempo iguais 4t Exemplos aquisi o de dados de conversores A D sa das pulsadas varredura de teclados multiplexa o de displays etc d Interrup o Para se tornar mais eficiente o tratamento de perif ricos que solicitam opera es do microprocessador assincronamente ou at mesmo periodicamente existe o recurso denominado interrup o Ele requer sinais que em geral todo microprocessador apresenta e eventualmente algum circuito externo adicional Utilizando os sinais de entrada de interrup o do microprocessador os dispositivos perif ricos podem informar a ocorr ncia de um dado evento externo que ser tratado com maior facilidade e rapidez atrav s das subrotinas de tratamento de interrup o em geral sem muito comprometer o programa que estava em execu o as condi es internas do microprocessador s o preservadas para posterior continua o da execu o do programa interrompido Figura 1 c Com esse m todo o microprocessador n o necessita consumir te
4. ags gerados com estas interrup es est o dispon veis nos bits IEO e IE1 desse registrador BIT TCON 7 TCON 6 TCON 5 TCON 4 TCON 3 TCON 2 TCON 1 TCON 0 SINAL TIMERS 0 e 1 IE1 IT1 IEO ITO END 8FH 8EH 8DH 8CH 8BH 8AH 89H 88H e ITi 1 a INTi reconhecida na transi o de 1 para O do sinal que deve permanecer em O por pelo menos 12 per odos de clock e ITi 0 a INTi reconhecida se na amostragem das interrup es pelo microcontrolador ela estiver em 0 deve voltar para 1 antes do retorno da rotina de tratamento e TJEi o hardware interno leva o sinal para 1 quando detectada uma transi o de 1 para O em INTi e leva o sinal para O quando trata INTi A Figura 2 resume a estrutura de interrup es do 80C51 e 80C52 este possui duas interrup es adicionais INTI TF3 EXFI m e CANA E ondyeb Ti iial ambenu t enatles IE regisar P regiao High giii mike dt Lim pily irie Iatemuga pHhag POLENE Aici inip Figura 2 Estrutura das interrup es do 80C51 80C52 Extra da de 15 Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 9 Laborat rio de Processadores l Experi ncia 5 O tratamento de interrup es no 80C51 prev endere os espec ficos e consecutivos para onde o processamento transferido para cada ocorr ncia de interrup o Esses endere os se l
5. ansfer ncia de Dados de Entrada e Sa da e Transfer ncia Via Acesso Direto Mem ria ADM Utilizada normalmente quando as informa es a serem transferidas se encontram dispostas sequencialmente na mem ria e a sua quantidade muito grande Esse m todo requer um circuito adicional denominado Controlador de ADM que programado pela UCP e que efetua automaticamente a transfer ncia de dados entre a mem ria e o dispositivo perif rico ou at mesmo outra mem ria sem a presen a do microprocessador que fica bloqueado durante a opera o de ADM no estado conhecido como hold n o podendo realizar qualquer atividade uma vez que as vias est o sendo utilizadas para a transfer ncia dos dados tornando a mais r pida Figura 1 d Exemplos de dispositivos perif ricos que comumente se utilizam dessa t cnica controladores de disco canais de comunica o de alta velocidade etc Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 3 Laborat rio de Processadores I Experi ncia 5 3 MECANISMOS DE INTERRUP O 3 1 Caracter sticas B sicas de Interrup es Como foi apresentado as interrup es possibilitam um tratamento mais eficiente das opera es de entrada e sa da permitindo melhor atender aos requisitos de aplica es em tempo real A requisi o de interrup o pode ocorrer a qualquer momento assincronamente sendo ela indicada pela ativa o de um flag pelo
6. da subrotina de tratamento da interrup o em uma tabela localizada em uma regi o determinada da mem ria do microprocessador vetor de interrup es Exemplo interrup es da fam lia MC68000 e Interrup es n o vetoradas Nesse tipo o dispositivo perif rico fornece ao microprocessador diretamente o endere o da subrotina de tratamento da interrup o por exemplo as interrup es do 8086 8088 Em alguns sistemas o dispositivo perif rico fornece apenas metade de endere o estando a outra metade armazenada em um registrador do microprocessador carregado na fase de inicializa o do sistema por exemplo as interrup es do Z80 operando no modo 2 Em outros sistemas o dispositivo perif rico tem que fornecer uma instru o ao microprocessador normalmente a instru o de chamada da subrotina de tratamento da interrup o por exemplo a interrup o INTR do 8085 e INT do Z80 operando no modo 0 Em sistemas com mais de uma interrup o existe a possibilidade de ocorrerem pedidos de interrup o simult neos devendo existir algum crit rio para a escolha de qual ser atendida em primeiro lugar Esse crit rio normalmente por prioridade pode ser implementado de diversas formas daisy chain ou circuitos de prioridade e Daisy chain Nesse esquema os dispositivos perif ricos que podem solicitar interrup o s o interligados em cascata atrav s de sinais de controle em uma cadeia conhecida como daisy chai
7. e algum fen meno em uma vari vel flag para ser considerado posteriormente pelo programa principal Salvar na pilha apenas os registradores efetivamente utilizados pela subrotina A B PSW restaurando os na ordem inversa a pilha segue o esquema Last in First out LIFO Deve se tomar o cuidado de n o se esquecer de retirar o que foi colocado na pilha na ordem correta erro comum O n o salvamento dos registradores utilizados tanto pela subrotina de tratamento de interrup es como pelo programa principal pode levar a comportamentos estranhos no programa nem sempre de f cil descoberta Lembrar que uma interrup o habilitada pode ocorrer em qualquer ponto do programa principal em execu o Quando este n o pode ser interrompido h a possibilidade de desabilita o das interrup es colocando se O em TE 7 Reservar um dos quatro bancos de registradores para uso pela subrotina pois a troca r pida atrav s do registrador PSW D8H representado a seguir BIT PSW 7 PSW 6 PSW 5 PSW 4 PSW 3 PSW 2 PSW 1 PSW 0 CY AC FO RS1 RSO OV P END DFH DEH DDH DCH DBH DAH D9H D8H CARRY CARRY USER 00 BANCO 0 OVERF EXP PARID AUX DEF 01 BANCO 1 FUT 10 BANCO 2 11 BANCO 3 Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 11 Laborat rio de Processadores I Experi ncia 5 3 3 Os Timers do 80C51 O 80C51 possui d
8. e obten o dos endere os das subrotinas de tratamento que varia de um microprocessador para outro Ela costuma ser do tipo fixa vetorada ou n o vetorada e Interrup es fixas z Requerem um hardware relativamente simples de interface Um flag ativado pela linha de interrup o indicando a requisi o Caso apenas um dispositivo perif rico esteja ligado a essa linha ent o o controle transferido para uma posi o fixa de mem ria que apresenta a subrotina de tratamento da interrup o Quando v rios dispositivos s o acoplados a uma mesma linha cada um com sua pr pria subrotina de tratamento o microprocessador tem que identificar o dispositivo perif rico respons vel pela interrup o Para contornar essa dificuldade podem se utilizar m ltiplas linhas uma para cada interrup o tendo se uma posi o fixa de mem ria para a coloca o da subrotina de tratamento de cada uma Entretanto existe a necessidade de tantas linhas quantos forem os dispositivos perif ricos que solicitam interrup o Exemplos interrup es RST5 5 RST6 5 RST7 5 E TRAP do 8085 interrup o NMI do Z80 Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 6 Laborat rio de Processadores l Experi ncia 5 e Interrup es vetoradas Este tipo exige a identifica o do dispositivo perif rico que solicita interrup o Essa identifica o utilizada para a localiza o do endere o
9. ecu o da opera o de entrada ou sa da no instante em que o microprocessador puder ou desejar sem a verifica o da disponibilidade do dado ou da viabilidade de se executar tal tarefa utilizada quando o dispositivo perif rico n o requer tratamento especial Exemplos coleta de informa es do estado de chaves externas modificadas com pouca freq ncia como as de configura o envio de programa o ou comandos aos dispositivos perif ricos leitura de palavras de estado de dispositivos perif ricos envio de informa es de sinaliza es para leds l mpadas e displays em interfaces sem multiplexa o etc b Transfer ncia Condicional Tamb m conhecida por Wait for Flag consiste na execu o da opera o de entrada ou sa da condicionada ocorr ncia de outro evento externo ou disponibilidade do dado Figura 1 a O microprocessador normalmente executa um loop de programa efetuando a leitura da porta de entrada que fornece a informa o da ocorr ncia ou n o de tal evento ou informando que o dado est dispon vel para leitura status do perif rico ou flag Caso ele tenha ocorrido a transfer ncia efetuada encerrando se o loop Esse m todo apresenta como inconvenientes e o bloqueio do processamento durante a execu o do loop e o consumo de tempo til de trabalho e a maior dificuldade de tratamento de mais de um evento principalmente no que diz respeito atribui o de prioridad
10. embrar de que h um endere o correto onde esta rotina deve estar carregada Descreva a rotina e indique o endere o de carga Fa a o teste da rotina de tratamento de interrup o enviando por exemplo um caractere para o terminal utilizar a subrotina CO j utilizada em experi ncia anterior 4 Na rotina de tratamento de interrup o do Timer 0 introduzir um pequeno c digo para gerar uma onda quadrada no bit O da Porta 1 P1 0 Desconectar o cabo do teclado da Porta 1 e utilizando o oscilosc pio verificar o correto tratamento da interrup o e o valor da base de tempo Incorporar os m dulos desenvolvidos anteriormente para implementar o Rel gio Digital 5 3 Cron metro a Reconectar o cabo do teclado a Porta 1 b Com os conhecimentos e recursos de utiliza o do teclado j vistos 5 e os resultados do item 5 2 pede se que seja implementado um cron metro digital que Disponha de uma tecla para zerar o cron metro Disponha de uma tecla para disparar a contagem de tempo pelo cron metro que ir mostrando o tempo decorrido desde seu acionamento Disponha de uma tecla para parar o cron metro mostrando o tempo decorrido entre dois eventos Opcionalmente possua outros recursos a crit rio de cada grupo 5 3 Observa es O planejamento dever apresentar e Descri o do projeto relacionando suas caracter sticas principais e Especifica o de cada uma das subrotinas utilizadas e q
11. es a eles e elabora o do software Em algumas aplica es que n o requerem pronto tratamento poss vel intercalar algum processamento entre leituras de palavras de status As principais aplica es desse m todo correspondem a situa es em que o microprocessador nada tem a fazer enquanto o dispositivo perif rico n o sinalizar a ocorr ncia do evento que o caso de muitos equipamentos com interface com o operador comunica es paralelas com sincronismo e altas velocidades etc Exemplo o m dulo do display de cristal l quido utilizado na Placa Experimental apresenta normalmente velocidade menor de processamento de informa es do que microcontrolador o uso de seu Busy Flag possibilita a compatibiliza o das velocidades segundo a t cnica descrita Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 3 Laborat rio de Processadores l Experi ncia 5 c Transfer ncia Programada Amostragem Z E uma varia o da transfer ncia condicional quando o evento externo tem um intervalo de tempo fixo e grande quando comparado com a velocidade do microprocessador Nesse caso as transfer ncias s o efetuadas periodicamente com o microprocessador controlando o intervalo de tempo Figura 1 b Como inconveniente tem se a necessidade de ajustar o intervalo de tempo por software muitas vezes em fun o do tempo de execu o do programa e que nem sempre garante precis o desej
12. iro o byte menos significativo bloqueia as interrup es de igual ou menor prioridade no caso de interrup es dos Timers ou externas os respectivos flags s o limpos a execu o do programa transferido para o endere o da respectiva posi o da interrup o no Vetor de Interrup es onde se espera que tenha sido colocado um pulo incondicional para o in cio da subrotina de tratamento de interrup o Para o tratamento de cada interrup o devem ser desenvolvidas subrotinas espec ficas cuja ltima instru o dever ser RETI retorno de interrup es diferente de RET retorno de uma subrotina comum Essa instru o provoca a retirada da pilha dos dois bytes do endere o de retorno para o programa principal interrompido e a restaura o do estado das interrup es Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS Laborat rio de Processadores I Experi ncia 5 Qualquer rotina de tratamento de interrup o apresenta a seguinte estrutura nome Salva na pilha os registradores que a rotina utilizar Restaura da pilha os registradores que a rotina utilizou RETI Como recomenda es b sicas na elabora o dessas rotinas tem se Elas devem ser pequenas com um m nimo de processamento rotinas com muitas instru es podem demorar excessivamente podendo ocorrer outra interrup o antes do seu t rmino Deve se preferencialmente indicar a ocorr ncia d
13. ler Prentice Hall 1993 ISBN 0 13 584046 5 15 INTEL Embedded Microcontrollers Intel Datasheet 1995 16 INTEL HOME PAGE ApBUILDER http developer intel com design builder apbldr 17 8052 TUTORIAL P gina sobre a Fam lia 8051 8052 http www 8052 com Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 13 Laborat rio de Processadores l Experi ncia 5 5 PARTE EXPERIMENTAL 5 1 Familiariza o com Interrup es e o Timer Antes de iniciar o planejamento desta experi ncia fundamental a familiariza o com os mecanismos de interrup o e a programa o do Timer O do microprocessador 80C51 atrav s das refer ncias j indicadas Pede se que se incorpore no Planejamento e um resumo do funcionamento dos timers do 80C51 e a explica o dos modos de contagem de 8 e 16 bits O que significa o recurso de auto reload Em que modo ele se encontra presente O contador de cada timer do tipo up ou dowm e O clock do microcontrolador 11 0592Mhz apresentar a f rmula de c lculo para que seja gerada uma interrup o de um dos timers a cada cent simo de segundo Nessa situa o calcular o valor a ser carregado no contador para o modo 1 e o modo 2 Para efeito de familiariza o desenvolver os pequenos programas de teste Programa 1 Timer 0 modo 1 com Wait for Flag e Programar o Timer O no modo 1 explicar o funcionamento para dividir o clock de entrada o
14. mpo de processamento para pesquisar a ocorr ncia de eventos externos e pode garantir um tempo reduzido para iniciar o seu tratamento Exemplos sistemas com muitos dispositivos perif ricos uso de dispositivos cujos eventos envolvidos s o sempre sinalizados assincronamente canais de comunica o serial ou paralelos temporizadores e contadores program veis controladores de perif ricos rel gios de tempo real sinais de emerg ncia sinais de sensores digitais pulsos n vel etc Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS Laborat rio de Processadores I Experi ncia 5 instru es do programa A executa outras l estado do instru es tratamento dispositivo o da opcional a interrup o instru es do programa ta disposi tratamento tivo OK da interrup o instru es do programa a Wait for Flag i b Amostragem sa instru es do instante ti programa in cio do ADM instru es A pedido transfer ncia do programa ADM de D programa reconhecimento dados I tratamento fim ADM d hold a reconhecimento E y instante tj Interrup o fim do ADM instru es instru es do do programa programa c Interrup es d ADM Figura 1 Principais T cnicas de Tr
15. n sendo o primeiro elemento ligado ao microprocessador Em caso de pedido de interrup o o microprocessador envia um sinal ao primeiro elemento caso seja ele o autor do pedido ele responde com o endere o da subrotina de tratamento caso contr rio ele repassa o pedido ao pr ximo dispositivo perif rico que repetir o procedimento descrito Dessa maneira o primeiro elemento da cadeia dever corresponder ao de maior prioridade e assim sucessivamente Esse esquema pode ser implementado por exemplo com o Z80 operando no modo 2 e Circuitos de prioridade Nesse esquema um codificador de prioridades utilizado por exemplo de 8 para 3 fornecendo em sua sa da o c digo do pedido da interrup o de maior prioridade presente na entrada Esse c digo pode ser lido pelo microprocessador para descobrir qual interrup o atender Muitas vezes s o dispon veis esquemas para o mascaramento individual das interrup es permitindo que uma interrup o alocada em uma linha de maior prioridade n o Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 7 Laborat rio de Processadores I Experi ncia 5 seja atendida quando outra de menor prioridade ocorrer Esse esquema pode ser implementado por exemplo com 8085 Z80 operando no modo 0 e a fam lia MC68000 Muitos processadores apresentam uma de suas interrup es como sendo n o mascar vel de forma que sempre que ela ocorrer o micr
16. nstantes de tempo peri dicos enquanto que outros s o utilizados em aplica es que exigem pronto atendimento do microprocessador em instantes aleat rios como por exemplo sistemas e equipamentos projetados para operar em tempo real No caso da ocorr ncia de eventos simult neos os mecanismos normalmente dispon veis em um permitem que se priorize o mais importante Atualmente para se implementar as principais fun es de entrada e sa da encontram se dispon veis circuitos integrados program veis Muitos desses componentes desempenham boa parte das fun es requeridas para a transfer ncia de dados simplificando as atividades do processador e conferido assim melhor desempenho ao conjunto Algumas arquiteturas utilizam processadores espec ficos de entrada e sa da visando a distribui o das atividades para se obter um melhor desempenho do conjunto Por exemplo um microcontrolador dedicado para controlar o teclado de 2 Laborat rio de Processadores Experi ncia 5 um microcomputador pessoal libera o processador principal de forma que ele possa ter um melhor aproveitamento nas atividades de execu o de programas Para se implementar a transfer ncia de dados entre os microprocessadores e os dispositivos perif ricos s o utilizadas diversas t cnicas escolhidas em fun o das particularidades de cada aplica o Algumas das principais t cnicas s o relacionadas a seguir a Transfer ncia Incondicional Consiste na ex
17. ocalizam na regi o inicial da rea de programa Como essa rea encontra se em mem ria ROM instru es de desvio LJMP pulo incondicional para a rea de RAM foi implementado visando permitir que o usu rio possa a partir destes endere os implementar e associar os programas de tratamento para cada interrup o atrav s do Programa Monitor por exemplo na posi o 000BH rea que possui uma mem ria apenas de leitura EPROM foi colocada a instru o LIMP FFF3H nessa posi o o usu rio deve colocar uma outra instru o de desvio incondicional para o endere o da rotina de tratamento da interrup o do Timer 0 Os endere os de desvio de cada interrup o s o apresentados na Tabela I Assim os programas de tratamento de interrup es devem ser colocados em local de mem ria conhecido e os desvios para eles devem ser colocados nos endere os correspondentes de acordo com a interrup o gerada Tabela I Endere os para Tratamento de Interrup o Interrup o Endere o do Vetor de Endere o de uma C pia do Origem da Interrup o Interrup es ROM Vetor de Interrup es na RAM EXO 0003H FFFOH Interrup o externa O ETO 000BH FFF3H Timer Contador O EX1 0013H FFF6H Interrup o externa 1 ET1 001BH FFF9H Timer Contador 1 ES 0023H FFFCH Canal Serial Quando uma interrup o ocorre e aceita o microcontrolador automaticamente coloca na Pilha o Program Counter PC prime
18. ois timer internos program veis que podem ser utilizados para diversas finalidades como por exemplo contagem de tempo ou eventos gera o da taxa de comunica o do canal serial necessariamente o Timer 1 gerador de taxas de amostragem e rel gio de tempo real V rias configura es s o previstas bem como o uso ou n o de interrup es Cada fam lia de microprocessadores apresenta um tipo de implementa o para as suas interrup es sendo encontradas muitas particularidades n o necessariamente encontradas em outras fam lias Recomenda se nesse ponto que seja efetuada uma pesquisa sobre as interrup es do 80C51 em alguma as das refer ncias 17 16 Application Builder 13 14 15 Cap tulo 2 de 1 Nota AN420 de 2 Cap tulo 6 de 8 Cap tulo 6 de 9 P ginas 10 e 11 de 7 no tocante aos nomes de bits e registradores para configura es em geral A seguir ser o resumidos os principais conceitos envolvidos O tutorial encontrado em 17 http www 8052 com tuttimer phtml How 20Count e outras refer ncias devem ser consultadas para o seu correto entendimento 1 12 13 14 4 BIBLIOGRAFIA 1 PHILIPS 80C51 Based 8 Bit Microcontrollers Data Handbook IC20 Philips Electronics North America Corporation USA 1997 2 PHILIPS Application Notes and Development Tools for 80C51 Data Handbook Philips Electronics North America Corporation USA 1997 3 GOMI Edson Satoshi Ap
19. oprocessador dever atend la Ela deve ser utilizada com muito cuidado devendo ser alocada a eventos de muita import ncia como por exemplo queda da alimenta o sinal de emerg ncia alarme etc 3 2 Interrup es na Fam lia 80C51 Cada fam lia de microprocessadores apresenta um tipo de implementa o para as suas interrup es sendo encontradas muitas particularidades n o necessariamente encontradas em outras fam lias Recomenda se nesse ponto que seja efetuada uma pesquisa sobre as interrup es do 80C51 em alguma as das refer ncias 17 16 Application Builder 13 14 15 Cap tulo 2 de 1 Nota AN420 de 2 Cap tulo 6 de 8 Cap tulo 6 de 9 P ginas 10 e 11 de 7 no tocante aos nomes de bits e registradores para configura es em geral A seguir ser o resumidos os principais conceitos envolvidos As interrup es do 80C51 s o vetoradas com vetor fixo na mem ria de programa Cinco fontes de interrup o s o dispon veis duas interrup es externas EX0 pino INTO P3 2 e EX1 pino INT1 P3 3 duas interrup es por timer ETO e ET1 internas e uma interrup o do canal serial ES interna Em ordem de prioridade tem se da mais priorit ria para a menos priorit ria EXO ETO EX1 ET1 e ES A interrup o de prioridade maior interrompe a interrup o de prioridade menor O mascaramento ou desabilita o espec fica de uma interrup o individual atrav s dos bi
20. ostila da Experi ncia Microprocessadores Disciplina PCS 308 Laborat rio Digital II 1998 4 HIRAKAWA A R CUGNASCA C E Apostila da Experi ncia Familiariza o com a Placa Experimental de Microcontrolador 8051 Disciplina PCS 2497 Laborat rio de Processadores I 2006 5 CUGNASCA C E HIRAKAWA A R Apostila da Experi ncia Interface com Teclado e Display Disciplina PCS 2497 Laborat rio de Processadores I 2007 6 MATSUNAGA A M TSUGAWA M O Sistema de Pesagem Din mica Projeto de Formatura disciplina PCS 588 Escola Polit cnica da USP 1997 7 2500AD Software 8044 51 X8051 Cross Assembler User Manual 8 SILVA J NIOR V P Aplica es Pr ticas do Microcontrolador 8051 Hardware amp Software Editora rica Ltda 1990 9 SILVA J NIOR V P Aplica es Pr ticas do Microcontrolador 8051 Teoria Geral Editora rica Ltda 1994 Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 12 Laborat rio de Processadores l Experi ncia 5 10 ALFACOM M dulos Multi Matrix Manual de Utiliza o 11 MC8051 Diagrama L gico da Placa Experimental do 8051 12 INTEL HOME PAGE Programa Application Builder ApBUILDER http developer intel com design builder apbldr 13 MACKENZIE I S The 8051 Microcontroller Prentice Hall 3rd edition 1999 ISBN 0 13 780008 8 14 STEWART J W The 8051 Microcontrol
21. timer por 100 sem o uso de interrup o e Quando for detectado o final da contagem gera o do sinal de overflow inverter o bit P1 0 observando o com oscilosc pio desconectar o cabo do teclado da Porta 1 Programa 2 Timer 0 modo 1 com Interrup o e Modificar o programa anterior para operar com a interrup o Explicar o significado de TFO Programa 3 Timer 0 modo 2 com Interrup o e Modificar o programa anterior para operar com a interrup o gerada pelo Timer O operando no modo 2 explicar o funcionamento Comentar as diferen as de cada programa de teste 5 2 Implementa o de um Rel gio Digital Implementar um Rel gio Digital que apresente no Display os minutos segundos e cent simos de segundo na forma mm ss cc fazendo se uso da interrup o do Timer O TF0 para gerar a base de tempo Siga as seguintes etapas para o projeto implementa o e teste do programa a Utilizar as subrotinas de Display j desenvolvidas na experi ncia anterior 5 para o mostrador Teste a subrotina de inicializa o e de escrita no Display para a o formato mm ss cc Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS 14 b c d e Laborat rio de Processadores I Experi ncia 5 Usar como fonte de refer ncia de tempo os cent simos de segundo provenientes do Timer 0 Quando do desenvolvimento da subrotina para tratamento de interrup o deve se l
22. ts do registrador Interrupt Enable IE ASH representado a seguir sendo que a habilita o e desabilita o global feita atrav s do seu bit 7 EA valor O desabilita valor 1 habilita ap s o reset o seu valor 0 BIT IE 7 IE 6 IE 5 IE 4 IE 3 IE 2 IE 1 IE SINAL EA ES ET1 EX1 ETO EX0 END AFH AEH ADH ACH ABH AAH A9H A8H Cada interrup o pode ter um ou dois n veis de prioridade de acordo com uma inicializa o colocada em um bit do registrador Interrupt Priority IP B8H 1 representado a seguir valor O interrup o de baixa prioridade valor 1 interrup o de alta prioridade Uma interrup o de prioridade maior n o pode ser interrompida mas pode interromper uma interrup o de prioridade menor Uma interrup o de baixa prioridade somente pode ser atendida se nenhuma outra estiver sendo tratada Dois grupos de prioridade nesting podem ser definidos BIT IP 7 IP 6 IP 5 IP 4 IP 3 IP 2 IP 1 IP 0 SINAL PS PT1 PX1 PTO PXO END BFH BEH BDH BCH BBH BAH B9H B8H Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS Laborat rio de Processadores l Experi ncia 5 As interrup es externas INTO e INT1 podem ser programadas como sens veis a n vel O ou sens veis borda de descida dependendo da programa o dos bits ITO e TT1 no registrador TCON 88H representado a seguir Os fl
23. ue ser o testadas com diagramas estruturados e linhas de programas com explica o sobre qual a fun o da execu o de cada comando Planejamento sem esta documenta o n o ser aceito Escola Polit cnica da USP Departamento de Engenharia de Computa o e Sistemas Digitais PCS
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