Home

metodologia para descrição de células analógicas como ip joão

1. Verilog AMS VHDL AMS Verilog AMS VHDL AMS Verilog AMS VHDL AMS quantity sll triand small trior range specify trireg rcmos specparam type real spectrum realtime sqrt unaffected range sra units reference srl until reg strongO use register strong reject subnature variable release subtype vectored rem supplyl repeat wait wait report table wand return tan weak0 rnmos tanh weak1 rol task when ror terminal while while rpmos then white noise rtran through wire rtranif time with rtranifl timer wor to wreal scalared tolerance select tran xnor xnor severity tranif0 xor xor shared tranifl signal transition zi nd sin transport zi np sinh tri zi zd sla triO Zi zp slew tril 105 AP NDICE C DOCUMENTA O DO CONVERSOR V I Neste trabalho a documenta o do conversor tens o corrente ser organizada como parte do Ap ndice C Pela metodologia proposta seriam gerados documentos diferentes estar o separados aqui seguindo o padr o de numera o do Ap ndice Para reduzir redund ncia neste trabalho e como a inten o destes Ap ndices mais a de demonstrar a proposta parte do conte do especialmente figuras e tabelas omitida sendo substitu dapor uma indica o de onde o assunto j foi tratado neste trabalho A numera o de p ginas deste documento tamb m ser mantida As folhas de rosto que devem ser p ginas separadas na documenta o aparecem aqui
2. ss 123 D 2 4 Problemas conhecidos cescendesssseessscccdesececsnessesicensonsecudesescsconecnssoness 123 D 3 GUIA DE CRIA O susana ds dean iin di ias aid 124 D31 One sasse 125 D 3 2 Princ pios de opera o ssssssssssssssssssssssss sese 125 D 4 GUIA DE TESTE eere etre pete PEIUS E EU gue SERPENS CUL VERE MEER PL ee QR EEUU ER eU 126 D 4 1 Introdu o 4 ener eren eene rete Poo eo eee eos eV o rosie eee ee rete Pepe ol Seco eoe alos ro serae organ 126 D 4 2 Estruturas d teste eed reperta store essere enesenn Lila de 127 DA I Bloco dd Vice dea de edad dy UA 127 DAI 2 3 Bloco ad memo SL uc een tad eb tee eic au ors a 127 D 4 3 Condi es para valida o eere seres eres sette resse 127 D 5 IMPLEMENTA O F SICA eere eene nenentnnene tais tatnen stans tatnen enean 128 DS 1 Introdu o 5er ee ep coreano ae oriee tE eose paso eos eran va ae raso ee aee seva eoa ea Ee UY 129 D 5 2 Descri o geom trica osa sees sees ssssss sss pato ene pRE na ennenen 129 D 5 3 Tecnologia de fabrica o eeeeeeece eene oe ete e eee rne sa orbe nto cre spera rov ra pepe eaae pUEe 130 D 6 Modelos necu et e inei bna ED rcp subi cava MIND Sc ius DE RU LET HEAR RAPERE 131 IX Egnubdenitcrlmm M 131 D 6 2 Especifica es dos modelos eere crees eee eerte teen eee ennne 132 D 6 3
3. ad saida entity work ad saida ad saida port map ad saida in TB COMP SAIDA ad saida clk TB D CLK ad saida on off TB AD ON OFF ad saida report in TB REPORT COMP ad saida out bit TB AD OUTPUT ad saida d eoc TB D EOC ad saida report out TB REPORT SAIDA E operacao process is begin TB AD ON OFF lt 0 ciclos 1 FOR i in 1 TO 4 LOOP TS D CIK s t1 wait for t clk 0 5 TB D CLK lt 0 wait for t clk 0 5 END LOOP ciclos 1 Liga o A D TB D CIK lt 2 TB AD ON OFF lt 1 A D iniciado no pr ximo clk T1 wait for t clk 0 5 TB D CLK lt 0 wait for t clk 0 5 Gera ciclos de rel gio para observar o funcionamento muitos ciclos 1 FOR i in 1 TO 600 LOOP TB D CLK lt 1 wait for t clk 0 5 TB D CLK 0 wait for t clk 0 5 END LOOP muitos ciclos 1 wait end process operacao end architecture ad macro 158 AP NDICE F C DIGO MATLAB DA MODELAGEM DO A D Defini o de algumas constantes ref zero 0 07 ref 100 100 0e 06 n 8192 Criac o do est mulo 0 1 n 1 1 100 0 t 200 1e 06 LC t ad i in ad i in oe Valor ad_offse disp ad gerr b disp ad INL ad I Par metros de n o idealidade ideal ad i in 9 9 6 0 nos par metros resulta em comportamento ideal t b 0 lay ad offset b 2 ad g
4. Especifica es Escolha da topologia Projeto a el trico Valida o Atende s _ n o especifica es sim Leiaute Valida o Atende s especifica es n o Circuito pronto para prototipagem Figura 2 1 representa o de fluxo de projeto anal gico Esse processo tem seu custo e repeti lo integralmente para gerar c lulas similares pode ser muito caro n o sendo vi vel uma biblioteca ampla de c lulas completamente otimizadas As c lulas em bibliotecas usualmente s o varia es de um projeto anterior e por isso talvez n o t o otimizadas quanto circuitos de aplica o espec fica ASICs Application Specific Integrated Circuits Finalmente os resultados obtidos com s ntese autom tica de circuitos anal gicos competem cada vez mais com aqueles obtidos com otimiza o manual conforme os estudos sobre s ntese autom tica de circuitos anal gicos se aprofundam 6 15 2 1 2 2 Sintese autom tica de circuitos anal gicos Apesar das dificuldades inerentes s ntese autom tica de circuitos anal gicos resultados significativos t m sido atingidos 16 abrindo a possibilidade de IPs anal gicos soft e firm As ferramentas desenvolvidas para s ntese autom tica de blocos AMS utilizam abordagens diferentes e frequentemente linguagens diferentes s vezes exclusivas para a descri o do VC 17 mas tamb m h progressos em rela o a sintetizar ci
5. 112 As entradas digitais controlam o modo em que o V I opera conforme a Tabela 5 2 que mostra tanto os modos de opera o previstos para utiliza o quanto as demais combina es dos sinais de controle Recomenda se utilizar apenas os modos previstos C 4 2 Estruturas de teste A testabilidade do bloco foi implementada em sua vers o 1 1 por meio das estruturas descritas na se o 4 1 deste trabalho Consiste de chaves implementadas por transistores N e P associados para obter condu o ou corte complementarmente Como os transistores s o controlados pelo mesmo sinal de tens o h na transi o uma faixa de tens es em que n o h complementaridade um transistor conduzindo outro em corte mas ambos conduzem Durante esta transi o pode haver sinais indesejados nas sa das Por m o objetivo dos sinais de controle selecionar o modo de opera o e n o implementar um chaveamento r pido como em um circuito de amostragem Os sinais nas transi es podem ser desconsiderados na aplica o do conversor a n o ser que gerem efeitos indesejados em outros blocos ao qual interconectado considerando se a opera o apenas com as tens es dos sinais de controle j em seu valor final Se a transi o dos sinais de controle obedecer aos requisitos de frequ ncia o V I opera como descrito C 4 3 Condi es para valida o A verifica o do circuito por simula o deve ser feita utilizando se modelos BSI
6. Linguagens de descric o de hardware anal gico sinal misto Para circuitos digitais o uso de linguagens de descri o de hardware HDLs amplamente difundido e bem estabelecido Tais linguagens t m como objetivo possibilitar que circuitos l gicos sejam descritos a partir do seu comportamento e a partir da descrev los em n vel de transistor Isto relativamente f cil para circuitos l gicos em que os estados s o bem definidos mas dif cil para circuitos anal gicos que al m de ter uma faixa de valores cont nua e ter funcionamento cont nuo no tempo t m seu comportamento fortemente influenciado por par metros de tecnologia topologia etc Existem HDLs dedicadas a modelar circuitos anal gicos e de sinal misto HDL AMS Algumas s o dedicadas especificamente ao uso de ferramentas de s ntese autom tica como citado na se o 2 1 2 As mais difundidas atualmente Verilog AMS e VHDL AMS s o na verdade extens es de linguagens bem estabelecidas para descri o de hardware digital 28 29 A diferen a principal entre HDLs digitais e AMS que enquanto as digitais descrevem o funcionamento do sistema em instantes bem definidos as anal gicas permitem uma modelagem cont nua Al m disso h outras diferen as como permitir modelagem em diferentes dom nios de energia 30 A seguir ser descrita em mais detalhes a linguagem VHDL AMS utilizada neste trabalho Os motivos para sua escolha ser o explic
7. i i T 0 100 200 300 400 time us Figura 5 2 queda de tens o na chave CIN durante opera o 5 1 1 2 Estabilidade t rmica Outro ponto a se observar na adapta o do V I quanto degrada o do desempenho em rela o influ ncia da temperatura que um dos fatores mais problem ticos do projeto original do bloco A introdu o das chaves entretanto n o afetou negativamente o circuito em rela o temperatura O gr fico mostrado na Figura 5 3 representa as respostas do V I em toda a faixa de 63 entrada para temperaturas entre 0 C e 70 C Embora a toler ncia temperatura n o seja tima no circuito adaptado n o representa piora significativa em rela o aos resultados anteriores A Tabela 5 1 compara os resultados para temperaturas de 0 C 27 C e 70 C nos extremos da faixa de entrada mo alo E220 E220 E240 BLU 360 EH70 227 150 100 50 0 1 UA 50 0 100 150 1 0 1 25 15 1 75 2 0 dc VW a mo mao E220 E220 E240 E250 EGO EH 0 E27 1504 100 50 0 uA 50 0 100 150 T 1 0 1
8. circuito tomando como base leiautes pr vios dos sub blocos 4 1 2 Modelagem em alto n vel A seguir ser explicado como foram constru dos os modelos VHDL AMS do conversor V I Os resultados ser o apresentados no cap tulo 5 e os c digos completos no Ap ndice E 4 1 2 1 Modelo funcional ideal A arquitetura vi ideal do conversor V I implementa sua funcionalidade ideal em um bloco nico com entrada de tens o e sa da de corrente Sua declara o de entidade inclui as seguintes portas relacionadas quelas descritas na se o anterior 37 vi vin terminal el trico vi saida terminal el trico vitor terminal el trico vit g4 terminal el trico vid cin sinal bin rio vid enr sinal bin rio vid cg4 sinal bin rio A rela o de convers o dada pela equa o 4 2 onde v a entrada de tens o e i a sa da de corrente i v 1 5 2 0x10 4 2 Assim valores de v entre 1 0 e 2 0 correspondem a valores de i entre 100x10 e 100x10 Essa rela o traduzida no c digo por uma declara o simult nea vi i saida vi v in 1 5 2 0e 4 Pode se notar que n o foi necess rio transformar os tipos das quantidades vi i saida corrente associada ao terminal de sa da e vi v in tens o no terminal de entrada Ambos os tipos current e voltage respectivamente s o subtipos definidos no pacote ieee electrical systems a partir da natureza electrical de forma que seus valor
9. o controlada por um conjunto de sinais digitais Neste documento s o descritos requisitos de teste e valida o do bloco 126 D 4 2 Estruturas de teste H um modo de teste para o VC implementado atrav s do controle digital descrito em documentac o separada Por m para caracterizar a funcionalidade do A D basta verificar o seu funcionamento d e acordo com o descrito no Guia do Usu rio com os tr s blocos ad nucleo ad vi e ad memo ext operando juntos O uso das duas ltimas na caracteriza o do n cleo ficar evidente pela descri o de seu funcionamento a seguir D 4 2 1 Bloco ad vi Para caracterizar o bloco deve se aliment lo adequadamente conectando o aos pinos ad a vdda e ad a gnda e curto circuitar sua entrada e sa da pinos ada vivinl e ad a vi iout1 Mede se a tens o chamada de vi med que ser utilizada na caracteriza o Para encontrar as tens es de entrada que levam aos extremos de sa da 100 uA conectam se duas resist ncias em torno de 5 kQ cada em s rie entre VDD e GND de modo que a tens o no n entre as resist ncias seja igual a vi med Em seguida liga se ao n a sa da ad a vi iout para obter se os valores m ximo m nimo e central da resposta do bloco Variando uma tens o entre os extremos pode se caracterizar a linearidade de ad vi O uso principal de ad vi uma vez caracterizado de fornecer correntes ao n cleo do A D varrendo toda a faixa de entrada para a
10. o adequada claro que se a cria o de um IP for considerada j nas etapas iniciais do projeto do circuito alguns fatores podem ser levados em conta com anteced ncia como a testabilidade encurtando o tempo necess rio com poss veis adapta es futuras e diminuindo a poss vel diferen a de desempenho entre o bloco original e o componente virtual adaptado Outra considera o que como este trabalho n o lidou diretamente com s ntese autom tica de c lulas anal gicas a metodologia proposta se aplica apenas a IPs hard conforme descritos na se o 2 1 Consideradas as condi es descritas o conte do deste capitulo descreve caracter sticas que o fornecedor deve garantir na adapta o de seu bloco de circuito para que corresponda ao que se espera de um bloco de IP anal gico S o listadas na Tabela 3 1 e detalhadas uma por uma em seguida RIP Reconfigurabilidade de circuito e parametriza o Anal gico Sinal Misto Padr o de nomenclatura Modelagem Modelos E ze Documenta o Documentac o Testabilidade Identifica o Circuito Figura 3 1 representa o da metodologia proposta 21 Tabela 3 1 caracter sticas a serem consideradas na adapta o de um bloco para IP Caracter stica Objetivo Reconfigurabilidade e parametriza o Reuso em diferentes aplica es Testabilidade Permitir valida o do VC pelo usu r
11. 114 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Figuras Figura C 2 floorplan do bloco V I p 114 C 5 1 Introdu o Este documento trata da implementa o f sica leiaute de m scaras de um bloco de IP AMS O bloco um conversor tens o corrente V I linear com entrada anal gica de tens o e tr s sa das anal gicas de corrente fornecido como um leiaute otimizado e validado Neste documento descrita a sua implementa o como um conjunto de m scaras destinadas fabrica o C 5 2 Descri o geom trica O leiaute do circuito mostrado na Figura 5 6 Uma representa o geom trica mostrada na Figura C 2 onde as propor es correspondem ao bloco implementado pelo leiaute e os pinos indicam a posi o destes no leiaute e os sinais aos quais devem ser conectados De acordo com a descri o do bloco os pinos vi vdd e vi gnd s o de alimenta o el trica os pinos vi vin vi t nr vi t g4evi saida s o de sinais anal gicos e vi d cin vi d cnr e vi d cg4 s o de sinais digitais O circuito fabricado como descrito nesta documenta o tem rea de 0 022 mm 217 33 um x 100 28 um C 5 3 Tecnologia de fabrica o O bloco foi projetado validado e prototipado utilizando a tecnologia C35B4C3 da Austria Microsystems Os par metros utilizados s o descritos em 54 115 n cleo de convers o refer ncia d
12. 7 0 100 0 100 8 0 100 0 100 84 Pode se perceber que da maneira como o sub bloco foi implementado o ltimo resultado de convers o considerado pelo modelo que responde ap s o instante 8 por m isso n o necess rio para o funcionamento do A D pois o ltimo bit j foi convertido Como mostrado o sub bloco Ref satisfaz as exig ncias do A D O modelo do comparador sub bloco Comp tem seu comportamento exemplificado na Figura 5 28 abaixo cujos resultados s o listados inclusive as medidas da entrada nos tr s instantes mostrados em seguida na Tabela 5 6 Pode se perceber o funcionamento do bloco conforme previsto o bit ad report out vai a l nos instantes em que a compara o feita ap s 1 ou ap s fim de convers o indicada pelo sinal ad comp eoc e a sa da ad comp on off coerente com o esperado m N w Name v CUN ad comp eoc E ad comp in c2 ad comp on off EE ad comp report out l IE ad_comp_saida Figura 5 28 simula o do sub bloco Comp Tabela 5 6 resultados esperados e obtidos pelo sub bloco Comp Instante Corrente pA Saida obtida Saida esperada 1 2 153 0 0 2 97 93 0 0 3 35 31 1 1 Para ilustrar o funcionamento do ultimo sub bloco Saida a forma de onda apresentada na Figura 5 29 omite grande parte do tempo de simula o Isso porque a fun o princip
13. Entretanto a utiliza o de blocos de IP anal gicos ainda bem menos significativa do que a de blocos de IP digital 2 4 Parte do motivo que por circuitos anal gicos exigirem otimiza o mais cuidadosa e projeto dedicado 5 tendem a ser menos reutilizados Outro problema 1 a falta de consenso sobre o que deve ser exigido de um IP anal gico 6 Foi feito um esfor o para resolver se essa quest o pela organiza o chamada Virtual Socket Interface Alliance VSIA que gerou documentos estabelecendo regras e padr es para o desenvolvimento de componentes virtuais VC do ingl s virtual component 1 e os blocos de circuito que comp em um IP por m a VSIA cessou suas opera es 7 e n o h hoje um padr o amplamente aceito 6 O objetivo deste trabalho propor uma metodologia de cria o de blocos de IP anal gicos e de sinal misto a partir da adapta o de circuitos projetados e otimizados previamente Ser o considerados desenvolvimentos anteriores na tentativa de se padronizar o desenvolvimento de componentes virtuais anal gicos bem como ampla bibliografia sobre o assunto para chegar se a uma proposta abrangente No cap tulo 2 ser o apresentados aspectos te ricos sobre os quais se baseou o desenvolvimento deste trabalho inclusive a revis o bibliogr fica relacionada A metodologia elaborada apresentada no cap tulo 3 no cap tulo 4 descrita sua aplica o da metodologia em dois blocos de
14. gt t40 138 vi 50 vi 60 vi 70 port map vi vin TB A INPUT vi saida TB A SAIDA 40 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 TB D CG4 entity work vi modelo vi comportamental generic map temp c gt t50 port map vi vin TB A INPUT vi saida TB A SAIDA 50 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 TB D CG4 entity work vi modelo vi comportamental generic map temp c gt t60 port map vi vin TB A INPUT vi saida TB A SAIDA 60 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 gt TB D CG4 entity work vi modelo vi comportamental generic map temp c gt t70 port map vi vin TB A INPUT vi saida TB A SAIDA 70 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 TB D CG4 Gera est mulo tb v in break on T operacao begin 1 5 0 5 sin 2 0 math pi freq v now B D CIN TB D CNR TB D CG4 process is D ICIN pr D CNR lt 1 lt 1 wait for 20 us D CIN lt 1 D CNR lt 0 lt 0 wait for 20 us D CIN lt 1 D CNR lt 1 D G4 lt 0 wait for 20 us _D_CIN lt 0 139 TB D CNR lt 0 TB D CG4 lt
15. i smp ad i in i smp reg i smp Assim a vari vel i smp assume o valor da entrada naquele instante o sinal negativo por uma quest o de nota o uma vez que o A D considera positivos sinais entrando no n por m o padr o em VHDL AMS que correntes saindo do n sejam positivas Em seguida checa se a entrada como indicado nas linhas de c digo abaixo Se estiver acima ou abaixo da faixa especificada a sa da for ada para 1 ou 0 respectivamente e aquele ciclo terminado aguardando se o tempo necess rio para a amostragem seguinte Do contr rio segue se com o ciclo de convers o check range IF i smp ref 100 THEN report Entrada fora da faixa especificada severity warning ad d saida lt 0 wait for 20 us ELSIF i smp gt ref 100 THEN report Entrada fora da faixa especificada severity warning ad d saida lt 1 wait for 20 us ELSE END IF check range O uso dos comandos report servem para auxiliar a simula o e obviamente n o representam funcionalidade real do bloco A convers o do valor da entrada em uma palavra bin ria conforme descrito na se o 2 3 1 modelada pelo seguinte trecho de c digo conversao FOR i IN 7 DOWNTO 0 LOOP IF i smp gt ref comp THEN output byte i 1 48 i smp i smp 2 0 ref 100 ELSE output byte i 0 i smp i smp 2 0 ref 100 END IF END LOOP conversao No c digo acima fora
16. port map vi g5 in TB G5 IN vi g5 out gt TB G5 OUT TB G5 IN 20 0e 06 sin 2 0 math pi freq v now Operacao process is begin wait end process operacao end architecture vi g5 tb 144 E 2 MODELAGEM DO CONVERSOR A D E 2 1 Modelo funcional entity ad modelo is generic ad offset b real port 0 0 ad gerr b real 0 0 ad INL integer 0 ad INL vlow real 3 1250e 06 ad INL vhigh real 4 6875e 06 ad DNL in bit vector 0 0 0 0 0 0 0 0 ad DNL out bit vector i 0 0 0 0 0 0 0 0 9 terminal AD A INPUT electrical signal AD D SAIDA out bit signal AD D CLK in bit signal AD D ON OFF in bit signal ad d report out out bit 0 signal ad d eoc out bit 0 end entity ad modelo A interface do modelo funcional e do modelo comportamental s o equivalen teas ve lor portanto so a arquitetura muda Com todas as portas gen ricas tendo inicial atribuido e nulo n o necess rio utiliz las aqui Etiqueta IP soft Fornecedor LDCI UnB Produto conversor ad Versao 1 0 9 Modelo funcional architecture ad funcional of ad modelo is begin constant ref zero real 0 0 constant ref 100 real 100 0E 6 constant ad r in resistance 2400 0 Tens o corrente na entrada anal gica quantity ad v in across ad i in through AD A INPUT Decl
17. 0 390625 uA A implementa o e opera o do conversor A D s o explicadas em detalhes em 39 41 2 3 2 Conversor V I O conversor tens o corrente do SoC um bloco puramente anal gico Foi projetado para fornecer na sa da sinais de corrente adequados entrada do A D a partir de sinais de tens o na entrada A faixa de sa da portanto adequada faixa de entrada do A D e ambos os blocos operam na mesma faixa de frequ ncia A faixa de entrada do V I de 1 V compat vel com pequenos sinais de sensores 38 lembrando ainda que os sinais apresentados entrada do V I j ter o passado por condicionamento na interface anal gica A estrutura do conversor tens o corrente mostrada na Figura 2 8 dividida em quatro blocos um n cleo de convers o ligado entrada e j com sa da de corrente uma refer ncia de corrente um bloco intermedi rio de ganho e um bloco de sa da 19 Refer ncia de corrente N cleo sa da de corrente entrada de tens o Figura 2 8 diagrama de blocos do conversor tens o corrente O n cleo converte o a tens o de entrada entre 1 V e 2 V em um sinal de corrente correspondente entre 2 5 pA e 12 5 uA O n cleo requer uma sinal de corrente constante de 1 84 uA fornecido pela refer ncia A refer ncia tamb m drena do n identificado na figura por n uma corrente de 7 5 uA assim o sinal entrando no est gio intermedi rio de ganho varia entre 5 u
18. Camargo da Costa Programa de P s gradua o em Engenharia El trica Bras lia agosto de 2009 Este trabalho prop e uma metodologia de descri o de c lulas VLSI anal gicas e de sinal misto como blocos de propriedade intelectual IP A metodologia foi aplicada em blocos de circuitaria anal gica e de sinal misto um conversor tens o corrente e um conversor anal gico digital previamente projetados em tecnologia CMOS como estudos de caso Foram realizadas adapta es aos blocos para se adequarem ao contexto de IPs anal gicos e constru dos modelos de alto n vel dos circuitos permitindo avaliar sua funcionalidade sem o conhecimento da topologia interna Os resultados obtidos dos estudos de caso principalmente simula es de modelos de alto n vel de abstra o do circuito foram analisados para avaliar a metodologia proposta e prop r trabalhos futuros ABSTRACT METHODOLOGY FOR THE DESCRIPTION OF ANALOG CELLS AS IP Author Jo o Vitor Bernardo Pimentel Supervisor Jos Camargo da Costa Programa de P s graduac o em Engenharia El trica Bras lia august 2009 This work proposes a methodology for the description of analog and mixed signal VLSI cells as intellectual property IP blocks The methodology was applied on analog mixed signal circuitry blocks a voltage to current converter and an analog to digital converter previously designed in CMOS technology as study cases Adaptations were performed in the bl
19. Condi es de valida o ccce eee eee ee eee ee eee ee ee eese eee ee tn sooo eese ene 132 DG A e Sce ep A PELA RUN Un eds DOS RA PO IE BR CR DR oas 132 AP NDICE E C DIGOS VHDL AMS sssssssssssssscssssscssesessssecssssesssssssssssssnssessessee 133 E 1 MODELAGEM DO CONVERSOR V eeeeeeee teen ette enne en etta sense tn asta 133 E L1 Modelo funcional sss ssssssssssssssssssssssss sese 133 E 1 1 T Testbeneh eec ee Ht tb eden sa He xia Ee d es o ass 135 E 1 2 Modelo comportamental 4 crees eee esee etes ee eene esee ta esae sett tnaan 136 E 1 2 T SIDEBOR Saec rw nde e eate oe A ub 137 E L3 Modelo estr tural eene nieto tek nane hona tera kp unco exk agraris peres 140 E 1 3 1 N cleo de convers o ge pat dut Mea UR RCC pee pasate suu 140 E 1 3 2 Refer ncia de corrente 2 oos e Pret RR RV Dd D 141 E 1 3 3 Est gio intermedi rio de ganho G4 sss 141 E 1 3 4 Est gio de sa da G5 saidas e m po reet ue ER ER erede 141 e SUDErDIOCO uod eer EA Ai o E dua utin tou tese 142 E 1 3 6 Testbehehrde vi Ave ds oe dite re epe Gu ue n aaa ad Ee pea 143 Bald P Tesibench de vi ref oso p eo ener vreau ted ee RE epe Die des 143 E ASS Testbeng de VE o se testi e etait m ei mat ia ates 144 B1 3 9 Iestbengehdegu saia afecte eet dtt tus ide 144 E 2 MODELAGEM DO CONVERSOR A D eeeeee seen enne en entes n
20. das anal gicas de corrente Inclui tamb m entradas digitais para controle de opera o Neste documento s o descritas especifica es do bloco e suas funcionalidades As especifica es do bloco s o dadas na Tabela C 1 107 Tabela C 1 especifica es de opera o do bloco V I Especificac es Tipo s de sinal Tens o anal gica Corrente anal gica Sinais l gicos Alimenta o el trica 3 3V VDD 0 0 V GND Faixa de entrada 1Va2V Faixa de saida 100 pA a 100 uA Freq ncias de opera o 0 a 25 kHz Imped ncia de entrada Alta porta de transistor tipo N Imped ncia de sa da IMQ Temperatura de opera o Entre 0 C e 70 C Pinos de entrada 4 1 anal gico 3 digitais Pinos de sa da 3 anal gicos Modos de opera o 4 A convers o do sinal de tens o ainda realizada fora das faixas de entrada e de freq ncias de opera o por m com degrada o da linearidade C 2 2 Estrutura do bloco O circuito composto por 4 sub blocos conforme ilustrado na Figura 4 4 chamados de n cleo de convers o n cleo refer ncia de corrente refer ncia est gio intermedi rio de ganho G4 e est gio de ganho e sa da G5 Suas fun es s o as seguintes N cleo converte o sinal de entrada em um sinal correspondente de corrente na faixa de 2 5 uA a 12 5 uA Refer ncia fornece corrente
21. do que 0 2 uA Os estados de opera o previstos est o destacados Os resultados mostram que a implementa o de um desligamento n o completamente satisfat ria a sa da zerada e o consumo diminu do por m o conversor continua consumindo 65 pot ncia e h uma pequena sa da de corrente no pino vi t nr De fato foram feitas tentativas de implementar um desligamento efetivo do circuito utilizando chaves entre o circuito e sua alimenta o el trica Essa alternativa apesar da vantagem de diminuir muito mais drasticamente as correntes durante o desligamento muito dr stica para circuitos anal gicos como o V I pois mesmo durante o estado ligado altera as tens es no circuito de maneira significativa Se fosse implementada isso exigiria refazer o dimensionamento de todos os sub blocos que j sens vel muito provavelmente impondo fortes restri es de desempenho Tabela 5 2 modos de opera o do conversor V I alterado CIN CNR CG4 Opera o Sa da Pino t nr Pino t g4 0 0 0 Desligamento 0 3 3 uA 0 0 0 1 0 3 3 pA 0 0 1 0 0 0 13 pA 0 1 1 66 5 uA 0 0 Faixa de 5 0 1 0 0 0 0 uA faixa de 5 0 1 0 1 Teste NR 0 0 uA Faixa de 1 1 0 Teste G4 0 0 20 0 pA 1 1 1 Normal Faixa de 100 0 uA 0 0 Nota se ainda pelos resultados acima que conforme j citado na descri o dos modelos a chave CNR tem preced ncia sobre CG4 i e se
22. efeito da temperatura no modelo comportamental do V I a ao longo da faixa de entrada b nos diferentes modos de opera o 5 1 2 3 Modelo estrutural Os sub blocos do modelo estrutural foram modelados e simulados os c digo e testbenches s o dados no Ap ndice E e posteriormente interconectados para implementar o superbloco Os resultados s o apresentados brevemente a seguir A Figura 5 11 a seguir mostra o resultado de simula o do n cleo de convers o entidade 72 vi nuc Pode se perceber que a sa da do n cleo onda de cima fica entre 2 5 10 5 e 12 5 10 6 e de forma correspondente entrada Name v pl vi nuc i out Figura 5 11 simula o do sub bloco vi nuc A refer ncia de corrente simplesmente fornece valores constantes de corrente Sua simula o mostrada na Figura 5 12 Name v Cursor v vi fc out 1 84e 06 A Hi Lf vifc out 7 5e 06 A Figura 5 12 simula o do sub bloco vi ref Os sub blocos vi g4 e vi g5 t m implementa o muito semelhante Na Figura 5 13 s o mostrados resultados de simula o de a vi g4 e b vi g5 73 Name v Cursor v e viga Lin 4 99771e 06 a i ES O Lg vi g out 1 99908e 05 v EO Fd Name v Cursor v rm vi go in 6 44006e 06 V H L Eg vi g5 i out 3 22003e 05 A zi is ES E T p 4 b Figura 5 13 simula o dos sub blocos vi g4 e vi g5 Os sub blocos como visto anteriorment
23. es sobre os testes para verificar ap s fabrica o a funcionalidade do VC e sua adequa o s especifica es Os sinais necess rios ao teste sejam eles digitais ou anal gicos devem ser documentados em detalhes incluindo par metros que descrevam suficientemente os sinais anal gicos limita es de frequ ncia amplitude n vel DC e digitais vetores digitais limita es de velocidade O padr o SRS faz exig ncia semelhante 45 por m apenas em rela o a simula o de que o ambiente de verifica o deve ser completamente reproduz vel pelo usu rio Tamb m para que a verifica o pelo usu rio seja a mais pr xima poss vel realizada pelo fornecedor recomenda quanto a testes f sicos que blocos anal gicos sejam alimentados isoladamente o que pr tica usual de projeto de circuitos anal gicos 1 As especifica es dos est mulos para teste devem tamb m ser claras em termos da resposta que devem provocar no VC Por exemplo n o basta dizer que uma tens o VG que pode variar entre 0 e 3 V controla o ganho do amplificador necess rio descrever a resposta esperada do VC a tal varia o Caso seja poss vel prever falhas conhecidas atrav s de resultados caracter sticos dos testes isso deve ser documentado tamb m 23 3 1 3 Padr o de nomenclatura Recomenda se refletindo abordagens similares da VSIA 46 e SRS 11 que os nomes de pinos no VC e principalmente de portas e sinais n
24. es utilizadas nos modelos envolvem portas gen ricas declaradas na interface da entidade e tamb m constantes definidas no corpo da arquitetura Pode ser vantajoso definir uma constante como porta gen rica por m os c digos como est o satisfazem as simula es cujos resultados s o apresentados e n o se garantem os resultados de qualquer modifica o feita aos modelos D 6 3 Condi es de valida o Todos os c digos foram simulados com um conjunto de arquivos composto de C digo s VHDL AMS no formato vhms Arquivo de entrada de comandos no formato tcl Arquivo de controle de simula o anal gica no formato scs As simula es foram realizadas utilizando as ferramentas NCVHDL NCElab e NCSim invocadas nesta ordem da Cadence Design Systems As simula es s o executadas a partir da c lula hierarquicamente superior uma plataforma de teste espec fica para o modelo sendo simulada D 6 4 C digos Os c digos para os modelos do V I e suas plataformas de teste s o aqueles apresentados no Ap ndice E Sua valida o e resultados foram descritos nos cap tulos 4 e 5 132 AP NDICE E C DIGOS VHDL AMS Os c digos VHDL AMS usados nos modelos ser o apresentados neste Ap ndice O uso de cores diferentes visa facilitar a compreens o dos c digos ao destacar palavras reservadas tipos de objetos e destacar o conte do de coment rios que n o lido pelo compilador Onde tiver sido necess
25. informa es essenciais utiliza o do bloco O Guia de Cria o deve informar o usu rio sobre a origem do VC se foi projetado originalmente para determinada aplica o se partiu de projeto anterior as vers es anteriores do VC seus princ pios de funcionamento p ex o funcionamento do conversor A D baseado no uso de c lulas copiadoras de corrente etc O Guia de Teste deve conter as informa es necess rias para a valida o do VC inclusive descrevendo as condi es de teste para as quais a valida o apresentada garantida condi es de temperatura de alimenta o el trica plataformas de teste etc O documento chamado de Implementa o F sica deve dar informa es para que o usu rio integre o VC ao leiaute de outros blocos como localiza o e tipos de pads digital RF e processo de fabrica o Por fim o documento chamado de Modelos fornece os c digos para os modelos de alto n vel e informa es relacionadas a eles como a linguagem utilizada indicando refer ncias como a parametriza o do modelo se relaciona s implementa es reais do bloco enfim informa es suficientes para que o usu rio se desejar seja capaz de criar um pr prio modelo equivalente ao fornecido Na Tabela 3 4 a divis o proposta comparada com a documenta o exigida pelos padr es VSI e SRS A constru o da tabela parte do conte do dos documentos na presente proposta indicando em quais documen
26. lt tempo gt A principal diferen a entre a estrutura acima e as apresentadas anteriormente a 97 possibilidade de se incluir o trecho opcional after lt tempo gt que permite que o sinal assuma o valor determinado pela express o direita de lt com certo atraso Isso chamado de agendamento de transi o poss vel agendar mais de uma transi o em tempos diferentes na mesma linha separados por v rgula como por exemplo clk lt 0 after 0 5 ns 1 after 1 0 ns O sinal clk assumir o valor 0 0 5 ns ap s o instante de execu o da linha acima e depois de mais 0 5 ns totalizando 1 ns ap s a execu o da linha assumir o valor 1 As declara es acima s o todas sequenciais declara es simult neas definidas no corpo de uma arquitetura t m a seguinte forma lt identificador gt lt expressdo gt O objeto identificado na parte esquerda da declara o acima vai ter o valor da express o a qualquer instante Quando quer que o resultado da express o mudar o valor do objeto mudar instantaneamente Por exemplo a express o tens corr res significa que o valor da quantidade tens ser igual ao produto dos valores de corr e res Quando um dos dois objetos direita tiver seu valor alterado o valor de tens ser alterado tamb m se variarem continuamente tens tamb m variar A 5 TERMINAIS E QUANTIDADES Terminais representam n s f sicos em circu
27. o i e exemplificando o comportamento do VC em uma aplica o t pica detalhes sobre a interface tanto anal gica quanto digital se houver princ pios de funcionamento entre outros t picos E recomendado que toda a documenta o siga s seguintes orienta es 29 e Usar unidades do Sistema Internacional 52 caso sejam utilizadas unidades diferentes identific las e compar las a grandezas do SI e Ao escrever datas expressar o dia e ano numericamente e o m s pelo nome podendo ser abreviado para n o haver ambig idade p ex 07 de Julho 2009 10 FEV 2009 e Utilizar legendas para figuras e tabelas e Identificar vers es dos documentos por x y onde x indica altera es significativas devido a altera es no bloco por exemplo e y indica altera es menores corre o de informag es no documento por exemplo e Reduzir redund ncia na documenta o referindo se a outros documentos quando necess rio caso sejam feitas refer ncias a documentos que n o fazem parte da documenta o do IP incluir uma lista de Refer ncias Bibliogr ficas e Cada documento tem certas se es obrigat rias Caso n o haja informa o dispon vel para determinada se o ou a se o n o seja aplic vel ao VC indic lo sem subtrair a se o do documento e A numera o das se es dos documentos deve seguir a ordem x y onde x o n mero do documento e y o n mero da se o Subse es podem s
28. o precisa ser estritamente id ntica do bloco apenas represent la para permitir um entendimento mais aprofundado Todos os blocos t m uma entrada digital de sinal de rel gio e outra que informa o fim do ciclo de convers o A seguir as caracter sticas principais dos sub blocos ser explicada bem como do bloco hierarquicamente superior que os instancia e conecta superbloco Este n o ser detalhado pois sua implementa o praticamente id ntica do superbloco do modelo estrutural do conversor V I conectando os sub blocos e mapeando a interface externa S H O bloco S H simplesmente l o valor de entrada ad sh iin a cada 20 uA e d uma sa da correspondente Como visto na descri o do modelo comportamental na amostragem que s o modelados os efeitos de offset erro de ganho e INL que s o modelados tamb m neste bloco O valor da vari vel de amostragem i smp obtido em cada ciclo de convers o pelas linhas i smp ad sh iin ad offset ad gerr INL IF ad INL 0 and i smp reg ad INL vlow and i smp reg ad INL vhigh THEN i smp ad INL vlow real ad INL 0 78125e 06 END IF INI A sa da ad sh saida modelada para que mantenha o valor de i smp durante todo o 57 ciclo Para que seja recalculada quando i smp mudar lido o sinal de fim de convers o gerado pelo bloco Sa da As linhas que regem a sa da de S H ent o s o ad sh s
29. saida out bit UI saida d eoc Figura 5 30 simula o do superbloco do modelo VHDL AMS do A D 86 A Figura 5 30 mostra um per odo de tempo em que uma palavra entregue na sa da e outra palavra amostrada e convertida pelo comparado O resultado da convers o coerente com as correntes resultantes da soma de ad memo iout com ad ref iout por m fica evidente que h erros na funcionalidade verificando se que no meio dos 8 ciclos de convers o a refer ncia de corrente assume valor 0 indicado pela seta vermelha na Figura Como pode ser visto nos c digos no Ap ndice E tentou se sincronizar o funcionamento do bloco atrav s dos sinais de rel gio fornecidos a todos os sub blocos Em simula o percebeu se que quantidades anal gicas eram atualizadas no instante seguinte a sinais digitais Por exemplo se no instante f o rel gio vai a l e isso causa altera es em terminais e em sinais digitais os sinais digitais j t m seu novo valor em f enquanto as quantidades anal gicas s o atualizadas apenas no instante imediatamente posterior f Pelos resultados obtidos prov vel que o problema no funcionamento do superbloco esteja na sincronia entre os sub blocos Por isso come ou a ser desenvolvido uma vers o deste modelo que n o dependa do rel gio exceto para a sa da serial utilizando sinais entre os sub blocos para coordenar o processo de convers o Espera se que futuramente essa alternativa permita impl
30. vel englobar muitas configura es diferentes de leiaute simplesmente atrav s dos par metros at porque deve ser levado em considera o que o processo de fabrica o pode alterar ligeiramente aspectos do leiaute 2 1 2 1 Biblioteca de c lulas anal gicas Uma poss vel solu o para as dificuldades na reutiliza o de IPs AMS parece ser o estudo por parte do criador do IP do conjunto de configura es alternativas para o bloco A partir da cria se uma biblioteca de c lulas originadas do mesmo bloco funcional mas com diferentes especifica es faixas de opera o tecnologia de fabrica o etc 5 O usu rio escolhe a vers o mais adequada a seu sistema de prefer ncia com o aux lio de ferramentas de busca e modelos comportamentais 14 15 para avaliar as diferen as entre as configura es sem precisar saber como se deu a parametriza o A c lula escolhida ent o fabricada A vantagem da ado o de uma biblioteca que se pode ter todas as c lulas otimizadas Por outro lado projetos anal gicos comumente s o realizados atrav s de uma metodologia top down em que se parte das especifica es funcionais do bloco escolhe se uma topologia de circuito dimensiona se o circuito e por fim feito o leiaute descri o geom trica das m scaras necess rias fabrica o validando se cada etapa por simula o antes de seguir se adiante no fluxo de projeto como ilustrado na Figura 2 1 1
31. wait until ad memo on off ad memo lc 0 0 or ad memo d eoc END LOOP ad memo ad memo lc 0 end process ad memo est 151 break on ad memo on off ad memo d eoc ad memo clk O trecho abaixo seria usado para descrever o funcionamento do bloco utilizando PROCEDURALS estruturas em VHDL AMS que permitem controlar o funcionamento anal gico de uma entidade com declara es sequenciais Entretanto as ferramentas utilizadas ainda n o suportam o uso de procedurals ad memo fp procedural is im variable i memo smp p real variable loop count bit s begin im IF ad memo on off 0 THEN m ad memo Jovt i 0 0 n loop count lt 1 ELSE o s e memo FOR i IN O TO ad res 1 LOOF IF loop count 1 THEN det i memo smp p ad memo iin ad memo iout i memo smp p loop count lt 0 e wait until ad memo clk 1 espera compara o e wart until ad memo clk 1 reinicia Loop res ELSE i memo smp p ad memo iin c e ad memo iout i memo smp p 2 0 loop count lt 0 wait until ad memo clk 1 espera compara o wait until ad memo clk l reinicia loop END IF lop count lt Ot a END LOOP c memo ies END IF nin END PROCEDURAL ad memo fp end architecture ad memo E 2 3 3 Sub bloco Ref entity ad ref is port terminal ad ref saida
32. 0 wait for 20 us TB D CIN lt 1 TB D CNR lt 1 TB D CG4 lt 1 wait end process operacao end architecture vi comportamental tb E 1 3 Modelo estrutural E 1 3 1 N cleo de convers o entity vi nuc is port terminal vi nuc input electrical quantity vi nuc i in in real entrada de 1 84uA retirada quantity vi nuc i out out real end entity vi nuc WI nuc vims descricao comportamental do n cleo do conversor tens o corrente o o o Etiqueta IP soft amp Fornecedor LDCI UnB Produto conversor vi Versao 1 1 o o Modelo estrutural Sub bloco nucleo architecture vi nuc Of vi nuc is quantity vi nuc vin across vi nuc iin through vi nuc input constant nuc r in resistance 1 0e 6 constant nuc r out resistance 1 0e 6 quantity nuc out real begin vi nuc vin vi nuc iin nuc r in nuc out vi nuc vin 1 5 10 0e 06 nuo out ivi nuc vini 1 0 10 06 06 2 5 amp 8 05 comportamento original do n cleo vi nuc i out nuc out end architecture vi nuc 140 E 1 3 2 Refer ncia de corrente entity vi ref is generic vi fc il real vi fc i2 real port terminal vi fc tl terminal vi fc t2 end entity vi ref 1 84e 06 7 5e 06 electrical electrical estrutural completo Etigueta IP soft Fornecedor LDCI USB Modelo estrutural Sub bloco ref Este bloco foi testado individual
33. 0 0 20 40 60 80 tempo us b 180 c G S 150 S E 120 0 20 40 60 80 tempo us c Figura 5 1 diferenga entre correntes esperadas e obtidas nos pinos a de sa da b t nr c t g4 Foram observadas as correntes de sa da teste NR 1 e sa da pelo pino t nr e teste G4 sa da pelo pino r g4 As ondas mostradas na Figura s o os c lculos da diferen a entre a corrente no circuito original e a corrente no pino de teste A entrada de tens o senoidal de 25 kHz varrendo a faixa de 1 a2 V a cada 40 us V se que o modo de teste cumpre seu objetivo pois embora as chaves influenciem as correntes no circuito as diferen as entre correntes esperadas e obtidas s o muito pequenas A maior diferen a medida em valor absoluto de 170 nA entre a corrente na sa da do est gio intermedi rio de ganho e a corrente medida pelo pino t g4 o que corresponde a menos de 0 43 da faixa de correntes para esse ponto do circuito Embora a corrente na chave CIN n o seja relevante a queda de tens o pode ser uma vez que distorce a entrada levando o n cleo a converter um valor diferente do efetivamente entregue pelos sinais externos ao conversor Essa queda de tens o foi medida durante a opera o com a chave conduzindo verificando se uma varia o de 3 12 uV a 3 27 uV mostrada na Figura 5 2 desprez vel em compara o com a faixa de entrada de 1 V 254 V uv e L h y k X 1 S N A X M
34. 1 0 que foi prototipada e est sendo caracterizada D 3 2 Princ pios de opera o O A D foi desenvolvido baseando se na utiliza o de c lulas copiadoras de corrente C lulas desse tipo controladas por chaves utilizam transistores e um capacitor para amostrar uma corrente e manter seu valor durante o tempo necess rio A opera o em modo de corrente chaveada em uma topologia c clica permitiu a diminui o da complexidade e do tamanho f sico do circuito com c lulas b sicas realizando opera es repetidamente sobre um sinal de corrente para chegar ao resultado final entrada controle 4 Figura D 1 C lula copiadora de corrente 125 No projeto do bloco foram utilizadas t cnicas de projeto el trico e de leiaute e estruturas para minimizar efeitos indesejados especialmente em circuitos chaveados como a inje o de cargas resultante do r pido chaveamento D 4 GUIA DE TESTE Folha de rosto Documentac o de Componente Virtual GUIA DE TESTE vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Anal gico Digital Vers o 1 0 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel D 4 1 Introdu o Este documento trata da valida o de um bloco de IP AMS O bloco um conversor anal gico digital A D c clico com entrada anal gica de corrente e sa da digital Sua opera
35. 1 2 Modelagem em alto nivel cccccscccccccsecssscesesssecsosssoonsvososssossenasesnscdeosecasenseses 37 4 1 2 1 Modelo funcional ideal e eee inertio eee een 37 4 1 2 2 Modelo comportamental ise na trela assa TT a 39 4 1 2 3 Modelo estrutural sss ertet tee ete E E Te EE Ee Ee od 42 4 1 3 Doc imen t at o iei ee eee et ee eeoo escacasani besta sb esee eee e barra e seo ee e eo epe se tacuabsandos 46 42 CONVERSOR AJ D aiite etes ectenbeekei een sqese beo ree PARE EH nisi do nen EAR DAVE INS MEA ER ARE URS 46 4 2 1 Modelagem em alto nivel sicscsccscccscccscsnsssesasesccscdoesnscscsosnedosusasenceserscueasdeccses 46 4 2 1 1 Modelo funcional ideal suada deos obrero Mus ee De eo tete aedes lE 47 4 2 1 2 Modelo compottamental i rer repre teg ete tr trees 50 Ae AS Modelo estrutural sskyan tarretan ttp as teg ponte aca dessa dan as 56 4 2 2 Documenta o 5n o oH eiua thiet Dal RE Mi ston IDA MIN IP Secad 61 5 RESULTADOS E DISCUSS O inscia eie ata cla quad nata 61 SL CONVERSOR VAL acusar chases bina es etg o dee ra pras esos a idas sai onerar 61 5 1 1 Adapta o do circuito padroniza o de IP es 61 5 1 1 1 Distor o nos sinais causada pelas chaves eee 62 251 12 Bstabilidade t rmica uicti tti adt cassio PRESIDE AAA M 63 5 1 1 3 Combina es de sinais de controle esse 65 5 1 1 4 Quedas de tens o nas chaves esse 67 a LED Sd OL ipi a A OR ima MIS
36. 1 2 3 Modelo estrutural A estrutura interna descrita no modelo estrutural aquela mostrada na Figura 2 8 reapresentada na Figura 4 4 para facilitar refer ncias Os quatro sub blocos foram descritos como entidades separadas instanciadas por uma entidade hierarquicamente superior que as instancia e conecta Ser o descritos primeiro os modelos dos sub blocos LT Conversor V I Figura 4 4 diagrama do conversor V I Nucleo de convers o O n cleo de convers o implementado da mesma maneira que o modelo ideal do V I uma vez que funciona analogamente por m com a necessidade de uma corrente constante fornecida 42 pela refer ncia e uma faixa de sa da de 2 5 a 12 5 uA Assim o conte do principal do m dulo o trecho de c digo abaixo onde e vi nuc i in acorrente de 1 84 pA necess ria ao funcionamento do n cleo e vi nuc vin a tens o de entrada e vi nuc i out a corrente de sa da e nuc out a corrente em um terminal interno IF vi nuc i in gt 1 5e 06 and vi nuc i in 2 0e 06 USE nuc out vi nuc vin 1 0 10 0e 06 2 5e 06 vi nuc i out nuc out ELSE nuc out 0 0 vi nuc i out nuc out END USE break on vi nuc i in above 1 5 vi nuc i in above 2 0 O terminal nuc definido dentro da arquitetura ou seja n o faz parte da interface e utilizado apenas para definir uma corrente interna nuc out que ser utilizada para que o terminal de sa da do n cleo n o fiq
37. 217 33 um 37 O leiaute foi constru do j com a nomenclatura modificada dos pinos Incluiu se no leiaute tamb m a etiqueta de identifica o de IP proposta em uma camada de texto Figura 5 7 A etiqueta identifica os seguintes campos e N mero de palavras chave 4 e Fornecedor LDCI UnB e Produto conversor vi e Vers o 1 1 e rea 0 218mm 68 amp Etiqueta IP he Figura 5 7 etiqueta de IP no leiaute do V I 5 1 2 Modelagem Os resultados de simula o da modelagem em VHDL AMS ser o apresentados separadamente de acordo com os respectivos modelos 5 1 2 1 Modelo funcional A simula o do modelo funcional gerou as sa das mostradas na Figura 5 8 validando o modelo para o c digo e testbench apresentados no Ap ndice E De cima para baixo a primeira onda o sinal de entrada de tens o utilizou se uma sen ide de 22 kHz em seguida aparecem os tr s sinais digitais de controle a onda destacada a sa da do bloco e abaixo s o a corrente de sa da em t nr eem t g4 69 Name 0 20 000 000 000fs 40 000 000 000fs 60 000 000 000fs vi vin 1 2 a i vid cin L vi d cnr vi d cod mm MT vi i saida FO 5e 05 Fal ivi i tnr 2e 06 4e 06 p 1e 05 L vi i tos E 1e 05 a 4 Figura 5 8 simula o do modelo funcional do conversor V I Note se que as tr s ondas de sa da s o apresentadas em escalas
38. 25 1 5 1 75 2 0 dc n b Figura 5 3 toler ncia temperatura do conversor a original e b adaptado 64 5 1 1 3 Combina es de sinais de controle Tabela 5 1 toler ncia temperatura do conversor original e adaptado Corrente m nima uA Corrente m xima uA 0 C 27 C 70 C 0 C 27 C 70 C V I original 95 39 97 49 98 58 116 0 97 95 74 41 V I adaptado 95 33 97 43 98 51 115 9 97 89 74 36 Os resultados de simula es do V I para as diferentes combina es dos sinais de controle mostrado na Figura 5 4 Embora pelo tamanho da Figura as escalas n o sejam bem vis veis podem ser vistos os estados previstos para a opera o do V I Em particular as tr s primeiras combina es 111 101e1 I1 0 mostram respectivamente a opera o normal do conversor o teste NR e o teste G4 Combina es CIN CNR CG4 irt 101 110 100 011 001 010 000 k aia i 223 90 Ee 102 8nA O i M i 19 734A A pm ES 1641A BISUN Eme 13 28uA C 4 Iv aJ 3 E entrada sa da 37 82uA 0 66 54uA 2 982nA T 200 400 time us T 600 Figura 5 4 simula o do V I para todas combina es de chaves Por esta simula o pode se construir a Tabela 5 2 com detalhes sobre as combina es de chaveamento no circuito Todos os valores de corrente aproximados por 0 na Tabela s o menores
39. As estruturas IF e CASE entretanto podem ser simult neas A diferen a entre as estruturas da forma descrita na tabela A 1 Note se que nas estruturas IF os trechos ELSIF e ELSE s o opcionais e pode haver um n mero arbitr rio de condi es definidas por ELSIF Nas estruturas CASE deve haver um n mero finito de 100 possibilidades para o resultado da express o utilizada e todas devem ser abordadas na estrutura Tabela A 1 estruturas IF e CASE sequenciais e simult neas Estrutura sequencial Estrutura simult nea IF lt condi o gt THEN IF lt condi o gt USE lt declara o seq encial lt declara o simult nea gt ELSIF lt condi o gt THEN ELSIF lt condi o gt USE IF lt declara o seq encial lt declara o simult nea gt ELSE ELSE lt declara o seq encial lt declara o simult nea gt END IF END USE CASE lt express o gt IS CASE express o USE WHEN lt escolhas gt gt WHEN lt escolhas gt gt CASE lt declara o seq encial lt declara o simult nea gt END CASE END CASE Quando estruturas IF ou CASE simult neas forem utilizadas necess rio informar ao simulador que h descontinuidades no comportamento anal gico do bloco Tais descontinuidades s o modeladas no c digo atrav s do comando break Esse comando faz com que o c lculo dos valores anal gicos do bloco seja reiniciado tipicamente devido a altera es em outro obj
40. CNR 0 o circuito est em modo de teste NR mesmo se CG4 tamb m estiver em 0 Por m o estado 1 0 1 foi preferido por alterar apenas uma chave em rela o opera o normal Pela Figura 5 4 tamb m percebe se a ocorr ncia de picos de corrente em alguns instantes de transi o Na transi o de 1 1 1 para 1 0 1 por exemplo h uma breve corrente negativa em t nr Estes picos acontecem pois h pequenas faixas de tens o na chave que fazem ambos os transistores P e N conduzirem Tais picos por m n o foram considerados importantes pois a principio as chaves simplesmente selecionam um modo de opera o ent o as transi es n o s o cr ticas At por isso os sinais de controle na simula o n o foram estritamente rigorosos quanto a sobreposi o ou tempos de subida e descida 66 5 1 1 4 Quedas de tens o nas chaves As quedas de tens o nas chaves durante a opera o do circuito foram medidas bem como as correntes Na Figura 5 5 e na Tabela 5 3 a nota o a seguinte Ron a resist ncia da chave conduzindo Roff a resist ncia da chave em corte CNR e CG4 identificam os conjuntos das chaves de teste de acordo com o uso feito at agora os ndices n e p indicam o transistor NMOS ou PMOS da chave em quest o Tabela 5 3 resist ncias equivalentes das chaves de teste CNRn CNRp CG4n CG4p Ron min 700 Q 3 74 KQ 600 Q 3 4 KQ Ros max 850Q 4 02
41. F ndapientos uec aeria e obe aU dedidit 14 2 2 3 2 Ferramentas de desenvolvimento nicotine crie tane gps 15 2 3 SISTEMA EM CHIP PARA CONTROLE DE IRRIGA O 16 2 3 1 Conversor A D ies ii ce e cr eei Cri e pan ca o meac iunii a eua a Ck Ras RA even SER DVR ROSE 18 R IIA TTA niti todup i Dn nasse iun CI UR ERU MEE 19 3 METODOLOGIA DE IMPLEMENTA O DE IPS ANAL GICOS 20 3 PROPOSTA sand apt P qu a ag 20 3 1 1 Reconfigurabilidade e parametriza o eere sese eene 22 3 1 2 Testabilidade eram sndids 22 3 1 3 Padr o de nomenclatura aeo Leder oot sees sent esse ona R ao hoo resen 24 3 1 4 Identifica o eere erectae ee erect einen ae ee erecto etna reae e eere edel To basso aea eo iun 24 EMEN NnISLhI eT 27 3 158 Lo PORT ACO s oa aate ta aeos dan escenas LE 28 3 1 5 2 Representa o PeOImelttICas xoc e aar odi desse e a Qe oc aaa q 28 3 1 5 3 Representa o da topologia interna sees eee 29 vii 3 1 6 Documenta o sss ss ss ss ss sss sese eren oae e eet tette aea ee e tt ettet anaon ss anaa naa 29 4 APLICA O DA METODOLOGIA ESTUDOS DE CASO ccsssssssssssseseseseees 33 K N CONVERSOR Vel iri iesexestsb ksieev eye lods be Nba Los RERUMS EXEAT FAN ERE ses patas ca EAER EU idas 33 4 1 1 Adapta o do bloco mm 33 4
42. Figura 4 1 diagrama do conversor V I a original e b com chaves para testabilidade O controle das chaves permite que o fluxo dos sinais seja interrompido antes do n cleo de convers o atrav s da chave CIN na figura antes do est gio intermedi rio atrav s da chave CNR ou antes do est gio de sa da atrav s da chave CG4 Al m disso permite que o sinal de corrente seja desviado de pontos intermedi rios do circuito para os pinos de sa da T NF e T G4 possibilitando portanto verificar o funcionamento dos sub blocos do circuito Portanto o que se implementou foi efetivamente a adi o de um modo de teste na opera o do conversor V I Os nomes dados s chaves e pinos refletem essa funcionalidade as chaves e sinais de controle s o nomeadas por C de controle e os pinos por 7 de teste As duas letras seguintes representam o sub bloco que cada chave associada a um pino de sa da exceto no caso de CIN permitem observar assim T NR o pino que em modo de teste permite medir a corrente resultante da combina o do n cleo e da referer ncia de corrente T G4 permite observar em modo de teste a corrente vinda da sa da do bloco de ganho igual a 4 Note se que a verifica o da funcionalidade do n cleo isoladamente n o foi implementada pois este sub bloco s funciona em conjunto com a refer ncia de corrente e n o foi implementada observabilidade extra para o bloco de sa da pois uma vez caracterizadas as fun
43. Introdu o Este documento trata da modelagem de um bloco de IP AMS O bloco um conversor anal gico digital A D c clico com entrada anal gica de corrente e sa da digital Sua opera o controlada por um conjunto de sinais digitais Neste documento descrita a modelagem de alto n vel que permite a simula o e avalia o de seu funcionamento e desempenho Os modelos podem ser facilmente modificados com algum conhecimento da linguagem utilizada Com as explica es deste documento e a documenta o do IP deve ser poss vel criar modelos equivalentes e avaliar corretamente as simula es Os c digos receberam a etiqueta de IP soft com os campos opcionais Modelo funcional comportamental ou estrutural e Sub bloco no modelo estrutural quando aplic vel 131 D 6 2 Especifica es dos modelos Os modelos foram escritos na linguagem VHDL AMS de acordo com as especifica es definidas em 29 Os modelos foram descritos nos n veis descritos na Tabela 3 2 descrevendo caracter sticas do comportamento do circuito de acordo com cada n vel Devido a algumas caracter sticas espec ficas de cada n vel a interface do bloco pode ter sido mais ou menos detalhada por isso as diferentes arquiteturas podem requerer diferentes entidades Todos os modelos utilizam os pacotes abertos e pr definidos ieee math real ieee electrical systems e ieee std logic 1164 com suas configura es padr es As parametriza
44. diferen a entre n veis adjacentes de sa da sempre de 1 LSB a DNL sempre nula Entretanto se algum n vel digital n o acontece na opera o do A D a DNL positiva A DNL pode ser negativa caso o conversor seja n o monot nico i e quando sa da em determinada faixa diminui para um aumento da entrada Assim como acontece com a INL uma dificuldade em modelar a DNL que quantificada por um valor m ximo Por m tamb m como acontece com a INL a inclus o da DNL na curva caracter stica do modelo sup e conhecer a curva na faixa em que a distor o ocorre no caso da DNL saber que determinada palavra na sa da n o ocorre Na modelagem VHDL AMS portanto a DNL foi modelada por duas portas gen ricas ad DNL in e ad DNL out ambas vetores de 8 bits correspondente resolu o do A D e pela inser o das seguintes linhas no c digo IF output byte ad DNL in THEN output byte ad DNL out END IF Estas linhas ocorrem ap s o resultado da convers o ter sido armazenado na vari vel interna output byte mas antes que seja lido para ser apresentado na sa da digital Assim o que o trecho de c digo acima faz simplesmente verificar se o vetor que deve ser apresentado na sa da aquele subtra do do comportamento real pela DNL Se for a sa da apresenta outra sequ ncia de bits em seu lugar de acordo com o o verificado na caracteriza o do bloco Pela descri o acima nota se outro problema na modelagem
45. diferentes Foram inseridos cursores verticais para indicar as transi es dos sinais de controle as quatro combina es mostradas na figura s o na ordem 1 1 1 1 0 0 1 1 0 e 00 0 essas combina es representam todas as outras conforme foi explicado na descri o do modelo 5 1 2 2 Modelo comportamental As simula es do modelo comportamental do V I corresponderam ao esperado Para 27 C as diferen as entre a resposta do modelo funcional e a do modelo comportamental s o sutis Uma compara o da sa da comportamental com a ideal mostrada na Figura 5 9 As ondas na Figura 5 9 a s o a superposi o dos resultados de simula o VHDL AMS do modelo ideal onda azul escura externa e comportamental onda verde interna demonstrando para mesma entrada os efeitos n o ideais no conversor A Figura 5 9 b onde mostrado o resultado de simula o el trica do V I sobreposto sa da ideal extra da de 37 A compara o dos resultados ilustra a fidelidade da modelagem em rela o ao circuito original 70 0 10 000 000 000fs 20 000 000 0001s 30 000 000 000fs N 9 99456e 05 ai a b Figura 5 9 resposta do V I em 27 C comparada a ideal a no modelo comportamental b no circuito Quanto estabilidade t rmica a simula o do modelo comportamental apresentada na Figura 5 10 O resultado obtidos para a simula o das sa das para toda a faixa de tens o s o equival
46. do projeto interconectando tantos quantos forem necess rios sem que seja preciso interferir nos circuitos em n vel de transistor Para circuitos anal gicos ou de sinal misto coletivamente referidos por AMS do ingl s analog mixed signal a reutiliza o mais complicada Em geral mesmo quando h algum tipo de sintese de circuito grande parte do projeto anal gico desenvolvida manualmente 6 o que requer tempo e habilidades do s projetista s O sucesso ou n o do circuito anal gico em rela o s especifica es depende muito do projeto os par metros do circuito s o significativamente definidos pelo leiaute que podem variar bastante dependendo de sua implementa o embora existam t cnicas de leiaute bem estabelecidas 9 Al m disso blocos de IP anal gicos ainda apresentam desafios na verifica o de sistemas avan ados devido principalmente s quest es de compromisso entre a precis o na caracteriza o de um bloco e os diversos n veis de abstra o em que ele pode ser inserido no projeto 2 1 1 Classifica o Em geral IPs s o classificados em soft firm ou hard 10 Essa classifica o leva em conta o modo como o IP fornecido IPs do tipo soft s o fornecidos como c digos escritos em linguagens de descri o de hardware HDL atrav s dos quais o usu rio pode sintetizar automaticamente um circuito el trico em geral digital 11 a s ntese autom tica de circuitos anal gicos
47. e a resolu o do A D os dois comandos abaixo se equivalem WAIT FOR 19 4375 us WAIT FOR real 320 ad res 1 t clk 49 O uso de real mostrado converte o valor inteiro dentro dos par nteses para um n mero real para que seja poss vel multiplic lo por clk Ao final do la o de convers o a vari vel loop count incrementada em 1 loop count loop count 1 Isso feito para que o primeiro ciclo de convers o seja identificado Em funcionamento cont nuo como o caso do modelo funcional sempre que estiver ligado ao final de um ciclo o sinal digital ad eoc levado a l para indicar o t rmino de uma convers o e o come o da pr xima Outro sinal til na compreens o da simula o omitido at agora o sinal ad d report out que assume valor 1 durante o ciclo de sa da e 0 durante o resto do tempo 4 2 1 2 Modelo comportamental A modelagem das caracter sticas n o ideais do conversor A D exige uma abordagem um pouco diferente da descrita at agora Fatores n o ideais tipicamente associados ao comportamento de conversores anal gico digital explicados a seguir s o usualmente representados por valores m ximos ou graficamente por curvas caracter sticas de entrada sa da 1 ilustradas na Figura 4 5 para um conversor de 3 bits Embora estas representa es sejam teis na especifica o e avalia o de um bloco dif cil inseri las em um modelo ou mesmo obt las por simula o
48. entrada electrical terminal ad memo saida electrical signal ad memo lc out bit signal ad memo clk in bit signal ad memo on off in bit 150 signal ad memo d eoc in bit end entity ad memo ELlquets IP soft amp Fornecedor LDOI UABB Modelo estrutural Sub bloco Memo Produto conversor ad Versao 1 0 architecture ad memo of ad memo is constant constant constant constant constant quantity quantity shared variable ad i ciclos begin integer 8 real 0 0 real 100 0E 6 ad res ref zero ref 100 2400 0 1 0 e06 resistance resistance ad r in ad r out ad memo vin across ad memo iin through ad memo entrada ad memo vout across ad memo iout through ad memo saida real ad memo vin ad r in ad memo iin ad memo iout ad i ciclos ad memo est process is variable i memo smp real begin ad memo lc lt 0 IF ad memo on off 0 THEN ad i ciclos 0 0 wait on ad memo on off END IF ad memo WHILE ad memo on off 1 LOOP wait until ad memo clk 1 wait until ad memo clk 1 Espera amostragem ciclos memo i memo smp ad i ciclos FOR i IN 0 TO ad res 1 LOOP ad memo iin i memo smp 2 0 ad memo lc 1 wait until ad memo clk 1 espera compara o wait until ad memo clk 1 reinicia loop ad memo lc lt 11 END LOOP ciclos memo ad i ciclos 0 0
49. foram descritos nos n veis descritos na Tabela 3 2 descrevendo caracter sticas do comportamento do circuito de acordo com cada n vel Devido a algumas caracter sticas espec ficas de cada n vel a interface do bloco pode ter sido mais ou menos detalhada por isso as diferentes arquiteturas podem requerer diferentes entidades Todos os modelos utilizam os pacotes abertos e pr definidos ieee math real ieee electrical systems e ieee std logic 1164 com suas configura es padr es As parametriza es utilizadas nos modelos envolvem portas gen ricas declaradas na interface da entidade e tamb m constantes definidas no corpo da arquitetura Pode ser vantajoso definir uma constante como porta gen rica por exemplo para realizar se simula es com v rias inst ncias da mesma arquitetura juntas alterando algum valor de par metro Isso pode ser feito facilmente manipulando se o c digo fornecido por m os c digos como est o satisfazem as simula es cujos resultados s o apresentados e n o se garantem os resultados de qualquer modifica o feita aos modelos 117 C 6 3 Condi es de valida o Todos os c digos foram simulados com um conjunto de arquivos composto de C digo s VHDL AMS no formato vhms Arquivo de entrada de comandos no formato tcl Arquivo de controle de simula o anal gica no formato scs As simula es foram realizadas utilizando as ferramentas NCVHDL NCElab e NCSim invocadas ne
50. funcional tb of v constant freq v real 22 signal TB D CIN TB D CNR terminal TB A INPUT elect i funcional tb is 0e3 freq ncia do sinal de entrada gt no teste 22 kHz TB D CG4 bit frcal quantity tb v in across tb i in through TB A INPUT terminal TB A TNR TB A TG4 begin Mapeia a entidade sob te vi entity work vi modelo TB A SAIDA electrical ste vi funcional port map vi vin gt T vi saida gt TI B A INPUT B A SAIDA vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 gt TI Gera est mulo tens o se B D CG4 noldal tb v in 1 5 0 5 sin 2 0 math pi freq v now break on TB D CIN TB D CNR Operacao process is begin Inicia modo de ope TB D CIN lt 1 TB D CNR lt 1 TB D CG4 lt 1 wait for 20 us TB D CG4 ra o normal Inicia modo de teste NR TB D CIN lt 1 TB D CNR lt 0 TB D CG4 lt 1 wait for 20 us Inicia modo de teste G4 TH D CIN lt 41 IB DOUNR lt 1 TB D QG4 lt 0 wait for 20 us Modo de desligamento TR D DIN lt 0 TB D CNR lt 0 135 TB D CG4 lt 0 wait for 20 us Retorna ao modo de operac o normal TB D CIN lt 1 TB D CNR 1 TB D CG4 lt 1 wait end process opera
51. kQ 890 O 4 6 kQ Rorr min 11 6 10 Q 1 2 10 5 7 0 105 Q 6 0 10 Q Rorr max 17 2 10 Q 3 7 10 3 0 10 Q 6 2 10 6 Q CNRn Ron i CNRp Ron CNRn Roff CNRp Roff 3 25 k CG4n Ron CG4p Ron CG4n Roff CG4p Roff Figura 5 5 resist ncia das chaves de teste 67 Na Figura 5 5 s o mostradas as curvas obtidas na medi o da resist ncia equivalente para as chaves em toda a faixa de entrada do bloco tanto conduzindo quanto em corte Como mostrar todas as ondas em escala tomaria muito espa o optou se por apenas apresentar os gr ficos lado a lado e resumir as informa es mais importantes na Tabela 5 3 A resist ncia da chave CIN n o indicada pois a entrada do n cleo de convers o a porta gate de um transistor MOS o que j significa corrente extremamente baixa o c lculo de tens o dividida pela corrente n o gera ondas significativas A resist ncia de CIN em corte foi calculada como sendo da ordem de 10 Q Todas as outras chaves em corte t m resist ncia da ordem de 10 Q 5 1 1 5 Leiaute Foi constru do um leiaute da vers o do circuito com a implementa o das chaves na tecnologia CMOS de 0 35 um C35B4C3 da Austria Microsystems Foi tomado cuidado para manter o leiaute o menor possivel mesmo com a inser o das chaves e novos pinos foi possivel manter o leiaute do V I adaptado mostrado na Figura 5 6 com indica es dos blocos do mesmo tamanho do original de 100 28 um x
52. o conversor A D Na Figura 5 17 mostrada uma representa o simplificada da simula o Name v Cursor v i Mee y TB D CLK 1 ED ad d eoc 1 L ED ad d saida 0 3e 05 0 5e 05 L4 E ad iin 3 30963 05b 2 prp NA LAA 1 e gt ad report out 9 mi output byte h AA 84 AR i e 0 dee vi saida 3 30963e 05b23 EO i 5e 05 i 1 Ls sinal v 1 66548 v 23 i 1 ro e oo a Figura 5 16 convers o de sinal em modelos ideais da interface anal gica 76 No instante indicado na Figura 5 16 pelo cursor vertical em vermelho a seguinte situa o pode ser observada o sinal de tens o de 1 66548 V A sa da do V I de 33 0963 10 correspondendo s especifica es ideais A vari vel output byte representada em base hexadecimal assume o valor AA o que corresponde palavra bin ria 1010 1010 ou 170 em base decimal Esses valores est o de acordo com as especifica es ideais do A D como se pode verificar pela rela o abaixo onde 169 7 foi aproximado por 170 j que s se admitem valores inteiros M 255 170 1010101 oa ass 170 10101010 5 1 b testbench controle TB AD ON OFF TB VI ON OFF TB D CLK Figura 5 17 esquem tico da simula o VHDL AMS da interface ideal Outras caracter sticas do A D presentes no modelo funcional s o ilustradas na Figura 5 18 obtida da mesma simula o onde o V I est desligado o sinal de tens
53. o de Mestrado Universidade de Bras lia Brasil 2008 38 Pimentel J V B Interface de aquisi o de dados anal gicos para sistema em chip utilizando sensores externos projeto final de gradua o Universidade de Bras lia 2006 39 Soares V F Medeiros J E G e Costa J C CMOS A D Converter for SOC in Wireless Sensor Network Applications aceito para publica o em 8 Semin rio Internacional de Metrologia El trica VIII SEMETRO Brasil 2009 40 Soares V F Projeto de Conversor Anal gico Digital C clico para Sistema em Chip CMOS Relat rio de inicia o cient fica Universidade de Bras lia Brasil 2008 41 Documenta o de projeto EPUSP NAMITEC LDCI Universidade de Bras lia 2007 2008 42 Ara jo G M Madureira H M e Costa J C Design and characterization of a 0 35 um CMOS Voltage to current converter Aceito para publica o em 22nd Symposium on Integrated Circuits and Systems Design SBCCI 2009 Brasil 2009 43 Looby C A e Lynden C Field Programmable Analogue Arrays a DFT View IEE Colloquium on Testing Mixed Signal Circuits and Systems 1997 44 VSI Alliance Virtual Component Transfer Specification version 2 1 2001 45 Freescale Semiconductor Semiconductor Reuse Standard Functional Verification v 3 1 1 2003 46 VSI Alliance Soft and Hard VC Structural Performance and Physical Modeling Specification version 2 1 2001 47 VSI Alliance Virtual Component Identific
54. o varia mas a corrente de sa da do V I nula Durante os 8 per odos de rel gio anteriores ao cursor em vermelho Osinalad report out assume valor 1 e lendo se o valor do sinal ad d saida um bit a cada per odo de rel gio tem se o valor 0010 1100 que corresponde ao n mero hexadecimal 2c armazenado na vari vel output byte No instante em que ad report out volta para n vel baixo Osinalad d eoc sobe e permanece em 1 durante um per odo de rel gio um novo valor j est dispon vel em output byte pois o resultado da convers o na simula o obtido instantaneamente o resultado da nova convers o T Name v Cursor v 1 8 E TE A SIGNAL 1 94354 v f n 1 2 E TB D CLK 1 ia i ED ad d saida 0 EBD ad report out 0 EBD ad d eoc 1 output byte h 80 ZE E TB vi ON OFF O 5e 05 E vii saida OA ar 5e 05 Figura 5 18 trecho de simula o VHDL AMS da interface anal gica ideal 5 2 1 2 Modelo comportamental O comportamento n o ideal do conversor A D foi modelado de acordo com os procedimentos descritos na se o 4 2 1 Na Figura 5 19 representado o resultado de convers o anal gico digital obtido em simula o do modelo VHDL AMS para uma entrada rampa com inclina o constante em toda a faixa de entrada do A D O modelo utilizado comportamental mas com par metros de n o idealidade iguais a zero A imagem da sa da foi dividida em duas partes para melhor visuali
55. observa o da sa da D 4 2 2 Bloco ad memo ext A fun o do bloco ad memo ext a de fornecer uma corrente de refer ncia ao A D O bloco funciona basicamente como o ad vi sendo sua caracteriza o an loga Por m para carateriz lo suficientemente para seu prop sito basta medir a tens o de entrada para a qual a sa da de 100 uA D 4 3 Condi es para valida o A verifica o do circuito por simula o deve ser feita utilizando se modelos BSIM3v3 e considerando as caracter sticas de processo da tecnologia citada no documento Implementa o F sica se o D 5 Pinos de entrada e sa da n o devem ser deixados em aberto sem sinal aplicado ou com sinais fora das faixas especificadas no Guia do Usu rio exceto aqueles dos blocos ad vi e ad memo ext que n o precisam ser utilizados e podem ser mantidos aterrados 127 A temperatura considerada na valida o deve estar dentro da faixa especificada e ser mantida constante durante a valida o O bloco foi projetado para desempenho timo em 27 C A alimenta o el trica deve ser capaz de suprir um consumo de 2 mW Conforme descrito no Guia do Usu rio recomenda se deixar o sinal ad cc em n vel baixo durante toda a caracteriza o inciando novos ciclos por meio dos pinos ad d start e ad d reset D 5 IMPLEMENTA O F SICA Folha de rosto Documentac o de Componente Virtual IMPLEMENTA O F SICA vers o 1 0 Fornecedor Laborat
56. para a opera o do n cleo 1 84 A e drena corrente 7 5 uA do n n deslocando assim a faixa do sinal para 5 uA a 5 uA G4 quadruplica a intensidade do sinal mantendo a linearidade G5 quintuplica a intensidade do sinal mantendo a linearidade C 2 3 Modos de opera o O V I tem 4 modos de opera o distintos A escolha do modo de opera o feita pela combina o das entradas digitais conforme descrito na Tabela 4 1 Os n veis baixo e alto das 108 entradas digitais s o tens es aproximadamente iguais a 0 V e 3 3 V respectivamente Os modos de opera o funcionam da seguinte maneira Desligamento o consumo do bloco n o cortado de fato A entrada do n cleo levada abaixo do seu limite inferior independentemente da entrada e a entrada do bloco G4 desviada para o pino vi t nr o que leva s seguintes leituras nos pinos de sa da o Sa da pelo pino vi saida constante de intensidade menor do que 0 2 uA o Sa da pelo pino vi t nr constante de intensidade 3 3 uA o Sa da pelo pino vi t g4 constante de intensidade menor que que 0 2 uA Teste NR a sa da de corrente no pino vi t nr linearmente proporcional entrada por m como os ganhos dos blocos G4 e G5 n o foram aplicados varia na faixa de 5 0 nA Este modo permite testar o conjunto n cleo refer ncia ao comparar se a sa da do pino vi r nr com a tens o aplicada na entrada do bloco Teste G4 a sa da de corrente no pino vi
57. sa da em 0 C 27 C e 70 C Para minimizar a distor o que seria causada por uma aproxima o com apenas uma equa o de reta com coeficientes diferentes para cada temperatura uma vez que as retas encontradas n o convergem exatamente no mesmo ponto foram definidas duas faixas uma de 0 C a 27 C e outra de 27 C a 70 C Descrevendo se retas convergentes para estas faixas chegou se s seguintes equa es onde 7 a sa da de corrente v a entrada de tens o t a temperatura e o fator coef depende da temperatura i v 0 86801 coef 123 210 10 onde coef 195 32 220 e 0 C lt t lt 27 C 4 3 1 697 i v 0 95189 coef 106 827 10 onde coef 195 32 210 e 27 C xtx 70 C 4 4 As equa es acima foram modeladas no c digo VHDL AMS pela declara o dos coeficientes 41 constant coef t00 27 real 195 32 27 0 temp c 1 697 1e 06 constant coef t27 70 real 195 32 27 0 temp c 1 915 1e 06 e a utiliza o das seguintes linhas de c digo IF temp c gt 27 0 USE vi i saida vi v in 0 95189 coef t27 70 106 827e 06 ELSE vi i saida vi v in 0 86801 coef t00 27 123 210e 06 END USE A utiliza o das chaves para teste an loga ao descrito para o modelo funcional e por isso foi omitida aqui mostrada no c digo completo apresentado no Ap ndice E Os resultados obtidos pela modelagem descrita s o apresentados no cap tulo 5 4
58. se com uma esta o de base onde os dados s o processados armazenados e apresentados ao usu rio Cada n composto por uma bateria um painel solar para recarregar a bateria antena sensores de temperatura press o m trica e um monitor da carga da bateria atuadores e um SoC 16 respons vel pelo processamento inicial dos dados obtidos dos sensores comunica o com as esta es de campo e acionamento dos atuadores Uma representa o de um n do SCI mostrada na Figura 2 5 S o mostradas tamb m as principais se es do SoC Para o presente trabalho de especial interesse a interface anal gica s SoC Processador Bateria lt Se o de RF Mem rias Interface Digital Interface Anal gica Painel Solar Atuador Sensor Figura 2 5 n do Sistema de Controle de Irriga o Os sensores ligados ao SoC s o dispositivos que capturam informa o sobre alguma propriedade f sica do ambiente e a convertem em sinais el tricos Entretanto apenas isso n o quer dizer que a informa o contida em tais sinais possa ser prontamente utilizada necess rio um condicionamento anterior de tais sinais para que possam ser fornecidos ao processador do SoC de maneira a serem corretamente interpretados Os circuitos que realizam este processamento adquirindo sinais dos sensores e convertendo os em sinais digitais a serem entregues s se es digitais comp em a interface anal gi
59. uso de um port map Instancia o n cleo e conecta suas portas a terminais e quantidades declarados no c digo do bloco superior vi nuc entity work vi nuc vi nuc port map vi nuc input gt vi v in vi nuc i in gt vi int nr vi nuc output vi int g4 in Isso feito para todos m dulos O superbloco n o precisa implementar nenhuma funcionalidade al m da conex o entre os m dulos embora haja declara es simult neas para satisfazer ao n mero exigido de equa es simult neas como explicado no Ap ndice A e para realizar a conex o entre n cleo refer ncia e G4 Esta foi feita utilizando terminais internos da seguinte maneira 1 foram declarados terminais internos vi int n oute vi int g4 in 2 definiu se a corrente vi int ng4 de um terminal a outro ou seja quantity vi int ng4 through vi int n out to vi int g4 in 3 declarou se o terminal interno vi int r out2 4 definiu se a corrente vi int rg4 saindo da refer ncia e entrando em G4 quantity vi int rg4 through vi int r out2 to vi int g4 in 45 Ent o a declara o simult nea abaixo resulta em que a entrada de G4 seja a soma das correntes vindas do n cleo e da refer ncia vi int g4 i in vi int ng4 vi int rg4 4 1 3 Documentac o A estrutura da documenta o sobre o V I como IP apresentada no Ap ndice C O conte do apontado e exemplificado por m n o reproduzido inteiramente no Ap ndice C pois grande parte ja foi
60. wait on ad ref d eoc ad ref on off end process ad ref est break on ad ref comp ad ref clk end architecture ad ref 153 1 espera amostragem em ad sh wait until ad ref clk 1 espera amostragem em ad memo 0 para que a corrente n o mude E 2 3 4 Sub bloco Comp entity ad comparador is port terminal ad comp entrada electrical signal ad comp clk in bit signal ad comp on off in bit signal ad comp d eoc in pit m 00 signal ad comp saida out bit 0 signal ad comp report out out pit 2 0g 3 end entity ad comparador Etiqueta IP soft amp Fornecedor LDCI UnB Produto conversor ad Versao 1 0 Q Modelo estrutural Sub bloco Comp architecture ad comparador of ad comparador is 8 0 0 100 0E 6 constant constant constant constant integer real real resistance ad res ref zero ref 100 ad r in quantity begin ad comp vin ad r in ad comp iin ad comp est process is variable i comp smp real variable i comp smp reg real begin IF ad comp on off 0 THEN ad comp saida lt 0 wait on ad comp on off END IF ad comparacao wait until ad comp clk Compara o i comp smp reg ad comp report out lt 1 WHILE ad comp on off rts wait until ad comp clk 1 wait until ad comp clk 1 ad comp iin 2400 0 ad comp vin across ad comp iin through ad comp entrada 1 LOOP espera amost
61. 006 5 N M Madrid E Peralias A Acosta A Rueda Analog Mixed Signal IP Modeling for Design Reuse Proceedings DATE Conference pp 766 767 Alemanha 2001 6 Vandenbussche J Gielen G e Steyaert M Systematic Design of Analog IP Blocks Kluwer Academic Publishers Pa ses Baixos 2003 7 www vsi org 8 Castro L pez R Fern ndez F V e V zquez A R A reuse based framework for the design of analog and mixed signal ICs Proceedings of the SPIE 5837 3 pp 25 36 2005 9 Hastings A The Art of Analog Layout 2 Ed Prentice Hall EUA 2005 10 VSI Alliance Virtual Component Attributes VCA With Formats for Profiling Selection and Transfer Standard version 2 3 2003 11 Freescale Semiconductor Semiconductor Reuse Standard Documentation v 3 2 2005 12 Castro L pez R Fern ndez F V Delgado Restituto M Medeiro F e Rodr guez V zquez A Creating Flexible Analogue IP Blocks Proceedings of the 27th European Solid State Circuits Conference ESSCIRC 2001 pp 437 440 2001 13 Li Z Luo L e Yuan J A Study on Analog IP Blocks for Mixed Signal SoC Proceedings ASIC pp 564 567 Beijing 2003 14 Levi T Tomas J Lewis N e Fouillat P P Based design reuse for analog systems Proc SPIE vol 6590 Fran a 2007 15 Bourguet V de Lamarre L e Rosset Lou rat M M Analog IC Design with a Library of Parameterized Device Generators DCIS 2004 Fran a 2004
62. 1 palavras reservadas em Verilog AMS e VHDL AMS 103 Tabela C 1 especifica es de opera o do bloco V I eeeeesee 108 Tabela C 2 hist rico de vers es do bloco V D ee eeeee eene eere eene 111 Tabela D 1 especifica es de opera o do bloco A D eese 121 Tabela D 2 pinos do VC A D sicssssscsiesssesssovadssosunsscospsshecsssesiacsseeneddassoussassoscussooenass 122 LISTA DE S MBOLOS NOMENCLATURA E ABREVIAC ES A D Anal gico Digital AMS Analog Mixed Signal ASIC Application Specific Integrated Circuit BSIM Berkeley Short Channel IGFET Model CAD Computer Aided Design Cox Capacit ncia do xido de porta DfT Design for Testability DNL Differential Nonlinearity FPAA Field Programmable Analog Array HDL Hardware Description Language INL Integral Nonlinearity IP Intellectual Property xiv LDCI MOS NMOS PMOS SCI SoC SRS VC Vp Vps Vc Vas VHDL VHSIC V I VLSI Vs VSI VSIA Vr Laborat rio de Dispositivos e Circuitos Integrados par metro de transcondut ncia do transistor Metal Oxide Semiconductor N type MOS P type MOS Radiofreq ncia Sistema de Controle de Irriga o Sytstem on Chip Semiconductor Reuse Standard Virtual Component Tens o de dreno Tens o dreno fonte Tens o de porta gate Tens o porta fonte VHSIC Hardware Description Language
63. 16 Iskander R Lou rat M M e Kaiser A Automatic DC Operating Point Computation and Design Plan Generation for Analog IPs Analog Integrated Circuits and Signal Processing 90 Journal Vol 56 Issue 1 2 pp 93 105 2008 17 Iskander R Galayko D Lou rat M M e Kaiser A Knowledge Aware Synthesis Using Hierarchical Graph Based Sizing and Biasing 50th IEEE International Midwest Symposium on Circuits and Systems MWSCAS 07 pp 984 987 Canada 2007 18 Dom nech Asensi G Ruiz Merino R Madrid J A D e Neubauer H Evaluation of VHDL AMS models of a high performance ADC IEEE International Symposium on Industrial Electronics ISIE 2007 Espanha 2007 19 Motorola Announces Intellectual Property Interface IPI Standard To Speed Development Of Embedded Applications D amp R Headline News www design reuse com 1999 20 www freescale com 21 www spiritconsortium org 22 VSI Alliance Analog Mixed Signal VSI Extension Specification version 2 2 2001 23 Bailey B e Werner K Intellectual Property for Electronic Systems An Essential Introduction International Engineering Consortium EUA 2007 24 Freescale Semiconductor Semiconductor Reuse Standard VC Block Deliverables v 3 1 1 2003 25 Hamour M Saleh R Mirabbasi S e Ivanov A Analog IP Design Flow for SoC Applications University of British Columbia Canad 2003 26 Daniel Gajski D e Kuhn R H New VLSI Tools IEEE Comp
64. A e 5 uA Esse est gio quadruplica o sinal fornecendo ao est gio de sa da um sinal entre 20 uA e 20 uA O est gio de sa da por fim multiplica o sinal por 5 fornecendo na sa da do bloco o sinal de corrente na faixa de 100 uA conforme a especifica o Detalhes sobre o projeto valida o e implementa o do conversor V I podem ser obtidos em 37 e 42 3 METODOLOGIA DE IMPLEMENTA O DE IPS ANAL GICOS 3 1 PROPOSTA A metodologia de adapta o para IP proposta aqui se seguida pelo propriet rio criador de um bloco de circuitos anal gicos tem a inten o de tornar mais f cil a elabora o de um VC a partir de tal bloco bem como facilitar a reutiliza o do VC em novos sistemas N o se tem a pretens o de que seja um padr o a ser seguido por fornecedores ao redor do mundo mas justamente pela inexist ncia de padr es tentou se ser abrangente o suficiente para que seja amplamente aplic vel Esta metodologia a princ pio pode ser adotada durante o projeto do circuito anal gico a ser adaptado ou depois que pelo menos uma vers o do circuito j tenha sido projetada e validada A id ia ilustrada na Figura 3 1 que uma vez projetado um bloco de circuito anal gico ele pode ser comercializado como IP desde que os seguintes passos sejam tomados 20 e Garantir que apresente determinadas caracter sticas compat veis com IPs e Elaborar modelos de alto n vel de abstra o e Elaborar a documenta
65. Comp na obten o dos bits No primeiro ciclo a sa da de Memo igual entrada sinal amostrado em S H em cada ciclo posterior o bloco usa a corrente da entrada de Comp no ciclo anterior e a multiplica sucessivamente por 2 4 8 16 32 64 e 128 um valor a cada ciclo O bloco Ref soma corrente de 100 uA ou 100 uA dependendo da sa da digital de Comp no ciclo anterior no primeiro ciclo n o soma nenhuma corrente A soma dos sinais vindos de Memo e Ref comparado com 0 0 no bloco Comp caso seja maior ou igual a sa da digital de Comp 1 caso contr rio 0 O bloco Sa da recebe de Comp os 8 bits resultantes da convers o e os armazena Nos ltimos 8 ciclos de rel gio do per odo de 20 uA os fornece na sa da 56 H duas diferengas principais entre o modelo estrutural e a estrutura real do A D primeiramente o A D n o tem um bloco funcionando como o bloco Sa da na Figura 4 6 este apenas repete a sa da do comparador e foi inclu do no modelo para que tempo do ciclo de convers o tome o tempo que toma no circuito Outra diferen a que o bloco Memo no modelo uma simplifica o de uma estrutura de v rias c lulas copiadoras de corrente que atrav s de comandos sincronizados de chaves l em a corrente entrando no comparador a cada ciclo e dobram seu valor Essas diferen as no entanto n o invalidam a modelagem que como dito anteriormente uma representa o da estrutura interna que n
66. Ea M oM ME EDS n 68 35 12 MO Mela BOM cioe rerb teo vr Roe pr ER C beast eia e ae HE Ro A POA EPE E 69 2 12 Le Modelo funcional oe er s Se etl ati fee t nb NS 69 5 1 2 2 Modelo comportamental essere 70 5 1 2 3 Modelo CstEUEUTAT sesion eta tes ek a evel Da ve QURE CS T2 5 2 CONVERSOR A D T 76 A MOM ET T EOE ER 76 2u T t Modelo funcional s oou ce TR E 76 5 2 1 2 Modelo comportamental ete rcr e eo e a need Ea teta 78 KE SM Odo CSEEULUEAT a CV tien em OR gatis OR RU 82 5 2 2 Adapta o da nomenclatura ecce eee eee ee eee tenete esee n aeneae enuo 87 5 2 3 Identifica o iei eere teo ettet eet ot eoe ee eU E eae pete o e eee pe reae eoe Eoe eee Ee o ae poso des 88 GC CONCEUSORS isses ien OSSOS pe TO OE AO 88 REFER NCIAS BIBLIOGR FICAS ssssscsssscssssssssecnsccenssccnsscesecesssecsscesssensecscenseeneees 90 AP NDICE A ELEMENTOS DE SINTAXE EM VHDL AMS eerte 95 A 1 OBJETOS E IDENTIFICADORES eeeeee rennen eene enne tn seta stessa ens tn ae 95 A 2 QUEBRAS DE LINHA eet etae eo Fede eno ore re et sonores eneon renn 95 A 3 CLASSES TIPOS E NATUREZAS eee eese reete etes ease nenen nenn 96 Ad ATRIBUI O DE VALORES etaient ipe pete ub E vase cud gestu Dea echdh 97 A 5 TERMINAIS E QUANTIDADES eere eene enne en eene natns etn seta sesenta ennenen 98 AG COMENT RIOS lesa ssssat cbc cecoes a
67. FACE SUM electrical quantity ad v in across ad i in through TB AD INPUT Sinal de corrente na faixa de entrada do A D ad i in 100 0e 06 sin 2 0 math pi freq i now ad sh entity work ad sh ad sh port map ad sh entrada gt TB AD INPUT ad sh t saida TB INTERFACE SH ad sh on off TB AD ON OFF ad sh d eoc gt TB D EOC ad sh clk gt TB D CLK ad sum entity work ad sum ad sum port map ad sum entrada sh gt TB INTERFACE SH ad sum entrada c TB INTERFACE COMP ad sum saida TB INTERFACE SUM ad sum lc TB MEMO LC ad memo entity work ad memo ad memo port map ad memo entrada gt TB INTERFACE SUM ad memo saida TB INTERFACE COMP 157 ad memo on off TB AD ON OFF ad memo d eoc TB D EOC ad memo clk TB D CLK ad memo lc TB MEMO LC ad ref entity work ad ref ad ref port map ad ref clk gt TB D CLK ad ref comp TB COMP SAIDA ad ref on off TB AD ON OFF ad ref d eoc TB D EOC ad ref saida gt TB INTERFACE COMP ad comparador entity work ad comparador ad comparador port map ad comp entrada gt TB INTERFACE COMP ad comp clk gt TB D CIK ad comp on off gt TB AD ON OFF ad comp d eoc gt TB D EOC ad comp saida TB COMP SAIDA ad comp report out gt TB REPORT COMP
68. IF INL mE i ad report out 0 ad d saida 0 IF loop count 1 THEN ad d eoc 1 END IF conversao FOR i IN ad res 1 DOWNTO 0 LOOP IF i smp gt ref zero THEN output byte i 1 i smp i smp 2 0 ref 100 ELSE output byte i TOT i smp i smp 2 0 ref 100 END IF END LOOP conversao DT DNL IF output byte ad DNL in THEN output byte ad DNL out END IF DNI wait until AD D CLK 1 ad d eoc 0 148 WAIT FOR 19 4375 us check reset IF AD D ON OFF 0 THEN EXIT amostragem e conversao END IF check reset ad report out lt 1 saida FOR i IN 7 DOWNTO 0 LOOP IF AD D ON OFF 0 THEN EXIT amostragem e conversao ELSE wait until AD D CLK 1 ad d saida output byte i END IF END LOOP saida loop count loop count 1 END LOOP amostragem e conversao report Conversor A D desligado loop count 1 ad d eoc lt 0 ad report out lt 0 ad d saida lt 0 wait on AD D ON OFF end process ad comp operacao end architecture ad comportamental E 2 3 Modelo estrutural E 2 3 1 Sub bloco S H entity ad sh is generic ad offset b real 0 0 ad gerr b real 0 0 ad INL integer 0 ad INL vlow real 3 1250e 06 ad INL vhigh real 4 6875e 06 port terminal ad sh entrada electrical terminal ad sh t saida electrical signal ad sh on off in bit signal ad sh d eoc in bit sig
69. K o par metro de transcondut ncia igual ao produto da mobildade de superf cie do canal uo e a capacit ncia do xido de porta Cox As chaves P a princ pio seriam dimensionadas para ter a mesma resist ncia das chaves N para que os sinais no modo de teste correspondessem mais fielmente queles da opera o normal do conversor Entretanto h dois problemas nessa abordagem primeiro a resist ncia do transistor em condu o Ron n o constante mas varia com a tens o e corrente de entrada e como os par metros de processo de transistores N e P s o diferentes suas resist ncias podem ser igualadas para um determinado valor de tens o e corrente na opera o mas n o ser o iguais para toda a faixa portanto distor es s o inevit veis Em segundo lugar devido diferen a nos par metros K dos transistores PMOS e NMOS na tecnologia utilizada no projeto e fabrica o do conversor V I 54 as chaves P teriam tamanho at cinco vezes o das chaves N Pelos motivos apresentados ent o optou se por manter as chaves P com o mesmo tamanho das chaves N resultando em resist ncia em torno de 3 KQ o que tornou poss vel manter o tamanho do circuito dentro dos limites estabelecidos pelo seu projeto anterior 37 Projetado o modo de teste o desempenho do circuito alterado foi comparado com o circuito original Verificada a compatibilidade os resultados s o discutidos no cap tulo 5 foi desenhado o leiaute do novo
70. M3v3 e considerando as caracter sticas de processo da tecnologia citada no documento Implementa o F sica se o C 5 Pinos de entrada e sa da n o devem ser deixados em aberto sem sinal aplicado ou com sinais fora das faixas especificadas no Guia do Usu rio A carga equivalente nas sa das prevista para a valida o do bloco uma combina o de resist ncias e capacit ncias como mostrado na Figura C 1 A temperatura considerada na valida o deve estar dentro da faixa especificada e ser mantida constante durante a valida o O bloco foi projetado para desempenho timo em 27 C 113 VDD h 5k ohms 0 5 pF 5k ohms 0 5 pF GND Figura C 1 carga equivalente para valida o do bloco A alimenta o el trica deve ser capaz de suprir um consumo de 0 055 mW rms A valida o realizada prev varia es de no m ximo 10 na tens o de alimenta o A valida o do bloco levou em considera o a aplica o do bloco em uma interface anal gica digital conforme descrito no Guia do Usu rio Por isso considerou se que erros ou distor es que provocassem varia o menor do que 0 4 uA na s sa da s n o eram significativos C 5 IMPLEMENTA O F SICA Folha de rosto Documentac o de Componente Virtual IMPLEMENTA O F SICA vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Tens o Corrente Vers o 1 1
71. UNIVERSIDADE DE BRAS LIA FACULDADE DE TECNOLOGIA DEPARTAMENTO DE ENGENHARIA EL TRICA METODOLOGIA PARA DESCRI O DE C LULAS ANAL GICAS COMO IP JO O VITOR BERNARDO PIMENTEL ORIENTADOR JOS CAMARGO DA COSTA DISSERTA O DE MESTRADO EM ENGENHARIA EL TRICA BRAS LIA DF AGOSTO 2009 UNIVERSIDADE DE BRAS LIA FACULDADE DE TECNOLOGIA DEPARTAMENTO DE ENGENHARIA EL TRICA METODOLOGIA DE DESCRI O DE C LULAS ANAL GICAS COMO IP JO O VITOR BERNARDO PIMENTEL DISSERTA O SUBMETIDA AO DEPARTAMENTO DE ENGENHARIA EL TRICA DA FACULDADE DE TECNOLOGIA DA UNIVERSIDADE DE BRAS LIA COMO PARTE DOS REQUIS TOS NECESS RIOS PARA A OBTEN O DO GRAU DE MESTRE APROVADA POR Prof Jos Camargo da Costa ENE UnB Orientador Prof Alexandre Ricardo Soares Romariz ENE UnB Examinador Interno Prof Vincent Patrick Marie Bourguet DEE UFCG Examinador Externo BRAS LIA DF 07 DE AGOSTO DE 2009 ii FICHA CATALOGR FICA PIMENTEL JOAO VITOR BERNARDO Metodologia para Descric o de C lulas Anal gicas como IP Distrito Federal 2009 xvii 174p 297 mm ENE FT UnB Mestre Engenharia El trica 2009 Disserta o de Mestrado Universidade de Bras lia Faculdade de Tecnologia Departamento de Engenharia El trica IP 2 VLSI 3 Projeto anal gico 4 VHDL AMS I ENE FT UnB II T tulo s rie REFER NCIA BIBLIOGR FICA PIMENTEL J V B 2009 Metodologia para Descri o de C lulas Anal gicas
72. V Sa da Palavra digital de 8 bits Erro de quantiza o 0 390625 uA 0 5 LSB Faixas de freq ncias 0 a 25 kHz para o sinal de entrada 16 MHz para o sinal de rel gio digital Freq ncia de amostragem 50 ksps Imped ncia de entrada 2 4 KQ Temperatura de opera o Entre 0 C e 70 C Pinos de entrada 9 4 anal gicos 5 digitais Pinos de sa da 5 3 anal gicos 2 digitais Modos de opera o 2 As entradas e sa das digitais descritas nesta documenta o refere se interface digital que pode ser controlada externamente H um sub bloco de circuitaria digital controle associado ao A D cuja opera o descrita em documenta o separada D 2 2 Estrutura do bloco O VC composto de um bloco principal chamado de ad nucleo respons vel pela convers o do sinal anal gico e dois blocos auxiliares de uso opcional ad vi e ad memo ext que t m por fun o prover sinais necess rios ao A D mas que podem ser gerados externamente Na Tabela D 2 s o listados os pinos do A D com breve descri o Foram omitidos da Tabela pinos exclusivos do controle digital O n cleo pode ser entendido como uma estrutura composta por 5 blocos como mostrado na Figura 4 6 funcionando em ciclos O sub bloco S H respons vel pela amostragem da entrada de corrente o sub bloco Comp um comparador com sa da bin ria os sub blocos Memo e Ref for
73. Very High Speed Integrated Circuits Conversor tens o corrente Very Large Scale Integration Tens o de fonte source Virtual Socket Interface Virtual Socket Interface Alliance Tens o de limiar threshold XV O presente trabalho foi realizado com o apoio do Conselho Nacional de Desenvolvimento Cient fico e Tecnol gico CNPq Brasil xvi 1 INTRODUCAO A evolu o da tecnologia para fabrica o de circuitos integrados levou nos ltimos anos a grandes n veis de integrac o da ser chamada de VLSI do ingl s Very Large Scale Integration permitindo a inser o de bilh es de transistores em um nico chip 1 Isso motivou o desenvolvimento dos chamados sistemas em chip abreviados por SoC do ingl s system on chip em que um chip cont m sistemas completos com se es digitais anal gicas de RF todas as funcionalidades necess rias integradas juntas Embora haja uma tend ncia para a que maioria das fun es implementadas em SoCs sejam implementadas com circuitos digitais ou de processamento digital de sinais algumas fun es como a interface entre o sistema eletr nico e o mundo real sempre permanecer o anal gicas 2 Eventualmente isso leva necessidade de serem projetados o que s o chamados blocos de sinal misto blocos que implementam sua funcionalidade tanto atrav s de circuitos anal gicos quanto digitais O aumento da integra o leva tamb m a um aumento da complexidade do
74. a diferente cuja interface conectada independentement vi 27 entity work vi modelo vi comportamental port map vi vin TB A INPUT vi saida TB A SAIDA 27 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 TB D CG4 vi 00 entity work vi modelo vi comportamental generic map temp c gt t00 port map vi vin TB A INPUT vi saida TB A SAIDA 00 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 gt TB D CG4 vi 10 entity work vi modelo vi comportamental generic map temp c gt t10 port map vi vin TB A INPUT vi saida TB A SAIDA 10 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 gt TB D CG4 vi 20 entity work vi modelo vi comportamental generic map temp c gt t20 port map vi vin TB A INPUT vi saida TB A SAIDA 20 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 TB D CG4 vi 30 entity work vi modelo vi comportamental generic map temp c gt t30 port map vi vin TB A INPUT vi saida TB A SAIDA 30 vi t nr gt TB A TNR vi t g4 gt TB A TG4 vi d cin TB D CIN vi d cnr TB D CNR vi d cg4 gt TB D CG4 vi 40 entity work vi modelo vi comportamental generic map temp c
75. a otimiza o detalhada em 6 Circuitos mais pr ximos aos limites atuais da tecnologia que incluem decis es mais cr ticas de velocidade e acur cia s o chamados de star IP Mesmo quando h ferramenta de s ntese autom tica dispon vel indispens vel o trabalho manual de projetistas pelo menos para a parte final de desenho de leiaute do bloco Por isso em geral os IPs star s o fornecidos como IP hard decis es e ajustes necess rios fase de leiaute que possam comprometer o funcionamento do circuito j foram tomadas O circuito em geral n o pode ser facilmente reconfigurado o que n o impede sua reutiliza o desde que com especifica es compat veis mas por outro lado teve um projeto otimizado Os circuitos utilizados como estudo de caso neste trabalho seriam classificados como star IP Quando o bloco inclui circuitos de funcionamento menos cr tico ou com especificag es menos restritas chamado de commodity IP Esses blocos s o circuitos mais gen ricos implementando fung es mais simples Commodity IPs podem ser fornecidos como IP soft sem maiores problemas pois n o h muitas decis es cr ticas entre a fase de s ntese e a finaliza o A reconfigura o de tais blocos muito mais simples uma vez que o c digo est dispon vel e h maior controle sobre s ntese e finaliza o de leiaute O pre o por isso a menor otimiza o Os circuitos utilizados como estudos de caso neste trabalho exi
76. a documenta o do A D foi elaborada seguindo a metodologia proposta a partir de informa es dispon veis previamente e coletadas durante a elabora o deste trabalho apresentada no Ap ndice D 5 RESULTADOS E DISCUSS O Neste cap tulo ser o apresentados os resultados dos procedimentos descritos no cap tulo anterior Na se o 5 1 s o mostrados os resultados obtidos na adapta o e modelagem do conversor V I e na se o 5 2 do conversor A D 5 1 CONVERSOR V I Na se o 5 1 1 s o apresentados os resultados obtidos na adapta o do circuito original do V metodologia conforme descrito no cap tulo 4 Na se o 5 1 2 s o mostrados os resultados obtidos com os modelos VHDL AMS 5 1 1 Adapta o do circuito padroniza o de IP A inser o de estruturas de observabilidade e controlabilidade gerou os resultados apresentados nesta se o todos de simula es el tricas que visam principalmente avaliar seu impacto no desempenho do circuito 61 5 1 1 1 Distor o nos sinais causada pelas chaves A adi o das chaves e pinos como estruturas de testabilidade foi implementada com transistores PMOS e NMOS conforme descrito na se o 4 1 1 Na Figura 5 1 s o mostrados resultados de simula o em que o circuito original e o circuito ap s a adapta o foram simulados juntos T G c 0 E Ko TEE 20 40 60 80 tempo us a 20 T G amp 12 5 2 D Tv 5
77. a o valor da corrente a ser fornecida assim podem ser replicados ou ajustados para se obter outras sa das Como foi projetada especificamente para o V I tem as duas sa das descritas no Guia do Usu rio e Est gios de ganho os blocos se baseiam em estruturas complementares de espelhos de corrente espelhos P e espelhos N para obter entrada e sa da sim tricas com 111 tens o de alimenta o apenas positiva O dimensionamento dos transistores ajusta os blocos para o ganho desejado Para o V I foram utilizados dois est gios para que o ganho total fosse o desejado mantendo se a linearidade dif cil de manter para essa topologia quando o ganho muito grande C 4 GUIA DE TESTE Folha de rosto Documentac o de Componente Virtual GUIA DE TESTE vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Tens o Corrente Vers o 1 1 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Figuras Figura C 1 carga equivalente para valida o do bloco p 112 C 4 1 Introdu o Este documento trata da valida o de um bloco de IP AMS O bloco um conversor tens o corrente V I linear com entrada anal gica de tens o e tr s sa das anal gicas de corrente Inclui tamb m entradas digitais para controle de opera o Neste documento s o descritos requisitos de teste e valida o do bloco
78. ados na se o 3 1 5 2 2 3 VHDL AMS VHDL AMS uma linguagem que permite descrever hardware anal gico digital e de sinal misto na verdade uma conjunto de extens es da linguagem digital VHDL Foi definida oficialmente em 1999 pelo IEEE no seu padr o 1076 1 que foi atualizado diversas vezes a mais recente em 2007 29 A linguagem VHDL AMS oferece entre outras capacidades 27 suporte descri o de sistemas anal gicos em v rios n veis de abstra o sistemas conservativos onde leis de conserva o de energia devem ser obedecidas ou n o conservativos em diversos dom nios de energia el trico mec nico ptico etc sistemas compostos por subsistemas descritos individualmente 13 Para o presente trabalho as principais refer ncias bibliogr ficas utilizadas na constru o de modelos VHDL AMS foram 27 29 e 31 Outras refer ncias utilizadas est o listadas nas Refer ncias Bibliogr ficas A seguir s o apresentados alguns fundamentos da linguagem No Ap ndice A s o explicados diversos outros conceitos e elementos de sintaxe da linguagem relevantes a este projeto 2 2 3 1 Fundamentos Modelos VHDL AMS s o baseados em entidades que s o os blocos de sistema em si Para cada entidade s o definidas suas portas entradas e sa das se houver v lido descrever uma entidade sem portas como um bloco sem interface externa as plataformas de teste dos m dulos geralmente s o entidad
79. aida i smp break on ad sh eoc E necess rio observar que nos c digos anteriores do A D i smp uma vari vel e portanto acess vel apenas dentro do processo no qual declarada n o sendo poss vel portanto fazer ad sh saida i smp Aqui uma vari vel compartilhada shared variable declarada na arquitetura e podendo ser usada por mais de um ou nenhum processo Memo O valor da sa da de S H lido como entrada no bloco Memo que a princ pio o repete na sa da ad memo iout ent o a cada ciclo de rel gio o bloco usa como entrada o valor da corrente entrando em Comp no per odo anterior a sa da o dobro da entrada Isso implementado pelas linhas a seguir onde ad i ciclos uma vari vel compartilhada ad memo iout ad i ciclos i memo smp ad memo iin ad i ciclos i memo smp wait until ad memo clk 1 ciclos memo FOR i IN 1 TO ad res 1 LOOP ad i ciclos i memo smp 2 0 wait until ad memo clk 1 END LOOP ciclos memo Assim a sa da inicialmente igual entrada e depois no Joop ciclos memo o valor de ad i ciclos atualizado a cada ciclo de rel gio Ao fim dos 8 ciclos da convers o o bloco fica inativo aguardando o sinal de final de convers o ou reinicializa o 58 Ref O bloco Ref soma ao valor de sa da de Memo 100 uA dependendo do resultado da compara o realizada no ciclo anterior pelo bloco Comp lido em ad ref comp A sa da ad ref iout o r
80. al de Sa da como descrito na se o 4 2 1 simplesmente adquirir os bits na entrada ad saida in erepeti los na sa da ad saida out bit ap s o tempo adequado os outros sinais de sa da s o os indicadores de que os bits est o sendo entregues na sa da do bloco ad saida report out e o sinal de fim de convers o ad saida eoc que s s o ativos no final do ciclo de convers o ent o a maior parte da simula o deste sub bloco ociosa 85 Name v lo tus 19us 20us ELE TU Uu mu uuu CEN ad saida in R CUN ad saida report in opu byte 0000000 Jv ih ossoaooo E SO BED ad saida out bit I BED ad saida report out IER ey a BED ad saida eor CU ad saida on off Figura 5 29 simula o do sub bloco Sa da Quanto implementa o de um superbloco instanciando os quatro sub blocos houve dificuldades tamb m no modelo estrutural do A D Devido a problemas com a interface do bloco Memo foi criado um bloco auxiliar ad sum para selecionar a corrente de entrada de ad memo Como se pode perceber pelos resultados da simula o apresentados na Figura 5 30 o superbloco realiza a amostragem da corrente e a convers o para 8 bits ainda assim por m o valor resultante da convers o n o o esperado Name v ED ad ull ad E ad ED ad bon E ad E ad memo iout 3 7r E ad ref iout 4 comp report out saida clk ALA saida report out
81. almente a algumas das exig ncias e recomenda es propostas e ja havia documenta o parcialmente elaborada embora n o no padr o proposto o foco principal neste trabalho foi em rela o modelagem dos circuitos 4 1 CONVERSOR V I A adapta o do conversor V I metodologia proposta abordou modelagem em alto n vel em VHDL AMS e documenta o mas al m disso foram feitas tamb m algumas altera es ao circuito previamente projetado com o objetivo deixar o bloco mais adequado ao contexto de IPs anal gicos 4 1 1 Adapta o do bloco Os circuitos que comp em o conversor tens o corrente como mostrado na se o 2 3 2 s o puramente anal gicos A sua utiliza o como IP anal gico encontra um problema para que seja utilizado sem que sua estrutura interna seja vis vel o conversor apresentaria apenas um pino de entrada e um pino de sa da Por mais que isso seja suficiente para implementar sua funcionalidade desej vel que haja algum n vel de observabilidade e controlabilidade no circuito 2 Somente a adi o de pinos para medi o de tens es de n s internos durante o funcionamento n o seria suficiente at porque o conversor trabalha com sinais de corrente Neste trabalho proposta a adi o de chaves e pinos de sa da ao circuito do conversor cuja representa o repetida para fins 33 de compara o na Figura 4 1 a chegando se solu o ilustrada na Figura 4 1 b a JI
82. apresentada em outras partes deste trabalho Partiu de informa es previamente existentes sobre o projeto nas refer ncias e de resultados de simula o do bloco adaptado e dos modelos de alto n vel N o ha ainda informa es suficientes em rela o caracteriza o dos prot tipos 4 2 CONVERSOR A D O projeto do conversor A D j inclui estruturas de teste e observabilidade e seu funcionamento pode ser controlado com bastante versatilidade atrav s dos sinais digitais de controle Portanto n o foram necess rias mudan as nos circuitos do bloco a aplica o da metodologia consistiu de uma padroniza o da nomenclatura identifica o modelagem e documenta o Os resultados s o descritos no cap tulo 5 a modelagem e documenta o s o descritas em detalhes nas se es a seguir 4 2 1 Modelagem em alto n vel Os modelos do A D implementam de fato um conversor c clico n o apenas realizam convers o de valores com as caracter sticas do bloco Foram constru dos modelos de n veis diferentes de acordo com a metodologia proposta Neste cap tulo s o explicados os principais trechos de c digo utilizados para implementar a funcionalidade de cada modelo o c digo completo encontra se no Ap ndice E Resultados de simula o s o apresentados e discutidos no cap tulo 5 46 4 2 1 1 Modelo funcional ideal No modelo funcional ideal o A D tem apenas um terminal el trico a entrada do bloco e entrad
83. arac o do subtipo que vai ser usado para armazenar os bits subtype out byte is bit vector 7 downto 0 ad v in ad r in ad i in ad ideal conversao process is begin Declara uma vari vel como um vetor de 8 bits variable output byte out byte Declara vari veis a serem usadas na conversao variable i smp real variable i smp reg real variable loop count integer 1 Os procedimentos abaixo no loop amostragem e convers o s o is repetidos continuamente enquanto o A D permanecer ligado 145 amostragem e conversao WHILE AD D ON OFF 1 LOOP exit amostragem e conversao when AD D ON OFF 0 mum A linha acima deveria interromper a operac o do conversor mos a qualquer instante se o sinal on off for zerado em Mas sua implementa o n o funcionou nas ferramentas de simula o e ee qETISasdas wait until AD D CLK 1 Comeca a convers o no rel gio seguinte i smp ad i in Amostra a corrente de entrada i smp reg i smp Registra o valor Atribui 0 ao bit que indica conversao ad report out lt 0 Zera a sa da caso estivesse com valor armazenado ad d saida lt 0 Indica o fim de uma convers o IF loop count 1 THEN ad d eoc 1 END IF Confere se a entrada est dentro da faixa especificada se n o estiver aguarda o pr ximo ciclo de amostragem check range IF i smp ref 100 THEN report Entrada fora da faixa especi
84. as e sa das bin rias Na declara o da arquitetura definido um subtipo out byte definido como um vetor de 8 bits pela linha abaixo subtype out byte is bit vector 7 downto 0 A arquitetura inclui um processo para modelar o funcionamento do A D onde s o definidas algumas vari veis variable output byte out byte variable i smp real variable i smp reg real variable loop count integer 1 O vetor de 8 bits output byte uma vari vel que ir armazenar o resultado da convers o da entrada em uma palavra digital i smp a vari vel que recebe o valor da entrada de corrente ao in cio da convers o como o valor de i smp alterado durante a convers o a vari vel i smp reg apenas registra o valor amostrado para refer ncia durante a simula o Por fim loop count representa uma contagem da quantidade de convers es que o A D realizou desde que foi ligado e seu uso ser esclarecido frente Quando ligado o A D realiza ciclos de convers o um ap s o outro Por isso usa se um oop WHILE repetindo o ciclo de convers o enquanto o conversor estiver ligado amostragem e conversao WHILE ad d on off 1 LOOP lt linhas de c digo modelando o ciclo de convers o gt END LOOP amostragem e convers o O ciclo de convers o conforme modelado pode ser entendido por partes sucessivas Primeiro amostra se a corrente de entrada ad i in Isso feito simplesmente pelas instru es 47
85. ation Soft IP Tagging Standard version 2 0 2006 48 VSI Alliance Virtual Component Identification Physical IP Tagging Standard version 3 0 2006 49 Abt J Gont V Zavadsky V e Choi Y Identifying IP cores to protect your investment Design amp Reuse www design reuse com Canad 2009 50 Open SystemC Initiative OSCI Draft Standard SystemC AMS Extensions Language Reference Manual 2008 92 51 Cadence Design Systems Virtuoso AMS Designer Simulator User Guide Version 8 2 2008 52 http www bipm org en si 53 Razavi B Design of Analog CMOS Integrated Circuits McGraw Hill Cingapura 2001 54 Austria Microsystems 0 35 um CMOS C35 Process Parameters Document Number ENG 182 Rev 2 0 2003 55 Pimentel J V B e Costa J C VHDL AMS Modeling of Analog Mixed Signal IP Blocks Aceito para publica o em 9 Microelectronics Students SFORUM 2009 Brasil 2009 93 AP NDICES 94 AP NDICE A ELEMENTOS DE SINTAXE EM VHDL AMS Ser o explicadas aqui algumas caracter sticas da linguagem VHDL AMS complementando o conte do apresentado anteriormente O objetivo apenas o de fornecer uma refer ncia r pida para facilitar a compreens o dos c digos gerados apresentados no Ap ndice E n o tendo a inten o de ser uma explica o completa ou abrangente da linguagem A 1 OBJETOS E IDENTIFICADORES A estrutura geral para declara o de um objeto lt classe gt lt
86. bit lt 0 wait on ad saida on off Versao 1 0 END IF ad saida est WHILE ad saida on off 1 LOOP IF loop count 1 THEN ad saida d eoc lt 1 END IF IF ad saida report in 1 THEN Espera chegarem os bits do comparador wait until ad saida report in 1 ad saida d eoc lt 0 END IF 155 armazena FOR i IN ad res 1 DOWNTO 0 LOOP wait until ad saida clk 1 memo e ref se atualizam output byte i ad saida in wait until ad saida clk 1 comparador se atualiza ad saida d eog lt 0 END LOOP armazena Aguarda antes de entregar os bits na sa da wait for real 320 3 ad res 4 t clk para iniciar 1 para amestrar em ad sh Z ad res pra qerar os bits da conversas 1 para armazenar o LSB na sa da 1 ad saida aguarda antes de sair do loop J ad res para o loop de saida ad saida report out lt 1 Loop de sa da saida FOR i IN ad res 1 DOWNTO 0 LOOP ad saida out bit output byte i wait until ad saida clk 1 END LOOP saida ad saida report out lt 0 loop count loop count 1 END LOOP ad saida est end process ad saida est end architecture ad saida E 2 3 6 Sub bloco ad sum O c digo do sub bloco ad sum que n o faz parte da estrutura do A D mas foi inclu do para corrigir erros na simula o do superbloco apresentado abaixo entity ad sum is port terminal ad sum entrada sh electrical terminal ad
87. c 0 00018 1 948e 4 END USE Os fatores 1 958e 4 e 1 948e 4 modelam com razo vel fidelidade a resposta n o ideal do circuito a diferen a entre as faixas positiva e negativa de sa da representada pelo uso condicional do atributo above O uso de 1 0 27 0 temp c 0 00018 uma aproxima o da influ ncia da temperatura o valor da porta gen rica temp c representa a temperatura em graus Celsius Como o V I foi projetado para temperatura ambiente de 27 C se temp c 27 0 na simula o o comportamento n o alterado O fator 1 8e 04 uma aproxima o para que os extremos de temperatura afetem a sa da como verificado no circuito Entretanto essa aproxima o n o descreve suficientemente bem a estabilidade t rmica do V I a mudan a da temperatura desloca a corrente de sa da em rela o metade da escala como visto na Figura 4 1 onde s o mostradas as sa das do conversor para toda a faixa de entrada sob temperaturas diferentes o que n o acontece na modelagem acima 40 mo mao E20 ERGO E40 RISO BLU EH 0 E27 1504 100 uA 100 T t 1 0 1 25 1 5 1 75 2 0 dc V Figura 4 3 resposta do V I para diversas temperaturas A solu o encontrada foi desvincular se do modelo ideal e descrever a resposta do circuito a partir das curvas mostradas na Figura 4 1 As curvas foram aproximadas por retas a partir dos valores m ximo e m nimo da
88. ca do SoC cujo diagrama simplificado mostrado na Figura 2 6 37 Press o Condicionador Conversor Conversor de sinais tens o corrente Anal gico Digital Sensores m 3 Figura 2 6 interface anal gica do SoC do SCI A convers o dos sinais cont nuos no tempo e que podem variar continuamente em determinada faixa i e sinais anal gicos feita pelo conversor anal gico digital A D 17 Enquanto os sensores prov m sinais de tens o 38 o A D opera com sinais de corrente por isso faz se necess rio um est gio conversor de sinais de tens o para sinais de corrente tens o corrente ou V I Como os diferentes sensores t m caracter sticas de sa da diferentes o est gio condicionador de sinais necess rio para que a informa o seja adequada entrada do conversor V I A seguir ser o apresentados detalhes do conversor A D e do conversor tens o corrente 2 3 1 Conversor A D O conversor anal gico digital do SoC foi projetado para operar com sinais de corrente em topologia do tipo c clica com um conjunto de c lulas realizando opera es anal gicas repetidas sobre um sinal anal gico at obter a palavra digital correspondente Seu funcionamento pode ser resumido nos seguintes passos ilustrados esquematicamente na Figura 2 7 39 i O conversor amostra o sinal de corrente em sua entrada armazenando este valor durante o ciclo de convers o ii O sinal comparado com uma refer nc
89. cao end architecture vi funcional tb Etiqueta IP soft Fornecedor LDCI UnB Produto conversor vi Versao 1 1 o Modelo comportamental architecture vi comportamental of vi modelo is quantity vi v in across vi i in through vi vin quantity vi v saida across vi i saida through vi saida quantity vi v tnr across vi i tnr through vi t nr quantity vi v tg4 across vi i tg4 through vi t g4 constant coef t00 27 real 195 32 27 0 temp c 1 697 1 0e 06 constant coef t27 70 real 195 32 27 0 temp c 1 915 1 0e 06 begin vi v in vi i in l 0e 6 cin IF vi d cin 1 USE modo IF vi d cnr 1 and vi d cg4 1 USE Modo de opera o normal temp 111 IF temp c gt 27 0 USE vi i saida vi v in 0 95189 coef t27 70 106 827e 06 vi i tnr 0 0 vi i tg4 0 0 ELSE vi i saida vi v in 0 86801 coef t00 27 123 210e 06 vi i tnr 0 0 vi i tg4 0 0 END USE temp 111 ELSIF vi d cnr 0 USE Modo de teste NR temp 101 IF temp c gt 27 0 USE vi i saida 0 0 vi i tnr vi v in 0 95189 coef t27 70 106 827e 06 20 0 vi i tg4 0 0 136 ELSE vi i saida 0 0 vi i tnr vi v in 0 86801 coef t00 27 123 210e 06 20 0 vi i tg4 0 0 END USE temp 101 ELSE Modo de teste G4 temp 110 IF temp c 27 0 USE vi i saida 0 0 vi i tnr 0 0 vi i tg4 vi v in 0 95189 c
90. caso do conversor V I especialmente altera es feitas ao projeto original garantiram que o circuito apresentasse caracter sticas adequadas a um componente virtual AMS conforme avaliado por meio de pesquisa bibliogr fica Os modelos de alto n vel validados por simula o mostraram resultados satisfat rios compat veis com os blocos originais Com tal modelagem aliada documenta o elaborada poss vel avaliar o funcionamento do circuito e a sua possibilidade de integra o sem conhecer detalhes da topologia interna ou do dimensionamento do circuito portanto preservando a propriedade intelectual do criador Em trabalhos futuros poder ser estudada mais aprofundadamente a implementa o de um desligamento completo do conversor V I isolando o da alimenta o el trica para avaliar a possibilidade de se evitar uma degrada o impeditiva do desempenho devido ao inevit vel redimensionamento do circuito Outras perspectivas de aprimora o futura do trabalho s o a cria o e otimiza o de varia es dos conversores para criar efetivamente uma biblioteca de c lulas com 88 certa flexibilidade de especifica es Isso pode ser feito a partir de uma parametriza o mais detalhada dos circuitos que facilite a migra o de tecnologias de fabrica o A modelagem dos blocos em outras linguagens de descri o de hardware AMS j est sendo feita primeiramente criando se modelos do A D em Verilog AMS e espe
91. cionalidades dos est gios anteriores a medida da corrente de sa da suficiente para verificar o est gio de sa da 34 A representa o na Figura 4 1 simplificada as chaves CNF e CG4 s o na realidade um par de chaves complementares conforme ser visto detalhadamente adiante mas essa representa o simplificada auxilia a compreens o dos modos de opera o do conversor Na opera o normal do conversor os sinais de controle das tr s chaves devem estar em n vel alto tens o de 3 3 Volts correspondente tens o de alimenta o do bloco Aplicar tens o de O V ou seja n vel baixo em alguma das chaves leva s seguintes situa es e CIN em n vel baixo a entrada do n cleo de convers o cortada portanto a sa da do bloco ser nula independentemente do sinal de entrada e CIN em n vel alto CNR em n vel baixo a entrada do est gio intermedi rio de ganho cortada e o sinal de corrente desviado para o pino de sa da T NR esta configura o permite observar a corrente resultante da combina o entre n cleo e refer ncia e CIN e CNR em nivel alto a entrada do est gio de sa da cortada desviando o sinal de corrente oriundo da sa da do est gio intermedi rio para o pino T G4 As situa es acima est o resumidas na Tabela 4 1 onde 1 representa n vel alto e 0 n vel baixo Nem todas as combina es est o representadas as combina es restantes desnecess rias ser o aborda
92. circuitaria anal gica e de sinal misto um conversor anal gico digital e um conversor tens o corrente Note se que os projetos dos conversores n o fazem parte deste trabalho tendo sido desenvolvidos previamente no Laborat rio de Dispositivos e Circuitos Integrados LDCI da Universidade de Bras lia Os resultados da aplica o da metodologia proposta nos blocos citados apresentado no cap tulo 5 Uma breve an lise do trabalho feita no cap tulo 6 2 FUNDAMENTA O TE RICA E DE PESQUISA 2 1 IP Como visto no cap tulo 1 Introdu o um IP basicamente um bloco de circuitos implementando determinada fung o e cujo intuito o de ser utilizado em sistemas diferentes em que tal fun o seja seja necess ria Como o usu rio n o tem acesso direto aos circuitos e outras caracter sticas internas do IP este deve ser uma representa o conveniente e precisa de um bloco previamente projetado e descrito adequadamente em termos de modelos e documenta o para que possa ser integrado sem problemas 8 O que comp e de maneira completa um IP portanto n o apenas o circuito o componente virtual mas tamb m as informa es agregadas a ele Para circuitos digitais a descri o de um bloco com determinadas especifica es permite com certa 2 facilidade sua reutiliza o por exemplo a descri o de uma porta l gica ou de um elemento de mem ria permite que sejam utilizados in meras vezes ao longo
93. como IP Disserta o de Mestrado em Engenharia El trica Publica o PPGENE DM 392 09 Departamento de Engenharia El trica Universidade de Bras lia Bras lia DF 174p CESS O DE DIREITOS AUTOR Jo o Vitor Bernardo Pimentel T TULO Metodologia para Descri o de C lulas Anal gicas como IP GRAU Mestre ANO 2009 E concedida Universidade de Bras lia permiss o para reproduzir c pias desta disserta o de mestrado e para emprestar ou vender tais c pias somente para prop sitos acad micos e cient ficos O autor reserva outros direitos de publica o e nenhuma parte dessa disserta o de mestrado pode ser reproduzida sem autoriza o por escrito do autor Jo o Vitor Bernardo Pimentel SHIN QL 03 conjunto 04 casa 18 Lago Norte 71 505 245 Bras lia DF Brasil iii AGRADECIMENTOS Este trabalho n o poderia ter sido conclu do sem a ajuda de v rias pessoas portanto ficam aqui agradecimentos em especial a professor Jos Camargo da Costa pela oportunidade e a orienta o para desenvolver tudo isso professora Jana na Guimar es pela ajuda nas etapas finais do trabalho a equipe do LDCI particularmente a Genival Ara jo Gilmar Beserra Heider Marconi Jos Edil Guimar es e Vitor Soares minha fam lia pelo apoio Sarah Kassim pela paci ncia iv RESUMO METODOLOGIA PARA DESCRI O DE C LULAS ANAL GICAS COMO IP Autor Jo o Vitor Bernardo Pimentel Orientador Jos
94. cos No decorrer deste trabalho foram estudados os padr es propostos pela VSIA 7 e o Semiconductor Reuse Standard padr o de reutiliza o de semicondutor abreviado por SRS iniciado pela Motorola 19 e atualmente adotado pela Freescale 20 Para elaborar o que seria exigido de um IP a metodologia proposta neste trabalho baseou se fortemente nos dois padr es citados Uma breve explica o e an lise de cada um feita a seguir 2 1 3 1 Virtual Socket Interface VSI A VSIA era uma organiza o aberta e internacional composta por representantes da ind stria de semicondutores formada em 1996 Editou uma s rie de documentos relacionados a circuitos integrados como componentes virtuais chamados coletivamente de padr o VSI especialmente em rela o a crit rios que facilitassem reutiliza o Encerrou suas atividades em 2008 deixando trabalhos em andamento a cargo de ex participantes como o SPIRIT Consortium 21 que revisou e mant m o padr o VSIA para identifica o de IPs De interesse especial deste trabalho o documento Analog Mixed Signal VSI Extension Specification AMS 1 2 2 22 que trata especificamente de VCs AMS O restante da documenta o VSI n o distingue blocos anal gicos de blocos digitais embora a maior parte de seu conte do seja voltada a IPs digitais O AMS 1 2 2 cuja ltima revis o se deu em 2001 lida com o conte do de VCs AMS formatos de arquivo recomenda es de projeto e
95. cuja estrutura abrange mais de uma linha Por exemplo IF cte 1 2 0 THEN var 1 1 0 cte 1 ELSE var 1 0 0 END IF 66 99 Nota se que necess rio incluir ap s as atribui es de valores a var 1 mas n o ap s THEN ou ELSE De fato as quebras de linha ap s THEN e ELSE n o s o apenas v lidas mas obrigat rias A 3 CLASSES TIPOS E NATUREZAS Existem seis classes de objetos terminais quantidades constantes vari veis sinais e arquivos Simplificadamente Terminais representam n s dos circuitos e ser o explicados adiante Quantidades s o objetos com valores anal gicos que podem ser associados a terminais Constantes s o objetos cujo valor atribu do n o muda Vari veis e sinais s o objetos cujos valores podem ser modificados durante a execu o do c digo Arquivos s o uma classe especial de objetos destinados a armazenar informa o enquanto o c digo n o estiver sendo executado i e mesmo depois de finalizada a simula o Cada classe aceita objetos de determinado tipo ou no caso de terminais natureza Tipos e naturezas identificam quais valores podem ser atribu dos a determinado objeto e como esta atribui o deve ser feita Por exemplo a um objeto de tipo integer podem ser atribu dos apenas valores inteiros a um objeto de tipo real podem ser atribu dos valores num ricos inteiros ou fracion rios mas necess rio em todo caso que pelo menos uma casa
96. d d saida ad d cc ds E Uu g v C m controle digital n cleo 9 E E E P 9 o m 2 a a y u N A n S6 5 z B t vg q ga g Do a D o 5 o 2 8 S n D 5 E c 4 8 7 8 o gt N 6 m Hi 5 int id l E l v o 9 N m m AM 17 3 7 m m m V o Bid h o m Figura D 3 floorplan do conversor A D D 5 3 Tecnologia de fabrica o O bloco foi projetado validado e prototipado utilizando a tecnologia C35B4C3 da Austria Microsystems Os par metros utilizados s o descritos em 54 N cleo do A D Pads de acesso Figura D 4 propor o entre circuito e pads de acesso Na Figura D 3 os pinos indicam a posi o destes no leiaute e os sinais aos quais devem ser conectados por m devido s dimens es do bloco na tecnologia utilizada para fabrica o o uso de pads conex es externas no chip em um chip fabricado deve superar razoavelmente a descri o mostrada aqui que indica apenas as conex es que devem ser feitas aos pads A propor o entre o circuito e pads utilizados no prot tipo pode ser vista na Figura D 4 130 D 6 MODELOS Folha de rosto Documentac o de Componente Virtual MODELOS vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Anal gico Digital Vers o 1 0 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel D 6 1
97. das no Cap tulo 5 Tabela 4 1 modos de opera o do conversor V I alterado CIN CNR CG4 Opera o Resultado 0 0 0 Desligamento Sa da do bloco nula 1 0 1 Teste NR Sa da no pino T NR na faixa de 5 0 uA 1 1 0 Teste G4 Sa da no pino T G4 na faixa de 20 0 uA 1 1 1 Normal Sa da do bloco na faixa de 100 0 pA A testabilidade do conversor V I foi implementada utilizando se chaves MOS simples O objetivo n o ter se propriamente um circuito chaveado onde a velocidade e sincronia de chaveamento crucial como o caso do conversor A D mas simplesmente ter controle de modos de opera o diferentes Por isso a utiliza o de chaves mais complexas com compensa o de inje o de cargas etc foi descartada para priorizar a simplicidade do circuito e manter o baixo custo e baixo consumo Na Figura 4 2 mostra se mais detalhadamente a implementa o das chaves utilizando transistores NMOS e PMOS Uma tens o nula no pino vi d cin leva o transistor CIN ao corte isso 35 n o leva a tens o na entrada do n cleo a O V mas a um valor abaixo da faixa de entrada que resulta em corrente nula em sua sa da O par CNRn CNRp comp e o que est sendo chamado de chave CNR e o par CG4n CG4p comp e a chave CG4 Quando a tens o no pino vi d cnr for alta 3 3 V CNRn estar conduzindo e CNRp estar em corte de forma que idealmente toda a corrente transmitida para o est gi
98. dda E S Alimenta o anal gica 3 3 V ad a gnda E S Alimenta o anal gica 0 V ad vdd5v E S Alimenta o da se o digital 5 V ad vdd3v E S Alimenta o da se o digital 3 3 V ad gndd E S Alimenta o da se o digital 0 V 122 D 2 3 Modos de opera o O A D pode operar em dois modos distintos o modo de opera o normal e o modo de teste O modo de teste acionado pelo pino digital MEM SEL e tem suas entradas e sa das pr prias todas ativadas e lidas pelo controle digital descrito em documenta o pr pria No modo de opera o normal a corrente de entrada amostrada em um instante tem seu valor convertido em uma palavra digital de 8 bits proporcional ao valor da corrente em rela o faixa de entrada O A D entrega serialmente 8 bits na sa da correspondentes ao resultado da convers o A sa da come a pelo MSB e cada bit posterior entregue em um flanco de subida i e transi o de n vel baixo para n vel alto do rel gio digital externo Um ciclo de convers o completo da amostragem at o fim da palavra serial dura 20 us D 2 3 1 Detalhamento do modo de opera o normal A opera o do A D se d com o pino ad d on off em nivel alto 1 e uma corrente constante de 100 uA no pino ad a iref A inicializa o feita levando se o pino ad d reset a n vel baixo 0 e em seguida o pino ad d start a nivel alto Na subida de rel gio seguinte iniciado o ciclo d
99. de teste eese eee ee ee eee eee e nente ananas assan nanna annan annan 113 C 4 3 Condi es para valida o Lecce eee eee certes reete ee ernst tna naso eno 113 C 5 IMPLEMENTA O FISICA ui eirtottdscetestti e uite setup eede te ieetec eed 114 5 Introdu o 4i chests er etre eno rae eoe Eee Veo ao ae eee rere o eee e ra doe Cosa er Ee Eee ee oed 115 C 5 2 Descri o geom trica sssssssssss sss sss sess seene teens epe pe nesse 115 C 5 3 Tecnologia de fabrica o aieo iso erra etY oae PP o sse 115 e ihn Meu 116 Lex nisnterp ssentereioicacar abesteinie ten o ssesiuscio eacheseccese debe coedestasdos 117 C 6 2 Especifica es dos modelos eee e eee reete e eene ee eren neenon 117 C 6 3 Condi es de valida o 4 eee eee eee e eee eee eee eee ee ee enne oe assan 118 CGA COGISOS ni rindo TUE REI E Frasco Rain Qe DNE PARE e SOR no pias Sad 118 AP NDICE D DOCUMENTA O DO CONVERSOR A D erret 119 WDE RESUMO E RUE RARE MEER MORE convection bua tedio Und panda Adr CMS 119 D 2 GUIADO USUARIO meiiies ea iiia iais 120 1978 ESSI DIT CETERO 120 D 2 2 Estrutura do bloco aae tra ro perta tero tinta Pee Drs eren Fonts RD PELA EET bed 121 D 2 3 Modos de opera o sisieccscscccaccccastaceostteceestcccedasscosscdennssecensisonensadsisuesesonsncs 123 D 2 3 1 Detalhamento do modo de opera o normal
100. decimal seja declarada Assim 96 constant constante integerl integer 1 constant constante reall real 1 0 e constant constante integer2 integer constante integerl s o declara es v lidas por m constant constante real2 real 1 constant constante integer integer constant reall e constant constante real2 real constante integerl n o s o pois mesmo que os valores num ricos sejam todos inteiros os tipos dos objetos devem corresponder ao que est sendo atribu do A 4 ATRIBUI O DE VALORES Valores s o atribu dos a vari veis e constantes por meio de uma declara o da forma lt identificador gt lt express o gt KK 29 Quando este comando for executado o objeto identificado esquerda do s mbolo recebe o valor indicado pela express o direita Essa forma de atribui o de valores pode ser associada declara o de um objeto como visto acima resultando em lt classe gt lt identificador gt lt tipo ou natureza gt lt express o gt Se o objeto declarado for uma constante assume o valor atribu do se for uma vari vel sinal ou quantidade a express o atribui lhe um valor inicial Do contr rio o valor inicial um valor padr o que depende do tipo do objeto A atribui o de valores a sinais diferente daquela feita a vari veis e constantes e expressa como lt identificador gt lt lt express o gt after
101. destes efeitos embora sejam usualmente descritos separadamente eles n o ocorrem de maneira isolada Se apenas o erro de ganho ocorre se pode caracteriz lo pelo deslocamento m ximo da curva no fim da escala por m se ao mesmo tempo tamb m h offset o fim da escala n o uma leitura direta do erro de ganho Isto significa que medir estes efeitos n o ideais isoladamente model los individualmente e ent o superpor os modelos pode causar distor es no comportamento final do modelo Esta dificuldade no entanto j abordada no m todo de modelagem proposto pois cada efeito pode ter seu par metro definido separadamente Com uma cautelosa caracteriza o e modelagem que quantifiquem todos os quatro efeitos levando em considera o o comportamento do circuito quando ocorrem simultaneamente a configura o do modelo de alto n vel seguir a mesma 55 quantifica o 4 2 1 3 Modelo estrutural Para a elabora o do modelo estrutural o A D foi dividido em blocos funcionais como ilustrado na Figura 4 6 Conversor A D p sinal anal gico p sinal digital Figura 4 6 diagrama do modelo estrutural do A D A estrutura acima representa a funcionalidade do A D em ciclos Os blocos agem da seguinte forma O bloco S H amostra a corrente de entrada e mant m o valor amostrado durante o per odo de convers o O bloco Memo fornece a corrente que somada quela vinda de Ref ser utilizada por
102. desvio na sa da por m com a escala adequada 109 sa da do modo de teste C 3 GUIA DE CRIA O Folha de rosto Documentac o de Componente Virtual GUIA DE CRIA O vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Tens o Corrente Vers o 1 1 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Tabelas Tabela C 2 hist rico de vers es do bloco V I p 109 C 3 1 Introdu o Este documento trata da cria o de um bloco de IP AMS O bloco um conversor tens o corrente V I linear com entrada anal gica de tens o e tr s sa das anal gicas de corrente Inclui tamb m entradas digitais para controle de opera o Neste documento s o descritos os processos adotados durante o desenvolvimento do bloco at sua vers o atual 110 O conversor foi desenvolvido com o objetivo de minimizar tamanho e consumo Sua topologia n o utiliza amplificadores operacionais e difere de topologias tradicionais por fornecer sa da de corrente sim trica sem a utiliza o de alimenta o sim trica Seu projeto foi realizado seguindo uma metodologia top down com aux lio de plataformas de aux lio a projeto CAD utilizando modelo BSIM3v3 para valida o por simula o O bloco foi desenvolvido como parte de um sistema em chip inicialmente em sua vers o 1 0 espec fico para dada a
103. e funcionaram em testes individuais Ao se fazer as simula es de teste do superbloco n o houve erro de compila o indicando que os c digos estavam corretamente constru dos por m a ferramenta n o foi capaz de produzir resultados num ricos que pudessem ser visualizados em fun o do tempo por problemas de converg ncia e c lculo A an lise das informa es fornecidas pela ferramenta de simula o permitiu concluir que o erro se dava ao realizar a conex o interna no n entre n cleo refer ncia de corrente e est gio G4 Ap s algumas tentativas de solucionar esse problema chegou se a uma solu o de compromisso em que a refer ncia de corrente eliminada e o n cleo adaptado para fornecer a corrente na faixa adequada entrada de G4 Como a refer ncia de corrente n o tem liga o com a interface externa do superbloco e seu funcionamento se limita ao n cleo considerou se que esta solu o embora n o ideal suficiente para que o modelo seja satisfat rio A estrutura simplificada do modelo ent o fica representada como na Figura 5 14 uma varia o da Figura 4 4 Ser feita uma an lise mais 74 minuciosa no futuro para a implementac o do superbloco como originalmente planejado Superbloco N cleo n cleo original Figura 5 14 representa o do modelo estrutural simplificado do V I Com o superbloco representado na Figura 5 14 obt m se os resultados de acordo com as especif
104. e convers o com a amostragem da corrente presente na entrada ad a input A partir de 1 5 us a amostragem a corrente amostrada fica dispon vel no pino ad a smp at o fim do ciclo de convers o 18 us ap s a corrente ser apresentada no pino ad a smp 8 bits s o entregues na sa da digital ad d saida um a cada flanco de subida do sinal ad d clk totalizando a dura o de 20 us para o ciclo de convers o Ao fim da palavra de sa da o sinal ad d eoc vai a l Caso o sinal ad d cc esteja em n vel alto imediatamente ap s o fim do ciclo de convers o a corrente amostrada novamente e o processo se repete D 2 4 Problemas conhecidos Ainda n o foi feita uma caracteriza o suficiente do A D para detalhar os efeitos n o ideais de seu funcionamento Por m alguns resultados j devem ser observados Testes preliminares com o A D mostraram que a faixa de entrada real pode ser mais restrita 123 do que a faixa ideal Os extremos da entrada s o considerados pelo A D em funcionamento como algo em torno de 98 uA variando levemente com mudan as de temperatura isso significa que o maior valor digital 1111 1111 ser atribu do a um valor de corrente mais baixo do que o m ximo da entrada Isso equivale a um erro de ganho conforme descrito no item 4 2 1 2 Outro problema detectado foi quanto ao uso do sinal de convers o cont nua ad d cc que causa erros na convers o A opera o no entanto funciona adequadamente se a
105. e corrente est gio de sa da G5 est gio intermedi rio G4 vi gnd vi vin vi d cin vi dcnr vi d cg4 Figura C 2 floorplan do conversor V I C 6 MODELOS Folha de rosto Documentac o de Componente Virtual MODELOS vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Tens o Corrente Vers o 1 1 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel 116 C 6 1 Introdu o Este documento trata da modelagem de um bloco de IP AMS O bloco um conversor tens o corrente V I linear com entrada anal gica de tens o e tr s sa das anal gicas de corrente fornecido como um leiaute otimizado e validado Neste documento descrita a modelagem de alto n vel que permite a simula o e avalia o de seu funcionamento e desempenho Os modelos podem ser facilmente modificados com algum conhecimento da linguagem utilizada Com as explica es deste documento e a documenta o do IP deve ser poss vel criar modelos equivalentes e avaliar corretamente as simula es Os c digos receberam a etiqueta de IP soft com os campos opcionais Modelo funcional comportamental ou estrutural e Sub bloco no modelo estrutural quando aplic vel C 6 2 Especifica es dos modelos Os modelos foram escritos na linguagem VHDL AMS de acordo com as especifica es definidas em 29 Os modelos
106. electrical signal ad ref clk in bit signal ad ref comp in bit signal ad ref on off in bit signal ad ref d eoc in bit 0 end entity ad ref o Etiqueta IF soft Fornecedor LDOI UnB Produto conversar ad Versao 1 0 Q Modelo estrutural Sub bloco Re architecture ad ref of ad ref is constant ad res integer 8 constant ref zero real 0 0 constant ref 100 real 100 0E 6 constant ad r out resistance 1 0e06 152 begin quantity ad ref vout across ad ref iout through ad ref saida Subtipo do qual objetos aceitam valores 1 0 ou 1 subtype ref var is integer range 1 to 1 Shared variable ad i var ref var 0 ad ref iout real ad i var 1 0 100 0e 06 ad ref est process is variable comparacao anterior bit begin IF ad ref on off 0 THEN ad i var 0 END IF WHILE ad ref on off 1 LOOP comparacao anterior 0 ad i var 0 wait until ad ref clk 1 wait until ad ref clk FOR i IN 1 TO ad res LOOP wait until ad ref clk no instante da compara o comparacao anterior ad ref comp atualiza ref antes de atualizar memo Sa da assume valor dependente do resultado da comparac o anterior CASE comparacao anterior IS when 0 gt ad i var 1 when 1 gt ad i var 1 END CASE comparacao anterior ad ref comp wait until ad ref clk 0 END LOOP for ad i var 0 END LOOP while
107. ementar o modelo estrutural completo do A D com sucesso 5 2 2 Adapta o da nomenclatura Os nomes de pinos e sinais do A D foram adaptados quando necess rio para serem compostos do prefixo ad seguido opcionalmente por uma letra indicando tipo de sinal ou pino seguida por um nome indicando sua fun o no bloco O tipo de sinal ou pino foi indicado por d pino digital no leiaute e sinal ou porta digital nos modelos 4d pino anal gico no leiaute e terminal anal gico nos modelos i sinal de corrente v sinal de tens o Para a maioria dos pinos essa adapta o consistiu somente da adi o do prefixo do tipo de sinal e da representa o em letras min sculas Exce es s o os seguintes pinos AD D RD Out Byte passou a ser chamado ad d saida ConvDone passou a ser chamado ad d eoc As demais altera es s o apresentadas no Ap ndice D 87 5 2 3 Identifica o A etiqueta inserida no leiaute do conversor A D segue o padr o utilizado na identifica o do V I mostrada na Figura 5 31 a seguir amp Etiqueta IP hard 4 amp Fo r LDCL UnB amp Produto Figura 5 31 etiqueta de IP no leiaute do A D 6 CONCLUS ES Foi proposta uma metodologia de adapta o de circuitos VLSI anal gicos e de sinal misto para a elabora o de blocos de IP A aplica o da metodologia a dois blocos previamente projetados obteve resultados consistentes e coerentes com a proposta No
108. ementos A utiliza o desses par metros permite uma flexibilidade maior do que em IPs hard por m com desempenho mais previs vel do que em IPs soft Circuitos anal gicos s o fornecidos geralmente como IP hard ou firm quando h possibilidade de s ntese autom tica devido necessidade de otimiza o durante seu projeto 1 2 6 10 11 A descri o em IP de um bloco AMS portanto se assemelha muito ao projeto usual do bloco entretanto o principal objetivo da descri o em IP a possibilidade de reutiliza o o que traz exig ncias adicionais Como para circuitos anal gicos as especifica es de um sistema ou circuito podem ser muito restritivas devido sensibilidade a par metros mencionada anteriormente h a necessidade de se poder ter um bloco funcional que possa atender a uma faixa de aplica es e especifica es mais abrangente Isso se torna um problema principalmente em rela o otimiza o Por exemplo um VC que trabalha com sinais de at 50 kHz atende s especifica es de determinado sistema que utilize sinais de at 10 kHz Esta folga entretanto pode vir s custas de rea f sica demasiadamente grande ou de um consumo de pot ncia muito acima do que teria um circuito otimizado para aquelas especifica es desej vel para o usu rio portanto obter um bloco com especifica es as mais pr ximas poss veis das que precisa H outra classifica o complementar relacionad
109. en a na representa o num rica entre uma corrente entrando no terminal e uma corrente saindo dele A amostragem considerando o offset fica i smp ad i in ad offset Erro de ganho O erro de ganho gain error uma diferen a entre as caracter sticas de entrada sa da real e ideal proporcional magnitude de entrada Pode ser visto como uma mudan a na inclina o da reta ideal de resolu o infinita medido pela diferen a horizontal em LSBs entre a sa da ideal e a sa da real para o maior c digo de sa da no caso representado na Figura 4 5 b 1 1 1 No modelo comportamental do A D foi parametrizado por uma porta gen rica ad gerr b representando o erro de ganho um n mero de bits Em seguida criou se uma vari vel interna ad gerr variable ad derr real 128 0 ad gerr b 128 0 Esta vari vel influencia a corrente utilizada na convers o i smp i smp ad i in ad gerr 34 Desta maneira no momento da amostragem aplica se um ganho corrente de entrada igual a 1 se o erro de ganho for nulo i e a corrente amostrada corretamente resultando em valor amostrado igual ao valor na entrada e diferente de 1 se o erro de ganho for n o nulo resultando em diferen a entre os valores de i smp ead i in diferen a esta tanto maior quanto maior o valor absoluto da corrente de entrada Deve se notar que como ilustrado na Figura 4 5 b a defini o usual do erro de ganho considera que e
110. enta o ainda s o desconhecidos impedindo simula o em esquem tico quanto nas etapas finais de verifica o pois a simula o de sistemas se torna computacionalmente vi vel com modelos 6 N VEL DE ABSTRA O comportamento ideal Alto estrutura oculta estrutura detalhada Baixo comportamento pr ximo ao real Figura 2 3 n veis de abstra o e detalhamento do sistema No contexto de cria o de IP as especifica es el tricas condi es de opera o faixas de entrada e sa da etc geralmente cont m informa o suficiente para o comprador avaliar se um determinado bloco adequado ou n o sua aplica o ou sistema Entretanto um modelo do tipo caixa preta i e que permite observar a interface mas n o a constru o interna do bloco que possa ser facilmente simulado uma ferramenta muito valiosa N o s integra diferentes especifica es do bloco de maneira facilmente verific vel como possibilita que sejam feitas 10 simula es em conjunto com diferentes sistemas aplica es e configura es Assim compradores podem decidir qual VC dentre v rios dispon veis mais til a seus prop sitos Al m disso modelos de alto n vel descrevem o comportamento do circuito sem que sua estrutura interna seja vis vel portanto podem ser fornecidos livremente pelo criador do VC sem que representem amea a prote o de propriedade intelectual 2 2 1 N veis hier rqu
111. entes ao mostrado na Figura 5 3 b para o circuito simulado demonstrando a validade do modelo Na Figura 5 10 b mostrado o funcionamento do modelo comportamental para diferentes combina es de chave e para diferentes temperaturas A Tabela 5 4 lista os principais valores obtidos pela modelagem em compara o com os valores esperados obtidos por simula o el trica do circuito Como descrito na se o 4 1 para temperaturas intermedi rias entre os valores mostrados na Tabela 5 4 a aproxima o usada na modelagem se desvia ligeiramente da real por m pode ser visto pelos resultados que a modelagem bastante adequada Tabela 5 4 toler ncia temperatura do modelo comportamental do V I Corrente m nima uA Corrente maxima LA 0 C 27 C 70 C 0 C Ze 70 C ee 95 33 9743 98 51 115 9 97 89 74 36 comportamental Circuito 95 33 97 43 98 51 115 9 97 89 74 36 71 Name v Cursor v mE vi vin 2VwN ES Wi i saida 0 0 000115901 A 4 i saida 10 0 00010923 A E j saida 20 0 00010256 A 3 EB 4 i saida 27 9 78903e 05 A 3 EB j saida 30 9 62479e 05 A i 5 4 saida 40 9 07747e 05 A H 4 i saida 50 8 53016e 05 A 1 E tj i saida 60 7 98284e 05 A 3 E3 4 saida 70 7 43553e 05 A a Nane d llena BTBDCIN i amp TB D CNB J E TB_D_CG4 m vi_i_saida gs vi i tnr dp vi i tg4 b Figura 5 10
112. entrada uA Figura 5 24 efeitos n o ideais no conversor A D DNL 5 2 1 3 Modelo estrutural Ser o apresentados aqui primeiramente os resultados obtidos com os sub blocos O sub bloco S H tem comportamento bastante simples ilustrado na Figura 5 25 No instante A recebe o sinal de fim de convers o ad sh eoc 1 e amostra a corrente esta copiada para a sa da 82 onde permanece constante No instante C o S H desligado ad sh on off 0 easaida do sub bloco vai a 0 A Quando ligado novamente a corrente amostrada mais uma vez ilustrando que os instantes de amostragem s o controlados tanto por ad sh eoc quanto por ad sh on off Isso est de acordo com o c digo do modelo que indica o final do ciclo com o comando wait until ad sh on off 0 or ad sh eoc 1 Name v ES ad i in il ad sh clk C ad sh eoc CH ad sh on off E ad sh saida Figura 5 25 modelo VHDL AMS do sub bloco S H em funcionamento O funcionamento do bloco Memo verificado na Figura 5 26 abaixo A B Name v Cursor v E ad memo iout 9 80581e 05 A L E TB EOC 0 E TB_D_CLK 0 LE ad memo ji 3 80012e 05 A Figura 5 26 simula o do sub bloco Memo Um per odo de rel gio ap s receber o sinal de fim da convers o a corrente 98 058 10 A esta corrente amostrada e permanece fixa na sa da ad memo iout durante um per odo de rel gio como mostrado pelo ins
113. er numeradas com quantos subn veis forem necess rios x y z t Se forem inclu das se es opcionais numer las mantendo a coer ncia com a numera o anterior do documento para evitar que refer ncias de um documento a outro sejam invalidadas apresentada a seguir Tabela 3 3 a divis o proposta com uma breve explica o do conte do de cada item Tais conte dos j foram abordados ao longo deste trabalho portanto n o se considerou necess rio aqui aprofundar se mais em seu significado Com exce o do Resumo todos os documentos listados na Tabela 3 3 devem incluir as seguintes informa es e Folha de rosto identificando o Fornecedor o Nome e vers o do VC o Nome e vers o do documento e Hist rico de vers es do documento e Introdu o item n mero 1 em todos documentos e Lista de Figuras e Tabelas se houver e Refer ncias Bibliogr ficas se houver e N mero de p ginas 30 Tabela 3 3 documenta o proposta Documento Descric o Conte do Descri o curta do Funcionalidade do bloco VC em uma nica Resumo p gina incluindo Principais especifica es apenas informa es essenciais Especifica es detalhadas faixas de opera o entrada sa da temperatura frequ ncia nes Descri o detalhada da funcionalidade A Descri o detalhada y Guia do E Descri o da estrutura diagrama de blocos das especifica es e Usuario SON Sinais exter
114. erentes sob situa es diferentes de maneira complementar Em outras palavras pode haver descontinuidades no comportamento anal gico do bloco Exemplos simples s o um bloco anal gico que pode ser ligado ou desligado ou uma fun o matem tica n o cont nua como exemplificado na Figura 2 4 O trecho de c digo VHDL AMS na Figura pode ser entendido intuitivamente Detalhes quanto ao uso de c digos desse tipo s o apresentados no Ap ndice A 14 Casos assim ocorrem nos modelos deste projeto if entrada 0 0 use i saida entrada S j else SI j saida 0 0 end use d H gt tempo F 7 N e V f Es b Figura 2 4 modelagem de fun es descont nuas em VHDL AMS Declarag es de processo ou seq enciais s o comandos que s o executados um ap s o outro na ordem em que aparecem no c digo Os trechos da arquitetura que cont m as declara es sequenciais como atribui o de valores a vari veis ou sinais execu es condicionais loops etc s o chamados de processos S o executados do come o ao fim repetidamente a n o ser sob certas condi es que suspendem o processo ou que o fazem apenas quando algum est mulo externo ocorre importante observar que os comandos em VHDL AMS n o levam nenhum tempo de simula o para serem executados ou seja o simulador considera que em uma seq ncia de declara es todas s o executadas sem nenhum intervalo ou atraso e o resultado
115. err b U lay 0 NL vlow 3 3e 06 N ad INL vhigh 3 92e 06 00000000 00000000 oe oe dos valores para a faixa de operac o ad offset b 0 78125e 06 128 0 ad gerr b 128 0 Obs foi gerada paralelament ideal para comparac o resposta comportamental uma resposta for z l n Amostragem OFFSET e ERRO DE GANHO i smp ad i in z ad offset ad gerr i smp ideal ad i in ideal z i smp reg i smp i smp reg ideal i smp ideal i smp norm i smp 100e 06 200e 06 255 i smp ideal norm i smp ideal 100e 06 200e 06 255 159 ad INL 0 0 amp i smp gt ad INL vlow amp i smp ad INL vhigh i smp i smp ad INL 0 78125e 06 Convers o for i 8 1 1 LSB a primeira coluna e o MSB a ultima if i smp gt 0 0 output byte i 1 i smp i smp 2 0 100 0e 06 else output byte i 0 i smp i smp 2 0 100 0e 06 end ideal if i smp ideal 0 0 output byte ideal i 1 i smp ideal i smp ideal 2 0 100 0e 06 else output byte ideal i 0 i smp ideal i smp ideal 2 0 100 0e 06 end end 5 Sa da if output byte ad DNL in output byte ad DNL out end ad output byte z binvec2dec output byte ad output byte ideal z binvec2dec output byte ideal end Gera o do gr fico figure plot ad i in ad output byte r ad i in
116. es se relacionem diretamente desde que expressos como n meros reais A opc o de zerar a sa da independentemente da entrada implementada inserindo a declara o simult nea acima em uma estrutura IF simult nea e instruindo o simulador que h uma descontinuidade associada ao sinal de controle vi d cin IF vi d cin 1 USE vi i saida vi v in 1 5 2 0e 4 ELSE vi i saida 0 0 END USE break on vi d cin A estrutura acima uma simplifica o para ilustrar o uso do sinal de controle vi d cin com 38 todas as chaves e pinos implementados o c digo fica da seguinte forma IF vi d cin 1 USE IF vid cnr 1 and vi d cg4 1 USE vi i saida vi v in 1 5 2 0e 4 ELSIF vi d cnr 0 USE vi i saida vi i tnr ELSE 0 0 vi v in 1 5 4 0e 5 END USE ELSE vi i saida 0 vi i tnr 0 0 vi i tg4 0 0 END USE break on vi d cin vi d cnr vi d cg4 Pode se perceber que todas as combina es poss veis de sinais de controle s o abordadas pela estrutura anterior uma vez que vi d cin tem preced ncia sobre vi d cnr que por sua vez tem preced ncia sobre vi d cg4 Ou seja se vi d cin 0 as sa das independem das outras chaves sevi d cin l evi d cnr 0 as sa das independem de vi d cg4 4 1 2 2 Modelo comportamental O modelo comportamental do conversor V I implementa sua funcionalidade por m leva em considera o seu comportamento n o ideal a parti
117. es sem portas apenas instanciando as entidades a serem testadas e eventualmente gerando sinais internamente Assim a entidade fundamentalmente uma descri o das interfaces do bloco O seu comportamento modelado por uma ou mais arquiteturas Cada arquitetura uma descri o distinta do comportamento da entidade geralmente arquiteturas diferentes s o utilizadas para n veis de abstra o diferentes mas podem ser utilizadas para descrever funcionalidades diversas de um bloco ou implementa es diferentes de uma mesma fun o A parametriza o dos modelos facilitada atrav s das chamadas portas gen ricas usadas para definir atrav s da interface da entidade par metros da arquitetura Dentro de uma arquitetura s o definidas as declara es de processo process statements e as declara es simult neas simultaneous statements Declara es simult neas s o o que permitem linguagem descrever sistemas anal gicos adequadamente Cada declara o simult nea modela uma equa o matem tica que atua a princ pio continua e permanentemente no comportamento do sistema Na realidade poss vel impor condi es para atua o das declara es simult neas enquanto as condi es forem satisfeitas o sistema ser regido pela declara o durante todo o tempo e n o apenas em instantes pr determinados como ocorre em sistemas digitais Isso permite que por exemplo um sistema seja regido por equa es dif
118. esultado da multiplica o da vari vel compartilhada ad i var que pode ser 1 0 ou 1 por 100x10 5 ad ref iout real ad i var 100 0e 06 No primeiro dos 8 ciclos de convers o a sa da de Ref deve ser nula O resultado da compara o armazenado a cada ciclo nos ciclos seguintes utilizado para definir o valor de ad i var conforme as seguintes linhas de c digo demonstram FOR i IN 1 TO ad res LOOP wait until ad ref clk 1 CASE comparacao anterior IS when 0 gt ad i var 1 when 1 gt ad i var 1 END CASE comparacao anterior ad ref comp END LOOP Ao fim dos 8 ciclos da convers o o bloco fica inativo e aguarda o sinal de final de convers o ou reinicializa o Comp A fun o de Comp simplesmente entregar na sa da ad comp saida um bit l caso a entrada i comp smp seja igual ou maior do que 0 e 0 caso contr rio Al m disso o bloco tamb m tem uma sa da digital ad comp report out que quando em nivel alto 19 indica ao bloco Sa da que os valores da convers o est o sendo entregues um a cada ciclo de rel gio Isso implementado pelas linhas 59 ad comp report out lt 1 comparacao FOR i IN 1 TO ad res LOOP IF i comp smp gt 0 0 THEN ad comp saida lt 1 ELSE ad comp saida lt 0 END IF wait until ad comp clk 1 END LOOP comparacao ad comp report out lt 0 Sa da O bloco de sa da ao receber o sinal de que a
119. eto Por exemplo as linhas de c digo abaixo significam que a quantidade vi i out tem seu valor atrelado avi v in somente se vi on off tiver o valor 1 caso contr rio nula O comando break ao final faz com que se vi on off mudar de valor vi i out seja recalculada IF vi on off 1 USE vi i out vi v in 1 5 2 0e 4 ELSE vi i out 0 0 END USE break on vi on off 101 AP NDICE B RESTRI ES DE NOMENCLATURA PARA HDL AMS Com o objetivo de facilitar a modelagem de blocos anal gicos em linguagens de descri o de hardware diferentes ou de utilizar blocos HDL AMS em co simula o entre linguagens diferentes est o listadas a seguir restri es aos identificadores associados a objetos em VDHL AMS e Verilog AMS B 1 VHDL AMS Um identificador em VHDL AMS deve obedecer s seguintes regras e pode ser arbitrariamente longo e deve conter apenas letras do alfabeto A a Z e a a z d gitos decimais 0 a 9 e tra o inferior 7 e o primeiro caractere deve ser uma letra e o ultimo caractere n o pode ser o tra o inferior e n o pode conter dois tra os inferiores consecutivos e letras mai sculas e min sculas s o equivalentes e n o podem ser iguais s palavras reservadas listadas na Tabela B 1 Identificadores estendidos podem conter qualquer seq ncia de caracteres n o tendo que seguir as restri es acima S o escritos entre barras invertidas Po
120. ett nana ennu 130 Figura D 4 propor o entre circuito e pads de acesso eere 130 LISTA DE TABELAS Tabela 2 1 n veis de abstra o encontrados em diversas refer ncias 12 Tabela 2 2 n veis de abstra o propostos para modelagem em alto nivel 12 Tabela 3 1 caracter sticas a serem consideradas na adaptac o de um bloco para IP Tabela 3 2 n veis de abstra o propostos para modelagem em alto nivel 27 Tabela 3 3 documenta o proposta ssssssssssssssssssss sss ssss sese ennenen 31 Tabela 3 4 compara o entre documenta o proposta e refer ncias 32 Tabela 4 1 modos de opera o do conversor V I alterado 35 Tabela 5 1 toler ncia temperatura do conversor original e adaptado 65 Tabela 5 2 modos de opera o do conversor V I alterado 66 Tabela 5 3 resist ncias equivalentes das chaves de teste eceeess 67 Tabela 5 4 toler ncia temperatura do modelo comportamental do V I 71 Tabela 5 5 resposta esperada e obtida para o sub bloco Ref 84 Tabela 5 6 resultados esperados e obtidos pelo sub bloco Comp 85 Tabela A 1 estruturas IF e CASE sequenciais e simult neas 101 Tabela B
121. ficada severity warning ad d saida lt 0 wait for 20 us ELSIF i smp ref 100 THEN report Entrada fora da faixa especificada severity warning ad d saida lt 1 wait for 20 us ELSE report Entrada de amp real image i smp amp A severity note conversao FOR i IN 7 DOWNTO 0 LOOP IF i smp gt ref zero THEN output byte i 1 i smp i smp 2 0 ref 100 ELSE output byte i 0 i smp i smp 2 0 ref 100 END IF END LOOP conversao wait until AD D CLK 1 zera a indica o de convers o anterior ad d eoc lt 0 Aguarda para que o ciclo de conversao completo dure 20us 146 WAIT FOR 19 4375 us Corta o ciclo caso o conversor tenha sido desligado durante a espera desnecess rio se o comando exit when funcionar check reset IF AD D ON OFF 0 THEN EXIT amostragem e conversao END IF check reset Saida ad report out 1 Indica que os bits em ad d saida s o o resultado da convers o saida FOR i IN 7 DOWNTO 0 LOOP IF AD D ON OFF 0 THEN EXIT amostragem e conversao ELSE Um bit a cada ciclo de rel gio wait until AD D CLK 1 ad d saida output byte i END IF END LOOP saida END IF check range loop count loop count 1 END LOOP amostragem e conversao Caso o A D tenha sido desligado garante condic es iniciais spera at qu seja ligado novamente report Conversor A D desligado loop coun
122. funcional pois como o funcionamento do A D temporizado i e executa opera es em instantes determinados n o poss vel gerar uma curva cont nua de entrada versus sa da Associada a estas dificuldades h o fato de que o conversor A D estudado aqui se encontra ainda em fase de testes portanto n o foi ainda completamente caracterizado A solu o encontrada foi inserir tais caracter sticas no c digo VHDL AMS de forma parametrizada A parametriza o foi planejada para que o valor O na nota o adequada ao tipo do par metro em qualquer par metro significa que a caracter stica associada ideal Assim uma vez feita a caracteriza o do A D o modelo pode ser facilmente atualizado O modelo foi simulado para diferentes configura es destes par metros verificando se seus efeitos no funcionamento do bloco Para a visualiza o do impacto destes comportamentos n o ideais na curva de entrada sa da do A D o algoritmo correspondente ao modelo VHDL AMS foi traduzido para c digos MatLab Isto foi feito pois a simula o em VHDL AMS permite visualizar a sa da apenas em rela o ao tempo 50 enquanto a simula o com MatLab permite gerar gr ficos de sa da X entrada para toda a faixa de entrada Erro de ganho 1 5 LSBs 111 111 110 110 101 101 g 100 8 100 011 011 010 010 001 001 000 000 0 entrada 100 0 entrada 100 faixa de entrada faixa de entrada a c 111 110 101 a Off
123. giram otimiza o cuidadosa e seriam fornecidos como IPs hard por m implementam fun es relativamente simples como ser mostrado no cap tulo 4 sem exig ncias muito cr ticas de desempenho Portanto seriam classificados como Commodity IPs 2 1 2 Reutiliza o de IPs anal gicos A bibliografia mostra diferentes abordagens para ampliar as possibilidades de reutiliza o de um IP anal gico A primeira a cria o de uma biblioteca de variantes do mesmo bloco cada variante com especifica es diferentes A segunda possibilitar a reconfigurabilidade do circuito seja atrav s de parametriza o de aspectos do leiaute para que o usu rio defina os par metros desejados antes da fabrica o ou de estruturas reconfigur veis que podem ser alterados durante o funcionamento do bloco A parametriza o do circuito pode na verdade ser vista como uma abordagem de projeto o criador do circuito quem deve ter o cuidado de estabelecer quais par metros do projeto impactam em quais especifica es A partir da pode disponibilizar vers es diferentes do mesmo circuito Assim n o o usu rio quem deve se preocupar com a parametriza o Basta que ele defina suas exig ncias para o bloco e o fornecedor o configura de modo a satisfaz las 12 Essa tarefa n o simples entretanto h um compromisso entre a complexidade da parametriza o e os limites para a otimiza o do leiaute 13 N o necessariamente poss
124. grama de blocos do conversor tens o corrente 20 Figura 3 1 representa o da metodologia proposta eere 21 Figura 4 1 diagrama do conversor V I a original e b com chaves para testabilidade M M M 34 Figura 4 2 representa o esquem tica do conversor V I modificado 36 Figura 4 3 resposta do V I para diversas temperaturas eere 41 Figura 4 4 diagrama do conversor V I eeeee ee eee eee teen ettet en enesenn 42 Figura 4 5 efeitos de comportamento n o ideal em conversores A D 51 Figura 4 6 diagrama do modelo estrutural do A D eerte S6 Figura 5 1 diferenca entre correntes esperadas e obtidas nos pinos a de sa da b t nr Org P M EO RE 62 Figura 5 2 queda de tens o na chave CIN durante opera o 63 Figura 5 3 toler ncia temperatura do conversor a original e b adaptado 64 Figura 5 4 simula o do V I para todas combina es de chaves 65 Figura 5 5 resist ncia das chaves de teste rss 67 Figura 5 6 leiaute do conversor V I adaptado eere eerte 69 Figura 5 7 etiqueta de IP no leiaute do V I eeeeeeeee eee eee eene tene
125. ia caso seja igual ou maior o bit resultante deste ciclo 1 caso contr rio o bit 0 iii O valor do sinal multiplicado por 2 Caso o bit obtido no passo anterior tenha sido 1 o valor da refer ncia subtra do do novo sinal caso tenha sido 0 o valor da refer ncia somado ao novo sinal iv O sinal resultante do passo iii comparado com a refer ncia novamente obtendo se o pr ximo bit Figura 2 7 diagrama do funcionamento do conversor A D 18 Ao fim de 8 ciclos portanto tem se uma palavra digital de 8 bits representando o valor amostrado inicialmente sendo que o primeiro bit a ser obtido o bit mais significativo MSB de most significant bit Essa palavra entregue serialmente na sa da bin ria tamb m come ando pelo MSB A taxa de amostragem do A D de 50 mil amostras por segundo portanto o processo descrito acima leva 20 us Uma s rie de sinais digitais controlam sua opera o mas n o cabe descrev los em detalhes aqui e ser o abordados quando for relevante Outras caracter sticas importantes do A D s o Faixa de entrada 100 uA a 100 uA Refer ncia de compara o 0 A Maxima freq ncia do sinal de entrada 25 kHz Opera com sinal de rel gio de 16 MHz Considerando as caracter sticas acima v se que um LSB east significant bit bit menos significativo corresponde a 200 uA 256 0 78125 uA tirando se da que o erro de quantiza o de 0 5 LSB corresponde a
126. ica es do V I como mostrado na Figura 5 15 De cima para baixo as ondas representam a entrada de tens o a sa da do n cleo simplificado a sa da de G4 e a sa da de corrente do superbloco Apesar de as ondas parecerem muito semelhantes note se as escalas diferentes os valores indicados s o para o instante indicado em vermelho Name v Cursor v B vi v in 1 00009 v T de vi nuc i out 4 9991e 06 V 3 E vi g4 out 1 99964e 05 VHI LEE vi g5 i out 9 9982e 05 Figura 5 15 simula o do superbloco do modelo estrutural do V I 75 5 2 CONVERSOR A D O conversor A D como explicado na documentag o j inclui estruturas de teste observabilidade etc Portanto o ponto principal da sua aplica o metodologia s o os modelos de alto n vel de abstra o descritos a seguir As altera es de nomenclatura para adaptar se proposta deste trabalho s o citadas no item 5 2 2 5 2 1 Modelagem Nos itens a seguir ser o mostrados os resultados obtidos nas simula es dos modelos do A D de acordo com o n vel de abstra o 5 2 1 1 Modelo funcional Na Figura 5 16 mostrada parte do resultado de simula o do modelo funcional do A D Essa simula o uma aproxima o da interface anal gica do SCI foi realizada interconectando se em uma plataforma de teste VHDL AMS modelos funcionais de tr s m dulos AMS um bloco gerando um sinal anal gico de tens o o conversor V I e
127. ica que o conte do que o segue n o parte do c digo e depende da linguagem utilizada ou seja a estrutura utilizada para inserir comentarios em VHDL AMS em Verilog AMS etc O identificador de etiqueta um conjunto de caracteres padr o utilizado para facilitar a busca pelas etiquetas no c digo No padr o VSI VSIA Soft IP Tag As palavras chaves identificam o que o campo seguinte representa O conjunto lt palavra chave gt lt informa o gt deve ser repetido tantas vezes quanto forem necess rias para a inclus o de toda a informa o que se deseja incluir na etiqueta Por exemplo a etiqueta a seguir no padr o VSI identificaria um conversor A D gerado pelo Laborat rio de 24 Dispositivos e Circuitos Integrados LDCI da Universidade de Bras lia UnB em um c digo VHDL AMS VSIA Soft IP Tag Vendor LDCI UnB Product A D A quantidade de palavras chave fica a crit rio do desenvolvedor por m as utilizadas no exemplo acima Vendor fornecedor e Product produto s o obrigat rias e devem ser os primeiros campos da etiqueta o padr o VSI traz uma lista de palavras chave obrigat rias e opcionais Os nomes do fornecedor e do produto n o precisam seguir nenhum padr o por m devem ser coerentes entre todos os produtos daquele fornecedor Outros campos s o opcionais e se utilizados devem ser documentados As palavras chave opcionais criadas pelo u
128. icos de abstra o Para a escolha dos n veis de abstra o a serem utilizados na modelagem foi feito um estudo de trabalhos anteriores Por m n o h consenso na literatura sobre quais n veis de abstra o ou sob que nomes devem ser inclu dos em um modelo Diversos exemplos s o encontrados nas refer ncias 2 6 14 e 25 entre outros As visualiza es para modelos de alto n vel dessas refer ncias s o as listadas e descritas na Tabela 2 1 chegou se aos nomes em portugu s por tradu o pr pria Neste trabalho est sendo proposta uma classifica o que aponte diferen as significativas sem simplificar demais os modelos apresentada na Tabela 2 2 Note se que na proposta da Tabela 2 2 o bloco representado em n vel estrutural n o necessariamente tem seu comportamento de entrada sa da descrito em mais detalhes do que o modelo comportamental Entretanto este n vel permite que o comprador ou integrador tenha uma no o melhor sobre o funcionamento do circuito uma vez que as intera es entre sub blocos visualizada A quest o a respeito de representa es diferentes de um sistema n o terem necessariamente n vel de detalhamento mais ou menos complexos abordada em 26 e 27 Nota se tamb m que nas Tabelas 2 1 e 2 2 n o se incluem n veis de modelagem el trica posteriores esquem tico el trico leiaute por se tratarem de visualiza es j incorporadas ao fluxo de projeto de circuitos anal gic
129. idar seu 22 sistema Um n vel razo vel de observabilidade pode ser conferido ao circuito sem risco propriedade intelectual de seu criador e certo n vel de controlabilidade desej vel tamb m para que o circuito possa ser validado sob diferentes condi es O usu rio deve ser capaz de testar o bloco n o s durante sua integra o ao sistema como tamb m ap s a fabrica o uma vez que esta efetivamente responsabilidade do integrador 4 Assim na criac o de um VC deve se garantir que haja estruturas de teste no circuito permitindo observabilidade e controlabilidade por exemplo permitindo que tens es em n s internos do circuito sejam medidas ou que sub blocos sejam validados separadamente A elabora o e inclus o de tais estruturas em geral consiste no que chamado projeto voltado testabilidade abreviado comumente por DfT do ingl s design for testability Existem t cnicas de DfT aplic veis a circuitos anal gicos 43 Caso o circuito projetado previamente n o tenha estruturas de testabilidade elas devem ser projetadas e implementadas de maneira a causar o menor impacto poss vel na otimiza o anterior Se a implementa o de testabilidade em um circuito alterar suas especifica es de rea consumo interface etc isso deve ser documentado apropriadamente As especifica es VSI 22 44 exigem explicitamente que sejam inclu dos modos de teste no VC e que sejam fornecidas informa
130. ideal ad output byte ideal b LineWidth 3 160
131. identificador gt lt tipo ou natureza gt O nome do objeto definido pelo projetista por um identificador Identificadores s o utilizados n o s em objetos mas tamb m para dar nomes nicos a processos declara es etc nestes casos s o chamados de etiquetas Identificadores devem seguir algumas regras Podem incluir apenas caracteres alfanum ricos A a Z a a z 0 a 99 e tra o KK 99 inferior chamado tamb m de trago baixo Devem comegar com uma letra Nao podem terminar com tra o inferior Nao podem conter dois tra os inferiores consecutivos A capitaliza o n o relevante assim o objeto Adc o mesmo que ADC ou adc Por m mesmo que sigam as regras acima ainda h outra restri o um identificador n o pode corresponder a nenhuma das palavras reservadas da linguagem Uma lista das palavras reservadas em VHDL AMS apresentada no Ap ndice B ao lado das palavras reservadas em Verilog AMS A 2 QUEBRAS DE LINHA Comandos em geral n o apenas declara es de objetos s o terminados por N o necess rio entretanto que comandos sejam dados em linhas diferentes declara es distintas em uma mesma linha s o interpretadas como tal desde que cada uma seja seguida por No entanto 95 quebras de linha no meio de um comando n o s o v lidas embora haja exce es como declara es condicionais i
132. inseridas no texto C 1 RESUMO Documentac o de Componente Virtual RESUMO vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Tens o Corrente Vers o 1 1 Descri o O conversor tens o corrente VI um bloco de circuito de sinal misto que converte linearmente um sinal anal gico de tens o em um sinal anal gico de corrente preservando as informa es contidas no sinal de entrada destinado a aplica es que necessitem processamento de sinais em modo de corrente Especifica es principais Faixa de entrada 1 Va 2 V Faixa de sa da 100 pA a 100 pA Faixa de frequ ncias O a 25 kHz Fornecido como leiaute hard IP Tecnologia de fabrica o CMOS 0 35 um C3B4C3 da Austria Microsystems rea 0 022 mm 217 33 um x 100 28 um 106 C 2 GUIA DO USUARIO Folha de rosto Documenta o de Componente Virtual GUIA DO USU RIO vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Tens o Corrente Vers o 1 1 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Tabelas Tabela C 1 especifica es de opera o do bloco V I p 106 C 2 1 Introdu o Este documento trata da opera o de um bloco de IP AMS O bloco um conversor tens o corrente V I linear com entrada anal gica de tens o e tr s sa
133. integra o etc Assume que todos VCs anal gicos s o fornecidos como IP hard O principal problema do padr o VSIA em rela o padroniza o de IPs anal gicos hoje a sua falta de atualiza o e o fato de que n o atingiu a abrang ncia a que se prop s 2 1 3 2 Semiconductor Reuse Standard SRS O padr o SRS o resultado formal da compila o de recomenda es internas elaboradas ainda durante a exist ncia da VSIA pela Motorola 23 especificamente na se o respons vel por produtos de semicondutores que mais tarde se tornaria a Freescale 20 que mant m o SRS hoje Foi considerado superior em certos aspectos 19 e inclusive teve parte de seu conte do cedido para a VSIA por m embora fa a refer ncias a ela afirma explicitamente que n o garante cumprimento de padr es VSI Parte da documenta o do SRS abertamente disponibilizado pela Freescale 6 documentos de um conjunto de 17 24 quando se fizer refer ncia ao conte do do SRS neste trabalho est se considerando apenas os documentos abertos Ainda assim essencialmente um padr o interno Portanto al m de n o poder ser adotado em sua totalidade por criadores de IP n o associados Freescale sua extensa documenta o inclui in meras exig ncias e recomenda es que se referem a aspectos corporativos dessa empresa como modelos para documentos templates copyright etc o que o torna por vezes desnecessariamente detalhad
134. io Padr o de nomenclatura Facilitar integra o e simula o Facilitar integra o e proteger propriedade Identifica o f intelectual Permitir avalia o do VC pelo usu rio Modelagem Permitir a utiliza o correta do VC Documenta o 3 1 1 Reconfigurabilidade e parametriza o A possibilidade de reconfigurar um bloco de circuito para atender a diferentes conjuntos de especifica es pode potencializar sua reutiliza o em diferentes sistemas 4 por m como discutido no cap tulo 2 n o deve haver preju zo Portanto a metodologia aqui proposta mais voltada para a cria o de uma biblioteca de c lulas anal gicas recomenda se que o fornecedor invista mais em gerar configura es alternativas do VC que possam ser escolhidas atrav s da documenta o e ou modelos de alto n vel do que inserir reconfigurabilidade s custas de desempenho As poss veis adapta es do bloco a diferentes especifica es ou tecnologias podem ser mais vantajosas se abordadas nas etapas de cria o e de otimiza o para atingir reconfigurabilidade projeto pelo fornecedor do que se deixadas a cargo do usu rio 12 13 3 1 2 Testabilidade Se um circuito ser reutilizado principalmente como um IP importante que o integrador i e quem vai integr lo a uma nova aplica o tenha condi es de verificar por si algumas caracter sticas do circuito para poder val
135. ional para que a interface da entidade seja v lida tanto para o modelo funcional quanto para o comportamental ELiquet amp IP soft amp Eornecedor LDOI UAB Q Modelo funcional Produto conversor vi o o Versao 1 1 architecture vi funcional of vi modelo is Declara o de tens es correntes nos terminais quantity vi v in across vi i in through vi vin quantity vi i saida through vi saida quantity vi i tnr through vi t nr quantity vi i tg4 through vi t g4 Comandos utilizados para definir o passo m ximo utilizado simulador no c lculo do comportamento anal gico do bloco limit all voltage with 0 000001 limit all current with 0 000001 begin vi v in vi i in 1 0e 6 IF vi d cin 1 USE IF vi d cnr 1 and vi d cg4 Modo de opera o normal vi i saida vi v in 1 vi i tnr 0 0 vi i tg4 0 0 ELSIF vi d cnr 0 USE Modo de teste NR vi i saida 0 0 vi i tnr vi v in 1 5 vi i tg4 0 0 ELSE Modo de teste G4 vi i saida 0 0 vi i tnr 0 0 vi i tg4 vi v in 1 5 END USE ELSE Desligamento vi i saida 0 0 vi i tnr 0 0 vi i tg4 0 0 END USE l USE 5 2 0e 4 1 0e 5 4 0e 5 break on vi d cin vi d cnr vi d cg4 end architecture vi funcional pelo 134 E 1 1 1 Testbench entity vi funcional tb is end entity vi funcional tb architecture vi
136. ise do bloco Mesmo que a estrutura interna seja representada os sinais internos no modelo n o precisam ser fi is queles no circuito real pois se os sinais n o ser o observ veis ao usu rio do IP n o h de fato necessidade de uma representa o acurada no modelo Desde que os sinais nos limites da interface representem os sinais reais OS sinais internos podem ser t o abstratos quanto se queira O SRS recomenda inclusive que os modelos n o permitam que sinais internos sejam for ados 45 i e que se d em valores arbitr rios a sinais que n o podem ser acessados diretamente no VC e que embora possam ser visualizados em simula o o controle se d apenas a partir dos limites do VC vis veis ao usu rio 3 1 6 Documenta o As especifica es apresentadas nesta se o para a documenta o entregue como parte de um IP baseiam se fortemente nos padr es VSI e SRS especialmente nos documentos 22 e 11 O conte do descrito nesses padr es foi estudado e comparado para elaborar a proposta de documenta o que se segue As informa es relevantes ao bloco devem ser divididas de forma organizada em documentos separados com conte dos bem definidos Ambos os padr es citados concordam sobre isso embora adotem organiza es bastante distintas do conte do Devem ser inclu das descri es textuais e gr ficas do VC funcionalidade diagramas de bloco informa es de desempenho notas de aplica
137. itos podendo corresponder a um dentre v rios dominios de energia de um sistema Por motivos bvios o enfoque aqui dado a terminais de natureza el trica a n o ser que seja dito em contr rio todos terminais tratados neste trabalho representam n s el tricos 98 N o feita atribui o de valores a terminais por m a eles s o associadas quantidades Estas s o como vari veis objetos aos quais s o atribu dos valores de determinado tipo que podem ser alterados durante a execu o do modelo A associa o de quantidades a terminais feita de maneira impl cita ou expl cita isso ocorre porque uma natureza em VHDL AMS pode ser considerada como um tipo especial ao qual s o associados um tipo across que por falta de op o melhor ser traduzido como ao longo de um tipo through atrav s de e uma refer ncia No caso da natureza el trica a quantidade ao longo do terminal do tipo tens o a quantidade atrav s do terminal do tipo corrente e a refer ncia a n o ser que definida pelo projetista um terminal padr o denominado electrical ref que atua como o terminal terra do circuito Como um terminal tem necessariamente sua natureza determinada os tipos das quantidades ao longo e atrav s do terminal s o tamb m determinados mesmo que elas n o sejam acessadas ou definidas explicitamente Assim um terminal de natureza el trica pode ter as quantidades across e through definidas e identificada
138. ja relevante a simula es de alto n vel Para manter a coer ncia entre os modelos e o bloco real os pinos de entrada e sa da que forem modelados devem ter nomes compat veis com aqueles no leiaute recomendado que os modelos considerem todas as restri es de nomenclatura para HDL anal gico conforme descritas no Ap ndice B e n o apenas aquelas espec ficas linguagem em que est o sendo escritos para que possam ser facilmente adaptados para outras linguagens ou inseridos em co simula es Embora o Ap ndice B considere apenas VHDL AMS e Verilog AMS pode vir a ser expandido no futuro 3 1 5 2 Representa o geom trica A interface completa do VC deve ser descrita inclusive em termos de formato e rea para permitir floorplanning descri o gr fica da geometria do circuito com delimita o da rea de cada 28 sub circuito mas isso n o requer um modelo simul vel Uma descri o meramente gr fica da geometria externa e posicionamento de pinos do VC facilmente elaborada pelo fornecedor e interpretada pelo integrador n o sendo necess ria a elabora o de um modelo em HDL como recomendado pelo padr o VSI 46 3 1 5 3 Representa o da topologia interna Os sinais presentes no modelo devem representar principalmente a funcionalidade do bloco A modelagem da estrutura interna pode ser mais ou menos detalhada dependendo da import ncia de sua descri o para o entendimento e an l
139. le se manifesta como um erro que aumenta com o aumento da entrada sendo impercept vel para a menor entrada da escala entretanto como o A D estudado aqui tem entrada variando em valores negativos e positivos o erro de ganho se manifesta tanto no extremo inferior quanto no extremo superior da entrada sendo impercept vel para entrada de corrente igual a 0 A Por este motivo o valor para normaliza o utilizado na cria o da vari vel ad gerr foi 128 e n o 256 para que erro de ganho 1 resulte em distor o de 1 bit em entrada m xima ou m nima Percebe se que tanto o erro de ganho quanto o offset s o modelados na linha que define a amostragem por m separadamente de forma que um valor nulo em qualquer dos dois par metros ad offset b e ad gerr b resulta em uma amostragem influenciada somente pelo outro par metro A equa o de i smp no modelo comportamental portanto i smp ad i in ad offset ad gerr INL A n amp o linearidade integral ou INL de integral nonlinearity pode ser vista como a diferen a vertical m xima entre a curva ideal e a curva real Simplificadamente definida como a diferen a entre a palavra digital obtida e a palavra esperada para dada entrada A INL costuma ser quantificada em porcentagem ou em LSB neste caso s pode ser um n mero inteiro j que a diferen a entre valores digitais Uma dificuldade na modelagem da INL que por ser quantificada como a distor o m xi
140. lectrical quantity vi v in v across vi i in v through vi v in terminal vi i out electrical quantity vi i out v across vi i out i through vi i out quantity vi int g4 real entrada de g4 quantity vi int g4 g5 real entre g4 e g5 begin vi v in v 1 5 0 5 sin 2 0 math pi freq v now vi i out v vi i out i 1 0e 3 vi nuc entity work vi nuc vi nuc port map vi nuc input gt vi v in vi nuc i out gt vi int g4 vi g4 entity work vi g4 vi g4 port map vi g4 in gt vi int g4 vi g4 out gt vi int g4 g5 vi g5 entity work vi g5 vi g5 port map vi g5 in gt vi int g4 g5 vi g5 out gt vi i out 142 operacao macro process is begin wait end process operacao macro end architecture vi macro r E 1 3 6 Testbench de vi nuc Para o teste do n cleo assim como em algumas outras plataformas de teste o testbench n o gera o sinal mas instancia um bloco externo sinal v que fornece sinal de tens o senoidal architecture vi nuc tb of vi nuc tb is terminal TB A SINAL electrical terminal TB NUC OUT electrical quantity TB NUC I OUT through TB NUC OUT saing quantity TB I REF current vi nuc entity work vi nuc vi nuc port map vi nuc input gt TB A SIGNAL vi nuc i im gt TB I REF vi nuc i out TB NUC I OUT stim entity work s sinal s sinal port map EXT V gt TB A SINAL TB I REF 1 84e 06 operacao p
141. m utilizadas constantes re comp e ref 100 no lugar de valores num ricos Isso foi feito para facilitar altera es arbitr rias no modelo para observa o do comportamento e por facilitar a compreens o da rela o entre os valores e a funcionalidade ref comp representa a refer ncia do comparador e ref 100 a corrente que somada ou subtra da do sinal dependendo da convers o anterior A sa da serial do bloco de 1 bit a cada ciclo de rel gio come ando pelo MSB implementada no trecho abaixo saida FOR i IN 7 DOWNTO 0 LOOP wait until AD D CLK 1 ad d saida output byte i END LOOP saida Para que o ciclo completo dure 20 us o ciclo de saida acima s ocorre 8 ciclos de rel gio antes do fim desse per odo Como neste modelo simples f cil prever a dura o do ciclo a partir da funcionalidade seu per odo pode ser garantido usando se antes do la o de sa da um comando wait num rico ou definido em rela o ao per odo do rel gio definido em uma constante de tempo t clk iguala 62 5 ns Os nicos comandos que tomam tempo na simula o s o o la o de sa da que demora 8 ciclos de rel gio e a inicializa o pois o conversor amostra 1 ciclo de rel gio ap s ser ligado Al m disso pode ser notado que a dura o do la o de sa da depende da resolu o do A D que pode ser parametrizada pela constante ad res no caso igual a 8 Portanto se forem parametrizados o per odo do rel gio
142. ma na curva simplesmente o valor da INL como pode ser encontrado no conjunto de especifica es de um A D n o permite que a curva do modelo seja alterada de maneira a corresponder fielmente ao comportamento real Por exemplo uma distor o de 2 bits na sa da ocorrendo quando a entrada esta pr xima ao extremo superior de sua faixa significa INL 2 por m se a distor o ocorrer em qualquer outro ponto da curva ainda assim tem se INL 2 Al m disso podem ocorrer outras distor es de 1 ou 2 bits ao longo da curva de entrada sa da e elas n o influenciam nesta quantifica o da distor o m xima Por isso no modelo VHDL AMS do A D foram criadas tr s portas gen ricas ad INL ad INL vlowe ad INL vhigh associa o dos 53 tr s valores permite modelar uma distor o na caracter stica de entrada sa da da seguinte maneira e ad INL o valor da INL em LSBs e ad INL vlow define um limite inferior na entrada para a ocorr ncia da distor o e ad INL vhigh define um limite superior na entrada para a ocorr ncia da distor o Caso ocorram distor es em mais de uma faixa da curva a INL ser apenas a maior distor o por m as demais podem ser modeladas criando se outros conjuntos equivalentes de tr s portas gen ricas e reproduzindo se no c digo as linhas que modelam a ocorr ncia da distor o Para uma nica ocorr ncia s o as seguintes as quebras de linha visam facilitar a lei
143. mente mas n o foi inclu do no modelo Versao 1 1 architecture vi ref of vi ref is quantity vi fc outl through vi fc tl quantity vi fc out2 through vi fc t2 begin vi fc outl vi fc out2 vi fc il vi fe 12 end architecture E 1 3 3 Est gio intermedi rio de ganho G4 entity vi g4 is port quantity vi g4 in quantity vi g4 out end entity vi g4 in real out real ELIGUEeUER IP sort o Fornecedor Modelo estrutural Sub bloco G4 LDCI UnsB Produto conversor vi 9 o Versao 1 1 architecture vi g4 of vi g4 is constant ganho real 4 0 begin vi g4 out ganho vi g4 in end architecture vi g4 E 1 3 4 Est gio de sa da G5 entity vi g5 is port quantity vi g5 in in real terminal vi g5 out electrical 141 end entity vi g5 o Etiquette IP soft Fornecedor LDOI UnB Produto conversor vi Versao l l Modelo estrutural Sub bloco G5 architecture vi g5 of vi g5 is constant ganho real 5 0 quantity vi g5 i out through vi g5 out begin vi g5 i out ganho vi g5 in end architecture vi g5 E 1 3 5 Superbloco entity vi macro r is end entity vi macro r o o Etiqueta IP soft amp Fornecedor LDCI UnB Produto conversor vi Vers o 1 1 o o Modelo estrutural Sub bloco superbloco architecture vi macro r of vi macro r is constant freq v real 22 0e3 terminal vi v in e
144. mitar in cio e fim do conte do a ser ignorado Isso existe em outras linguagens como Verilog AMS mas em VHDL AMS o conte do ignorado ou comentado sempre termina no fim da linha A 7 NOTA O EXPONENCIAL Pode se escrever um n mero seguido por e ou E e um valor de expoente Isso equivale a uma pot ncia de 10 pela qual o n mero multiplicado Se o expoente for negativo o que n o permitido para n meros inteiros pois levariam a n meros fracion rios usa se o sinal antes do expoente O sinal para expoentes positivos opcional Assim os n meros reais abaixo s o equivalentes 24 0e 03 24 0E 03 24 000e 3 0 024 0 024e 00 A 8 ESTRUTURAS DE CONTROLE Em VHDL AMS h como em linguagens de programa o e descri o de hardware estruturas utilizadas para tomar decis es baseadas em condi es pr estabelecidas Notavelmente as principais estruturas no contexto deste trabalho s o IF executa as instru es contidas na estrutura apenas se determinada condi o for satisfeita CASE lista para certa condi o as alternativas poss veis e define as instru es a serem executadas em cada caso FOR executa um conjunto de instru es em seq ncia tantas vezes quanto for definido em sua declara o WHILE caso a condi o definida seja satisfeita executa uma ou mais instru es em sequ ncia repetidamente Tais estruturas s o tipicamente sequenciais
145. mponent endspecify architecture configuration endtable array connectrules endtask asin constant entity asinh cos event assert cosh exclude assign cross exit atan exp atan2 ddt atanh deassign file attribute default final step defparam flicker noise begin begin disable flow block discipline for 103 Tabela B 1 palavras reservadas em Verilog AMS e VHDL AMS continua o Verilog AMS VHDL AMS Verilog AMS VHDL AMS Verilog AMS VHDL AMS force label nor nor forever laplace nd not not fork laplace np notif0 from laplace_zd notifl function function laplace zp null large generate generate last crossing of generic library on genvar limexp open ground limit or or group linkage others guarded literal out In output highz0 log highzl loop package hypot parameter macromodule pmos idt map port idtmod max posedge if if medium postponed ifnone min potential impure mod pow in module primitive inertial procedural inf nand nand procedure initial nature nature process initial step negedge protected inout inout net resolution pullo input new pulli integer next pulldown is nmos pullup noise pure join noise table 104 Tabela B 1 palavras reservadas em Verilog AMS e VHDL AMS continua o
146. nal ad sh clk in bit end entity ad sh 9 Etiqueta IP soft Z Fornecedor LDCI Uns Produto conversor ad a Versao 1 0 Modelo estrutural Sub bloco S H architecture ad sh of ad sh is constant ad res integer 8 constant ad r in resistance 2400 0 constant ad r out resistance 1 0e06 signal smp bit bit 149 Declara o de tens es correntes quantity ad sh vin across ad sh iin through ad sh entrada quantity ad sh saida through ad sh t saida Shared variable i smp real begin ad sh vin ad r in ad sh iin ad sh saida i smp ad sample process is Considera os efeitos n o ideais de offset rro de ganho variable ad offset real ad offset b 0 78125e 06 variable ad gerr real 128 0 ad gerr b 128 0 begin IF ad sh on off 0 THEN i smp 0 0 wait on ad sh on off END IF amostragem WHILE ad sh on off 1 LOOP wait until ad sh clk 1 AMOSTRAGEM i smp ad sh iin ad offset ad gerr Considera INL INL IF ad INL 0 and i smp gt ad INL vlow and i smp ad INL vhigh THEN i smp ad INL vlow real ad INL 0 78125e 06 END IF INL Mant m o sinal durante todo o ciclo wait until ad sh on off 0 or ad sh d eoc 1 END LOOP amostragem end process ad sample break on smp bit ad sh on off ad sh d eoc ad sh clk end architecture ad sh E 2 3 2 Sub bloco Memo entity ad memo is port terminal ad memo
147. necem a entrada do comparador dependendo do resultado do ciclo anterior O funcionamento do n cleo ser detalhado na pr xima se o 121 O bloco ad vi converte sinais de tens o em uma faixa de 100mV em sinais de corrente na faixa de entrada do A D Embora possa ser utilizado na opera o do A D este bloco destinado principalmente caracteriza o do VC sendo recomendado o uso de sinais de corrente externos ou provenientes de outro circuito como entrada do n cleo do A D O bloco ad memo ext tem funcionamento similar a ad vi Seu prop sito fornecer a corrente de refer ncia necess ria ao funcionamento do A D e seu uso opcional podendo ser substitu do por uma fonte externa ou proveniente de outro circuito Tabela D 2 Pinos do VC Pino Entrada E Sa da S Descric o ad a input E Entrada anal gica de corrente ad a iref E Entrada de refer ncia de corrente ad a smp S Sa da da corrente amostrada ad a vi vinl E Entrada do bloco ad vi ad a vi ioutl S Sa da do bloco ad vi ad a vi vin2 E Entrada do bloco ad memo ext ad a vi 1out2 S Sa da do bloco ad memo ext ad d on off E Sinal de liga desliga ad d start E Sinal de in cio de convers o ad d reset E Sinal de reinicializa o ad d saida S Resultado digital da convers o ad d eoc S Indica o de fim de convers o ad d clk E Sinal digital de rel gio ad d cc E Sinal de convers o cont nua ad a v
148. nguagem e ter a seguinte estrutura lt delimitador gt Etiqueta IP soft lt palavra chave gt lt informa o gt 25 Etiquetas em IPs hard devem ter um identificador de etiqueta tamb m e serem inclu dos no arquivo de leiaute como texto no seguinte formato amp Etiqueta IP hard lt n de palavras chave gt amp lt palavra chave gt lt informa o gt O campo inicial visa facilitar a localiza o das etiquetas especialmente nos casos em que mais de um leiaute de IP seja utilizado no mesmo projeto Prop e se que palavras chave opcionais sejam da forma numero lt nome gt isso associado ao uso do campo lt n de palavras chave gt garante que caso sejam necess rias informa es em linhas diferentes elas sejam consideradas como informa o relativa ao mesmo IP O uso de dois campos iniciais tamb m simplifica uma poss vel varredura autom tica por etiquetas j que mant m as informa es agrupadas pelo caractere amp seguido de dois conjuntos de caracteres separados por espa o Como campos obrigat rios s etiquetas prop e se e Fornecedor identificando o criador do IP e Produto identificando o bloco de circuito contido no IP e Vers o identificando a vers o do IP para n o haver ambig idade Assim a etiqueta completa de um c digo VHDL AMS seria como abaixo embora em uma unica linha no presente texto as quebras de linha visam facilitar a leitura O til em Ve
149. nos funcionalidade do VC E Modos de opera o Problemas conhecidos Exemplo de aplica o Hist rico de vers es do bloco Guia de Informa es sobre a Hist rico do VC motiva o origem Cria o cria o do VC Princ pios de funcionamento Metodologia utilizada no projeto Guia de Teste Informa es sobre teste e valida o Detalhamento das estruturas de teste Descri o detalhada de modos de teste e resultados esperados Embasamento para suposi es condi es para que a valida o do VC seja aplic vel Informa es sobre a Representa o geom trica para floorplanning Implementa o Localiza o dos pinos implementa o f sica ee E F sica A Tecnologia s de fabrica o utilizada s o VC Especifica es de pads C digos de modelos de alto n vel de abstra o Descri o da hierarquia utilizada nos modelos Modelos de alto n vel Requisitos para simula o e valida o Modelos e suas descri es C digos de plataformas de teste testbenches Descri o detalhada do funcionamento dos modelos Descri o da parametriza o utilizada 31 O Resumo tem o intuito de ser uma consulta r pida n o devendo incluir folha de rosto ou lista de figuras e tabelas O Guia do Usu rio cont m informa es sobre o VC o funcionamento do circuito as especifica es el tricas e ambientais modos de opera o do VC enfim
150. nte 69 Figura 5 8 simula o do modelo funcional do conversor V I 70 Figura 5 9 resposta do V I comparada ideal a no modelo comportamental b no CAF CUNEO E ETT EN 71 Figura 5 10 efeito da temperatura no modelo comportamental do V I 72 Figura 5 11 simula o do sub bloco vi nuc eeeeeeee eerte eerte enne ntn 73 Figura 5 12 simula o do sub bloco vi ref eere eee eee eene enne 73 Figura 5 13 simula o dos sub blocos vi g4 e vi g4 eeeeeeeeeeeeeeee 74 Figura 5 14 representa o do modelo estrutural simplificado do V I 75 xli Figura 5 15 simula o do superbloco do modelo estrutural do V I 75 Figura 5 16 convers o de sinal em modelos ideais da interface anal gica 76 Figura 5 17 esquem tico da simula o VHDL AMS da interface ideal 77 Figura 5 18 trecho de simula o VHDL AMS da interface anal gica ideal 78 Figura 5 19 sa da digital ideal do A D para entrada variando em toda a faixa a 0000 0000 a 0111 1111 b 1000 0000 a 1111 1111 eere eee 79 Figura 5 20 sa da digital n o ideal do A D para entrada variando em toda a faixa a 0000 0010 a 0111 1110 b 1000 0001 a 1111 1111 eere nnn 80 Figura 5 21 efeitos n o ideais no conversor A D
151. o fim de uma convers o o sinal ad d reset for levado a n vel alto e sem seguida novamente a n vel baixo D 3 GUIA DE CRIA O Folha de rosto Documenta o de Componente Virtual GUIA DE CRIA O vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Anal gico Digital Vers o 1 0 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Figuras Figura D 1 c lula copiadora de corrente p 123 124 D 3 1 Introdu o Este documento trata da cria o de um bloco de IP AMS O bloco um conversor anal gico digital A D c clico com entrada anal gica de corrente e sa da digital Sua opera o controlada por um conjunto de sinais digitais Neste documento s o descritos os processos adotados durante o desenvolvimento do bloco at sua vers o atual O conversor foi desenvolvido com o objetivo de minimizar tamanho e consumo Sua topologia n o superior a outras topologias conhecidas em termos de velocidade de convers o por m tem consumo baixo e utiliza pouca rea em um chip sendo til para aplica es de baixo custo que n o tenham requisitos altos de velocidade Seu projeto foi realizado seguindo uma metodologia top down com aux lio de plataformas de aux lio a projeto CAD utilizando modelo BSIM3v3 para valida o por simula o A vers o atual do bloco a vers o
152. o intermedi rio quando a tens o for baixa 0 V CNRp estar conduzindo e CNRn estar em corte de forma que a corrente ser desviada para o pino vi t nr O par CG4n CG4p opera de forma an loga Assim se implementa o modo de teste descrito vi d cg4 vi d cnr vi t nr vi d cin a vi t g4 vi vin n cleo vi saida Figura 4 2 representac o esquem tica do conversor V I modificado Uma preocupa o no uso das chaves era a rela o de compromisso entre baixa resist ncia e tamanho pequeno do transistor que surge devido ao fato de que quanto mais largo o canal do transistor menor a resist ncia As chaves N foram dimensionadas com W 10 um e L 1 um dessa forma mantendo uma resist ncia relativamente baixa em torno de 700 Q com dimens es razo veis A Equa o 4 1 abaixo expressa a resist ncia de chaves NMOS relacionada a alguns par metros do transistor 54 quando este est sob certas condi es todas satisfeitas pelas chaves em condu o no conversor V I verificadas nas simula es do circuito l Ron K Cras V EN para Vas gt Vr Vos lt lt 2 Vas Vr Va Vpp Na terminologia utilizada V a tens o na porta gate do transistor Vs a tens o na fonte 36 source e Vp a tens o no dreno V a tens o de limiar V indica a tens o entre dois terminais onde a e b podem ser porta fonte ou dreno W e L s o a largura e o comprimento do canal respectivamente e
153. o para poss veis usu rios externos N o h como no VSI documenta o espec fica para IPs AMS o que tamb m dificulta a adapta o destes ao SRS 2 2 MODELAGEM DE CIRCUITOS ANAL GICOS E DE SINAL MISTO Para sistemas complexos modelos de alto n vel de abstra o s o teis por permitir que diferentes funcionalidades sejam analisadas com relativa facilidade Simula es el tricas em n vel de transistor necessitam de tanto mais esfor o computacional quanto maior e mais complexo for o sistema por m a funcionalidade pode ser facilmente descrita Linguagens de modelagem de sistema como SystemC e linguagens de descri o de hardware em especial permitem que o comportamento do sistema seja simulado sem que seja necess rio efetuar os c lculos de opera o de cada dispositivo no circuito Existe uma rela o de compromisso nessa modelagem quanto maior o n vel de detalhes incorporado pelo modelo mais complexa ser sua interpreta o e assumindo modelos que podem ser simulados sua simula o exigir mais esfor o computacional 18 Diferentes n veis de abstra o modelam o sistema com mais detalhes n vel de abstra o baixo ou menos n vel de abstra o alto como ilustrado na Figura 2 3 A modelagem em alto n vel uma abordagem relativamente recente 2 no projeto de circuitos anal gicos tendo grande utilidade tanto nos primeiros est gios de metodologias de projeto top down quando detalhes da implem
154. obtido no mesmo instante Existem entretanto maneiras de introduzir uma depend ncia do tempo em declara es sequenciais como atrav s do comando wait Esse comando suspende o processo por um tempo definido p ex wait for 20 us suspende o processo por 20 us ou at que determinada condi o acontece p ex wait until clk O suspende o processo at que clk receba o valor l gico 0 ou ainda indefinidamente utilizando se somente o comando wait Um processo cuja ltima instru o seja wait executado apenas uma vez 2 2 3 2 Ferramentas de desenvolvimento Modelos VHDL AMS s o escritos em forma de texto podendo ser lidos por ferramentas de projeto adequadas para compilar interpretar e traduzir os comandos escritos na linguagem em 15 comandos para a m quina e simular interpretar e traduzir os comandos em um conjunto de sinais simult neos mensur veis N o existem ferramentas padr o para a utiliza o de modelos VHDL AMS 32 havendo diversas op es comercialmente dispon veis 33 34 Neste projeto a ferramenta de compila o utilizada foi a NCVHDL 31 e para simula o NCSIM 35 ambas da Cadence Design Systems Outras ferramentas foram utilizadas para tarefas auxiliares como a visualiza o das formas de onda resultantes das simula es O uso de bibliotecas em VHDL AMS permite o uso de tipos de sinais operadores e par metros definidos e armazenados previamente ou padronizados Em todos o
155. ocks to make them adequate to an analog IP context and high level models of the circuits were built allowing for assessing their functionality with no knowledge of internal architecture The achieved results from the study case especially high abstraction level simulations were analysed to evaluate the proposed methodology and to propose future work vi SUM RIO US INTRODU O Sage uv REVOIR EM DR eI 1 2 FUNDAMENTA O TE RICA E DE PESQUISA essen 2 P SE arcs e m 2 2 T di Classifica o sie eoe ee eee pote od eese ve Pee eaae dos eo ana Eh eo cssecbsovesudeecccsesshessbesseuess 3 2 1 2 Reutilizac o de IPs anal gicos eese eere cette ee ette eee ense setae seen 5 2 1 2 1 Biblioteca de c lulas anal gicas sees 6 2 1 2 2 S ntese autom tica de circuitos anal gicos ssssssss 7 PA acd AOS E 7 2 1 3 Padroniza o para IPs anal gicos eere eee esee rennen eene eerte netta atta 8 2 1 3 1 Virtual Socket Interface VS 8 2 1 3 2 Semiconductor Reuse Standard SRS 9 2 2 MODELAGEM DE CIRCUITOS ANAL GICOS E DE SINAL MISTO 9 2 2 1 N veis hier rquicos de abstra o eeeeeee eee sese nnes 11 2 2 2 Linguagens de descri o de hardware anal gico sinal misto 13 2 23 VHDL ANEIS s secsta inb ete pnos estu eoke ke Da ani pe be eines esa p ERRORES TREES NEUE PORA URINE RAR 13 223 1
156. oef t27 70 106 827e 06 5 0 ELSE vi i saida 0 0 vi i tnr 0 0 vi i tg4 vi v in 0 86801 coef t00 27 123 210e 06 5 0 END USE temp 110 END USE ELSE Desligamento vi i saida 0 0 vi i tnr 0 0 vi i tg4 0 0 END USE cin break on vi d cin vi d cnr vi d cg4 end architecture vi comportamental E 1 2 1 Testbench architecture vi comportamental tb of vi comportamental tb is constant freq v real 22 0e3 freq ncia do sinal de entrada signal TB D CIN TB D CNR TB D CG4 bit terminal TB A INPUT electrical quantity tb v in across tb i in through TB A INPUT terminal TB A TNR TB A TG4 electrical S o criados 9 terminais de sa da um para cada temperatura terminal TB A SAIDA 27 electrical constant t27 real 27 0 terminal TB A SAIDA 00 electrical constant t00 real 0 0 terminal TB A SAIDA 10 electrical constant t10 real 10 0 terminal TB A SAIDA 20 electrical constant t20 real 20 0 terminal TB A SAIDA 30 electrical constant t30 real 30 0 terminal TB A SAIDA 40 electrical constant t40 real 40 0 terminal TB A SAIDA 50 electrical constant t50 real 50 0 terminal TB A SAIDA 60 electrical constant t60 real 60 0 terminal TB A SAIDA 70 electrical constant t70 real 70 0 137 A arquitetura mapeada 9 vezes cada mapeamento cria uma inst nci
157. offset eee 81 Figura 5 22 efeitos n o ideais no conversor A D erro de ganho 81 Figura 5 23 efeitos n o ideais no conversor A D INL eere eene 82 Figura 5 24 efeitos n o ideais no conversor A D DNL eere 82 Figura 5 25 modelo VHDL AMS do sub bloco S H em funcionamento 83 Figura 5 26 simula o do sub bloco Nema sss ssssssssssssss eee eee een ettet nennen 83 Figura 5 27 simula o do sub bloco Ref esee eee eee eee senses essen 84 Figura 5 28 simula o do sub bloco Comp eere e eee e eee eene eenn 85 Figura 5 29 simula o do sub bloco Sa da ecce eee entente 86 Figura 5 30 simula o do superbloco do modelo VHDL AMS do A D 86 Figura 5 31 etiqueta de IP no leiaute do A D eere eerte eene eene 88 Figura C 1 carga equivalente para a valida o do bloco V I 114 Figura C 2 floorplan do bloco V I e eeeeeeee eese eee teen teen stent sees 116 Figura D 1 c lula copiadora de corrente eeeeeeeeeee eee eene eene 125 Figura D 2 leiaute do circuito A D c ceres ecce esset eee ee eene eene eenn 129 Figura D 3 floorplan do bloco A D eere eene eene eene ennt n
158. os 11 Tabela 2 1 n veis de abstra o encontrados em diversas refer ncias Refer ncia N veis Descric o Descri o matem tica de comportamento de Funcional entrada sa da do bloco Diagrama com sub blocos considerando 2 Comportamental f comportamento el trico Modelo el trico equivalente por m com Macromodelo M elementos simplificados Modelado antes do dimensionamento do Comportamental gen rico circuito n o considera arquitetura ou aspectos 6 el tricos Modelado ap s valida o do circuito a partir de Comportamental extra do caracter sticas verificadas N o detalha estrutura Conectivo Verifica as conex es entre blocos Modela equa es para implementar a fun o 14 Funcional ideal Modela comportamento el trico n o ideal Comportamental extra do de esquem tico Comportamental Descreve a fun o ideal do bloco 25 NE l Descri o com n vel de detalhes equivalente a Anal tico esquem tico el trico Tabela 2 2 n veis de abstra o propostos para modelagem em alto n vel N vel Conte do Comportamento ideal do bloco n o descreve estrutura Funcional interna nem sub blocos Incorpora comportamentos n o ideais ao modelo mant m Comportamental estrutura oculta Detalha o comportamento do bloco ao dividi lo em sub Estrutural l blocos e model los em descri es comportamentais 12 2 2 2
159. os modelos sejam dados com todas as letras mai sculas ou preferencialmente todas as letras min sculas Al m disso para facilitar a interpreta o de simula es recomenda se que os nomes de pinos e sinais seja composto de um prefixo de poucas letras indicando o bloco do qual se origina seguido de um tra o inferior e uma express o adequada sua fun o podendo ser composto de mais de uma parte separadas por tra o inferior Por exemplo um pino chamado ad d saida seria adequado sa da digital de um conversor A D indicando o bloco o tipo de sinal e a fun o do pino no sistema Se for adotado um padr o de prefixos ou nomenclatura ele deve ser explicado na documenta o para que seja corretamente interpretado N o importante que sinais e pinos que n o s o acess veis ao usu rio sigam esse padr o 3 1 4 Identifica o O padr o VSI define m todos de rastrear componentes virtuais Consiste basicamente em inserir como coment rios no c digo de IPs soft 47 ou como texto no leiaute de IPs hard 48 informa es em forma de texto Estas informa es chamadas de etiquetas tags em ingl s seguem um padr o que pode ser facilmente localizado No caso de c digos o padr o o descrito abaixo onde todos os campos s o separados por espa os lt delimitador gt lt identificador de etiqueta gt lt palavra chave gt lt informa o gt O delimitador um conjunto de caracteres que ind
160. para SystemC foi descartada para o momento O principal motivo para isso que as extens es AMS para SystemC s o ainda muito recentes a primeira vers o do manual de refer ncia 50 foi publicada em dezembro de 2008 Espera se que tais extens es ainda passem por uma fase de amadurecimento antes de estabilizarem se Al m disso vantajoso explorar a possibilidade de co simula o entre diferentes linguagens de descri o de sistema ou hardware para que a metodologia adotada seja aplic vel com menos restri es Infelizmente quanto a este ltimo ponto houve certa frustra o no curso do trabalho pois a documenta o das ferramentas 51 afirmava a possibilidade de co simula o de blocos VHDL AMS e SystemC Por m ap s diversas tentativas e contato com o servi o de suporte julgou se que as ferramentas ainda n o est o preparadas para que simulem blocos SystemC instanciando blocos anal gicos VHDL AMS Uma descri o deste erro deve ser inclu da em atualiza es futuras das ferramentas 3 1 5 1 Interface Os modelos devem descrever a funcionalidade do bloco e sua interface por m aceit vel que para simplificar os modelos e sua simula o sejam omitidos alguns pinos de entrada e sa da Como o objetivo dos modelos facilitar a compreens o do bloco e permitir simula es mais r pidas um certo contra senso exigir que os modelos apresentem interface id ntica do VC ainda que parte da interface n o se
161. plica o converter sinais de tens o de uma interface anal gica para sinais de corrente adequados a um conversor anal gico digital operando em modo de corrente O conversor A D para o qual as especifica es da vers o 1 0 do V I foram projetadas tem resolu o de 8 bits na faixa de sa da do V I resultando em um erro de quantiza o de 0 5 LSB de 0 390625 uA Tabela C 2 hist rico de vers es do bloco V I Vers o Data Respons vel Altera es 1 0 Dezembro de 2008 Genival M Ara jo 11 Julho de 2009 Jo o Vitor B Pimentel Inclus o de modos de teste C 3 2 Princ pios de opera o O V I pode ser compreendido como um conjunto de sub blocos razoavelmente independentes com a poss vel exce o do n cleo de convers o que alimentado pela refer ncia por m pode ser alimentado por fonte externa A descri o dos bloco dada no Guia do Usu rio e N cleo de convers o o n cleo foi desenvolvido a partir de uma topologia que utiliza apenas transistores MOS Uma refer ncia de corrente necess ria para polariza o dos circuitos A sa da de corrente obtida atrav s de um espelho de corrente e Refer ncia de corrente a refer ncia de corrente uma proposta de inova o sobre uma topologia anterior Utiliza apenas um resistor para atingir boa estabilidade t rmica A refer ncia cont m o que podem ser considerados diferentes est gios de sa da cujo dimensionamento ajust
162. r da caracteriza o do bloco apresentada em 37 e 42 Uma caracter stica do V I que difere do ideal que para a faixa de entrada especificada a sa da n o chega a cobrir toda a faixa de 100 uA Para este modelo considera se o comportamento do bloco j com as altera es descritas na se o 4 1 1 embora como ser visto no cap tulo 5 esse n o seja muito diferente do comportamento do circuito original A corrente de sa da fica na faixa entre 97 43 uA e 97 89 uA Portanto v se que n o s a corrente n o atinge a faixa desejada como 39 n o exatamente sim trica em rela o metade da faixa de entrada Outra n o idealidade significativa a influ ncia da temperatura no comportamento do V I pois um problema cuja solu o quando da elabora o do modelo estava pendente Mesmo dentro da faixa de 0 a 70 C que a faixa especificada para a opera o do circuito varia es de temperatura deterioram o funcionamento do conversor alterando sensivelmente sua faixa de sa da Feitas essas considera es a caracter stica de entrada sa da no modelo comportamental quando ligado foi primeiramente descrita a partir de altera es feitas no modelo ideal como mostrado abaixo As quebras de linha nas declara es simult neas n o existem no c digo IF vi v in above 1 5 USE vi i saida vi v in 1 5 1 0 27 0 temp c 0 00018 1 958e 4 ELSE vi i saida vi v in 1 5 1 0 27 0 temp
163. r exemplo os identificadores estendidos abaixo s o v lidos em VHDL AMS next sample amp hold O 1 B 2 VERILOG AMS Um identificador em Verilog AMS deve obedecer s seguintes regras e pode ser arbitrariamente longo e pode conter letras d gitos decimais tra o inferior e cifrao e o primeiro caractere deve ser uma letra ou tra o inferior e letras mai sculas e min sculas s o consideradas caracteres diferentes Identificadores estendidos em Verilog AMS come am com uma barra invertida e terminam com espa o em branco tabula o ou quebra de linha Podem conter qualquer caractere 102 B 3 PALAVRAS RESERVADAS A seguir est o listadas as palavras reservadas nas linguagens VHDL AMS e Verilog AMS Para facilitar a leitura a Tabela B 1 est organizada alfabeticamente com espa os vazios em cada coluna onde for conveniente para manter a organiza o Tabela B 1 palavras reservadas em Verilog AMS e VHDL AMS Verilog AMS VHDL AMS Verilog AMS VHDL AMS Verilog AMS VHDL AMS above body disconnect abs abs branch downto absdelay break driver update ac stim buf access buffer edge acos bufif else else acosh bufifl end end across bus endcase after endconnectrul es alias case case enddiscipline all casex endfuction always casez endmodule analog ceil endnature analysis cmos endprimitive and and co
164. ra se utilizar os modelos constru dos em co simula es com os modelos de alto n vel das se es digitais do SoC o que pode ser til tamb m para avaliar as vantagens e desvantagens de cada linguagem 55 Os modelos estruturais em especial ser o melhorados Ap s a caracteriza o dos prot tipos dos blocos a informa o obtida poder ser usada para refinar tamb m o modelo comportamental As aplica es futuras descritas e a possibilidade de realiz las s o uma continua o do trabalho apresentado aqui Feitas essas considera es considerou se que os objetivos propostos foram atingidos embora ainda haja espa o para aperfei oamento da metodologia proposta especialmente ap s a avalia o desta primeira aplica o 89 REFER NCIAS BIBLIOGR FICAS 1 Allen P E e Holberg D R CMOS Analog Circuit Design 2 Ed Oxford University Press EUA 2002 2 Gielen G G E e Rutenbar R A Computer Aided Design of Analog and Mixed Signal Integrated Circuits Proceedings of the IEEE vol 88 n 12 2000 3 Ara jo W A Proposta de adapta o de um nucleo de processadores RISC 16 bits CMOS ao padr o VSIA para propriedade intelectual de semicondutor projeto final de gradua o Universidade de Bras lia 2006 4 Saleh R Wilton S Mirabbasi S Hu A Greenstreet M Lemieux G Pande P P Grecu C e Ivanov A System on Chip Reuse and Integration Proceedings of the IEEE vol 94 n 6 EUA 2
165. ragem 50 mil amostras por segundo 50 ksps Fornecido como leiaute hard IP Tecnologia de fabrica o CMOS 0 35 um C3B4C3 da Austria Microsystems rea 0 61 mm 119 D 2 GUIA DO USU RIO Folha de rosto Documentac o de Componente Virtual GUIA DO USU RIO vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Anal gico Digital Vers o 1 0 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Tabelas Tabela D 1 especifica es de opera o do bloco A D p 119 Tabela D 2 pinos do VC A D p 120 D 2 1 Introdu o Este documento trata da opera o de um bloco de IP AMS O bloco um conversor anal gico digital A D c clico com entrada anal gica de corrente e sa da digital Sua opera o controlada por um conjunto de sinais digitais Neste documento s o descritas especifica es do bloco e suas funcionalidades As especifica es do bloco s o dadas na Tabela D 1 Alguns dos pinos considerados na Tabela s o opcionais Seu uso ser explicado nas se es seguintes 120 Tabela D 1 especifica es de opera o do bloco Especifica es Tipo s de sinal Corrente anal gica Sinais l gicos Alimenta o el trica 5 0 V 3 3 V 0 0 V digital 3 3 V 0 0 V anal gica Faixa de entrada 100 uA a 100 uA 0 8 Va2 1
166. ragem em ad sh espera atualizar memo compara registra o valor comparacao i comp smp FOR i IN 1 TO ad res LOOP ad comp iin IF i comp smp 0 0 THEN ad comp saida 1 ELSE ad comp saida lt 0 END IF wait until ad comp clk UU wait until ad comp clk 1 154 corrente amostrada em memo reinicia o loop END LOOP comparacao ad comp report out lt 0 wait until ad comp on off 0 or ad comp d eoc 1 END LOOP ad comparacao end process ad comp est end architecture ad comparador E 2 3 5 Sub bloco Sa da entity ad saida is generic ad DNL in bit vector 0 0 0 0 0 0 0 0 ad DNL out bit vector i TOt ON 0 50 rOn 0 Ot OT dy port signal ad saida in in bit signal ad saida clk in bit signal ad saida on off in bit signal ad saida report in in bit signal ad saida out bit out bit signal ad saida d eoc out bit 0 signal ad saida report out out bit 0 end entity ad saida Etiqueta IP soft Fornecedor LDCI UnB Produto conversor ad Modelo estrutural Sub bloco Saida architecture ad saida of ad saida is constant ad res integer 8 constant t clk time 62 5 ns subtype out byte is bit vector 7 downto 0 begin ad saida est process is variable output byte out byte variable loop count integer 1 begin IF ad saida on off 0 THEN ad saida d eoc lt 0 ad saida out
167. rcuitos AMS a partir de HDLs mais comuns como VHDL AMS 18 e espera se que no futuro esse tipo de s ntese para cria o de IPs se torne mais abrangente e disseminado Em geral a base para a automa o da s ntese a parametriza o de estruturas anal gicas que possam ser reconhecidas em um c digo pela ferramenta de s ntese que constr i um circuito adequado A maior dificuldade permanece sendo a otimiza o do leiaute embora a s ntese autom tica possa mostrar resultados compar veis ou at melhores do que projeto manual 2 que al m de exigir interven o do integrador em grau maior ou menor pode adotar solu es para a s ntese f sica que nem sempre s o vantajosas como a disposi o das c lulas em uma malha de linhas e colunas dificultando a diminui o da rea 6 2 1 2 3 FPAA A possibilidade de se reconfigurar o circuito ap s a fabrica o ilustrada pelo conceito de FPAA do ingl s Field Programmable Analog Array circuitos cuja funcionalidade controlada atrav s de sinais digitais Um exemplo ilustrado na Figura 2 2 onde as chaves modificam as combina es de blocos anal gicos do circuito e portanto a rela o sa da entrada Entrada Bloco 3 Sa da Figura 2 2 exemplo do conceito de FPAA E chave 2 1 3 Padroniza o para IPs anal gicos N o h padroniza o amplamente aceita para o conte do interface ou comercializa o de IPs anal gi
168. rio neste documento incluir quebras de linha que n o fazem parte do c digo elas estar o indicadas pelo s mbolo no come o da nova linha As plataformas de teste n o t m interface externa ou seja a declara o de entidade n o lista portas Por isso suas declara es de entidade exce o do nome s o iguais que ser apresentada no item E 1 1 1 para as demais plataformas de teste ser o apresentadas apenas as declara es de arquitetura Tamb m foram omitidos ap s o item E 1 1 as declara es uso de biblioteca que s o iguais para todas as entidades e os comandos limit E 1 MODELAGEM DO CONVERSOR V I E 1 1 Modelo funcional LIBRARY ieee USE ieee electrical systems ALL USE ieee math real ALL USE ieee std logic 1164 ALL LIBRARY worklib USE worklib ALL entity vi modelo is generic temp c real 27 0 port terminal vi vin electrical terminal vi saida electrical terminal vi t nr electrical terminal vi t g4 electrical signal vi d cin in bit signal vi d cnr in bit signal vi d cg4 in bit end entity vi modelo Os modelos funcional e comportamental t m as mesmas portas Diferem na descric o da arquitetura Por isso a temperatura inclu da na decla ra o da entidade mesmo n o sendo utilizada no modelo funcional A temperatura inclu da na declarac o da entidade mesmo n o sendo 133 utilizada no modelo func
169. rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Anal gico Digital Vers o 1 0 Hist rico de vers es do documento Vers o Data Respons vel 1 0 Julho de 2009 Jo o Vitor B Pimentel Lista de Figuras Figura D 2 leiaute do circuito A D p 127 Figura D 3 floorplan do bloco p 128 Figura D 4 propor o entre circuito e pads de acesso p 128 128 D 5 1 Introdu o Este documento trata da implementa o f sica de um bloco de IP AMS O bloco um conversor anal gico digital A D c clico com entrada anal gica de corrente e sa da digital Sua opera o controlada por um conjunto de sinais digitais Neste documento descrita a sua implementa o como um conjunto de m scaras destinadas fabrica o O leiaute dos blocos do circuito mostrado na Figura D 2 a b c d Figura D 2 leiaute do circuito a ad memo ext b ad vi c controle digital e n cleo D 5 2 Descric o geom trica Uma representa o geom trica da implementa o f sica do A D mostrada na Figura D 3 onde as propor es correspondem ao bloco implementado pelo leiaute Para informa es sobre os demais pinos do controle digital parte superior esquerda da Figura D 3 referir se documenta o da se o digital 129 ad d eoc a
170. rocess is begin REPORT Testbench iniciado wait end process operacao end architecture vi nuc tb E 1 3 7 Testbench de vi ref entity vi fc tb is generic tb fc goutl real tb fc gout2 real end entity vi fc tb architecture vi fc tb of vi fc tb is terminal TB REF OUT1 TB REF OUT2 electrical quantity tb ref out vl across tb ref out il through TB R quantity tb ref out v2 across tb ref out i2 through TB R begin vi ref entity work vi ref vi ref port map vi fc tl gt TB FC OUT vi fe t2 gt TR FO OUT2 143 EF OUT1 EF OUT2 tb fc out vl tb fc out il 1 0e 04 tb fc out v2 tb fc out i2 1 0e404 Operacao process is begin wait end process operacao end architecture vi fc tb E 1 3 8 Testbench de vi g4 architecture vi g4 tb of vi g4 tb is constant freq v real 22 0e3 terminal TB G4 IN electrical quantity tb g4 i in through TB G4 IN quantity TB G4 OUT current begin vi g4 entity work vi g4 vi g4 port map vi g4 in gt TB G4 I IN vi g4 out gt TB G4 OUT tb g4 in 5 0e 06 sin 2 0 math pi freq v now Operacao process is begin wait end process operacao end architecture vi g4 tb E 1 3 9 Testbench de vi g5 architecture vi g5 tb of vi g5 tb is constant freq v real 25 0e3 quantity TB G5 IN current terminal TB G5 OUT electrical begin vi g5 entity work vi g5 vi g5
171. rs o foi omitido propositalmente pois editores de texto frequentemente alteram letras acentuadas ent o n o recomend vel que a identifica o seja feita com palavras acentuadas Os campos inseridos entre colchetes s o opcionais e podem ser repetidos quantas vezes forem desejadas Etiqueta IP soft Fornecedor lt informa o gt ao Produto lt informa o gt oo Versao lt informa o gt oo lt palavra chave gt lt informa o gt Para IPs hard a estrutura ficaria como exemplificado a seguir onde os campos inseridos entre colchetes podem ser repetidos quantas vezes forem desejadas n palavras chave opcionais resulta em numero de palavras chave gt n 3 26 amp Etiqueta IP hard n mero de palavras chave gt amp Fornecedor informac o amp Produto lt informa o gt amp Versao lt informa o gt amp lt palavra chave gt lt informa o gt 3 1 5 Modelagem A import ncia de modelagem de circuitos para a elabora o de IPs j foi discutida no cap tulo 2 Prop e se a cria o de modelos simul veis que representem o VC em tr s n veis descritos sucintamente na Tabela 2 2 reproduzida aqui Tabela 3 1 Os modelos devem ser escritos preferencialmente em HDL AMS caso a linguagem utilizada seja espec fica para determinada plataforma compiladores simuladores necess rio que sejam fornecidas tamb m ferramentas para simula o e ou modelo
172. s o apresentados no Ap ndice E O eixo horizontal de cada figura representa a entrada do A D em pA e o eixo vertical representa a sa da bin ria Com exce o da Figura 5 22 a visualiza o foi ajustada para apenas uma faixa da curva para permitir melhor compreens o do gr fico Pode se perceber que os efeitos n o ideais parametrizados no algoritmo correspondem ao descrito na se o 4 2 1 em todos os casos As simula es que geraram as curvas nas Figuras 5 21 a 5 24 foram feitas com 8192 pontos para a faixa de entrada 80 0000 0111 i i i i i i i e e ce e e e 0000 0101 deal 0000 0001 n o i 94 0 96 0 entrada uA 98 0 100 0 0000 0000 Figura 5 21 efeitos n o ideais no conversor A D offset 100 80 60 ee eee eee ee ee ai nc gr i esi i ak Sn LI 60 C A AA A A AA eee eee B 100 1000 0000 F 1111 1111 0100 0000 0000 0000 eiJeuiq epies entrada uA efeitos n o ideais no conversor A D erro de ganho Figura 5 22 81 1000 0111 1000 0110 1000 0101 1000 0100 sa da bin ria 1000 0011 1000 0010 entrada uA Figura 5 23 efeitos n o ideais no conversor A D INL 1000 1000 1000 0111 1000 0110 1000 0101 1000 0100 sa da bin ria 1000 0011 F 1000 0010 25 3 35 4 45 5 55 6 6 5
173. s equivalentes em linguagens mais amplamente disseminadas recomendado embora n o necess rio que sejam escritos modelos equivalentes em mais de uma linguagem A linguagem escolhida para escrever os modelos de alto n vel foi VHDL AMS por diversos motivos Primeiro uma linguagem bem estabelecida com bibliografia e padroniza o dispon vel 27 29 Segundo permite os n veis de detalhamento desejados neste trabalho Terceiro uma extens o de e portanto compat vel com VHDL linguagem na qual foi escrito o controle digital do conversor A D projetado para o SoC facilitando inclusive trabalhos futuros envolvendo este bloco Tal compatibilidade serviu como fator de desempate entre Verilog AMS e VHDL AMS E finalmente as ferramentas utilizadas para projeto de circuitos integrados em nossa institui o suportam o uso de VHDL AMS Tabela 3 2 n veis de abstra o propostos para modelagem em alto n vel N vel Conte do Comportamento ideal do bloco n o descreve estrutura Funcional interna nem sub blocos Incorpora comportamentos n o ideais ao modelo mant m Comportamental estrutura oculta Detalha o comportamento do bloco ao dividi lo em sub Estrutural blocos e model los em descri es comportamentais 21 Embora j exista uma descri o comportamental das se es digitais do SoC em SystemC a modelagem de circuitos anal gicos com SystemC AMS um conjunto de extens es
174. s modelos descritos neste trabalho foi utilizada a biblioteca pr definida ieee especificamente os pacotes math real electrical systems e std logic 1164 O comportamento de circuitos el tricos definido no pacote electrical systems o pacote math real define operadores e fun es matem ticas como por exemplo a constante pi n 3 14159 as fun es sin e cos etc o pacote std logic 1164 define opera es l gicas e determinados tipos de objetos como vetores de bits 2 3 SISTEMA EM CHIP PARA CONTROLE DE IRRIGA O O Sistema de Controle de Irriga o SCI 36 do qual os blocos utilizados como estudo de caso neste projeto fazem parte tem como objetivo otimizar o aproveitamento de recursos dentro do que chamado agricultura de precis o Essa abordagem produ o agr cola leva em conta os preju zos que irriga o escassa ou demasiada podem causar tanto lavoura quanto ao meio ambiente e procura gerenciar a produ o com aux lio da medi o de diversas vari veis ambientais em diversos pontos da rea de cultivo No SCI s o espalhadas pela rea de interesse esta es coletoras respons veis pela caracteriza o da condi o local do solo e pelo acionamento de atuadores para controlar o fluxo de gua da irriga o As esta es coletoras chamadas de n s transmitem e recebem informa es de esta es de campo por comunica o em radiofrequ ncia RF As esta es de campo por sua vez comunicam
175. s pelo projetista ou apenas servir como um n de conex o do circuito onde ser o ligados outros terminais Se tal conex o for feita o modelo interpreta que a rela o entre os terminais respeita a leis el tricas por exemplo terminais conectados t m mesma tens o Tamb m poss vel declarar quantidades de interface portas s quais se associa uma quantidade e n o um terminal ou sinal e quantidades livres ou seja objetos anal gicos que n o s o associados a nenhum terminal ou porta O n mero de equa es simult neas necess rio a uma arquitetura tamb m definido pelas quantidades declaradas deve ser igual ao n mero de quantidades through mais o n mero de quantidades livres mais o n mero de quantidades de interface de modo out de sa da Caso seja exigido por esta regra que haja mais declara es simult neas do que de fato necess rio para modelar o comportamento do sistema podem ser usadas quantidades across e relacion las a quantidades through A 6 COMENTARIOS Qualquer conte do inserido em um c digo VHDL AMS ap s os caracteres ignorado pelo simulador ou compilador at o final da linha Isso amplamente utilizado em linguagens de programa o ou descri o de sistemas para que o projetista possa incluir coment rios textuais no c digo mas que n o ser o interpretados como parte dele N o existe em VHDL AMS estrutura 99 para coment rios em bloco que permita deli
176. s sistemas a serem projetados Aliado a quest es de mercado especialmente necessidade de ter se um produto pronto em tempo menor e especializa o do fabricante em setores espec ficos isso motivou o desenvolvimento de blocos funcionais para comercializa o 3 significando que uma empresa respons vel por desenvolver determinado SoC n o precisa projetar todo o seu conte do podendo comprar blocos pr projetados e integr los em seu sistema O respons vel pelo SoC poupa tempo no desenvolvimento do produto e o desenvolvedor do bloco reutilizado pode se especializar tendo retorno pelo seu projeto sem ter que desenvolver todo o chip ao qual integr lo O conjunto formado por esses blocos funcionais e a documenta o associada como ser explicado no cap tulo 2 s o chamados de IP do ingl s intellectual property propriedade intelectual porque quem o desenvolveu tem os direitos sobre o seu conte do seu projeto e os circuitos internos do bloco quem o compra tem o direito de uso e eventualmente de configur lo para seus fins mas n o tem liberdade para modific lo vontade ou de reutiliz lo em outros projetos dependendo do acordo inicial A utiliza o de blocos de IP vantajosa tamb m internamente dentro de uma pr pria empresa ou institui o acad mica ou qualquer outro desenvolvedor de sistemas microeletr nicos podendo poupar tempo e diminuir custos no projeto de blocos semelhantes para sistemas diferentes
177. sa da de Comp representa o resultado da convers o os l e armazena na vari vel output byte um bit a cada ciclo de rel gio Nos ltimos 8 per odos de rel gio entrega na sa da ad saida out bit que representa a sa da do A D os bits lidos Isso implementado pelas seguintes linhas armazena FOR i IN ad res 1 DOWNTO 0 LOOP output byte i ad saida in wait until ad saida clk 1 ad saida d eoc lt 0 END LOOP armazena wait for real 320 2 ad res 1 t clk ad saida report out lt 1 saida FOR i IN ad res 1 DOWNTO 0 LOOP wait until ad saida clk 1 ad saida out bit output byte i END LOOP saida ad saida report out lt 0 Al m disso o bloco gera um sinal digital indicando o fim da convers o e implementa se necess rio a DNL ambas as funcionalidades equivalem s do A D como bloco nico como foi descrito nos modelos funcional e comportamental do A D por isso n o ser o reapresentadas aqui 60 Superbloco O bloco que cerca as estruturas descritas anteriormente pode simplesmente realizar as conex es entre eles atrav s de port maps como descrito para o V I no item 4 1 2 3 No caso do A D as interconex es funcionaram por m ocorreram alguns problemas na implementag o do bloco hierarquicamente a partir dos sub blocos que afetaram a funcionalidade do modelo estrutural como ser discutido no cap tulo 5 4 2 2 Documenta o Como no caso do V I
178. ser abordado brevemente no item 2 1 2 2 Isso permite que o conte do do VC seja mais acess vel ao usu rio e tamb m que ele fa a altera es que julgue necess rias resultando em maior flexibilidade do bloco inclusive quanto tecnologia de fabrica o O problema de IPs soft em rela o prote o de propriedade intelectual que embora a topologia dos circuitos internos seja escondida pela abstra o do c digo f cil para um usu rio fazer modifica es no IP e reutiliz lo sem a permiss o ou conhecimento do criador IPs do tipo hard por sua vez s o fornecidos como arquivos que definem as m scaras a serem utilizadas na fabrica o do circuito integrado isso significa por um lado que o circuito ter menos flexibilidade Por outro lado pode ser fornecido j otimizado Assim a prote o propriedade intelectual do criador maior do que a de IPs soft em termos de dificultar a cria o de blocos derivados do original Por m mesmo que detalhes internos do circuito n o sejam vis veis ao usu rio poss vel que a topologia e at o dimensionamento do circuito sejam extra dos de uma an lise das m scaras ou do funcionamento do bloco IPs firm s o fornecidos como uma abordagem intermedi ria em que o circuito fornecido como c digo a ser sintetizado em que se incluem por meio de parametriza o de determinadas caracter sticas do circuito restri es de dimensionamento e posicionamento dos el
179. set 5 100 0 rr S jii b Erro de ganho 010 c INL e DNL INL 1 LSB 001 000 0 entrada 100 faixa de entrada b Figura 4 5 efeitos de comportamento n o ideal em conversores A D Offset uma medida do deslocamento horizontal da curva de sa da em rela o curva ideal como pode ser visualizado na Figura 4 5 a para um A D de 3 bits Costuma se express lo em LSBs ou seja em rela o menor varia o da sa da Na modelagem VHDL AMS foi modelado como um fator somado corrente de entrada no instante da amostragem Nota se que desta maneira o offset deve ter quantificado como corrente n o como n mero de bits Isto foi abordado introduzindo no modelo a porta gen rica 51 ad offset b um n mero real representando o offset em LSBs e criando se uma vari vel interna ad offset de tipo real que se relaciona porta gen rica ad offset b para representar o offset na escala das correntes do A D O fator de escala igual faixa de entrada dividido pelo numero de n veis ou seja 200 uA 256 0 78125 10 variable ad offset real ad offset b 0 78125e 06 Assim sendo ad i ina corrente de entrada no A D e i smp a corrente amostrada com a qual o A D realizar o ciclo de convers o a amostragem ideal descrita como i smp ad i in Ou seja a corrente amostrada exatamente igual corrente de entrada naquele instante o sinal negativo para considerar a difer
180. simplicidade o intermedi rio ser chamado de G4 e o de sa da G5 basicamente a mesma apenas modificando a rela o entrada sa da Suas arquiteturas s o definidas simplesmente por vi g4 i out ganho vi g4 i in para G4 e vi g5 i out ganho vi g5 in para G5 Nas equa es acima a constante real ganho igual a 4 0 na arquitetura de G4 e a 5 0 na arquitetura de G5 Seria poss vel escrever as equa es numericamente por m preferiu se o uso de constantes para facilitar altera es e testes Superbloco O superbloco uma entidade hierarquicamente superior de nome vi macrobloco que instancia os sub blocos e tem interface externa equivalente ao conversor V I Internamente a 44 conex o entre os m dulos feita por um port map cuja estrutura onde o trecho entre colchetes opcional lt identificador opcional gt entity biblioteca lt entidade gt lt arquitetura gt generic map lt porta gen rica do sub bloco gt gt lt porta gen rica do superbloco gt port map porta do sub bloco gt gt porta do superbloco gt Note se que as portas gen ricas s o sempre valores constantes Se uma porta gen rica tiver um valor inicial definido na declara o da entidade e outro valor atribu do pelo mapeamento o ltimo substitui o inicial Por outro lado se uma porta gen rica tiver valor inicial o generic map n o precisa ser declarado O trecho abaixo exemplifica o
181. sta ordem da Cadence Design Systems As simula es s o executadas a partir da c lula hierarquicamente superior uma plataforma de teste espec fica para o modelo sendo simulada C 6 4 C digos Os c digos para os modelos do V I e suas plataformas de teste s o aqueles apresentados no Ap ndice E Sua valida o e resultados foram descritos nos cap tulos 4 e 5 118 AP NDICE D DOCUMENTA O DO CONVERSOR A D Assim como no Ap ndice C o que seriam documentos diferentes est o separados aqui seguindo o padr o de numera o do Ap ndice Tamb m foram omitidos alguns dados j apresentados neste trabalho uma vez que o objetivo destes ap ndices o de ilustrar a metodologia proposta exemplificando o conte do da documenta o de um IP D 1 RESUMO Documenta o de Componente Virtual RESUMO vers o 1 0 Fornecedor Laborat rio de Dispositivos e Circuitos Integrados LDCI UnB Produto Conversor Anal gico Digital Vers o 1 0 Descri o O conversor anal gico digital A D um bloco de circuito de sinal misto que gera uma sa da bin ria correspondente a um sinal anal gico de corrente convertendo as informa es contidas no sinal a um formato digital destinado a aplica es que necessitem processamento digital de sinais anal gicos Especifica es principais Faixa de entrada 100 pA a 100 uA Sa da 256 palavras de 8 bits entre 0000 0000 e 1111 1111 Freq ncia de amost
182. stas tns etna stne 145 E 2 1 Modelo funcional sss ssssssssssssssssssssssss sese 145 E 2 2 Modelo comportamental 4 eeeee eee e esee eee ee eene eee eee tetas ases tnaan 147 E 2 3 Modelo estrutural 5i doter orient epi iei episc de irte ab jar 149 E23 sub blogoo SM pasar rara io la quiet iR et hdd ale eed idis 149 E 2 3 2 Sub bloco Memo aedi es ume Que qe ird RUM ds imm acqua 150 E233 Sub bloco Ref oua Makai onan a i TO Sosa 152 E 2 3 4 SUb BIOCO Comp es E EE ete oes 154 p 2 3 5 UD LOCO T T s SaaS aie bad c oh ci 155 E2 3 0 5 b DIOCO Gd TREE creo ser Rhen atat me dede din qax ded eise 156 E23 7 SUDGIDIOGO uui reco te ar o ele ite eec E Mea 157 AP NDICE F C DIGO MATLAB DA MODELAGEM DO A D eren 159 xi LISTA DE FIGURAS Figura 2 1 representa o de fluxo de projeto anal gico eee 6 Figura 2 2 exemplo do conceito de FPAA eere eese etienne eenn eenn 8 Figura 2 3 n veis de abstra o e detalhamento do sistema ss 10 Figura 2 4 modelagem de fun es descont nuas em VHDL AMSS 15 Figura 2 5 n do Sistema de Controle de Irriga o eere 17 Figura 2 6 interface anal gica do SOC do SCI eere 17 Figura 2 7 diagrama do funcionamento do conversor A D eere 18 Figura 2 8 dia
183. su rio devem come ar com tra o inferior e n o podem conter espa o em branco pois a identifica o dos campos feito pela localiza o do caractere e dos espa os A informa o relativa palavra chave entretanto pode conter espa os em branco Para IPs fornecidos como leiaute o padr o semelhante Deve ser inclu do como texto no leiaute na camada adequada que n o utilizada na fabrica o de m scaras A estrutura amp lt palavra chave gt lt informa o gt A estrutura acima segue as mesmas regras que aquela para etiquetas em IPs soft em rela o s palavras chave obrigat rias e opcionais uso de espa os em branco etc Por m como em arquivos GDS II h restri o de tamanho para uma sequ ncia arbitr ria de caracteres a estrutura deve ser repetida em linhas diferentes cada uma contendo a informa o de determinada palavra chave assim as diferentes palavras chave ser o separadas por quebra de linha e o caractere amp Existem maneiras de identificar VCs em um chip sem o uso de etiquetas 49 No entanto elas facilitam a integra o principalmente em sistemas complexos utilizando v rios componentes virtuais Por isso neste trabalho prop e se a utiliza o de uma estrutura similar s descritas acima das quais foi adaptada Etiquetas em c digos de descri o de hardware tanto destinados a s ntese quanto em modelos devem ser iniciadas pelo delimitador adequado li
184. sum entrada c electrical terminal ad sum saida electrical signal ad sum lc in bit end entity ad sum architecture ad sum of ad sum is constant ad res integer 8 constant ref zero real 0 0 constant ref 100 real 100 0E 6 constant ad r in resistance 2400 0 constant ad r out resistance 1 0e06 quantity ad sum vin sh across ad sum iin sh through ad sum entrada sh quantity ad sum vin c across ad sum iin c through ad sum entrada c quantity ad sum vout across ad sum iout through ad sum saida begin 156 ad sum vin sh ad r in ad sum iin sh ad sum vin c ad r in ad sum iin c IF ad sum lc 0 USE ad sum iout ad sum iin sh 2 0 Para manter o sub bloco MEMO multiplicando por 2 no primeiro ciclo o sinal entregue metade da corrente amostrada em S H ELSE ad sum iout ad sum iin c END USE break on ad sum 1c end architecture ad sum E 2 3 7 Superbloco entity ad macro is end entity ad macro architecture ad macro of ad macro is begin constant t clk time 62 5 ns constant freq i real 22 0e 3 constant ad r in resistance 2400 0 constant ad r out resistance 1 0e06 signal TB D CLK TB AD ON OFF TB D EOC TB COMP SAIDA TB MEMO LC TB REPORT COMP TB REPORT SAIDA TB SAIDA IN TB AD OUTPUT bit terminal TB AD INPUT TB INTERFACE COMP TB INTERFACE SH TB INTER
185. t 1 ad d eoc lt 0 ad report out lt 0 ad d saida lt 0 wait on AD D ON OFF end process ad ideal conversao end architecture ad funcional o o Etiqueta IP soft Fornecedor LDCI UnB amp Produto conversor ad Vers o 1 0 Modelo comportamental architecture ad comportamental of ad comportamental is constant ad res integer 8 constant ref zero real 0 0 constant ref 100 real 100 0E 6 constant ad r in resistance 2400 0 quantity ad v in across ad i in through AD A INPUT subtype out byte is bit vector 7 downto 0 begin 147 ad v in ad r in ad i in ad comp operacao process is variable output byte out byte variable i smp real variable i smp reg real variable loop count integer 1 Cria vari veis a partir dos par metros para utilizar na modelagem variable ad offset real ad offset b 0 78125e 06 variable ad gerr real 128 0 ad gerr b 128 0 pelo fato de a curva caracter stica ser sim trica usa se 128 resulta em erro de 1 bit no fim da escala begin amostragem e conversao WHILE AD D ON OFF 1 LOOP exit amostragem e conversao when AD D ON OFF 0 AMOSTRAGEM considera offset erro de ganho e INL i smp ad i in ad offset ad gerr i smp reg i smp INL IF ad INL 0 and i smp reg ad INL vlow and i smp reg lt ad INL vhigh THEN i smp ad INL vlow real ad INL 0 78125e 06 END
186. t cated teintes abel adapta deae 99 A 7 NOTACAO EXPONENCIAL nsssssssesesssssseeccsesesssssscceeeesssssseeeceessssssesceeresseeesseee 100 A 8 ESTRUTURAS DE CONTROLE sese sssssssssssss sees senenn nenen 100 AP NDICE B RESTRI ES DE NOMENCLATURA PARA HDL AMS 102 1 59 VADE AMS aspas quai nas da re aaa EVER DNE YER RE EUER 102 B2 VERIEOG AMS acusa nin nai pestana pe bie enne etn 102 B 3 PALAVRAS RESERVADAS jccsscsssessosesessessnioonsesnssenssensonsdenastessnapeneesonsesoesessenen 103 AP NDICE C DOCUMENTA O DO CONVERSOR V I essen 106 CB RES UM RR 106 C 2 GUIA DO USU RIO colas sinapses net eser ade SU peser Reise eaccntaptiecdandete 107 CLA Introduca eee eite ea eret ees ve ee eo eit nee ee ere Soesti ess Y uen Io o eee ge eee nnno Tage 107 2 2 Estrutura do bloco iecore too reget nasi riter i epe bid Qua Na RR Va SEE 108 C253 Modos de opera o ener PERCHE RENS REIS aii alta NNIS caudas EGENT RE REN atada 108 C 2 4 Problemas conhecidos 4 eere eres eerte ee ette eene eee einn snae esten nasse no 109 C 3 GUIA DE CRIA O 5 into tottio stie atacando a adia falada san 110 GA FI DTE DTE 110 C 3 2 Princ pios de opera o sesessiiescc cecsncecasnsescaccesusccdonsescsdasooed eddodascscsoousesewesouse 111 C4 GUE DE TES 9 DT 112 CAA Introdu o sasccesscescisteessssstesSecsscssasecsssesesdsveesesssdeateessdeesscessecoseeedeedevsssesdessse 112 ix C 4 2 Estruturas
187. t g4 linearmente proporcional entrada por m como o ganho do bloco G5 n o foi aplicado varia na faixa de 20 0 uA Este modo em conjunto com os resultados do Teste NR permite testar o bloco G4 ao comparar se a sa da do pino vi g4 com a tens o aplicada na entrada do bloco Opera o normal a sa da de corrente dada pelo pino vi saida e se comporta conforme as especifica es do bloco Conhecidos os resultados dos modos Teste NR e Teste G4 este modo de opera o permite verificar o funcionamento do bloco G5 A mudan a de estado do bloco causa sinais tempor rios picos nas sa das Tais picos ficam dentro da faixa de sa da do bloco Se a transi o entre estados levar pelo menos 20 us obedecendo restri o de freq ncia os picos podem ser desprezados Note se tamb m que os modos de teste mant m as caracter sticas do bloco podendo ser utilizados normalmente caso suas faixas de sa da sejam adequadas faixa especificada pela aplica o C 2 4 Problemas conhecidos Em temperatura ambiente 27 C a sa da do bloco atinge efetivamente o valor m ximo de 97 89 uA e o valor m nimo de 97 43 uA Esse desvio da resposta ideal considerado como um efeito indesejado da temperatura no sistema que desloca a curva de resposta do bloco conforme mostrado na Figura 4 3 e n o como n o linearidade O desvio da resposta dos modos de teste com a temperatura pode ser considerado equivalente ao
188. tante A em que a corrente de entrada mudou mas permanece com 83 o valor amostrado Realimentando se a corrente da sa da na entrada bo bloco a cada per odo de rel gio subsequente o valor da corrente dobrado chegando se ao cabo de 7 per odos corrente de 12 551 10 igual a 128 98 058 10 mostrada no instante B O sub bloco Ref tem seu funcionamento ilustrado na Figura 5 27 Um per odo de rel gio ap s o sinal de fim da convers o i e no instante 1 o conversor realiza a primeira compara o portanto a sa da de corrente de Ref ad ref iout nula A partir do instante 2 a sa da depende do resultado da compara o lido no sub bloco pelo bit de entrada ad ref comp do rel gio anterior caso seja l a corrente 100 uA do contr rio 100 uA Esse comportamento ficar mais claro com o aux lio da Tabela 5 5 onde s o os instantes mostrados na Figura 5 27 e ad ref comp t 1 o resultado da convers o no per odo anterior 12345678 Name v BBB ad ref clk E ad ref comp ESB ad ref eoc i 0 00014 as m ad ref lout 0 00014 Figura 5 27 simula o do sub bloco Ref Tabela 5 5 resposta esperada e obtida para o sub bloco Ref i ad ref comp ad ref iout zd nes come p Gi Joni t 1 esperado uA des obtido uA 1 0 0 0 p 0 100 1 100 3 1 100 1 100 4 1 100 0 100 5 0 100 1 100 6 1 100 0 100
189. tos das refer ncias ele majoritariamente abordado Tabela 3 4 compara o entre documenta o proposta e refer ncias Proposta VSIA SRS Resumo n o h documento correspondente 6 5 IP Brief 2 1 User Guide 6 6 Creation Guide Guia do Usu rio l 2 3 System Architecture and Design 6 7 Block Guide 2 1 User Guide 6 6 Creation Guide Guia de Criac o 2 1 User Guide 6 10 Test Guide Guia de Teste d i 2 5 Test Support 6 11 Verification Guide 2 User Guide 6 9 Integration Guide Implementac o F sica 2 2 Process Definition 2 6 Physical Block Implementation 2 3 System Architecture and Design 6 11 Verification Guide Modelos 2 4 Functional and Performance Modeling 32 Como o conte do de determinado documento em um padr o n o corresponde exatamente ao conte do de um documento em outro padr o pode ser dividido em v rios documentos h refer ncias que aparecem mais de uma vez na Tabela 3 4 Os n meros se referem numera o utilizada nas refer ncias 11 e 22 para descrever cada documento 4 APLICA O DA METODOLOGIA ESTUDOS DE CASO A metodologia proposta foi aplicada ao conversor tens o corrente e ao conversor anal gico digital do SoC do SCI Sua implementa o est descrita no restante deste cap tulo enquanto os resultados ser o apresentados e discutidos no cap tulo seguinte Como os blocos utilizados como estudos de caso j satisfaziam parci
190. tura e n o s o utilizadas no c digo IF ad INL 0 and i smp reg gt ad INL vlow and i smp reg ad INL vhigh THEN i smp ad INL vlow real ad_INL 0 78125e 06 END IF A corrente i smp reg uma vari vel gerada no mesmo instante de i smp com o mesmo valor mas que n o modificada durante a convers o Foi inclu da no c digo pois ad i in varia continuamente e i smp manipulada durante a gera o da palavra digital de sa da assim i smp reg um registro durante todo o ciclo da entrada no instante da amostragem As linhas acima aparecem no c digo ap s a amostragem mas antes dos ciclos de convers o Ou seja se a entrada estiver na faixa definida pelo usu rio a partir de informa es de caracteriza o a corrente i smp considerada como tendo o valor que resulta na palavra digital incorreta Como a medida da INL j implica saber qual a sa da para determinada faixa de entrada o erro de ganho e o offset podem de fato ser ignorados neste ciclo Note se tamb m que a faixa determinada s considerada caso o par metro ad INL seja diferente de zero DNL A n o linearidade diferencial ou differential nonlinearity pode ser considerada como a maior separa o em passos verticais entre c digos adjacentes representada pela equa o 4 1 1 54 DNL Dex 1 LSB 4 1 Dcx representa o tamanho do passo vertical real em LSB Portanto na curva ideal onde a
191. ue conectado ao terminal de entrada Assim poss vel definir resist ncia de entrada e resist ncia de sa da diferentes A condi o de funcionamento mostrada acima considera uma faixa para a corrente vi nuc i in entre 1 5 e 2 0 uA dentro da qual funciona normalmente Na realidade o funcionamento do conversor n o interrompido de forma abrupta assim mas sim deteriorado quanto mais longe vi nuc i in estiver do valor ideal de 1 84 uA Considerou se uma faixa dentro da qual o erro menos significativo e fez se essa aproxima o Refer ncia de corrente A implementa o da refer ncia de corrente utiliza duas portas gen ricas uma porta de interface e um terminal conforme a declara o da entidade entity vi rc is 43 generic vi rc il real 1 84e 06 vi rc i2 real 7 5e 06 port quantity vi rc ioutl out current terminal vi rc t2 electrical end entity vi rc Onde vi rc i1 o valor da corrente que deve ser fornecida ao n cleo e vi rc i260 valor que deve ser drenado do n interligando n cleo referer ncia e est gio de ganho A corrente atrav s do terminal vi rc t2 que ser conectado ao n intermedi rio definida na arquitetura quantity vi rc out2 through vi rc t2 Basta ent o associar os valores das portas gen ricas s correntes de sa da vi rc ioutl vi rc il vi rc out2 vi rc i2 Est gios de ganho A implementa o dos est gios de ganho por
192. uter 16 12 pp 11 14 EUA 1983 27 Ashenden P J Peterson G D e Teegarden D A The System Designer s Guide to VHDL AMS Morgan Kaufman EUA 2003 28 Verilog AMS Language Reference Manual Analog amp Mixed Signal Extensions to Verilog HDL Version 2 3 Accellera Organization 2008 29 IEEE IEEE Standard VHDL Analog and Mixed Signal Extensions IEEE Std 1076 1 2007 2007 30 P cheux F Lallement C e Vachoux A VHDL AMS and Verilog AMS as Alternative Hardware Description Languages for Efficient Modeling of Mutidiscipline Systems IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems vol 24 n 2 EUA 2005 31 Cadence Design Systems NC VHDL Simulator Help Version 8 1 2008 32 Evans J High level modelling tools Uppsala Universitet Su cia 2007 33 www mentor com 34 www synopsis com 9 35 Cadence Design Systems SimVision User Guide Version 8 1 2008 36 Costa J C Rocha A F Menezes L R A X Jacobi R P Romariz A R S Soares R R P Beserra G S Costa J D Ara jo G M Ara jo W A Marra J C S S Amaral W A Vogel PR O da Silva A L Martins A J O e Povoa L R CMOS SoC for Irrigation Control Proceedings of the 2005 SOCC IEEE International SOC Conference EUA IEEE Press pp 51 54 2005 37 Ara jo G M Conversor Tens o Corrente em Tecnologia CMOS para um Conversor Anal gico Digital de um Sistema em Chip Disserta
193. za o onde o trecho acinzentado na parte a mostra o in cio da parte b e o trecho acinzentado em b mostra o final de a Todos os valores digitais s o obtidos em ordem crescente A curva inferior em cada parte representa o LSB a superior representa o LSB 78 b Figura 5 19 sa da digital ideal do A D para entrada variando em toda a faixa a 0000 0000 a 0111 1111 b 1000 0000 a 1111 1111 Na Figura 5 20 mostrada uma simula o semelhante dividida da mesma maneira mas em que todos os quatro par metros tem valores n o nulos offset 1 LSB erro de ganho 1 LSB INL 1 LSB com ad INL vlow 3 13 uAead INL vhigh 4 69 uA DNL de 1 LSB na sa da 1000 0101 Algumas conseqii ncias facilmente percept veis destes efeitos n o ideais na Figura 5 15 s o que a sa da n o inicia em 0000 0000 e que as sa das 0111 1111 e 1000 0000 n o ocorrem 79 a run fU LLELELEUELELELTUTLT UU Ii b Figura 5 20 sa da digital n o ideal do A D para entrada variando em toda a faixa a 0000 0010 a 0111 1110 b 1000 0001 a 1111 1111 Como mencionado anteriormente para avaliar os efeitos n o ideais mais vantajoso obter se curvas entrada sa da As Figuras 5 21 a 5 24 cont m os gr ficos obtidos por simula o dos algoritmos de amostragem convers o e sa da do modelo comportamental descritos em MatLab Os c digos

metodologia para descrição de células analógicas como ip joão

Contents

Download Pdf Manuals

Related Search

Related Contents

metodologia para descri&ccedil;&atilde;o de c&eacute;lulas anal&oacute;gicas como ip jo&atilde;o

Contents

Download Pdf Manuals

Related Search

Related Contents

metodologia para descrição de células analógicas como ip joão