Práctica 6: LCD de Propósito General
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1. y que forma parte del bloque denominado Intel StrataFlash visible en la parte inferior del mismo diagrama lo anterior es necesario para deshabilitar el acceso compartido de los datos a la memoria StrataFlash y as tendremos acceso completo de Read Write s lo a la LCD revisar la p gina 42 del manual de usuario de la tarjeta de desarrollo en comento En su momento en el archivo de definici n del pinout ucf anotar s NET SF_CEO LOC D16 que es el pin asignado en el FPGA para la se al SF_CEO Dr Juan Carlos Herrera Lozada 3 7 jlozada Qipn mx CIDETEC IPN M xico 2015 Debido a la interfaz de s lo 4 bits el env o de la palabra de configuraci n y o datos se tiene que hacer en dos tiempos Por ejemplo si quisi ramos aplicar Clear Screen y recordando el set de instrucciones de configuraci n para la LCD debemos enviar a la LCD el dato hexadecimal 01 00000001 manteniendo RS en 0 l gico al tratarse de un comando de configuraci n para la tarjeta 3S500E se requiere primero enviar 0000 y despu s 0001 de manera sincronizada y continua para que el control de la LCD reconozca los 8 bits El siguiente c digo escribe el mensaje CIDETECipn en la LCD de la tarjeta 3S500E Observa que el contador binario es de 5 bits para tener 32 estados dado que se requieren dos estados por cada palabra que se env a a la LCD y por ende es un esquema de doble duraci n en comparaci n al c digo utilizado para la tarjeta 35700A no obstante2. 10100000 lt 1010000 lt 1010000 lt 10100010 lt 10100010 lt 01000010 others gt lcd lt 100010000 end case end process pantalla END cont r 110 130 131 132 133 134 SLS 136 133 138 139 141 142 143 144 145 085 110 Campo 4 Conclusiones individuales Dr Juan Carlos Herrera Lozada jlozada Qipn mx CIDETEC IPN M xico 2015 0 Inicia conversion ASCII qm non 3 gn mon gr gu gr gn man gn on pr p Escribe posicion reloj en la 85 1 7
3. lt 000111000 038 when 00001 gt lcd lt 000000001 006 when 00010 gt lcd lt 00000 0 00E when 00011 gt lcd lt 000000100 004 Decrementa when 00100 gt lcd lt 010000011 083 80 es la primera Cuarta posicion when 00101 gt lcd lt 100 010 148 ma when 00110 gt lcd lt 101000011 16F E when 00111 gt lcd lt 101000101 16 Tom when 01000 gt lcd lt 101010100 161 ma when 01001 gt lcd lt 100 010 13A NO UTILIZADAS EN ESTE EJERCICIO when 01010 gt lcd lt 101010100 154 when 01011 gt lcd lt 101000101 145 when 01100 gt lcd lt 101000011 143 when 01101 gt lcd lt 100100001 121 when 01110 gt lcd lt 100010000 110 Dr Juan Carlos Herrera Lozada jlozada Qipn mx CIDETEC IPN M xico 2015 6 7 nen nen nen nen nen nen nen nen nen nen nen nen nen nen nen nen nen nen 24843 8434484534385444 44S 011 1000 1000 100 100 1010 1010 101 101 1100 1100 110 110 TITO TITO ITI ILI o o o o o gt 1Cca Lcq 1Cca Lcq 1Cca 1Cca 1Cca 1Cca Lcq 1Cca 1Cca 1Cca 1Cca 1Ca 1Ca tca 1Cca o o o lt 100010000 lt 100110000 lt 10011000 lt 1001100 lt 1001100 lt 10011010 lt 10011010 lt 1001101 lt 1001101 lt 10011100 lt 10011100 lt
4. 00 0 80 when 00111 gt lcd lt 00000 when 01000 gt lcd lt 10100 1 43 HEN when 01001 gt lcd lt 10011 when 01010 gt lcd lt 10100 1 49 MES when 01011 gt lcd lt 11001 when 01100 gt lcd lt 10100 1 44 tD Dr Juan Carlos Herrera Lozada 4 7 jlozada Qipn mx CIDETEC IPN M xico 2015 when 01101 gt lcd lt 10100 when 01110 gt lcd lt 10100 1 45 E when 01111 gt lcd lt 10101 when 10000 gt lcd lt 10101 1 54 a when 10001 gt lcd lt 10100 when 10010 gt lcd lt 10100 1 45 E when 10011 gt lcd lt 10101 when 10100 gt lcd lt 10100 43 o when 10101 gt lcd lt 10011 when 10110 gt lcd lt 10110 1 69 In when 10111 gt lcd lt 11001 when 11000 gt lcd lt 10111 1 70 ot when 11001 gt lcd lt 10000 when 11010 gt lcd lt 10110 1 6E van when 11011 gt lcd lt 11110 when 11100 gt lcd lt 01000 0 80 when 11101 gt lcd lt 00000 when others gt NULL end Case RS lt lcd 4 D7 lt lecd 3 D6 lt lcd 2 D5 lt lcd 1 D4 lt lcd 0 s end process pantalla El diagrama para este ejercicio quedar como se aprecia a continuaci n El archivo LCD_500E zip en la p gina web del curso contiene los c digos en VHDL para los s mbolos ini_led y divisor as como el archivo de defini
5. DISE O DE PROCESADORES DEDICADOS A O Pr ctica 6 LCD de Prop sito General Centro de Innovaci n y Desarrollo Dr Juan Carlos Herrera Lozada Tecnol gico en C mputo jlozadaMipn mx CIDETEC o Mayo 2015 Campo 1 Datos Personales Campo 2 Objetivos e Sintesis L gica y Programaci n de FPGA e Despliegue de datos en una LCD de prop sito general Campo 3 Desarrollo de la Pr ctica 1 3 puntos Revisa el documento LCD de Prop sito General en la p gina de la asignatura El siguiente diagrama b sico el cual se anexa s lo como referencia ejemplifica una ROM que inicializa y despliega un mensaje corto en una LCD de entrada paralela 14 pines similar a la que incluye la tarjeta de desarrollo En este diagrama el bloque OSC4 implica un m dulo divisor de tiempo frecuencia Observa que el multiplexor permite deshabilitar el contador y la se al del reloj para el Enable de la LCD tras alcanzar el ltimo estado del conteo 1111 evitando que se reinicie la escritura del mensaje en la LCD y garantizando que en una sola ocasi n se realice el proceso de escritura Do 8 0 Sa Caso pr ctico 1 Tarjeta Spartan 3A 3AN 3S700A Un c digo sencillo en VHDL para desplegar el mensaje CIDETECipn en una LCD se lista a continuaci n Este c digo est incluido en el proyecto completo para la tarjeta Spartan 3A 3AN 3S700A de Digilent que se encuentra disponible en la misma p gina de la asignatur
6. TITY ini_rel IS PORT RELOJ RESET DEBOUNCE in STD_LOGIC PRUEBA DIN in STD_LOGIC_VECTOR 3 downto 0 PASSCLK out STD_LOGIC Salida del PIN Enable de la LCD lcd out STD_LOGIC_VECTOR 8 downto 0 END ini_rel ARCHITECTURE cont OF ini_rel IS signal CLK hab STD_LOGIC signal COUNT STD_LOGIC_VECTOR 3 downto 0 signal ESCRIBE STD_LOGIC_VECTOR 3 downto 0 signal COUNTT STD_LOGIC_VECTOR 4 downto 0 begin contador process CLK RESET begin if RESET 1 then COUNT lt 0000 elsif CLK 1 and CLK event then if COUNT 1010 then COUNT lt COUNT 1 else COUNT lt COUNT end if end if end process contador mux process COUNT RELOJ CLK DEBOUNCE DIN begin Este MULTIPLEXOR permite deshabilitar el RELOJ if COUNT 1010 then CLK lt RELOJ hab lt 0 ESCRIBE lt COUNT else CLK lt DEBOUNCE En dado caso de que se requiera un reloj manual hab lt 1 ESCRIBE lt DIN end if PASSCLK lt CLK end process mux pantalla process COUNTT COUNT hab ESCRIBE begin COUNTT 4 lt hab COUNTT 3 downto 0 lt ESCRIBE RS D7 D6 D5 D4 D3 D2 D1 D0 4 14 13 12 11 10 9 8 7 Pines de la LCD E RS es el MSB de la palabra y se conecta al pin 4 de la LCD D7 es el MSB del dato y se conecta en el pin 14 de la LCD por lo que el LSB DO se conecta al pin 7 de la LCD case COUNTT is when 00000 gt lcd
7. a LIBRARY IEEE USE IEEE std_logic_1164 ALL use IEEE std_logic_arith all Dr Juan Carlos Herrera Lozada 1 7 jlozada Qipn mx CIDETEC IPN M xico 2015 use IEEE std_logic_unsigned all ENTITY ini_lcd IS PORT RELOJ RESET in STD_LOGIC PASSCLK out STD_LOGIC Salida del PIN Enable de la LCD lcd out STD_LOGIC_VECTOR 8 downto 0 END ini_1lcd ARCHITECTURE mensaje OF ini_lcd IS signal CLK STD_LOGIC signal COUNT STD_LOGIC_VECTOR 3 downto 0 begin contador process CLK RESET begin if RESET 0 then COUNT lt 10000 elsif CLK 1 and CLK event then if COUNT 1111 then COUNT lt COUNT 1 else COUNT lt COUNT end if end if end process contador mux process COUNT RELOJ CLK begin Este MULTIPLEXOR permite deshabilitar el RELOJ if COUNT 1111 then CLK lt RELOJ else CIK lt 1 end if PASSCLK lt CLK end process mux pantalla process COUNT begin RS D7 D6 D5 D4 D3 D2 D1 D0 RS es el MSB de la palabra y se conecta al pin 4 de la LCD D7 es el MSB del dato y se conecta en el pin 14 de la LCD por lo que el LSB DO se conecta al pin 7 de la LCD case COUNT is when 0000 gt lcd lt 000111000 0 38 when 0001 gt lcd lt 000000110 0 06 when 0010 gt lcd lt 000001110 0 OE when 0011 gt lcd lt 000000001 0 01 Clear Screen when 0100 gt lcd lt 010000000 0 80 when 0101 g
8. ci n de pines ucfj En el diagrama E_VISIBLE es el ENABLE que se conecta a un LED de la tarjeta mientras que ENABLE se dirige al pin respectivo de la LCD El pin RW de la LCD as como SF_CEO ambos con un n mero espec fico en la tarjeta ver el archivo ucf contenido en LCD_500E zip se conectan a GND SF_CEO gt 2 7 puntos Dise a un contador 00 99 ascendente descendente Este contador debe visualizarse en la LCD de la tarjeta de desarrollo Requieres incluir tres variables en tu dise o Reset Stop y Direcci n para seleccionar si el conteo es ascendente o descendente Debes inicializar tu pantalla escribir un mensaje que diga CUENTA y posteriormente desplegar el contador Puedes auxiliarte si as lo consideras necesario del siguiente c digo que permite inicializar la pantalla y posteriormente pasar a un estado de espera por datos provenientes de otro m dulo pudiera ser un teclado o un contador como en el caso del dise o solicitado Observa que cuando se inicializa la LCD las variables RELOJ y COUNT son s lo para el mensaje corto una vez concluida la inicializaci n ahora las variables DEBOUNCE y DIN se convierten en el enable y el dato a escribir respectivamente Dr Juan Carlos Herrera Lozada 5 7 jlozada ipn mx CIDETEC IPN M xico 2015 LIBRARY IEEE USE IEEE std_logic_1164 ALL use IEEE std_logic_arith all use IEEE std_logic_unsigned all EN
9. notar s que los bloques de control contador multiplexor y deccoder son muy similares al ejercicio anterior LIBRARY IEEE USE IEEE std_logic_1164 ALL use IEEE std_logic_arith all use IEEE std_logic_unsigned all ENTITY ini_lcd IS PORT RELOJ RESET in STD_LOGIC PASSCLK out STD_LOGIC Salida del PIN Enable de la LCD RS D7 D6 D5 D4 out STD_LOGIC END ini_lcd ARCHITECTURE mensaje OF ini_lcd IS signal CLK STD_LOGIC signal COUNT STD_LOGIC_VECTOR 4 downto 0 signal lcd STD_LOGIC_VECTOR 4 downto 0 begin contador process CLK RESET begin if RESET 0 then COUNT lt 00000 elsif CLK 1 and CLK event then if COUNT 11111 then COUNT lt COUNT 1 else COUNT lt COUNT end if end if end process contador mux process COUNT RELOJ CLK begin Este MULTIPLEXOR permite deshabilitar el RELOJ if COUNT 11111 then CLK lt RELOJ else CLK 3 end if PASSCLK lt CLK end process mux pantalla process COUNT begin RS D7 D6 D5 D4 e RS es el MSB de la palabra y se conecta al pin 4 de la LCD D7 es el MSB del dato para la LCD case COUNT is when 00000 gt lcd lt 00000 0 06 when 00001 gt lcd lt 00110 when 00010 gt lcd lt 00000 0 OE when 00011 gt lcd lt 01110 when 00100 gt lcd lt 00000 0 01 Clear Screen when 00101 gt lcd lt 00001 when 00110 gt lcd lt 010
10. t lcd lt 101000011 1 43 on when 0110 gt lcd lt 101001001 1 49 Epa when 0111 gt lcd lt 101000100 1 44 tp when 1000 gt lcd lt 101000101 1 45 o when 1001 gt lcd lt 101010100 1 54 En when 1010 gt lcd lt 101000101 1 45 E when 1011 gt lcd lt 101000011 1 43 non when 1100 gt lcd lt 101101001 1 69 vI when 1101 gt lcd lt 101110000 1 70 TOt when 1110 gt lcd lt 101101110 1 6E na when others gt lcd lt 100010000 0 SE end case end process pantalla END mensaje El diagrama esquem tico despu s de haber generado un s mbolo esquem tico para el c digo anterior se muestra a continuaci n Obs rvese que el s mbolo esquem tico para el divisor de tiempo se debe crear previamente tambi n est contenido en el proyecto completo que se puede consultar como referencia Recuerda que para nuestros prop sitos pr cticos estamos asignando el pin R W de la LCD a un nivel l gico bajo GND para que se permita la escritura de datos de manera continua por lo mismo en el diagrama esquem tico se aprecia dicha conexi n Dr Juan Carlos Herrera Lozada 2 7 jlozada Qipn mx CIDETEC IPN M xico 2015 Observa que los primeros cinco estados del contador del c digo VHDL cuando RS est puesto a 0 que permiten la configuraci n de la pantalla no est n comentados Debes revisar la documentaci n de la LCD
11. ya sea utilizando el apunte previo o en el mismo manual de usuario de la tarjeta para saber qu configuraci n est definiendo cada palabra enviada a la LCD e incluir el comentario pertinente en la respectiva linea del c digo Puedes cambiar el texto del mensaje para realizar otra prueba e RORE a ies de ELK frec conto H RELOJ gt gt PASSCHK Ja LGur6 aR RESE 4 RESET ka 0 E RESET JE A CRESET gt gt BuF POD SAO LW Lo Me gt gt READWRITE gt rj iP Odut PETITIA VITA GNO Caso pr ctico 2 Tarjeta Spartan 3S500E La LCD incluida en la tarjeta Spartan 3S500E trabaja de un modo diferente a la anterior Tambi n se trata de una LCD de 2 l neas con 16 caracteres cada una pero que utiliza un esquema de s lo 4 bits de datos en vez de los 8 que usa la tarjeta 3S700A Observa el siguiente diagrama extraido del manual de usuario de la tarjeta 3S500E Spartan 3E FPGA Character LCD 3000 pati SE D lt 9 gt WY SF_D lt 8 gt 200 t NW Four bit data interface LCD_E LCD_RS LCD_AW UB250_25_01_022006 Se observa que s lo se utiliza el nibble m s significativo de los datos DB4 DB5 DB6 DB7 y el nibble menos significativo DB 3 0 no se utiliza Antes de explicar c mo se env an los datos con la conexi n de 4 bits es importante que observes que en el diagrama anterior se tiene una se al etiquetada como SF_CEO y que est puesta a VCC 1 l gico
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