manual de usuario core pci
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1. 1 7us 1 725us 1 75us 1 775us 1 8us 1 825us 1 85us 1 87 L Pa qa pad ha a a a A 22227777 AE ESAS A see SS Slee a a J LG 000000 00DD0000 00DD0001 00DD0002 Y 101F0020 101F0024 Y 101F0028 Y F 2 7 0 0 Cwe WR Cuando un master PCI comienza una lectura dentro de los rangos de direcciones asignados al core PCI este registra la direcci n de comienzo y responde pidiendo un retry esto hace que el master PCI aborte el ciclo y vuelva a intentar nuevamente la lectura cierto tiempo despu s Mientras esto sucede la interfaz Wishbone realiza ciclos de lectura almacenando los datos le dos en el FIFO de lectura hasta llenarlo Cuando el master PCI reintenta el ciclo de lectura la interfaz PCI contesta enviando los datos almacenados en el FIFO Detalles de la escritura al core PCI En caso de querer comenzar un ciclo de escritura PCI a una direcci n asignada al core PCI si la interfaz Wishbone no ha vaciado el FIFO de escritura el core solicita un retry al master PCI Si ya se estaba realizando un ciclo de escritura y el FIFO de escritura se llena se insertan tiempos de wait en el bus PCI trdyn 7 para dar tiempo al master Wishbone a sacar datos del FIFO Si transcurrido 8 per odos de reloj el FIFO a n no se ha vaciado se pide un disconect without data lo que provoca que el ciclo se corte Si a n restaban datos por escribir el master PCI autom ticamente2. 98 Ggs Avior DOP 203 204 ZOS 206 2077 2087 7 8 9 DOS w desto Core PCITWBM Manual de Usuario rev 1 6 HTML Core PCITWBM Manual de Usuario rev 1 6 O_EXP12 BIDIR_PIN 13 OBE XPaAM BIDIR_PIN 14 O_EXP10 BIDIRPIN Sp O_EXP9 BIDIR_PIN 16 O_EXP8 BIDIR_PIN 17 O_EXP7 BIDIR_PIN 18 O_EXP6 BIDIR_PIN 24 O_EXP5 BIDIR PIN 25 O_EXP4 BIDIR_PIN 26 O_EXP3 BEDTRER TNIE E O_EXP2 BIDIR_PIN 28 OSEKE I Bie eRe Nese O EXPO BIDIRE PIN 230 lockn INPUT PIN 85 ado BIDIR_PIN 114 adl BIDIR_PIN 113 ad2 BIDIR_PIN 112 ad3 BIDIR PIN 111 ad4 BIDIR PIN 104 ad5 BIDIRLPIN 103 ad6 BIDIR_PIN 102 ad7 BIDIR_PIN 101 ad8 BIDIR_PIN 99 ad9 BIDIR_PIN 97 ad10 BIDIR PIN 96 adil BIDIR_PIN 95 ad12 BIDIR_PIN 94 ad13 BIDIRE PIN 93 ad14 BIDEROPIN 8 ad16 BIDIRLPIN 697 adl17 BIDIR_PIN 68 ad18 BIDIR PIN 67 ad19 BIDIR_PIN 65 ad20 BIDIR_PIN 64 ad21 BIDIR_PIN 63 ad22 BIDIR_PIN 61 ad23 BIDTRIPIN 607 ad24 BIDIR_PIN 56 ad25 BEDER EAN O ad26 BIDIR PIN 54 ad27 BIDIR_PIN 53 ad28 BIDIR_PIN 47 ad29 BIDIR PIN 46 ad30 BIDIR PIN 45 ad31 BIDIR PIN 44 idsel 2 INPUT_PIN 58 gntn 4 INPUT PIN 40 rstn INPUTLPIN 39 par BIDIR_PIN 88 cke OUTPUT_PIN 162 csn E QUIEN sp elle 3 INPUT PIN 183 Core PCITWBM Manual de Usuario rev 1 6 lad15 E BIDIR_PIN 90 SW_DIP4 z INPU
3. En la implementaci n del core PCI se incluye ya que es mandatoria en la especificaci n Wishbone si se desea utilizar CTI O pero su valor es siempre 00 Esto significa que si se utilizan ciclos burst con incremento de direcciones su incremento es lineal Core PCITWBM Manual de Usuario MINE rev 1 6 Jerarqu a de los archivos VHDL El siguiente esquema muestra la jerarquia de los archivos vhd que componen el core PCI El orden de s ntesis debe de ser del de menor al de mayor jerarquia Recursos utilizados A modo de comparaci n se sintetiz un core con o 3 BARS o tama o BAR O bits 8095 o tama o BAR 1 bits 1048576 o tama o BAR 2 bits 4194304 o profundidad de FIFO 7 Para el pasaje de VHDL a EDIF se utiliz SynplifyPRO 7 0 1 y para la s ntesis final Max Plusll 10 2 Logica Optimization No BAR Bits LCs Max reloj Max reloj PCI WB EP1K100 1 area 3 1216 2 1137 22 50 76MHz 50 76MHz velocidad 3 1216 2 1276 25 56 81MHz 62 89MHz EP1K100 2 area 3 1216 2 1137 22 38 91MHz 37 73MHz velocidad 5 1216 2 1276 25 42 73MHz 46 29MHz Los valores deben ser tomados como una referencia para comparar la implementaci n del core en cada FPGA ya que el tama o y velocidad final dependen fuertemente de la aplicaci n con la cual se sinteticen rev 1 6 Core PCITWBM Manual de Usuario Herramientas recomendadas VHDL a EDIF El software sintetizad
4. comenzar otro ciclo de rev 1 6 rev 1 6 Core PCITWBM Manual de Usuario escritura Si la aplicaci n del lado Wishbone que recibe los datos escritos por el core esta mal implementada o no responde a las escrituras el bus PCI podr a quedar trancado pues se estar an intentando escrituras PCI continuamente y el FIFO nunca se encontrar a vacio Detalles de la lectura al core PCI Cuando se realiza una lectura a una direcci n asignada al core PCI este chequea si hay datos en el FIFO de lectura y si corresponden a la direcci n solicitada En caso de coincidir las direcciones se transfieren los datos desde el FIFO hasta que se vac e o el ciclo sea finalizado por el master PCI En caso de que el FIFO de lectura se vacie se insertan tiempos de espera en el bus PCI trdyn 1 para dar tiempo a que el master Wishbone coloque mas datos en el FIFO de lectura Si transcurridos 8 per odos de reloj no hay nuevos datos en el FIFO de lectura se pide un disconect without data lo que provoca que el ciclo se corte Si a n restaban datos por leer el master PCI autom ticamente comenzar otro ciclo de lectura Si lo datos almacenados en la boca del FIFO de lectura no corresponden con la direcci n solicitada se registra la nueva direcci n se vac a el fifo y se vuelve al comienzo del proceso solicitando un retry al master PCI Registro de traslaci n de direcciones La direcci n asignada a cada BAR del core PCI es asignada autom tica
5. que el dispositivo target est listo para aceptar datos stopn Tipo STS Nivel Activo Bajo Descripci n Stop El dispositivo target activa stopn para indicar al dispositivo master que debe terminar la transacci n en curso La se al stopn se usa en conjunto con trdyn y devseln para indicar el tipo de terminaci n de transacci n iniciada por el target perrn Tipo STS Nivel Activo Bajo Descripci n Parity Error La se al perrn indica que hubo un error de paridad en los datos La se al perrn es activada un ciclo de reloj despu s de la se al par o lo que es lo mismo dos ciclos de reloj luego de haber ocurrido un error de paridad en el bus serrn Tipo Colector abierto Nivel Activo Bajo Descripci n System Error La se al serrn indica un error del sistema y error de paridad en la direcci n Los dispositivos pci deben activar la se al serrn si detectan un error de paridad durante una fase de transferencia de direcciones Se ales del interfaz Wishbone A continuaci n se describen las se ales del interfaz Whishbone utilizadas por el core PCI Todas las se ales son activas por nivel alto y la terminaci n y O indica si son entradas o salidas al core respectivamente CLK Tipo Entrada Core PCITWBM Manual de Usuario Descripci n Reloj La se al de reloj coordina todas las actividades para la l gica dentro de un dispositivo Wishbone Todas las se ales de salida Wishbone son registradas en el flanco de su
6. ARs con tama o y tipo ajustable en el momento de sintesis o soporte de la mayor a de los comandos PCI incluyendo o lectura y escritura de configuraci n o lectura y escritura de memoria o lectura y escritura de I O o soporte de transferencias en modo burst o funcionamiento comprobado utilizando FPGA ACEX EP1K100 de Altera en buses PCI de 33MHz o desarrollado en lenguaje VHDL o interfaz de aplicaci n Wishbone compatible o la aplicaci n y el bus PCI pueden utilizar diferentes relojes o No implementa el manejo de interrupciones Core PCITWBM Manual de Usuario Descripci n general El core PCI es una implementaci n del interfaz PCI para ser utilizada por dise os que hagan uso del est ndar Wishbone Su funcionamiento se puede interpretar como el de un puente entre los dos buses el PCI y el Wishbone es decir env a y recibe datos de un bus a otro La ventaja de pasar de un tipo de bus a otro radica en que la especificaci n Wishbone esta pensada para interconectar dise os dentro de un mismo integrado Las interfaces y los ciclos de transferencia de datos son iguales para todos los cores IP sin importar su funci n controlador de memoria interfaz PCI registros etc y no es necesario conocer el funcionamiento del bus PCI para hacer un dise o Esto adem s de facilitar la tarea permite la reutilizaci n Si ya existe un controlador de memorias con interfaz Wishbone basta con dise ar la interconexi n entre dicho controlador y e
7. Core PCITWBM Manual de Usuario Core PCITWBM Manual de Usuario rev 1 6 Core PCITWBM Manual de Usuario rev 1 6 Tabla de contenido Core PCITWBM Manual de SUAtIO Saco ie es ett cen an Tabla de cto o ie Dd amo Md e PEE do 3 Caracter sticas del core PCB Mosa diia 4 DEN EE E rd a ee o TO 5 FURCIONA MIENTO ra o A o lcd 6 Detalles de la escritura al core PO sacan ed tibias 7 Detalles de ta l ctulra alr core A dnd dea 8 Registro de traslaci n de Ole cone aia eo ae aa aca ante 8 Independencia de relojes PCI y WiShDONE cceecceeeseceeeecteeeeeeeeeesteeeeeaees 9 Coma aos del bus PE ft e di Ao MURAS pont n fono pt ti EAA 9 Wso del corez PEPE A Ai 11 Interfaz y parametros del core PCOIWB Mit pie 11 PAM it e e o o Aa RD ECE AT 12 Se ales del US Pl Us RUS 13 Se ales del interfaz WISADONE id ashamed ines 16 Jerarqu a de los arenoso o nese eee pene 19 REGINSOS IZA rs ES 19 Herramientas recomendadas o id 20 VDE Da e ia A e dado A SR oa 20 SITES ZAC A E et A A 20 SIAC sr AE e de kate TU EA syle TA a AA 21 Asignaci n de pines para placa IE PCI cceseceeeececeeseceeceseeeseeneeeeeeeeteeaeeeeas 22 rev 1 6 Core PCITWBM Manual de Usuario Caracter sticas del core PCITWBM Principales caracteristicas del core PCI o funcionamiento PCI target con las siguientes caracter sticas o 32 bit de ancho de palabra o detecci n de errores de paridad o hasta 6 registros de direcci n de base B
8. PCITWBM est escrito en VHDL Su dise o esta divido en varios bloques el de m s alta jerarquia es pcitwbm_top Declaraci n del componente PCITWBM COMPONENT pcitwbm GENERIC vendor id device id subsystem_i subsystem_v NUMBER_OF_B BAR O SIZE BAR O LOW N BAR 1 SIZE BAR 1 LOWN BAR 2 SIZE BAR 2 LOWN BAR 3 SIZE BAR 3 LOW N BAR 4 SIZE BAR 4 LOWN BAR 5 SIZE BAR 5 LOWN FIFO_NUMWOR LAT_TIMER_I top d id ARS in in in BBL in BBL in BBL in DS NIT BBLE unsigned unsigned unsigned unsigned integer integer X 1172 X ABBA X 10E9 X 10E9 3 teger 8192 0 teger 8192 BBLE integer 0 teger 8192 E integer 0 teger 65536 Es integer 0 teger 65536 E integer 0 teger 65536 BBLE integer integer AL VALUE PORT NE rstn Clik irdyn idsel framen ebe devseln stopn trdyn serrn perrn ad par WE CORTE IN IN IN IN IN IN OUT OUT OUT OUT OUT INOU INOU IN is Or O G O ay U G O twp y T a TDL LOGIC TD_LOGIC TD_LOGIC TD_LOGIC TD_LOGIC TD_LOGIC_VECTOR 3 downto 0 TD_LOGIC TD_LOGIC TD_LOGIC TD_LOGIC TD_LOGIC STD_LOGIC_VECTOR 31 downto 0 1 0 4 integer STD_LOGIC STD_LOGIC rev 1 6 rev 1 6 Core PCITWBM Manual de Usuario DAT_I ENS IDA OCl Cah COR SiO AE ONO DAT_O OUT SID LOGIC VECTO
9. R SL downto 0 ACK_I 2 IN STD LOGIC ADR_O OUT STD EOGIC VECTOR SL downto Ud CUEMO OUD So TDRAEOS TE RILL 2 IN STO LOGIC SEL O OUT STD LOGIC VECTOR O dewntoa 0 STB_O OUE STDILOGIC WE_O lt OUT SITD_LOGIC7 CDE 2 OUT STD LOGIC_VECTOR 2 downto 0 BTE O QUE S INS hOCTESVACIOR 1 downto 0 END COMPONENT Parametros VENDOR_ID Tipo unsigned Valor por defecto X 1172 Descripci n Indica fabricante del dispositivo DEVICE ID Tipo unsigned Valor X ABBA Descripci n Identifica tipo o modelo del dispositivo SUBSYSTEM ID y SUBSYSTEM VID Tipo unsigned Valor por defecto X 10E9 Descripci n Identifica la aplicaci n implementada NUMBER OF BARS Tipo integer Valor por defecto 1 Descripci n n mero de BARS utilizados Valores entre 1 y 6 BAR SIZE Tipo integer Valor por defecto 8095 Descripci n tama o del rango del i simo BAR El valor debe ser una potencia de 2 BAR i LOW NIBBLE Tipo integer Core PCITWBM Manual de Usuario rev 1 6 Valor por defecto O Descripci n identifica el tipo de memoria asignado al i simo BAR FIFO_NUMWORDS Tipo integer Valor por defecto 14 Descripci n profundidad de los FIFO entre la interfaz Wishbone y PCI LAT_TIMER_INITIAL_VALUE Tipo integer Valor por defecto 7 Descripci n en caso de que el fifo de lectura se llene o el de lectura este vacio el core espere LAT_TIMER_INITIAL_VALUE per odos de reloj e inicia un
10. R_PIN 168 DONZ BIDIR_PIN 169 DQ13 BIDIR_PIN 170 DQ14 BIDIR_PIN 172 DO15 BIDIR_PIN 173 DQ16 BIDIR_PIN 126 DOL7 BIDIR_PIN 125 DON BIDIR PIN 122 DO19 BIDIR_PIN 121 DO20 BIDIR_PIN 120 DQ21 BIDIR_PIN 119 DQ22 DQ23 DO24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DOSHI AO Al A2 A3 Al AS A6 A7 A8 A9 A10 A11 BAO BA1 DOMO DQM1 DOM2 DOM3 RASn CASn ledazul ledverde SW_DI SW_DI SW_DI O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX O_EX pi EZ BS E29 P28 227 P26 22 P24 223 P22 Eze P20 paio p U 0 amp OF OD JJ esl lus es lool och feo fos fon Joc os E eh te ld Tilt tu oe OOo Oo eo eo ORO G2 MOROS eo 2 at Gh Pah ar atelier Gh ral evar acl Ye ap rah Wah selva ay ral val el leal El 3 3 3 DA HDHD HD DH HD po SE aa sa sa te me sa san sa te me sa san sa te me sa san sa te me PUT NETA ENE INPUT qo gs feo Jos oe toch es ool e A ool sh IIA loo je Se del del e 16 19 lle Ed de del te DAH DDD HD DDH HH HD HH DD O 23m AA 2 EZRA aaa aaa as ZE DAD A AAA a A A a Aa a A I LS 367 SP 40 ALY a2 43 44 47 327 SES 285 49 50 578 587 De 60 6l B37 74 SD Jay 86 637 Dis 48 EUS Oe 62 9 827 80 84 ie
11. T_PIN 78 gclkl INPUT_PIN 79 END
12. bida de CLK Todas las entradas Wishbone deben estar estables antes del flanco de subida de CLK DAT_1 31 0 Tipo Entrada Descripci n El bus DAT_ es la entrada de datos Su ancho de palabra es de 32 bits DAT_O 31 0 Tipo Salida Descripci n El bus DAT O es la salida datos Su ancho de palabra es de 32 bits ACK Tipo Entrada Descripci n Acknowledge Input La se al ACK le indica al dispositivo master que se ha realizado una transferencia en forma exitosa ADR_O 31 0 Tipo Salida Descripci n El bus ADR O es manejado por el master y e indica la direcci n de los datos que deben leerse o escribirse CYC O Tipo Salida Descripci n Cycle Output La se al CYC_O indica que un ciclo v lido est en progreso La se al se mantiene activa por la duraci n de todo el ciclo Por ejemplo en una transferencia en bloque la se al CYC O se activa en la primer transferencia y se mantiene activa hasta la ltima RTY Tipo Entrada Descripci n Retry Input Indica que el interfaz no esta listo para aceptar o enviar datos y que el ciclo debe ser reintentado m s tarde En este caso el core PCI interrumpe el ciclo Wishbone y vuelve a comenzar un nuevo ciclo para terminar la transferencia de datos SEL O 3 0 Tipo Salida rev 1 6 rev 1 6 Core PCITWBM Manual de Usuario Descripci n Select Output El bus SEL_O indica qu bytes del bus DAT_O contienen datos v lidos o en que bytes del bus DAT_ s
13. ci n La entrada clk es el reloj del interfaz PCI Excepto rstn reset todas las se ales son sincronas sus niveles son v lidos solo durante el flanco de subida de reloj rstn Tipo Entrada Nivel Activo Bajo Descripci n Reset Es la se al de reset para el interfaz PCI y es as ncrona respecto al reloj Cuando est activa las se ales de salida del bus PCI deben estar en tercer estado y las se ales de colector abierto deben estar flotantes ad 31 0 Tipo Tri estado Descripci n Bus de direcciones datos multiplexado en tiempo Cada transacci n consiste de una fase de direcci n seguida de una o m s fases de datos Una transferencia de datos es llevada a cabo cuando irdn y trdyn est n ambas activas cben 3 0 Tipo Tri estado Nivel Activo Bajo Core PCITWBM Manual de Usuario Descripci n Command byte enable Este bus esta multiplexado en tiempo Durante la fase de direcciones este bus indica el comando PCI deseado definiendo el tipo de transacci n a realizar durante la fase de datos este bus indica que byte o bytes en el bus ad son v lidos par Tipo Tri estado Descripci n Paridad Es el resultado de calcular la paridad de los bits bus ad y del bus cben La paridad de los datos transferidos en una fase de datos es presentada en el flanco de reloj siguiente idsel Tipo Entrada Nivel Activo Alto Descripci n La se al dsel le indica al dispositivo cuando se est realizado un ciclo de acceso a su
14. ciclo de desconexi n Se ales del bus PCI Los se ales del bus PCI pueden ser clasificadas seg n su tipo o Entrada o Salida o Bidireccional o STS tri state sostenido se ales manejadas por un dispositivo a la vez El dispositivo antes de soltar la se al debe mantenerla alta por un per odo de reloj Otro dispositivo que desee manejar la se al debe esperar al menos un ciclo de reloj luego de que haya sido liberada por el dispositivo anterior o Colector abierto se ales que funcionan como un OR cableado entre los dispositivos que la manejan Poseen un pull up d bil que las mantiene altas cuando no son manejadas por los dispositivos El est ndar PCI define algunas se ales como obligatorias y otras opcionales a continuaci n se enumeran las se ales del bus PCI son utilizadas por el core PCI Las se ales activas en nivel bajo est n terminadas con la letra n MET Core PCITWBM Manual de Usuario rev 1 6 SE ALES MANEJADAS POR EL CORE IIE PCI WISHBONE Sistema CLK J sistema rstn notificaci n pern de errores serrn gt cco gt STB_O idsel gt gt WEO idse A control del framen gt ACK_ interfaz control del irdyn gt RTY_I interfaz trdyn lt CTI O 2 0 stopn gt BTE O 1 0 devseln ADR_O 31 0 direcciones direcciones AS SEL_Of3 0 comandos comandos ad 31 a i DAT_1 31 0 y datos y datos chen 3 0 PCIT_WBM lb DAT_0 31 0 clk Tipo Entrada Descrip
15. dependencia de relojes PCI y Wishbone Los FIFOs entre la interfaz PCI y la interfaz Wishbone no solo sirven como almacenamiento intermedio de los datos sino que al contar los FIFOs con entradas de reloj independientes para la lectura y la escritura permiten que las l gicas de las interfaces funcionen con diferentes velocidades de reloj Comandos del bus PCI Durante la fase de direcciones de un ciclo el bus cben 3 0 es utilizado para indicar el tipo de transacci n a realizar La siguiente tabla muestra un resumen de los tipos de transacciones y cuales ciclos son soportados En caso de que se le solicite al core un tipo de transacci n no soportado este la ignorar cben 3 0 Tipo de ciclo Acci n 0000 Atenci n de interrupci n Ignorado 0001 Ciclo especial Ignorado 0010 Lectura E S Aceptado 0011 Escritura E S Aceptado 0100 Reserved Ignorado 0101 Reserved Ignorado 0110 Lectura de memoria Aceptado 0111 Escritura de memoria Aceptado 1000 Reserved Ignorado 1001 Reserved Ignorado 1010 Lectura de configuracion Aceptado Core PCITWBM Manual de Usuario rev 1 6 1011 Escritura de configuraci n Aceptado 1100 Lectura m ltiple de memoria Ignorado 1101 Ciclo de direcci n doble Ignorado 1110 Lectura de linea de memoria Ignorado 1111 Lectura e invalidaci n Ignorado Core PCITWBM Manual de Usuario Uso del core PCITWBM Interfaz y par metros del core PCITWBM El core PCI
16. e esperan datos v lidos Estas se ales se corresponden con las se ales del bus PCI cben STB O Tipo Salida Descripci n Strobe Output La se al S7B O indica un la presencia de un dato v lido en DAT O en un ciclo de escritura o que esta listo para recibir datos en un ciclo de lectura El dispositivo esclavo Wishbone debe responder con alguna de las se ales ACK o RTY frente a cada activaci n de la se al STB O WE O Tipo Salida Descripci n Write Enable Output La se al WE O indica si el ciclo de bus corresponde a una lectura O a una escritura La se al se activa durante los ciclos de escritura y se desactiva en los ciclos de lectura CTI_O 2 0 Tipo Salida Nivel Activo Alto Descripci n Cycle Type Identifier La se al CTI O provee informaci n adicional sobre el ciclo que se esta realizando Es parte de la especificaci n de Wishbone avanzado El master le envia esta informacion al esclavo y este debe usarla para preparar la respuesta a dar en el ciclo siguiente La siguiente tabla muestra los posibles tipos de ciclos CTI_O 2 0 Descripcion 000 Ciclo clasico 001 Ciclo burst de direcci n constante 010 Ciclo burst con incremento de direcciones 111 Fin del ciclo burst BTE_O 1 0 Tipo Salida Descripcion Burst Type Extension La senal BTE_O provee informacion adicional sobre el ciclo que se esta realizando Esta informacion es relevante Unicamente para ciclos burst con incremento de direcciones
17. l core IIE PCl SE ALES MANEJADAS POR EL CORE IIE PCI WISHBONE sistema EELK sistema rstn notificacion pern de errores sern lt lt gt OCO m STB_O gt Y WEO idse y control del framen ACK_I interfaz control del irdyn gt lt RTY_I interfaz trdyn 5 gt CTI O 2 0 stopn lt gt BTE O 1 0 devseln lt 1 ADR O 31 0 comandos ad 31 ke gt dus DAT_ 31 0 y datos cben 3 0 gt PCIT_WBM j gt DAT O 31 0 Y pS direcciones direcciones d lt SEL O 3 0 o y datos dl rev 1 6 HGS Core PCITWBM Manual de Usuario rev 1 6 Funcionamiento Cuando un master PCI realiza una escritura dentro de los rangos de direcciones asignados al core PCI este acepta los datos y los almacena en un FIFO CICLO DE ESCRITURA PUENTE PCI WISHBONE Name idsel clk D ad i ad I che framen irdyn ES trdyn ES devseln ES stopn CLK ACK RTY S STB_O S CYCO DAT DAT O ADR O SELO lt CTLO 1 525us 1 55us 1 575us 1 6us 1 625us 1 65us 1 675us 1 7us Ci A OFFFOO20 X ___00000000_ 00000001 00000002 Aorrroozo ff 00DD0000 foobDo01 00000002 o T 00000000 00000000 00000000 0 Luego al detectar que el FIFO de escritura no esta vac o la interfaz Wishbone realiza tantos ciclos de escritura como sean necesarios hasta vaciar el FIFO Core PCITWBM Manual de Usuario CICLO DE ESCRITURA cont PUENTE PCI WISHBONE
18. mente en el momento de inicio del PC y puede variar dependiendo del PC que se est utilizando y de cuantos dispositivos PCI est n colocados en el bus Para facilitar la tarea de dise o y decodificaci n de direcciones dentro de la aplicaci n en el bus Wishbone se implementaron registros de traslaci n de direcciones La funci n de los mismos es lograr que un acceso PCI a una direcci n dentro del rango correspondiente a un BAR determinado se refleje como un acceso siempre a la misma direcci n del bus Wishbone Estos registros pueden leerse y escribirse a trav s del BARO del core PCI en las direcciones indicadas por la siguiente tabla Registro de traslaci n Ubicaci n en BARO Valor luego de Reset para Bar 1 0x10 0x10000000 para Bar 2 0x14 0x20000000 Core PCITWBM Manual de Usuario CO rev 1 6 Registro de traslaci n Ubicaci n en BARO Valor luego de Reset para Bar 3 0x18 0x30000000 para Bar 4 Ox1C 0x40000000 para Bar 5 0x20 0x50000000 para Bar 6 0x24 0x60000000 Supongamos que al momento del booteo se le asigna a BARO el valor 0x80000000 y a BAR1 el 0x8F000000 Si se quiere que los accesos al rango de direcciones correspondiente a BAR1 se mapeen a direcciones Wishbone que comiencen a partir de la direcci n 0xE0000000 se debe escribir ese valor en la direcci n 0x80000010 Si se realiza una escritura a la direcci n PCI Ox8FO01000 se estar escribiendo en la direcci n Wishbone OxE0001000 In
19. n SynlifyPRO Las opciones de s ntesis con las que se lograron dise os capaces de utilizar mayores velocidades de reloj fueron o En men Global Project Logic Synthesis o Optimizaci n 10 speed o One Hot State Machine Encoding seleccionado o En sub men Define Synthesis Style o Minimizaci n Partial o Carry Chain Manual Max 8 o Cascade Chain Manual Max 8 o Opciones Avanzadas Todas las opciones seleccionadas Simulador Para las simulaciones se utiliz el simulador incluido en el software Max Plusll Core PCITWBM Manual de Usuario rev 1 6 Asignaci n de pines para placa IIE PCI En caso de utilizar el core en la placa PCI IIE PCI puede incluirse la siguiente asignaci n de pines en el archivo ACF del proyecto de Max Plusll CHIP NOMBRE_DE_PROYECTO BEGIN wen 8 OUTPUT IN 120 rean BIDIR_PIN 41 intan BIDIRLPIN 317 intbn BIDIR_PIN 36 inten BIDIRLPIN 27 intdn BIDIR_PIN 38 cben0 BIDIR_PIN 100 cbhenl BIDIRLPIN 9 cbhen2 BIDIR_PIN 70 cbhen3 BIDIRLPIN 57 devseln BIDIR_PIN 75 stopn BIDIRZPIN 837 trdyn BIDIR_PIN 74 serrn BIDIR PIN 87 perrn BIDIR PIN 86 irdyn BIDIRLPIN 13 framen BIDIR PIN 71 IO_EXP30 BIDIR_PIN 176 DQO BIDIR_PIN 196 DQ1 BIDIRLPIN 195 DQ2 BIDIR_PIN 193 DQ3 BID ERSP ENG noe DO4 BIDIR_PIN 191 DO5 BIDIRLPIN 196 DO6 BIDIR_PIN 189 DOT BIDIR_PIN 187 DO8 BIDIR_PIN 164 DO9 BIDIR_PIN 166 DO10 BIDIR_PIN 167 DOLT BIDI
20. or Max Plusll soporta un sub conjunto de VHDL muy limitado y los mensajes de error no son claros lo que hace el trabajo muy dif cil Ante esta situaci n se opt por utilizar alg n software de s ntesis que a partir de archivos VHDL generara archivos EDIF Los archivos EDIF son un est ndar de la industria para el pasaje de dise os entre programas El software utilizado fue SynlifyPRO 7 0 1 de Synplicity http www synplicity com Durante las pruebas se consiguieron mejores resultados si no se seleccionaba el casillero Map Logic to LCELLs Options for implementation proj sy Device Options Constraints aii Results Timing Report VHDL Technology Speed Package Atera ACEXIK T EP1K100 y E y acz08 y Device Mapping Options Implementations Map Logic to LCELLs Perform Cliquing Retiming Pipelining lt Option Description Map logic to LCELLs instead of primitive gates Tuming this off will sometimes give a smaller result Synplicity Esta opci n genera un EDIF con l gica mapeada a la estructura del FPGA en el que se va a sintetizar el diseno Al no seleccionarse solo se genera un archivo de nodos optimizado y el Max Plusll se encarga finalmente de mapear la l gica a los recursos del FPGA de mejor forma Sintetizador Una vez generado el EDIF se crea un proyecto con el archivo autom ticamente el Core PCITWBM Manual de Usuario rev 1 6 Max Plusll identifica que el archivo fue creado co
21. s registros de configuraci n framen Tipo STS Nivel Activo Bajo Descripci n Frame La se al framen es manejada por el dispositivo master del bus en dicho instante e indica el comienzo y la duraci n de una operaci n en el bus Cuando framen est activa la direcci n y el comando est n presentes en los buses ad y cben La se al framen es mantenida activa durante la transferencia de datos y se desactiva para indicar el fin de un ciclo irdyn Tipo STS Nivel Activo Bajo Descripci n Initiator ready La se al irdyn es manejada por el dispositivo master del bus en dicho instante e indica que ste puede completar la transacci n de datos que se est realizando En una transacci n de escritura irdyn indica que el bus ad tiene datos v lidos En una transacci n de lectura irdny indica que el dispositivo maestro est listo para aceptar los datos presentes en el bus ad devseln Tipo STS Nivel Activo Bajo Descripci n Device select El dispositivo target activa devseln cuando ha rev 1 6 rev 1 6 Core PCITWBM Manual de Usuario decodificado su direcci n y solicita la transacci n trdyn Tipo STS Nivel Activo Bajo Descripci n Target Ready El dispositivo target activa trdyn para indicar que puede completar la transferencia de datos que se est realizando En una operaci n de lectura trdyn indica que el target est colocando datos v lidos en el bus ad En una operaci n de escritura trdyn indica
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