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Hoja de título - Archivo Digital UPM

1. Gracias al dise o de los CAB se dispone de un ADC de tipo SAR Successive Approximation Register de 8 bits por cada CAB En modo ADC SAR son necesarias dos se ales de reloj las cuales son proporcionadas por el bloque de se ales de reloj y oscilador con frecuencias en proporci n 1 a 16 Una de las se ales marcar el periodo de conversi n y el m s r pido de los dos se emplea en las operaciones SAR La codificaci n empleada es signo m s magnitud estando el voltaje de entrada del ADC comprendida entre VMR m s menos 1 5 Voltios en la codificaci n el primer bit indica la magnitud y los 7 restantes el m dulo B 5 Par metros el ctricos En este apartado se muestran las principales caracter sticas el ctricas del AN221E04 proporcionadas por su fabricante Anadigm Absolute Maximum Ratings O ET se cnn ae eS eee DC Power Supplies a ao AVSS BW S DASS and SW55 all A held to 0 0 WDD to xDD Offset A AE y Ideally ma should be at the ac E Package PA Pr aie Ee Bla remarks capa z Vinmax Vss 0 5 WddeOS Y e Top 4D 8 Serge tengo Tag 88 ADSOIUIE Maximan Do Power Supply fala The Talure mode ls norrcalasirephie far wdd Of up lo 7 walls Dut will Cause reduced operaling Me time The additional stress caused by higher local electric fields ithim the CMOS circauliry may nduce metal migration cade leaage and other ti mesquallb related Esues Recommended Operating Conditions NA
2. 2 500 00 2 000 00 Wo ideal 7 4 Vo teorico 1 500 00 E Vo medido 1 000 00 500 00 20 15 10 5 0 5 10 15 20 25 30 35 40 45 50 55 60 Temperatura RTC C Grafica 6 48 B 3 Prueba 4 con correcci n de errores En esta prueba se utiliza el mismo esquema electr nico utilizado en los dos apartados anteriores y siguiendo la misma metodolog a de ajuste Los valores una vez realizado el ajuste son los siguientes Gcam 12 6 Gcam2 10 1 Gcamsa Gcamab 20 1 VR VMR 15mV obteniendo los resultados en la tabla 7 y la grafica 7 PT VRTC Vditt Vo Vo sin Error de Temp 100 mV did e deis te rico filtro gan Q IRTC UA J mV mV 250 300 92 16 94 12 100 00 101 95 103 90 105 85 107 79 29 850 Sh 850 2955 00 0 169 30 330 10 330 3 099 00 10 33 3099 00 0 097 30 810 10 810 0 093 Tabla 7 Error de ganancia Irx 250uA G 200 Voffset 15mV 3 500 00 3 000 00 2 500 00 2 000 00 Mo ideal z 4 Vo teorico 1 500 00 Vo medido 1 000 00 500 00 0 00 20 15 10 5 0 5 10 15 20 25 30 35 40 45 50 55 60 Temperatura RTC C Grafica 7 49 4 Manual de usuario Dise o de la tarjeta emuladora PT 100 Para el sistema de pruebas se ha elegido emular el comportamiento de una RTC PT 100 siguiendo el modelo de bloques mostrado en la figura 59 O Yee Figura 59 Modelo de funcionamiento para la PT 100 Para el dise o de l
3. Figura 25 Barra de menus Crea un nuevo documento Abre un documento existente Guarda un documento con el mismo nombre Guarda un documento con un nombre distinto Pregunta si se desea volver al ultimo punto guardado Comprueba las reglas de diseno y las compatibilidades entre versiones de los CAM Imprime un documento Muestra la previsualizaci n de un documento Registro del sofware con la licencia proporcionada en http www anadigm com Documentos recientes Cerrar AnadigmDesigner2 Insert new CAM Crea un nuevo CAM de la lista de selecci n ver figura 26 22 He Chip Type Sy Anadigm pex Sy AnadigmY ortex E ANZZ0ED4 Ey AN120E04 Ey ANZ21E09 y AN121E04 Ey ANZ21E02 Ey ANZ22E04 fy ANI22E04 Ey ANZ27E04 E E Fu y ANI27E04 nction E Archive CAM ADIC SAR Comparator Differentiator Divider FilterBilinear FilterBiquad FilterOCBlockLP FilterLowPregBi FiltervolkageCa GainHalf GainHold GainIny GainLimiter GainPolarity GainSwitch GainWoltageCo Hald HoldVolkageCa Integrator Multiplier MultiplierFilterL OscillatorSine PeakDetectz PeakDetectExt PeriodicWave RectifierFilter RectifierHalf RectifierHold SquareRoot SumBiquad SumDifF Description Version Approved Analog to Digital Converter SAR 1 1 0 Yes Comparator 2 1 10 Yes Inverting Different
4. sum Difference Stage with Biquadratic Filter Half Cycle sumiDifference Stage A A A A AA a a isle o a eR te ee E TR AYN WON Ee Wee oe ee Oe a oo oo Figura 38 Seleccion del CAM Half cycle gain stage 30 A continuaci n se inserta un nuevo CAM del tipo Half Cycle Gain Stage ver figura 38 Una vez insertado el nuevo CAM se configurar dicho CAM En primer lugar hay que tener en cuenta la selecci n del reloj que usar el CAM ver figura 39 ya que este factor limitar los valores de los par metros configurables del CAM Por ejemplo en el CAM Half Cycle Gain Stage cuanta menor sea la frecuencia del reloj mas valores posibles se podr n utilizar Set CAM Parameters OF Instance Mame GainHalf Anadigmyortes G ainHal 1 1 6 Half Cycle Gain Stage Cancel a WARNING Clocks i Selene al ltiz not recommended to route the output of this CAM to an Grenar Output Cell when this Cok s clock CLO CKA haz a frequency greater than 2 MHz WARNING Help Documentation Ete Options Polarity f Mon inverting Inverting Input Sampling Phase f Phase 1 C Phase 2 Parameters Gain fl 1 00 realized 0 01 To 1 05 CAM Source 4nadigm Approved res Figura 39 Opciones de configuracion del CAM Half cycle gain stage Por otro lado en el cuadro de texto junto a la imagen del CAM nos informara sobre los posibles problemas de configuraci n del CAM como se muestra en la figura 40 siendo esta ayu
5. H old onks No notes Options Input Sampling Phase f Phase 1 Phase 2 CAM Source Snadigm Approved ves Figura 46 Seleccion del reloj del CAM Sample and hold ajaja FJ Untitled AnadipmDesigner File Edt Simulate Configure Settings Dynamic Config Target Yew Tools Help Ose oe eves AN AH LEA LOAD ORDER 1 Powar 20732m LUT available _ counter available CAB I opamp SAR i cap comp CAB 2 opamp ae cap aomp CAB 3 opamp SAR Figura 47 Amplificador de Instrumentaci n completo 35 Una vez finalizada la inserci n de todos los CAM necesarios se unen mediante conexiones La etapa de entrada se conectar a las dos celdas de entrada una entrada por cada uno de los CAM y la etapa de salida a la celda de salida como se muestra en la figura 47 Para finalizar el proceso de implementaci n se comprueba que los diferentes CAM est n en sincronizaci n de fases transferencia gt muestreo o muestreo gt transferencia la conexi n punteada indica alg n tipo error En este caso la fase de muestreo del CAM Sum Difference Stage nos obliga a cambiar la fase de muestreo de uno de los CAM de la etapa de entrada ver figura 48 Set CAM Parameters Instance Name GainHall2 Anadignvortex G ainHalf 1 1 6 Half Cycle Gain Stage Rus Cancel Clocks Clocks Clock3 100 kHz No notes Help Documentation Options Polarity Non inverting Inverting Input
6. The desired status should be true to turn the Output Cell on or 0 to turn the Output Cell off Return None Value Design Note Bypass Mode With both the amplifier and the filter turned off the input cell is in bypass mode The input signals are routed directly through the cell bypassing all active circuit elements The designer must assure that the signal levels Vp Vn and common mode voltage are appropriate for the CAMs that they are routed to 60 ANx21 Output Cell Copyright 2001 2002 2003 2004 All rights reserved Hardware Compatibility This Input Cell is available on the following chip types AN121E04 AN221E04 AN221E02 The ANx21 Output Cells have a variety of programmable options and parameters Signal Representations and Grounds CAM Option Mode CAM Option Status CAM Parameter Corner Frequency C Code Signal Representations and Grounds It 1s important to understand the way that signals are represented in AnadigmDesigner2 0 and used with the ANx21 family of chips Differential signals can be represented in two ways either by their positive and negative components or by their differential and common mode components as related through these two equations pe i UF _ Positive Jeane e Caf V irreal pine erative J Signals external to the chip are represented in the AnadigmDesigner2 0 simulator as earth ground 0 V referenced signals Each differential signal s positive
7. 16 Figura 16 Fase 1 fase de muestreo La fase 2 de conmutaci n en la figura 17 es equivalente al circuito de la figura 18 ya que el AO est realimentado negativamente 2 Figura 18 Circuito equivalente al de la figura 17 Una vez cambiados los interruptores el voltaje almacenado en Cin invierte la polaridad haciendo que la intensidad fluya a trav s de Cout por tanto 17 De este modo se llega a la siguiente ecuaci n in Vin t fase1 C y tasel y in o ino C C out out que implica que la ganancia del CAM solo depende del valor de los condensadores siempre y cuando la duraci n de la fase 1 sea igual a la duraci n de la fase 2 CAM 2 Una vez superada la etapa de entrada del Al la siguiente etapa es la etapa de salida compuesta por un amplificador diferencial como el mostrado en la figura 19 4 Input Option Figura 19 CAM Half Cycle Sum Difference Stage En este modelo solo se utilizan dos senales en este caso IN1 e IN2 Tambi n hay que tener en cuenta que las posiciones de los interruptores dependeran del modo de funcionamiento de la topologia de la figura 19 En este caso una de las dos senales debera ser no inversora y la restante inversora En el siguiente analisis se tomara la senal IN1 como no inversora y la senal IN2 sera inversora Una vez observada la tabla de las posiciones de los conmutadores proporcionada por el fabricante 18 Tabla de las posicione
8. 276 100 00 1505 00 0 333 101 95 1555 00 103 90 1603 00 0 376 105 85 1654 00 107 79 1703 00 109 73 1752 00 0 516 111 67 1800 00 113 61 1851 00 115 54 1899 00 0 583 117 47 1948 00 119 40 1997 00 121 32 2044 00 0 541 123 24 30 810 20 810 2095 00 0 673 Tabla 5 Error de ganancia Irx 250uA G 100 Voffset 10mV 2 500 00 2 000 00 1 500 00 Wo ideal mV 4 Vo teorico E Vo medido 1 000 00 500 00 20 15 10 5 0 5 10 15 20 25 30 35 40 45 50 55 60 Temperatura RTC C Grafica 5 B 2 Prueba 3 con correccion de errores En esta prueba se utiliza el mismo esquema electr nico utilizado en el apartado anterior y siguiendo la misma metodolog a de ajuste Los valores una vez realizado el ajuste son los siguientes 4 Gcam 12 6 Gcamo 10 1 Gcam3a Gcamab 20 1 VR VMR 15mV obteniendo los resultados de la tabla 6 y la grafica 6 PT le Vditf Vo Vo sin Error de ee te rico filtro gan Q E A uA mV mV e 1604 00 0 249 1704 00 0 117 1803 00 0 055 1902 00 0 000 100 00 2000 00 0 000 101 95 2100 00 103 90 2197 00 0 137 105 85 2294 00 0 087 107 79 2388 00 109 73 2487 00 0 040 111 67 2583 00 113 61 2675 00 115 54 2774 00 0 072 117 47 2868 00 119 40 2959 00 0 370 121 32 3056 00 0 326 123 24 30 810 15 810 3150 00 0 380 Tabla 6 Error de ganancia Irx 250uA G 200 Voffset 15mV 3 500 00 3 000 00
9. cases may make impossible a specific design such as the maximum or minimum gain or the magnitude of the possible settings INDICE TINtTOdUCCION iio dote 2 2 Base Teoria sist ais dica 3 2 1 DISDOSIIVOS ANACO Muir 3 A Arquitectura general cccccceceeceeceeceeeeseeeeeeaeeas 3 B Bloque anal gICO ococcoccoccococcocconconconnonannnnnannnnon 4 B 1 Celdas de entrada occccocccooccccocnnconnnonnncnnonos 4 B 2 Celdas de Sala inrciranacra nano cines 6 O eoon N 6 O O 8 B 5 Par metros el ctricoOS ooocooccocccocccccoc 8 2 2 Condensadores CONMULAOOsS occcccconccncnoncncononnncnoncnnonnnnnnnos 11 2 3 Amplificador de Instrumentaci n en FPAA ococ ooo 14 2 4 Sofware Anal Miiienpipita iris 21 3 Descripci n experimental oocooccoccccccnccocccnccnncnncnnonnncnnnnnncnanas 30 3 1 Metodolog a de dise o de un Amplificador de Instrumentaci n oococccoccccccnconcconcnconnnnnas 30 3 2 Medidas realiZAdas cccccccceccccccecececececcacacscececeavaceceneaes 36 A PAG DAS ia 40 B Pruebas corregido el error de ganancia y el error de offSet ccc cccccecccecccecccecccucceuceeuceecs 45 4 Manual de USUAMIO ccccccccecsceececsccncececencecsceneeceneaceeseeseseeaeass 50 5 GONCIUSIONOS csi 54 Gi BID O 56 1 Introducci n En este proyecto se ha estudiado la utilizaci n de FPAA s Field Programmable Analog Array como amplificadores de instrumentaci n La elecci
10. condensador Chola fija el voltaje de salida Vo al voltaje almacenado en el Figura 22 Fase 1 fase de muestreo Durante la fase 2 en la figura 23 el condensador Csampl fija el voltaje de salida a Vi y tambien carga al condensador Choa con el mismo voltaje provocando que el voltaje Vo se mantenga constante durante ambas fases 20 Figura 23 Fase 2 fase de transferencia de carga 2 4 Sofware Anadigm Anadigm el fabricante del chip AN221E04 dispone de un sofware CAD denominado AnadigmDesigner2 Este sofware se utiliza para configurar la FPAA con el dise o previo que se desee Este sofware s lo trabaja bajo entorno Windows Entorno de trabajo El entorno de trabajo tiene el t pico aspecto de programa de Windows ver figura 24 Dispone de Una barra de men s Una barra de iconos Un espacio de trabajo Una barra de estado Untitled AnadigmDesigner 2 File Edit Simulate Configure Settings Dynamic Config Target View Tools Help Doe Se X N Ase HRM lt For Help press F1 Figura 24 Entorno de trabajo 21 Barra de men s En esta barra se pueden encontrar todas las funcionalidades de las que dispone el software ver figura 25 Untitled AnadigmDesigner File Edit Simulate Configure Settings Dynamic Contig Target wiew Tools Help Menu FILE New Open Save Save As Revert Check Sheet Print Print Preview Register Recent Files Exit Menu EDIT
11. del cable s Menu SIMULATE Create Signal Generator Crea un generador de se al ver figura 27 Create Oscilloscope Probe Crea una sonda de osciloscopio ver figura 28 Setup Simulation Ajuste de los parametros del simulador Begin Simulation Iniciar siminulaci n 23 Signal Generator Control Output Differential Single ended Cancel Signal Data Peak Amplitude Ditterential Offset Help vots Vas Frequency Phase Hz D Degrees Common Mode Offset Volts Figura 27 Opciones de un generador de se al 2 Oscilloscope Untitled Display Data Volts Per Division Position cores ON covet EO Time Per Division 10 us Start 0 000us TT End 100 000 us Figura 28 Ventana de sonda o resultado de la simulaci n Menu CONFIGURE Write configuration data to Serial Port Escribe la configuraci n a trav s del puerto serie Write configuration data to Serial Port selected chips only Escribe la configuraci n de los chips seleccionados a trav s del puerto serie 24 Write configuration data to a file Escribe la configuraci n en un formato de arcivo Write configuration data to a file selected chips only Escribe la configuraci n de los chips seleccionados en un formato de arcivo Write AHF file to serial port Escribe un archivo con formato AHF a trav s del puerto serie Menu SETTINGS Active Chip Settings Configuraci n de los relojes
12. e O O ee DC Power Supplies E AVSS BWSS DVSS and SVS5 Gra held to 0 Analog Input Voltage WMR 1 9 VIMR 1 9 WMF i 2 0 volts above AWSS Digital Input Voltage Md O OM OMC Juneti n Temp Y Y J 4 TS C Assumes package a 55 C b In order to calculate the Ju metian temperature you must fret empir cally determine the current draw total ld for the mes gn Once the curent consumption established hen the ftolkowing formula can be used T Ta kd x Vdd x 55 CAN where Ta ls the ambient temperalure The warst case Ola of 55 CAN assumes o alr ow and no addtional heatsink of any type General Digital VO Characteristics Vdd 5v H 10 40 to 85 deg C Parameter Symbol Min Typ Max Unit Comment vc AO AAA NO SSS vaa O pro Ou ut Vang Yd 0 ID oDbmb Huiput Voltage High vo W W D S a a PS JS ee EE the afi il nee aiw usad re a ao as a CAB eg EE OCR Ltuk AB Analog Inputs General Typ Max Unit Comment High Precision Input Range 3 ee Siancard precision Inout Range High Precision ez ME Common mode volage 2 W Differential Input Common Mode We nou Sas Pe Pe Pe Pe T _ 5 15 mv Non chopper stabilized ing ar Frequency Max value is clock CAN and nput stage dependant Input frequency MHz is immed to approx lt MHz due to CAM signal processing which is based on sampled data architectures High precisi
13. herramienta CAD On the fly La memoria shadow SRAM se utiliza para precargar la configuraci n de los CAB pudiendo reconfigurar la FPAA sin interrumpir el conexionado de las se ales o reinicializar toda la FPAA Adem s s lo se modifican los valores que cambien en el dise o no siendo necesario la reescritura de toda la configuraci n e interrumpir el conexionado de las se ales lo cu l permite cambios de configuraci n en periodos de tiempo relativamente cortos B 4 LUT La nica Look Up Table LUT de 256 Bytes dispone de dos modos de funcionamiento En el primero de ellos la selecci n de la direcci n de memoria de la LUT la utiliza el los ADC SAR Se detallar su funcionamiento en el siguiente subapartado En el segundo la LUT emplea un contador incremental propio que se autoresetea al llegar al final de la cuenta En este modo la LUT escribe datos contenidos en ella sobre dos zonas objetivo de escritura de la shadow SRAMf Pudiendo activar la escritura de la SRAM de configuraci n y por lo tanto cambiar el dise o implementado en la FPAA mediante la activaci n de la se al externa EXECUTE la definici n de un punto de corte con un comparador una detecci n de paso por cero o cuando el ultimo byte de la nueva configuraci n est escrita en la shadow SRAM Este modo se utiliza generalmente para la generaci n de se ales arbitrarias o para modulaciones temporales anal gicas Operaciones con el ADC SAR
14. is not selected as the output phase Therefore the output of this CAM is only valid during the selected output phase C Code Six functions are available for control of the Half Cycle Sum Difference CAM setGainSumDiff 2in fixedp_setGainSumDift 2in Description Return Value Description Syntax G2 Parameters ReturnValue This function controls the gain of the inputs to this CAM All calculations are done with floating point math This function is available when the CAM is configured for two inputs include CAMCode h void setGainSumDiff 2in CAM nCAM double Gl double G2 nCAM The CAM that is to be configured G1 The desired gain for the first input G2 The desired gain for the second input This function currently does not returna result This function controls the gain of the inputs to this CAM All calculations are done with fixed point math which will be faster on processors without hardware floating point support This function is available when the CAM is configured for two inputs include CAMCode h void fixedp setGainSumDiff 2in CAM nCAM double Gl double nC AM The CAM that is to be configured G1 The desired gain for the first input G2 The desired gain for the second input This function currently does not returna result 71 setGainSumDiff Jin Description This function controls the gain of the inputs to this CAM All calculations are done with flo
15. margen din mico ofrecido por la FPAA Para obtener estos valores de offset se calcula el valor de la resistencia de ajuste de offset V set R offset E a RTC 1510 o offset G 200 _ 250 10 60 20 107 offset 80Q S 0 250 10 Esquema final Una vez realizados todos los c lculos el dise o del esquema final es el mostrado en la figura 61 El resistor de 1KQ se utiliza para la limitaci n de intensidad necesaria para el funcionamiento del voltaje de referencia El potenci metro de 15KO se fija a 10KQ para obtener la intensidad de 250uA El potenci metro de 2000 entre los puntos VR Vn se utiliza para la fijaci n del offset y el restante potenci metro emula la PT 100 Vee UA VMR Figura 61 Esquema electronico de la tarjeta de pruebas Va 15E 200 VE 700 32 Puntos de medici n Para efectuar las medidas se realizan sobre los puntos Vn Vp VR y Vo de la figura 61 Para el modelado del Al hay que tener en cuenta el signo positivo o negativo del voltaje a medir por el Al Para realizar las mediciones se hacen en modo diferencial fijando la referencia a VMR en el punto Vp lo cual implica que el AO en el punto VR y Vo ofrece valores negativos sobre esta referencia Si la ecuaci n de funcionamiento del Al es la siguiente V V1 V2 G En el caso de efectuar una medici n sobre la RTC y eliminar el posible offset del AO entre los puntos Vp y Vn la ecuaci n de funcionamiento es la siguiente V
16. sample its input signal and should be set so that the input signal is valid during the input sampling phase This version should be connected to sample a signal or CAM output that is either valid in phase 1 or continuously valid The output voltage will be held throughout the following phase 2 and phase 1 This version should be connected to sample a signal or CAM output that is either valid in phase 2 or continuously valid The output voltage will be held throughout the following phase 1 and phase 2 Circuit Diagram and Design Equations The circuit realizing this CAM is shown in the figure at right The capacitor values are all set to 255 units Switch phasing is dependent on CAM options Most switches in this circuit diagram are shown to connect to both a signal path and to signal ground Switch phasing for the signal path connection is shown in the following table The switch is closed to signal ground on the opposite phase Sit 52 eq i IN samp AA Output Characteristics C hold Sd a 4 OUT p oA OUT This CAM has a phase delay due to sampling The input voltage will be held for one full clock period two phases after the end of the input sampling phase so that the output of this CAM is valid during both phases 74
17. should be selected so that the corner frequency is Corner far enough above the highest frequency Frequency component of the signal that the signal is not attenuated and far enough below the sampling rate set by the sampling clocks so that higher frequency components that are introduced by sampling are attenuated 62 C Code The available function to control the Status 1s determined by the Mode of the Output Cell setOutputFilter Description This function controls corner frequency of the reconstruction filter on the output cell It is available only if the cell is configured for voltage output in AnadigmDesigner2 long setOutputFilter CAM nCAM long Fo Parameters nCAM The CAM that is to be configured Fo The desired corner frequency limited by the capabilities of the CAM Return This function returns the achieved corner frequency when the Value AN220 has been updated SetOutputBypassStatus Description These functions can be used to turn an Output Cell or on true or off 0 The available function 1s determined by the Mode of the Output Cell SetOutputVoltageStatus SaF Hinclude CAMCode h or void setOutputBypassStatus CAM nCAM bool status SetOutputDigitalStatus void setOutputVoltageStatus CAM nCAM bool status void setOutputDigitalStatus CAM nCAM bool status Parameters nCAM The CAM that is to be configured status The desired status should be true to turn the Output Cell on o
18. y del chip ver figuras 29 y 30 Preferences Preferencias del programa ver figuras de la 31 a y 31 b 32 a y 32 b 33 a y 33 b FPAA1 Settings Clocks Chip Source Clock Frequency Master Clack ACLE fc 116000 000000 kHz Chip Clock Frequencies Chopper Clack 250 00000 kHz System Clock Sys 16000 000000 kHz fc 1 Clock 0 4000 000000 kHz fsps 4 Clock 1 A 16000000000 He Lays 1 Clock 2 3 2000 000000 fsyel B Clock 3 y 250 000000 syst Bd NOTE El CAM parameters should be vented for all marked CAMs whenever any chip settings are changed Figura 29 Configuracion de los relojes 23 FPAA1 Settings Clocks Chip Power Settings O Low Power Interface Options Enable internal pull ups on the CFGFLGb and ACTIVATE pins Enable the internal pull up on the DIN pin Enable the internal DOUTCLE buffer Enable the crystal oscillator Attach crystal to OELE MODE piri Is connected to VSS Analog clock SOUICE ALLE External SOWIE required Reference Woltage Options Enable WMA Enable Internal REF and HEF NOTES By Applies to configuration files only Serial download to development board remains unchanged CAM parameters should be verified for all marked CAMs whenever any chip settings are changed Figura 30 Configuracion del ch
19. 1 500 Wo ideal Vo teorico E Vo medido 4 Vo medido con filtro mV 1 000 500 20 15 10 5 0 5 10 15 20 25 30 35 40 45 50 55 60 Temperatura RTC C Grafica 2 Figura 56 Circuito de la prueba 2 A 3 Prueba 3 Esta prueba es id ntica a la prueba 2 con las siguientes variaciones G 200 ganancia total Gcami Gcam2 10 Gcam3a Gcamab 20 VR VMR 15mV obteniendo los resultados de la tabla 3 y la grafica 3 43 peri Vo ideal V Pa Da Vo sin Error de Vo con Error de J Ganancia filtromV gan filtro gan mV V 23 040 8 i a 1606 00 6 102 1 806 23 530 8 530 3 693 2 521 24 023 9 023 1 663 3 271 24 510 9 5510 1 902 1902 00 0 210 3 785 100 00 25 000 10 000 2 000 1 800 4 200 101 95 25 488 10 488 3 435 4 628 103 90 25 975 10 975 2 195 10 97 2194 00 4 786 4 877 105 85 26 463 11 463 6 195 5 061 107 79 26 948 11 948 7 286 5 360 109 73 27 433 12 433 2 487 12 43 2486 00 8 407 5 551 111 67 27 918 12 918 9 373 5 887 113 61 28 403 13 403 10 410 6 269 115 54 28 885 13 885 21 13 88 2776 00 11 203 6 556 117 47 29 368 14 368 12 117 6 650 119 40 29 850 14 850 12 896 6 633 121 32 30 330 15 330 3 066 15 33 3066 00 13 666 6 817 12324 30 810 15 810 14 390 6 989 Tabla 3 Error de ganancia Irx 250uA G 200 Voffset 15mV 3 500 3 000 2 500 Wo ideal 2 000 4 Vo teorico gt E Vo medido E 4 Vo m
20. 2 La topolog a de este bloque es el compuesto por el CAM Half Cycle Sum Difference Stage figura 19 y el CAM Sample and Hold Stage figura 21 CAM 1 y CAM 1 Siguiendo la documentaci n del fabricante las fases de los interruptores del CAM Half Cycle Gain Stage en la figura 14 dependen del modo en el cu l funcione ya que se puede comportar como un amplificador inversor o no inversor El dise o propuesto funciona en modo no inversor y seg n el fabricante las posiciones de los interruptores ser n las siguientes Switch Phases Phase 1 Phase 2 Fase 91 Conectado a se al Fase 92 Conectado a tierra 15 33 Figura 14 CAM Half Cycle Gain Stage Para el an lisis de esta topolog a hay que tener en cuenta que tanto Vi como Vo son voltajes referenciados a tierra por tanto el equivalente a trav s de la entrada no inversora del AO ser el de la figura 15 ya que S1 estar conectado a tierra independientemente de la fase de conmutaci n en la que se encuentren los conmutadores Figura 15 Circuito equivalente al de la figura 14 En la figura 16 se puede observar el equivalente de la topolog a en la fase 1 de conmutaci n Se trata de un circuito realimentado negativamente por tanto el voltaje de Cin sera igual a Vi Si el voltaje de Ci es igual a Vi entonces 2 d Cin Vin fasel fasel es decir si Vin es cont nua la intensidad que atraviesa Cin es constante carg ndose con el voltaje Vi
21. 739 jump nogam EPROM T umper f dula va SOCKEI Oro o dams rag i Daisy oe pins PAREA paa il r Dalsy Hold PIC in E ay he ares AAA LEDS A A A e E a m Resel o Sn be buton Analog oe FPAA SPI Vdd amp Gnd Ara ag o s Steg interface gee OO no TT D DaADO 622935 Digital _ afereene wees PS Ne cS e OOD OK intertace ieee eee op OM oooo0 000mm Digital jumpers PEAR 0000p o o rja S Fe AR vas amp Gnd 9000000 caro no EL e AREO 9000000000000 a000500000000 mT EOS A Ad 5 rows of SOmil apooaooooono OS Poel A AA SN 700 000 20000000 Mie breadboard ma Gee Sree aia WHR at edge bb ooDDD ENTREN iis FPAA VO 505008 n a breadboard VMR 3 gus oiblola 000000000 Spooccoooo 533386 1005050000000 Analog 20000000006 oe Pate CA rows of SOmil E Hi aacgc00000000 breadboard gt 56000000060 atedge TU Vdd 4 Gnd E Ca a oH o 000510 oocn co Tomi holes Power Power for sockets jack screw socket terminal Figura 51 Tarjeta AN221K04 v3 El principal factor a tener en cuenta para trabajar con la FPAA AN221E04 es el tipo de senales a tratar Esta FPAA trabaja con dos tipos de senales Se ales diferenciales Se ales single ended o referenciadas a VMR Voltage medium range 2V adem s por cada tipo de se al dispone de dos modos de alta precisi n o de precisi n est ndar Se ales diferenciales Para trabajar con se ales diferenciales es necesario establecer un volta
22. Gracias a estos ajustes se consiguen unos resultados m s que aceptables El nuevo error de ganancia para 100 V V pasa a estar comprendido entre 0 153 y 0 673 mientras que para una ganancia de 300 V V pasa a ser entre 1 76 y 0 404 A la vista de estas pruebas se puede concluir que la precisi n de este tipo de dispositivos los convierte en una opci n a tener en cuenta a la hora de dise ar sistemas de medida A parte de la precisi n obtenida si se tiene en cuenta el costo de estos dispositivos en torno a los 7 656 la sencillez del dise o gracias a la herramienta CAD y su polivalencia este tipo de dispositivos tiene un gran campo de aplicaci n a un costo relativamente bajo Como inconveniente esta el hecho del incremento de la complejidad a la hora del dise o de la PCB ya que la configuraci n de esta familia de FPAA se realiza a trav s de un bus SPI 54 No obstante una vez dise ada una PCB gen rica dicha PCB se puede utilizar para un gran campo de aplicaciones reduciendo los costes de producci n y simplificando la log stica ya que se simplifican el n mero de componentes y su variabilidad frente a soluciones basadas en componentes discretos Tambi n cabe destacar que gracias a la capacidad de reconfiguraci n al vuelo se podr a dise ar un sistema de ajuste autom tico que simplificar a sustancialmente dicho ajuste teniendo en cuenta por ejemplo la degradaci n de los sensores con el paso del tiempo o el de
23. Nx21 Input Cell with Copyright 2001 2002 2003 2004 Output Option All rights reserved Hardware Compatibility This Input Cell is available on the following chip types AN121E04 AN221E04 AN221E02 The ANx21 Input Cells have a variety of programmable options and parameters In Output Mode the Input Cell can be used as an additional output to route signals out of the chip Signal Representations and Grounds CAM Option I O Mode CAM Option Input CAM Option Input Amplifier CAM Option Anti Alias Filter CAM Option Status CAM Parameter Corner Frequency CAM Parameter Gain C Code Design Note Bypass Mode Signal Representations and Grounds It is important to understand the way that signals are represented in AnadigmDesigner2 0 and used with the ANx21 family of chips Differential signals can be represented in two ways either by their positive and negative components or by their differential and common mode components as related through these two equations e 1 UF ies Positive Mepotive V irreal z V positive y V Nepotive oe E Signals external to the chip are represented in the AnadigmDesigner2 0 simulator as earth ground 0 V referenced signals Each differential signal s positive and negative components are independently represented and may be viewed on the virtual oscilloscope just as those two signals could be measured with a real oscilloscope when working with an ANx21 chip This allows the use of single ended signa
24. Sampling Phase C Phase 1 Phase 2 Parameters Gain fl 1 00 realized 0 01 To 81 0 CAM Source 4nadigm Approved ez Figura 48 Sincronizaci n de fases Una vez finalizado el proceso de implementacion el resultado es el mostrado en la figura 49 3 2 Medidas realizadas Una vez disenado el Al se han efectuado una serie de pruebas para su estudio Se ha utilizado una peque a tarjeta con un sencillo montaje ver figura 50 Este circuito formado por un AO en configuraci n inversora consigue una intensidad constante para alimentar una RTC potenciometro situado entre VR Vn y un potenciometro de ajuste de offset Vo VR EI voltaje de referencia de 2 5V queda fijado entre VRef y Vn siendo el potenci metro de 15KQ el encargado de fijar la intensidad por la rama de realimentaci n Su dise o se explica en el apartado 2 Manual de usuario Para la realizaci n de las 36 pruebas adem s de esta tarjeta se ha utilizado una tarjeta de desarrollo Anadigm AN221K04 v3 como la mostrada en la figura 51 EJ Untitled AnadigmDesigner Ele Edt Simulate Configure Settings Dynamic Config Target View Tools Help Ose See X vem TAK ANAIEN LOAD ORDER 1 se Panel El 207 62 onl gt available available For Help Press Fl Figura 49 A I finalizado Vee Vp VME VMR Vn Figura 50 Circuito de la tarjeta de pruebas 37 ADE chans 0 4 PIC serial amp User pact iy EPROM 16mMHz RE
25. UNIVERSIDAD POLIT CNICA DE MADRID Escuela Universitaria de Ingenier a T cnica de Telecomunicaci n ES i r ore Fs i 5 i A TAT a A i kr i uy inf te pi ei aE A r e a PROYECTO FIN DE CARRERA SISTEMA DE ADQUISICI N DE DATOS BASADO EN FPAA VICTOR J DE LEON VILLAMOR Septiembre de 2012 A todos los que ya no est n porque s n ellos no podr amos explicar el presente ni entender el futuro Las FPAA s son dispositivos anal gicos programables Estos dispositivos se basan en el uso de condensadores conmutados junto con amplificadores operacionales Este tipo de tecnolog a presenta una serie de ventajas ya que combinan las ventajas de dispositivos digitales como la reprogramaci n en funci n de las variables del entorno que los rodean con la diferencia de ser dispositivos anal gicos permitiendo la realizaci n de una amplia gama de dise os anal gicos en un solo chip En este proyecto se ha realizado un estudio sobre el funcionamiento de los condensadores conmutados y su uso en el dispositivo AN221E04 del fabricante Anadigm Una vez descrita la arquitectura del AN221E04 y explicadas las bases del funcionamiento de los condensadores conmutados utilizando como ejemplo los modelos facilitados por Anadigm se desarrolla un modelo de amplificador de instrumentaci n te rico y se describe la metodolog a para su implementaci n en un AN221E04 con el software Anadigm Designer 2 Una vez implementado este modelo de a
26. a de corte programable Este filtro es id ntico al filtro disponible en las celdas de entrada realizando la tarea de filtro de reconstrucci n de 2 orden A continuaci n hay una etapa que transforma la se al diferencial a no diferencial La nica consideraci n a tener en cuenta para las se ales no diferenciales es la utilizaci n de uno de los pines del chip y la tensi n VMR del bloque de tensiones de referencia Para las se ales diferenciales se utilizan los dos pines BYPASS Core aS O DIFF2SINGLE ON for EN fro DIFF2SINGLE OUT PIN H O1N Figura 4 Celda de salida 560 gya SABLE Woy ul seug BYPASS Al igual que sucede en las celdas de entrada la utilizaci n del filtro y la etapa que transforma la se al diferencial a no diferencial se puede puentear teniendo las precauciones ya comentadas sobre las impedancias de carga Otra posible configuraci n de que disponen estas celdas es la obtenci n de se ales digitales que contienen la informaci n obtenida por los ADC SAR de los CAB Configurable Analog Block B 3 CAB Los CAB son la tecnolog a desarrollada por Anadigm para implementar estas FPAA s El AN221E04 dispone de 4 CAB s con la estructura mostrada en la figura 5 La principal etapa de un CAB esta formada por una matriz de conmutadores anal gicos seguida por otra matriz de 8 condensadores conmutados y otra matriz de conmutadores anal gicos Esta etapa est seguida de 2 AO s y un comparador los
27. a fuente de intensidad se ha optado por la utilizaci n de un AO en configuraci n inversora siendo la impedancia de la rama de realimentaci n la RTC junto con un resistor para la correcci n de offset y la impedancia de entrada la encargada de fijar la intensidad a trav s de la RTC junto con el voltaje generado por el voltaje de referencia VRef Adem s se introduce un voltaje flotante Voffset en la entrada no inversora del AO y en el voltaje de referencia con el objetivo de obtener un voltaje comprendido entre Vcc y la masa en la salida Vo ver figura 60 Vee Vottset Rp Pot VRef aust Offset Vottiset Figura 60 Esquema electronico del modelo de la figura 59 C lculo de valores El rango de temperaturas de la PT 100 sobre el cu l se han realizado las pruebas esta comprendido entre 20 C y 60 C que corresponden con 92 16 Q y 123 24 O respectivamente 50 El voltaje de referencia VRef elegido es de 2 5 V el voltaje de offset Voffset utilizado es el VMR disponible en la FPAA de 2V y el voltaje de alimentaci n Vcc aprovechando la alimentaci n de la FPAA es de 5 V La intensidad elegida para alimentar a la PT 100 es de 250uA lo que implica que el potenciometro Ry tiene que cumplir la siguiente ecuaci n Vref oe RTC con lo que se obtenemos una Rrijaci n de 2 5 10KO 250 10 Con la fijacion de la intensidad a traves de la RTC se obtiene un margen de voltajes para el rango de t
28. a function of the clock frequency Gain limits are also interrelated with the other Gain values that may restrict the range to less than its absolute limits Gain 4 is not a parameter if the Input 3 option is turned off The gain high limit is a function of the clock frequency Gain limits are also interrelated with the other Gain values that may restrict the range to less than its absolute limits 69 Circuit Diagram and Design Equations The transfer function for this circuit 1s Vo TEO Fap EO V anari LO Fa pu pu s 1G Fa mtd The numbered G variables are the Gains of the various input branches and the numbered Vinput S4 Ao variables are the input voltages at the various aes input branches The third and fourth terms of this equation will only be implemented if the corresponding CAM Option Input is turned on The sign of each term is dependent on the polarity selected for each input branch in the CAM Options Terms are added for non inverting inputs and subtracted for inverting inputs For example the transfer function for this CAM configured with only two non inverting inputs is Moa ooh ee geen V apan mut The circuit realizing this CAM is shown in the figure at right The third and fourth input branches of this circuit will only be implemented if the corresponding CAM Option 54 IN4 Ee 4 Input Input is turned on fc Option The capacitor values are chosen based on the best ratios of
29. amic Config Target Yiew Tools Help Dae BS wwe VA sm DP Addrl l Addri 255 LOAD ORDER 1 Power 121836min LUT available counter available For Help Press F1 CAB A 04m SAR j cap comp CAB opamp SAR i cap Figura 42 Etapa de entrada del Al El siguiente paso es insertar el CAM del tipo Half Cycle Sum Difference Stage ver figura 43 c Chip Type oe om Anadigm Apex Anadigmyortex 5 ANZ20 04 Ey AN120E04 Ey ANZ21E04 Ey AN1Z1E04 Ey ANZ21E02 y ANZ22E04 Ey AN122E04 Ey ANZ27E04 y ANLZ7E04 6 5 Function fel Archive CaM D SAF Comparator Differentiator Divider Filter Bilinear Filter Biquad FilterOCBlockLP FilterLomPregBi Filtervoltageto GainHalf GainHold GainIn GainLimiter GainPolarity GainSiitch GainVoltageCo Hold HoldYoltageCo Integrator Multiplier MultiplierFilterL Oscillatorsine PeakDetect2 PeakDetectExt Periodicwave RectifierFilter RectifierHalf RectifierHold SquareRoot SumbBiquad Description Analog to Digital Converter SARI Comparator Inverting Differentiator Divider Bilinear Filter Biquadratic Filter DC Blocking HFF with Optional LPF Low Corner Frequency Bilinear LPF External volage Controlled Filter Half Cycle Gain Stage Half Cycle Inverting Gain Stage with Hold Inverting Sain Stage Gain Stage with Qutput voltage Limiting Gain Stage with Polarity Control Gain Stag
30. and negative components are independently represented and may be viewed on the virtual oscilloscope just as those two signals could be measured with a real oscilloscope when working with an ANx21 chip This allows the use of single ended signals outside the chip Analog signals within the chip are always differential For simplification the AnadigmDesigner2 0 simulator represents these differential signals with their differential component only The common mode component of the signals within the chip is not represented in the simulator This is possible because strong common mode feedback within the chip components ensures that the common mode voltage of any signal is very nearly signal ground 2 0 V This simplification allows for cleaner schematics and simplified wiring within the chip A single line may represent a differential wire and the differential input or output of CAMs may be represented by a single contact The transformation of these signal representations between individual component representation outside the chip and simplified differential signal representation within 61 the chip 1s accomplished in the chip s input and output cells The output cell produces a differential output signal with common mode voltage equal to signal ground When viewing only the positive or negative component the signal is the same as a single ended signal referenced to signal ground 2 0 V with half the amplitude of the differential signal i
31. as de entrada 2 celdas de salida 4 CAB Configurable Analog Block Voltajes de referencia y un bloque de se ales de reloj y un oscilador B 1 Celdas de entrada El AN221E04 dispone de 4 celdas de entrada 3 de las cuales son como la mostrada en la figura 2 Este tipo de celda de entrada es bidireccional es decir se puede configurar tanto de entrada como de salida Otra caracter stica que tiene es la posibilidad de conectar se ales diferenciales y no diferenciales en este ultimo caso la FPAA internamente conecta la entrada negativa al VMR Voltage Mid Rail del bloque de voltajes de referencia El siguiente elemento de que disponen este tipo de celdas es un bloque de amplificaci n pudiendo trabajar en modo amplificador de ganancia programable o en modo amplificador chopper para la reducci n del offset de entrada Las celdas de entrada disponen de un filtro anti aliasing de segundo orden con frecuencia de corte programable Proceso de reconfiguraci n del dispositivo sin la necesidad de ser reinicializado Ver apartado B 3 CAB on the fly PINS ca ONH Ea y Aray P koku VMR n 4 5 6 7 mu l Chopper Stabili zed I _ I I Singls Ended Input Signal Figura 2 Celda de entrada simple Todos los parametros de los diferentes elementos que componen la celda de entrada tienen valores acotados lo que provocan ciertas limitaciones por suerte siempre cabe la posibilidad de hac
32. ating point math This function is available when the CAM is configured for three inputs include CAMCode h void setGainSumDiff 3in CAM nCAM double Gl double G2 double G3 Parameters nCAM The CAM that is to be configured G1 The desired gain for the first input G2 The desired gain for the second input G3 The desired gain for the third input ReturnValue This function currently does not return a result fixedp_setGainSumDiff 3in Description This function controls the gain of the inputs to this CAM All calculations are done with fixed point math which will be faster on processors without hardware floating point support This function is available when the CAM is configured for three inputs include CAMCode h void fixedp setGainSumDiff 3in CAM nCAM double Gl double G2 double G3 Parameters nCAM The CAM that is to be configured G1 The desired gain for the first input G2 The desired gain for the second input G3 The desired gain for the third input This function currently does not returna result 72 setGainSumDiff 4in Description This function controls the gain of the inputs to Z this CAM All calculations are done with floating point math This function is available when the CAM is configured for four inputs include CAMCode h void setGainSumDiff 4in CAM nCAM double Gl double G2 double G3 double G4 Parameters nCAM The CAM that is to be configured G1 The des
33. bjetivo de conocer sus ventajas y limitaciones adem s de tener una visi n global de su funcionamiento a _ g A 3 gl a z a z Tas A 2 lt amp o 8 5 56 25854 4 C J J 0000 Our pat ae ks Oscillator LDI amp Clocks wy E co E a i F E k Shadow RAM G 5 pur m m 2 1 Goan Grain Oot pur 2 Pmgrmammabie intemal Pull Up 3100 External Pulido Recommended Figura 1 Arquitectura general del AN221E04 de Anadigm El AN221E04 es una FPAA compuesta por dos grandes bloques perfectamente diferenciados Bloque anal gico En este bloque se implementar n los dise os realizados en la herramienta CAD proporcionada por el fabricante Bloque digital Este bloque es el encargado de recibir los datos generados en la herramienta CAD interpretarlos y a continuaci n realizar la configuraci n del bloque anal gico para implementar el dise o realizado en la herramienta CAD A continuaci n se explicar con m s detalle cada bloque y sus partes diferenciadas Alguna de las caracter sticas a tener en cuenta de estos dispositivos son la posibilidad de modificar el dise o implementado en la FPAA on the fly al vuelo y con un tiempo de reconfiguraci n relativamente corto o la posibilidad de realizar dise os de gran complejidad empleando varios dispositivos en serie configurables mediante un sistema compatible con bus SPI B Bloque anal gico Este bloque est formado por 4 celd
34. ble Non ip z nar e This input branch will sample opposite the output phase The output inverting Lr x Gand voltage will include the term Ha ae during the selected output phase This is the symbol for a sum difference stage with output phase 1 Other versions are available Inverting b gt This input branch will sample during the selected output phase The ha output voltage will include the term Vaa Gaini during the selected output phase CAM Option Input 3 Input branch 3 is the third input branch from the top This is the symbol for a sum difference stage with output phase 1 E Other versions are available Off There are only two input branches when Input 3 is off This 1s the symbol for a sum difference stage with output phase 1 Other versions are available Non inverting This input branch will sample opposite the output phase The output voltage will include the term a3 Doa output phase This is the symbol for a sum difference stage with output phase 1 Other versions are available during the selected Inverting b This input branch will sample during the selected output phase The Fa E Gains output voltage will include the term selected output phase during the 68 Input branch 4 is the fourth input branch from the top CAM Option Input 4 This 1s the symbol for a sum difference stage with output phase 1 Other versions are available Off ky There are only three input branch
35. cuales est n realimentados a la matriz de conmutadores anal gicos de la entrada Esta estructura permite definir la topolog a necesaria para implementar los dise os disponibles en la herramienta CAD que proporciona el fabricante shadow SRAM Configuration SRAM Global Local PEFR EEE T NOL Clock Generator data LUT SAR Interface 1234 y Analog Clocks gra Clock Figura 5 CAB La matriz de condensadores conmutados necesita del uso de se ales de reloj no solapadas Non Overlapping NOL para su correcto funcionamiento Estas se ales son proporcionadas por el bloque NOL Clock Generator que las obtiene de las cuatro se ales de reloj del sistema Para entender el funcionamiento de este bloque se explicara la tecnolog a de condensadores conmutados de Anadigm en un apartado posterior Otro bloque esta compuesto por un ADC SAR de 8 bits que junto a la LUT Look up table de que dispone el AN221E04 se pueden utilizar para la implementaci n de funciones anal gicas no lineales como multiplicaci n de voltaje control autom tico de ganancia o linealizaci n Tambi n se puede usar el ADC junto con alguna de las celdas de salida en modo digital para la obtenci n de un ADC de 8 bits Por ultimo el bloque de configuraci n y control l gico esta compuesto por una memoria SRAM de configuraci n una shadow SRAM y la l gica de control que hace que todos los CAB funcionen seg n el dise o realizado en la
36. da de un gran valor Una vez seleccionado el reloj del CAM y comprobada la ausencia de errores se procede a fijar el valor de la ganancia de dicho CAM ver figura 41 A continuaci n se repite este proceso para as disponer de la etapa de entrada CAM1 y CAM15 del Al como se puede ver en la figura 42 Hay que tener en cuenta que los valores de ganancia de ambos CAM deben ser id nticos para el correcto modelado del Al aunque existe la posibilidad de asignar ganancias diferentes 31 Set CAM Parameters Instance Mame GainHalfl l Anadigm ortex G anhalt 1 1 6 Half Cycle Gain Stage oe Cancel Clocks ime ClockA ClockO 4000 kHz z Luto Help Documentation Options Polarity Son inverting C Inverting Input Sampling Phase Phase 1 C Phase 2 Parameters Gain f1 1 00 realized 0 01 To 1 05 CAM Source Anadigm Approved Vez Figura 40 Problemas en la configuracion del CAM Set CAM Parameters Instance Mame GainHalf Anadigmyortes G ainHalf 7 1 6 Half Cycle Gain Stage Cancel Clocks AAA No notes Clock Clock 100 kHz Help Documentation Options Polarity Son inverting C Inverting Input Sampling Phase Phase 1 C Phase 2 Parameters Gain iil 1 00 realized 0 01 To 81 0 CAM Source Anadigm Approved Vez Figura 41 Seleccion del valor de ganancia 32 ajaja 2 Untitled AnadigmDesigner 2 File Edt Simulate Configure Settings Dyn
37. de los voltajes Vi Vo y Vn del AO a c Figura 12 Variaci n del voltaje en la fase de muestreo en a Vi b Vo y c Vn 2 3 Amplificador de Instrumentaci n en FPAA Para modelar un Amplificador de Instrumentaci n Al se parte del modelo de tres amplificadores operacionales propuesto por Sergio Franco en Dise o con amplificadores operacionales y circuitos integrados anal gicos A continuaci n se enumeran las etapas de la FPAA compuestas por varios CAM Configurable analog module modulo anal gico configurable que formar n parte de dicha topolog a Etapa de entrada 2 Celdas de entrada 2 CAM Half Cycle Gain Stage 14 Etapa de salida Celda de salida CAM Half Cycle Sum Difference Stage CAM Sample and Hold Stage El diagrama de bloques del Amplificador de Instrumentaci n es el de la figura 13 donde Vi y Vi son los voltajes aplicados a los pines de la FPAA y Vo la tensi n obtenida de los pines de la FPAA Celda de entrada Celda de salida Celda de entrada Figura 13 Diagrama de bloques del Amplificador de Instrumentaci n El an lisis topol gico del diagrama de bloques de la figura 13 es el siguiente Tanto las celdas de entrada como las celdas de salida est n configuradas en modo bypass es decir no modifica la se al entre su entrada y su salida CAM 1 y CAM 1 La topolog a interna de este bloque es el compuesto por el CAM Half Cycle Gain Stage figura 14 CAM
38. desarrollo y unos 7 65 el chip AN221E04 Anadigm es una compa a fundada en el a o 2000 con base en Arizona USA y con el apoyo de Motorola heredando la tecnolog a de su chip MPAAO20 Esta compa a dispone de unas 12 patetentes que van desde el a o 2001 al 2004 y con temas tan diversos como dispositivos semiconductores y metodos de simulaci n metodos para la reconfiguraci n de dispositivos programables etc En este estudio se ha tratado de poner a prueba las capacidades de dicho dispositivo sobre todo en la precisi n a la hora de funcionar con voltajes continuos Los resultados son suficientemente claros como para no obviar este tipo de tecnolog a en el desarrollo de productos electr nicos 2 Base Te rica 2 1 Dispositivos Anadigm Una FPAA es un dispositivo electr nico programable anal gico Este tipo de dispositivos se pueden comparar a las FPGA s en el modo de utilizaci n la nica y gran diferencia es que en vez de implementar dise os electr nicos digitales las FPAA s implementan dise os anal gicos Este PFC se centra en una FPAA modelo AN221E04 de Anadigm y su tarjeta de desarrollo AN221K04 v3 para realizar diversas pruebas con el objetivo de estudiar estos dispositivos como soluci n alternativa a dise os basados en tecnolog a monol tica o de componentes discretos A Arquitectura general En la figura 1 se puede observar la arquitectura del AN221E04 con los diferentes elementos que lo componen con el o
39. e with Switchable Inputs Voltage Controlled Variable Gain Stage Sample and Hold Voltage Controlled Sample and Hold Integrator Multiplier Multiplier with Low Corner Frequency LPF CE Sinewave Oscillator Peak Detector Peak Detector External Caps Arbitrary Periodic Waveform Generator Rectifier with Low Pass Filter Half Cycle Rectifier Half Cycle Inverting Rectifier with Hold Square Root Sum Difference Stage with Biquadratic Filter Half Cycle Sum Difference Stage Version 1 1 0 1 10 1 0 9 1 1 0 40 5 341 2 0 0 7 1 0 5 1 4 0 1 1 6 1 1 5 1 1 3 1 0 3 fee 1 1 2 1 1 1 1 0 5 1 0 1 30 7 1 2 0 1 0 1 1 2 2 1 1 1 0 0 3 3 1 1 De l5 a 0 3 1 0 2 Approved Yes Yes Yes Yes Yes Yes Mo Yeg Mo Yes Yes Yes est Yes Yes Yes Yes Yes Yes Yes Yes Ves West Mo Yes Yes Ves Yes Ves Al Create cam Archive CAM Documentation Close Help Figura 43 Seleccion del CAM Half Cycle Sum Difference Stage 33 Una vez insertado se procede a su configuraci n en este caso adem s del reloj que necesariamente tiene que ser igual al reloj de los CAM de entrada es necesario configurar una entrada como no inversora y la restante como inversora como se muestra en la figura 44 Tambi n se configuran las ganancias de las dos entradas con el mismo valor Set CAM Parameters Instance Name Sumiti Clocks Anadigmyorex SumOif 1 2 4 Half Cycle Sum Difference Stage Cloc
40. edido con filtro 1 500 1 000 500 0 20 15 10 5 0 5 10 15 20 25 30 35 40 45 50 55 60 Temperatura RTC C Grafica 3 A 4 Prueba 4 Esta prueba es id ntica a la prueba 2 con las siguientes variaciones G 300 ganancia total Goami Gcame 10 Gcam3a Gcamab 30 VR VMR 20mV 44 obteniendo los resultados de la tabla 4 y la grafica 4 Vdiff Vo Vo sin Error Vo con Error medido te rico filtro de gan filtro de gan Vo ideal V Ganancia nV mV mV Y mV Y 250 20 300 20 175 94 12 96 09 14 723 98 04 1476 100 00 101 95 1 280 3 291 103 90 1762 105 85 4 231 107 79 1947 109 73 2042 111 67 10 156 8 555 113 61 12 988 29 368 14 316 40 29 850 121 32 123 24 30 810 10 810 17 823 11 810 Tabla 4 zaou anto 2 000 Wo ideal z a 1 500 4 Vo medido con filtro 20 15 10 5 0 5 10 e 6 30 35 40 45 50 55 60 Grafica 4 B Pruebas corregido el error de ganancia y el error de offset B 1 Prueba 2 con correccion de errores En esta prueba se ha realizado el ajuste en la prueba 2 corrigiendo la ganancia del Al y el offset Dicho ajuste se realiza sobre los valores de ganancia de los CAM Ademas se sustituye la utilizacion el filtro de la etapa salida por un nuevo CAM FilterBiquad filtro bicuadratico con el objetivo de suprimir el ruido 45 producido en la salida debido a la conmutaci n de los condensadores y que por la limitaci n de la frecuencia de corte del filtr
41. emperaturas entre 20 C y 60 C siguiente Nape Rope 25010 92 16 23 04mV Vee Rise 25010 123 IA 30 81mWV lo cu l implica un margen din mico de Ve Wage 30 81 23 04 7 77mV con un offset no corregido de 23 04mV Este margen din mico permite aplicar diferentes ganancias para realizar las pruebas deseadas al dise o del Al sobre la FPAA obteniendo los siguientes m rgenes din micos a la salida del Al sobre la FPAA Vo AVprc G 7 7710 100 777MmV Vero AVerc G 7 77107 200 1 554mV Va 20 AV e G 7710 300 2 331mV Estos margenes son compatibles con el maximo permitido por la celda de salida de la FPAA en modo alta precisi n que es de 3V Ahora incluyendo el offset no corregido los valores a la salida del Al son los siguientes V FV ser 6 100 AV ere Vo pier E 7 77 23 04 10 100 3 08 1mV CV V re 6200 7 77 23 04 10 200 6 162mV V V modo 7 77 23 04 10 300 9 243mV 51 Si el margen ofrecido por la FPAA es de 3V VMR 1 5V al aplicar una ganancia de 200 o 300 no estamos trabajando dentro de ese margen Por tanto hay que corregir el offset de base Quedando fijado en 15mV para G 200 20mV para G 300 lo cu l implica que los nuevos valores m ximos son los siguientes V T V opis o V afet G V V ise 6200 7 77 23 04 15 10 200 3 162mV CV V nse a 300 7 77 23 04 20 10 300 3 243mV AV V offsetbase cumpliendo el
42. er un bypass de cualquiera de los elementos Otra de las consideraciones necesarias para la utilizacion de estos dispositivos es configurar la s celda s de entrada como salidas ya que no estan pensadas para trabajar con impedancias bajas y o capacidades de carga demasiado altas ya que estas situaciones pueden provocar que los CAB s no funcionen correctamente El motivo por el cual hay que tener en cuenta esta consideraci n es debido al dise o de los AO s de los CAB las impedancias bajas sobrecargan los AO y las capacidades altas los desestabilizan ya que la celda al estar configurada como salida implica que no haya ning n tipo de buffer entre los AO s de los CAB y la carga La otra celda de entrada tiene la estructura mostrada en la figura 3 El funcionamiento y caracter sticas son las mismas que las otras tres celdas de entrada la nica diferencia es un multiplexador bidireccional anal gico para dar la posibilidad de conectar 4 pares de se ales diferenciales u 8 se ales no diferenciales PINS Programmable fe gt To Array Chopper Stabilized Amp with Gain 2 n 4 5 6 7 Single Ended Input Signals 4ND 7 Differential 1 pair of 4 Single Ended 1 input of 8 Figura 3 Celda de entrada con multiplexor de senales B 2 Celdas de salida El AN221E04 dispone de dos celdas de salida Su estructura es la mostrada en la figura 4 Las celdas de salida disponen de un filtro paso bajo con la frecuenci
43. es en lenguaje C y C Menu TARGET Display board Information Muestra la informaci n de la tarjeta de evaluaci n Menu VIEW Toolbar Activa Desactiva la barra de iconos Status Bar Activa Desactiva la barra de estatus Show Welcome Page on Startup Activa Desactiva el mensaje de bienvenida Zoom In Acerca zoom Zoom Out Aleja zoom Refresh Repinta la pantalla Menu TOOLS AnadigmFilter Herramienta para el dise o de filtros AnadigmPID Herramienta para el dise o de controladores PID Menu HELP Help Topics Menu de ayuda What s This Context Help Ayuda contextual Display License Agreement Muestra el acuerdo de licencia About AnadigmDesigner2 Muestra la informaci n del sofware Barra de iconos En la barra de iconos ver figura 34 encontramos las opciones mas utilizadas AE E XK A Sie ae BNP Figura 34 Barra de iconos Nuevo documento Abrir un documento existente Guardar documento Imprimir Crear un nuevo chip en el espacio de trabajo t Gs amp E 28 Crear un nuevo CAM ej X Borrar a Crear un generador de senales e Crear una sonda de osciloscopio E Iniciar simulaci n nm Cargar configuraci n a trav s del puerto serie e Ayuda y Ayuda contextual Espacio de trabajo En la figura 35 se puede ver el espacio de trabajo con un chip AN221E04 sin ning n CAM Se pueden observar las celdas de entrada las de salida la salida del ADC y un panel co
44. es when Input 4 is off This is the symbol for a sum difference stage with output phase 1 Other versions are available Non o l l This input branch will sample opposite the output phase The output inverting a Gard voltage will include the term during the selected output phase This is the symbol for a sum difference stage with output phase 1 Other versions are available Inverting ye This input branch will sample during the selected output phase The aa kag Gard output voltage will include the term during the selected output phase a Gur turning off the input branch 1 049 V V Fc The gain high limit is a function of the clock 31 78 V V MHz frequency 0 100 0 V V E Fc 250 kHz Fc 50 kHz Gain limits are also interrelated with the other Gain values that may restrict the range to less than its absolute limits 0 1 049 V V 0 31 78 V V 0 100 0 V V 0 1 049 V V 0 31 78 V V 0 100 0 V V 0 1 049 V V 0 31 78 V V 0 100 0 V V Fc 4 MHz Fe 250 kHz Fc 50 kHz Fc 4 MHz Fe 250 kHz Fc 50 kHz Fc 4 MHz Fe 250 kHz Fc 50 kHz The gain high limit is a function of the clock frequency Gain limits are also interrelated with the other Gain values that may restrict the range to less than its absolute limits Gain 3 is not a parameter if the Input 3 option is turned off The gain high limit is
45. gura 8 siendo Cin Cout Y S1 S2 y SB interruptores ideales y perfectamente sincronizados 12 Figura 8 Ejemplo de AO con condesadores conmutados B Fase de muestreo Durante la fase de muestreo el circuito equivalente es el de la figura 9 El AO se encuentra en cofiguraci n seguidor de voltaje por tanto durante esta fase Vo 0 V ya que el cortocircuito virtual hace que el voltaje en la entrada negativa del AO sea cero y por tanto el condensador Cou esta cortocircuitado a tierra y ninguna intensidad lo atravesar Por otra parte el condensador Cin se carga con el voltaje Vi gracias a la intensidad i En la figura 10 se puede apreciar como varian en el tiempo durante la fase de muestreo los voltajes Vi Vo y Vn del AO a b c Figura 10 Variaci n del voltaje en la fase de muestreo en a Vi b Vo y c Vn 13 C Fase de transferencia de carga Durante la fase de transferencia de carga el circuito equivalente es el de la figura 11 El condensador Cin se encuentra cargado con el voltaje Vi de la fase de muestreo Cuando se conmuta el AO contin a realimentado negativamente a trav s del condensador Cout por tanto el condensador Cin est cortocircuitado a tierra gracias al cortocircuito virtual del AO Esto provoca la circulaci n de la intensidad que carga al condensador Cout con el voltaje Vi de la fase anterior haciendo que Vj V gt En la figura 12 se puede apreciar el comportamiento temporal
46. iator 1 0 9 Yes Divider 1 1 0 Yes Bilinear Filter 4 0 5 Ves Biquadratic Filter 3 1 2 Yes DC Blocking HPF with Optional LPF 0 0 7 No Low Corner Frequency Bilinear LPF External 1 0 5 West Yoltage Controlled Filter 1 4 0 Mo Half Cycle Gain Stage 1 1 6 Yes Half Cycle Inverting Gain Stage with Hold 1 1 5 Yes Inverting Sain Stage e ED Yes Gain Stage with Output Voltage Limiting 1 0 3 est Gain Stage with Polarity Control 22 2 Yes Gain Stage with Switchable Inputs 1 1 2 Ves Voltage Controlled Variable Gain Stage 1 1 1 Yes Sample and Hold 1 0 5 Yes Yoltage Controlled Sample and Hold 1 0 1 Yes Integrator 3 0 7 Yes Multiplier 1 2 0 Yes Multiplier with Low Corner Frequency LPF E 1 0 1 Sinewave Oscillator 1 2 2 Ves Peak Detector 1 1 1 Peak Detector External Caps 0 0 3 No Arbitrary Periodic Waveform Generator 3 1 1 Yes Rectifier with Low Pass Filter 222 Ves Half Cycle Rectifier 2 1 5 Yes Half Cycle Inverting Rectifier with Hold 2 1 3 Ves Square Root 2 0 3 Sum Difference Stage with Biquadratic Filter 1 0 2 Half Cycle Sum Difference Stage 1 2 4 Figura 26 Lista de seleccion Insert new Chip Cut Copy Paste Delete Edit selected wire s Crea un chip de los varios disponibles en el espacio de trabajo Elimina un objeto s y los guarda en el portapapeles Copia un objeto s en el portapapeles Pega lo contenido en el portapapeles Elimina el objeto s seleccionado s Cambia las seleccionado s propiedades
47. ip Preferences Preferences CAM Wires Port Misc chip CAM wes Pot mis Chip Type Insert New CAM Default type for new chips EE Display settings dialog upon creation of new CAM Master Clock Frequency fc Default frequency for new chips 16000 kHz Configuration Output Use CRC16 in configuration data Spples to senal download and E Code only There iz a separate setting for configuration FILES via a button on the file selector box a b Figura 31 Preferencias a generales de chip b de los CAM 26 Preferences ee x Preferences Chip CAM Wires Port Mise Routing Method PM Straight Line Routing La O Right Angle Routing Vertical Start ME Right Angle Routing Horizontal Start Status of selected port Wire Color Port i available and ready for use E Yellow OGreen E Blue O Other Select Color Wire Labels Display label when new wire created Times New Roman 8 pt Italic NOTE These settings only affect newly created wires a b Figura 32 Preferencias generales a de las conexiones b del puerto serie Preferences Wire Labels Sound Settings Enable Sound Print Settings Print images on black background Figura 33 Opciones varias 21 Menu DYNAMIC CONFIG En este men se encuentran varias opciones para la generaci n de funcion
48. ip This is the symbol for a differential input cell with the amp turned on Other versions are available This is intended to allow the removal of higher frequency components that would be aliased when the signal is sampled in switched capacitor CAMs constructed within the chip The filter corner frequency should be set based on the signal frequency and sample clock rate This option implements a unity gain stage with no filtering Please refer to the specifications for information about the input impedance of this stage Low Pass Filter Unity Gain Stage It is possible to use this with a single ended input signal referenced to signal ground 2 0 V 0 4 V referenced to earth ground by connecting this input cell s negative pin to signal ground 2 0 V CAM Option Status This Option is only available when the Input Cell is selected in Output Mode When the Output Mode Input Cell is on a signal can be passed through When the Output Mode Input Cell is off a signal will not be passed Off through 59 CAM Parameters a 76 470 kHz This parameter is the corner frequency of the Anti Alias Filter and will only be available when the Anti Alias Filter is turned on This parameter should be selected so that the corner frequency is Corner far enough above the highest frequency Frequency component of the signal that the signal is not attenuated and far enough below the sampling rate set by the sampling clocks so that com
49. ired gain for the first input G2 The desired gain for the second input G3 The desired gain for the third input G4 The desired gain for the fourth input ReturnValue This function currently does not return a result fixedp setGainSumDiff_4in Description This function controls the gain of the inputs to this CAM All calculations are done with fixed point math which will be faster on processors without hardware floating point support This function is available when the CAM is configured for four inputs include CAMCode h void fixedp setGainSumDiff din CAM nCAM double Gl double G2 double G3 double G4 Parameters nCAM The CAM that 1s to be configured 1 The desired gain for the first input G2 The desired gain for the second input G3 The desired gain for the third input 74 The desired gain for the fourth input Return Value Sample and Hold Copyright 2001 2002 2003 2004 All rights reserved Hardware Compatibility This CAM is compatible with the following chip types AN120E04 AN220E04 AN121E04 AN221E04 AN221E02 AN122E04 AN222E04 AN127E04 AN227E04 This CAM creates a sample and hold The voltage sampled during the input sampling phase is held at the output for the two following phases one full clock period CAM Option Input Sampling Circuit Diagram and Design Equations Output Characteristics 73 CAM Option Input Sampling This option determines when the CAM will
50. je com n de entre OV y 4V en todas las entradas de la FPAA siendo recomendado el valor de 2V Una posible soluci n es conectar unos resistores entre el VMR y las entradas de la FPAA como se muestra en la figura 52 siempre teniendo en cuenta la impedancia de la carga con la c al va a trabajar la FPAA respecto de estos resistores 38 FRAA Figura 52 Ejemplo de conexion para senales diferenciales Otra opcion es adaptar las senales de entrada convirtiendo VMR en la tierra del sistema ver figura 53 System supply l FFAA circuit analog digital En Power COMWETTEr Figura 53 Ejemplo de adaptaci n de se ales En ambos casos el voltaje m ximo permitido con se ales diferenciales es de 3V para trabajar en modo de alta precisi n y 3 8V para el modo de precisi n est ndar siempre con un voltaje com n de 2V Se ales single ended o referenciadas a VMR Para trabajar con se ales referenciadas a VMR el voltaje m ximo permitido esta comprendido entre 0 5V y 3 5V VMR 1 5V para trabajar en modo de alta precisi n y entre 0 1V y 3 9V VMR 1 9V para el modo de precisi n est ndar El sistema de pruebas trabaja de forma hibrida siguiendo el ejemplo de la figura 53 es decir se ales diferenciales referenciadas a VMR En vez de utilizar se ales single ended que se conectan internamente a VMR mediante la configuraci n de las celdas de entrada se conecta externamente VMR a los pines correspondiente
51. k3 100 kHz Options Output Phase Input 1 Input 2 Input 3 fe fT Input 4 Dff Parameters Gain 1 Upperinput Gain 2 LowerInput CAM Source 4nadigm Approved Vez Phase 1 f Mon inwerting C Non inverting f Phase 2 C Inverting C Non inverting f Non inverting p 1 00 realized f 1 00 realized Mo notes Inverting f Inverting E Inverting 0 0100 To 81 0 0 0100 To 81 0 Ok Cancel Help Documentation Figura 44 Configuraci n del CAM Half Cycle Sum Difference Stage Ec Chip Type eS Anadigm pex SS Anadigmvortex Sy ANZZ0E04 y AN120E04 Ey AN221E04 Ey ANIZ1E04 Ey ANZZ1E02 Ey ANZ22E04 Ey ANLZ2E04 Ey ANZ27E04 Ey AN127E04 5 Function Ey Archive Figura 45 Selecci n del CAM Sample and Hold CAM ADC SAR Comparator Differentiator Divider FilterBilinear FilterBiquad FilkerDCBlockLP FilterLowFreqgi FilterVolkageco GainHalf GainHold GainIny GainLimiter GainPolarity GainSwitch GainvoltageCo El HoldYoltageCo Integrator Multiplier MultiplierFilterL OscillatorSine PeakDetect2 PeakDetectExt Periodic Wave RectifierFilter RectifierHal RectifierHold SquareRoot SumBiquad SurnDi F Description Analog to Digital Converter 54k Comparator Inverting Differentiator Divider Bilinear Filter Biquadratic Filter DC Blocking HPF
52. ler 20 FRAA ACI Hamami Foot Coe OP aE Ted COMPparato ri ore Lung SAR L Tad Input filters and tad cropper ampi ers bo cipul filters and tao diterental to singe ended Converere 2d PPAA ache elements Siz core op amps nee comparaiore two using SAR ree input filters and Tree chopper ampliem Tao Quspul Titers and hwo dFerent al singie ended Con aie ere 22 FPAA ache elements Bight cose of amps tour coniparators two using SAR four Input filters and iwo Chopper ampi era two cipul mter and tag direrental lo singk endged Con erera Aras o 2 2 Condensadores Conmutados Este apartado del proyecto define la teor a en la que se basa el funcionamiento de los condensadores conmutados aplicados al dise o de circuitos electr nicos anal gicos Un resistor R al aplicarle un voltaje V produce una corriente proporcional al voltaje aplicado seg n la Ley de Ohm En la figura 6 se muestra el esquema electr nico y su ecuaci n de comportamiento suponiendo que la corriente se produce por un movimiento de carga continuo y lineal en el tiempo V i _ Lay R g Figura 6 Ley de Ohm sobre un resistor Se puede obtener un resistor equivalente utilizando el circuito electr nico de la figura 7 a Consta de un condensador y dos interruptores con dos fases de funcionamiento En la fase 1 ver figura 7 b el interruptor dy est cerrado mientras que el interruptor 2 esta abierto Esta situaci n provoca un movimie
53. ls outside the chip Analog signals within the chip are always differential For simplification the AnadigmDesigner2 0 simulator represents these differential signals with their differential component only The common mode component of the signals within the 57 chip is not represented in the simulator This is possible because strong common mode feedback within the chip components ensures that the common mode voltage of any signal is very nearly signal ground 2 0 V This simplification allows for cleaner schematics and simplified wiring within the chip A single line may represent a differential wire and the differential input or output of CAMs may be represented by a single contact The transformation of these signal representations between individual component representation outside the chip and simplified differential signal representation within the chip 1s accomplished in the chip s input and output cells The input cell can operate in differential or single ended mode so that either type of signal may be applied to the chip Note that a single ended input must be referenced to signal ground 2 0 V When configured in Output Mode this cell s output pins are driven directly by the CAM that provides input to 1t This will most often be a differential output signal with common mode voltage equal to signal ground When viewing only the positive or negative component the signal 1s the same as a single ended signal referenced to sig
54. mplificador de instrumentaci n se han efectuado una serie de pruebas con el objetivo de estudiar la capacidad de estos dispositivos Dichas pruebas ponen de manifiesto que las FPAA s tienen una serie de ventajas a tener en cuenta a la hora de realizar dise os anal gicos La precisi n obtenida por el modelo de amplificador de instrumentaci n realizado es m s que aceptable llegando a obtener errores de ganancia inferiores al 1 con ganancias de 200V V sin tener la necesidad de realizar grandes ajustes En las conclusiones de este estudio se exponen tanto ventajas como inconvenientes de la utilizaci n de FPAA s en dise os anal gicos La principal ventaja de este uso es el ahorro de costes ya que una vez desarrollada una plataforma de dise o la capacidad de reconfiguraci n permite utilizar dicha plataforma para un amplio abanico de aplicaciones reduciendo el n mero de componentes y simplificando las etapas de dise o Como desventaja las FPAA s tienen una serie de limitaciones qu hay que tener en cuenta en ciertos casos pudiendo hacer irrealizable un dise o concreto como puede ser el valor m ximo o m nimo de ganancia The FPAA s are programmable analog devices These devices rely on the use of switched capacitors together with operational amplifiers This type of technology has a number of advantages because they combine the advantages of digital devices such as the reprogramming function of the variables of the surrounding envir
55. n de estos dispositivos para este estudio se fundamenta en su versatilidad para el dise o de sistemas de adquisici n de datos ya que son capaces de reconfigurarse mediante software permitiendo realizar una plataforma de desarrollo v lida para cualquier tipo de sensor o transductor estando limitado por los niveles de voltaje y corriente a emplear por el sensor o el transductor La utilizaci n de una nica plataforma de desarrollo supone una reducci n de costes de producci n a la hora de fabricar productos para el mercado ya que no es necesario el cambio de componentes y o dise o de las PCB s por lo que es una comodidad para el dise ador de dichos productos Durante este proyecto se ha estudiado el tipo de tecnolog a que estos dispositivos utilizan en su funcionamiento Esta tecnolog a conocida como condensadores conmutados ofrece una serie de ventajas cuando se utilizan conjuntamente con amplificadores operacionales La principal ventaja de este tipo de dispositivos es la capacidad de reconfiguraci n de todo el dispositivo mediante el uso de una herramienta CAD de dise o cambiando completamente la funcionalidad del sistema en el que esten integrados El estudio se ha centrado en la FPAA AN221E04 del fabricante Anadigm ya que tanto la herramienta CAD como la documentaci n ofrecida por el fabricante son suficientes para la comprensi n de este tipo de tecnolog a y su uso adem s de tener un coste razonable unos 125 la tarjeta de
56. n los recursos disponibles de la FPAA Addrl 1 Addr2 255 AN2215D 4 LOAD ORDER 1 36 11 1 mv available available gt gt FPAAI v Figura 35 Espacio de trabajo con un chip Barra de estado La barra de estado en la figura 36 nos indica las acciones a realizar cuando el puntero del rat n se modifica debido a algun evento por ejemplo seleccionar un CAM or Help Press Fl Figura 36 Barra de estado 29 3 Descripci n experimental 3 1 Metodolog a de dise o de un Amplificador de Instrumentaci n Para la realizaci n de un amplificador de instrumentaci n mediante el sofware proporcionado por Anadigm se crea un nuevo documento con un chip AN221E04 como en la figura 37 FJ Untitled AnadipmDesigner File Edit Simulate Configure Settings Dynamic Config Selt Target Yew Tools Help ANI 104 LOAD ORDER 1 36 11 miu available available gt Ei Power LUT counter CAB 4 opamp SER P cap comp CAB 2 aparmrp SAR cap pomp CABS opamp SAR cap comp CAB a Gpamp SAR il lt Figura 37 Nuevo documento version Approved ex Create TAM 1 1 0 Yes cam ADC SAR Description iy Chip Type i Analog to Digital Converter 5 4R3 Ey AnadigmApex E E Anadigm ortex 5 ANZ20E04 Sy ANI20E04 Ey ANZ21E04 Sy ANI21E04 Ey ANZ21E02 Com
57. nal ground 2 0 V with half the amplitude of the differential signal inverted in the case of VN CAM Option I O Mode Ed This is the symbol for an input cell in bypass mode with the amp and filter turned off Other versions are available Input In this mode the Input Cell can be used to route signals into the chip In this mode the Input Cell can be used as an additional output to route signals out of the chip The output signal is routed directly through the cell bypassing all active circuit elements The output pins are driven directly by the CAM that provides input to this Cell Output Take note of the drive limitations of CAMs and CAB amplifiers In this mode an external filter should be used to remove higher frequency components that are introduced by sampling CAM Option Input o o This is the symbol for an input cell with both the amp and filter turned on Other versions are available Differential In this mode the input signal is the difference of the voltages applied to the two inputs This is the symbol for an input cell with both the amp and filter turned on Other versions are available Single ended In this mode the input signal is the single ended voltage applied to the input referenced to signal ground 2 0 V 58 CAM Option Input Amplifier This is the symbol for a differential input cell with the filter turned off Other versions are available Low Offset The chopper amplifier has an input
58. nto de la carga hacia el condensador C y su ecuaci n de funcionamiento es la siguiente q C V 11 donde q es la carga almacenada en el condensador durante el periodo de tiempo que dura la fase 1 C es la capacidad del condensador y V el voltaje en sus bornas Fi a b c Figura 7 a Condensador conmutado b Fase 1 c Fase 2 En la fase 2 ver figura 7 c el interruptor est abierto y el interruptor Dd est cerrado lo que provoca que el condensador se descargue Suponiendo que la duraci n temporal de la fase 1 y la fase 2 son iguales y que el tiempo de conmutaci n de los interruptores y M2 es cero se produce una corriente con la siguiente ecuaci n de funcionamiento s 4 g donde f es la frecuencia del ciclo formado por la fase 1 y la fase 2 A diferencia del comportamiento de un resistor el movimiento de carga no es continuo sino que corresponde a muestras es el mismo comportamiento que desarrollan los sistemas electr nicos muestreados La siguiente ecuaci n muestra que la resistencia equivalente R es inversamente proporcional al producto de la frecuencia fs por la capacidad C por lo que el valor de la resistencia puede modificarse en funci n de la frecuencia A Sistemas muestreados Los sistemas electr nicos basados en condensadores conmutados son sistemas muestreados y constan de dos fases fase de muestreo y fase de transferencia de carga Considerar el circuito de la fi
59. nverted in the case of Vy CAM Option Mode AA In this mode a reconstruction filter is implemented with two cascaded single pole continuous time filters This is intended to allow the removal of higher frequency components that are introduced by the sampling behavior of the switched capacitor CAMs The filter corner frequency should be set based on the signal frequency and sample clock rate The programmable range of this two pole filter may not be suitable for some systems In this case an external filter should be used to remove higher frequency components that are introduced by sampling In this mode the output signal is routed directly through the cell bypassing all active circuit elements The output pins are driven directly by the CAM that provides input to the Output Cell Take Bypass note of the drive limitations of CAMs and CAB amplifiers In this mode an external filter should be used to remove higher frequency components that are introduced by sampling Voltage Output Digital In this mode a comparator connected to this Output Cell will produce Output a differential digital signal CAM Option Status AS co UE When the output cell is on a signal can be passed through When the output cell is off a signal will not be passed through CAM Parameters A A 76 470 kHz This parameter is the corner frequency of the Reconstruction Filter and will only be available when the filter is turned on This parameter
60. o E Vo medido 4 Vo medido con filtro 2 000 mV 1 500 1 000 500 20 15 10 5 0 5 10 15 20 25 30 35 40 45 50 55 60 Temperatura RTC 2C Grafica 1 A 2 Prueba 2 En esta prueba se ha medido la respuesta de la FPAA entre los puntos Vo VMR VrtctVoriset Y VR VMR Voftset siendo la ecuaci n de comportamiento del sistema la siguiente 41 V ut Vo p VMR Germ O cama 7 VR j VMR Geamp Germ Vo Vo VMR VR VMR G siendo G 100 ganancia total Goami1 Gcam2 Gcam3a Gcamab 10 VR VMR 10mV En la figura 56 se muestra el esquema electr nico En esta prueba el potenci metro situado entre VR Vn se utiliza como voltaje de offset para el ajuste vertical del voltaje de salida con un valor fijo de 10mV y el potenci metro Vo VR sirve para modelar la RTC Se ha medido la curva de transferencia sin el filtro de la celda de salida activo y con el filtro activado con una frecuencia de corte de 470kHz obteniendo los resultados que aparecen en la tabla 2 y en la grafica 2 Vdiff mV vo deai Vdiff Vo Vo sin Error Vo con Error Temp 100 Q Vrfija Ganancia fa Da i de gen ay de een 1 150 94 12 96 09 1 641 98 04 100 00 1 933 101 95 25 488 103 90 105 85 2 187 107 79 109 73 2 238 111 67 113 61 115 54 2 383 117 47 119 40 2 519 121 32 123 24 30 810 20 810 Tabla 2 42 Error de ganancia Irx 250uA G 100 Voffset 10mV 2 500 2 000
61. o de la etapa de salida no es posible suprimir El nuevo esquema electr nico se puede observar en la figura 57 Los par metros del nuevo CAM son los mostrados en la figura 58 Atl Addr2 255 AN221 E04 LOAD ORDER 1 i LK Vee ul Ss x g Ik Vp VME I E 2 5V H pA E ar VMR Vn ig x 15K 200 VR 200 Instance Name FikerBiquad Anadigm ortex FilterBiquad 3 1 2 Biquadratic Filter Clock TREE ap This is a non inverting filter See the transfer function in the Clocks Clock3 250 kHz o w CAM Documentation Options c Band e Band e Pole and Pass Stop Zero Filter Topology C Automatic C Type I Type II Input Sampling ase Filter Type Low Pass C High Pass Phase 1 Phase 2 Non in p G Polarity Inverting inverting Parameters Corner Frequency kHz lo s 0 500 realized 0 500 To 25 0 Gain 11 5 1 50 realized 0 500 To 100 Quality Factor 0 707 0 707 realized 0 300 To 28 4 CAM Source Anadiam Approved Yes Figura 58 Configuracion del CAM Biquadratic filter Una vez realizado el ajuste del Al el valor de las ganancias de los CAM son los siguientes Gcami 17 2 Gcam2 9 8 Gcoam3a Gcamab 10 1 VR VMR 10mV 46 obteniendo los resultados en la tabla 5 y la grafica 5 PT pi Vditf Vo Vo sin Error de Se te rico filtro gan O e uA mV mV l 100 92 16 1306 00 0 153 94 12 1357 00 96 09 24023 14 023 1405 00 0 214 98 04 1455 00 0
62. offset less than 100 uV This allows small input signals to be accurately amplified so that they will be less affected by higher input offsets in the switched capacitor core of the chip A filter to attenuate the signal component at the chopper clock frequency should typically follow the chopper amplifier This 1s the symbol for a differential input cell with the filter turned off Other versions are available Chopper Amplifier The differential amplifier can be used for single ended input in the absence of the chopper or anti alias filter This 1s the symbol for a differential input cell with the filter turned off Other versions are available With both the amplifier and the filter turned off the input cell is in bypass mode The input signals are routed directly through the cell bypassing all active circuit elements The designer must assure that the signal levels Vp Vn and common mode voltage are appropriate for the CAMs that they are routed to CAM eee Anti Alias Filter The anti alias filter is implemented with two A rater single pole continuous time filters This is the symbol for a differential input cell with the amp turned on Other versions are available The programmable range of this two pole filter may not be suitable for some systems In this case the anti alias filter can be turned off and an external filter should be used to prevent signal alias problems in the switched capacitor CAMs constructed within the ch
63. on operating range provides optimal Ineariy and dynamic range Standard precision operating range provides maximum dynamic range and reduced Inearky Analog Outputs Ouiput Cel section in tie AN120ED4 4N220 0 user manual for more details EE NAO O O MA GA tota U3 E lc E E ha High Precision ii Common mode volage 2 Y Serta Outut resp fare errr A as y AAA Differential Cubput biaa artis Mode We OAK High precision operating range provides optimal linearity and dynamic range 4 standard precision operating range provides maximum dynamic range and reduced linearity VMR voltage Mid Rail and VREF Reference Voltage Ratings Parameter _Symbol Min Typ Max Unit comment V E Output Voltage VREF Output E joe oes oe AN utput Voltage Deviabon Vrefcut an Supply voltage WREF WMR VREF comers A data below Voltage Temperature Coefficient refte Ses VREF WMR VREF OWED Uppy Wret and Vref Tonip C Tehip 6 ESD Characteristics Pin Type Human Machine Charged The AN227804 s an ESD electrostatic discharge Body Model Device sensitive device Electrostatic charges as high as 4000V Mode Model readily accumulate on the human body and test equipment Da Imputs 400 ma w and can discharge without dejecton ARhough the Tp a ds pel a lero FREE aay T u circuitry permanent damage may occur on devices al subjected to high energy electrostatic dscharges Therefo
64. onment with the difference being analog devices allowing the realization of a wide range of designs analog on a single chip This project has conducted a study on the operation of the switched capacitor and its use in the device AN221E04 from Anadigm Having described the architecture of AN221E04 and explained the basis for the operation of the switched capacitor using the example models provided by Anadigm is developing an instrumentation amplifier theory model and describes the methodology for implementation in a AN221E04 with the Anadigm Designer 2 software Once implemented this instrumentation amplifier model have made a series of tests in order to study the ability of these devices These tests show that the FPAA s have a number of advantages to take into account when making analog designs The accuracy obtained by the instrumentation amplifier model is made more than acceptable earning gain errors of less than 1 with gains of 200V V without the need for major adjustments The conclusions of this study are presented both advantages and disadvantages of using FPAA s in analog designs The main advantage of this application is the cost savings because once developed a platform for design reconfiguration capability allows you to use this platform for a wide range of applications reducing component count and simplifying design stages As a disadvantage the FPAA s have a number of limitations which must be taken into account in certain
65. ons are available Inverting The half cycle output 1s not delayed in the inverting version 64 CAM Option Input Sampling This option determines when the CAM will sample its input signal and should be set so that the input signal 1s valid during the input sampling phase This is the symbol for a non inverting gain stage Other versions are available Phase 1 This version should be connected to sample a signal or CAM output that is either valid in phase 1 or continuously valid This is the symbol for a non inverting gain stage Other versions are available Phase 2 3 This version should be connected to sample a signal or CAM output that is either valid in phase 2 or continuously valid CAM Parameters A 0 01 1 049 Fc 4 The gain high limit is a function of the clock V V MHz frequency 0 01 31 78 Fe 250 V V kHz 0 01 100 0 E Fe 50 V V kHz Circuit Diagram and Design Equations The transfer function for ee tae es S3 this circuit is Vut E The circuit realizing this sq P CAM is shown in the IN DM DUT figure at right ot IN El OUT The capacitor values are chosen based on the best ratios of the capacitors satisfying the following relations Cia t de out Switch phasing is dependent on CAM options Most switches in this circuit diagram are shown to connect to both a signal path and to signal ground Switch phasing for the signal pa
66. ow LG Vo Vp G Vn Vp G donde Vo Vp V1 voltaje de la RIC Vn Vp V2 voltaje de offset del AO G G es la ganancia encarga de invertir el voltaje negativo ofrecido por el AO G1 G2 Ga teniendo en cuenta que el potenci metro VR Vn 0 O En el caso de querer utilizar el potenci metro VR Vn para ajustar el offset con ganancias de 200 y o 300 la ecuaci n de funcionamiento es la siguiente Vou l G Vo Vp G VR Vp G donde Vo Vp V1 voltaje de la RIC offset ajustado VR Vp V2 offset ajustado G1 Gy es la ganancia encarga de invertir el voltaje negativo ofrecido por el AO G1 G2 Ga Ganancias del A I Como se explic en el apartado 3 1 la ganancia del Al se divide en dos etapas correspondientes a los CAM utilizados siendo G y Gr del apartado anterior las ganancias de los CAM1 y CAM y Ge la ganancia del CAM2 53 B Conclusiones A lo largo de este PFC se explica el funcionamiento de los condensadores conmutados y su utilizaci n con amplificadores operacionales Este tipo de tecnolog a fue una de las razones que motivaron este estudio Se ha conseguido comprender y explicar el funcionamiento de este tipo de dispositivos as como su potencial para la producci n de sistemas de medida Implementado un Al sobre una FPAA AN221E04 del fabricante Anadigm y realizando una serie de pruebas se puede observar que la precisi n de este tipo de dispositivo
67. parator BifFerentiakor Divider Filter Bilinear FilterBiquad Filter2CBlockLP Comparator Inverting Differentiator Divider Bilinear Filter Biquadratic Filter DC Blocking HPF with Optional LPF Low Corner Frequency Bilinear LPF External 2 1 10 1 0 9 1 1 0 4 0 5 3 1 2 0 0 7 1 0 5 Yes Yes Yes Yes Yes Fo Yes Archive CAM Documentation Close Help FilterLowFregBi Filter voltageCo voltage Controlled Filter vcle Gain Stage Ey ANZ22E04 E Mo cy AN122E04 Ai pa mit C Ey AN227E04 Ey ANI27E04 GainHold nainn GainLimiter W Function E 15 Archive GainPolarity Gainswitch GainvoltageCo Hold HoldWoltageCo Integrator Multiplier MultiplierFilterL Oscillatorsine PeakDetectz PeakDetectExt PeriodicWave RectifierFilter RectifierHalf RectifierHold 5quareR omt SumBiquad SumbifF Half Cycle Inverting Gain Stage with Hold Inverting Gain Stage Gain Stage with Qutput Yoltage Limiting Gain Stage with Polarity Control Gain Stage with Switchable Inputs Voltage Controlled Variable Gain Stage Sample and Hold Voltage Controlled Sample and Hold Integrator Multiplier Multiplier with Low Corner Frequency LPF E Sinewave Oscillator Peak Detector Peak Detector External Caps Arbitrary Periodic Waveform Generator Rectifier with Low Pass Filter Half Cycle Rectifier Half Cycle Inverting Rectifier with Hold Square Root
68. ponents above the Nyquist rate are attenuated and do not alias into the signal band Chopper 16 128 V V This parameter will only be available when the Gain Low Offset Chopper is turned on C Code setInputFilter Description This function controls the corner frequency of the anti alias filter on the input cell This function will only be available if the filter is turned on in AnadigmDesigner 2 Syntax include CAMCode h long setInputFilter CAM nCAM long Fo Parameters nCAM The CAM that is to be configured Fo The desired corner frequency limited by the resolution and constraints of the input filter Return This function returns the realized corner frequency after the AN220 has Value been updated setInputGain Description This function controls the gain of the Low Offset Chopper or Amplifier It will only be available if the Chopper or Amplifier are turned on in AnadigmDesigner2 include CAMCode h Byte setInputGain CAM nCAM Byte G G The desired gain for the amplifier or chopper Return This function returns the actual gain realized after then AN220 has been Value updated SetInputStatus Description These functions can be used to turn an Output Mode Input Cell on true or off 0 This function is only available when the Input Cell Mode is set to Output Syntax include CAMCode h void setInputStatus CAM nCAM bool status Parameters nCAM The CAM that is to be configured status
69. put signal ground The input sampling phase of each input branch is determined by a combination of this option and the polarity of that input branch This is the symbol for a sum difference stage with two inputs Other versions are available Phase 1 This CAM will produce the half cycle output on phase 1 Input sampling will be phase for inverting input branches and phase 2 for non inverting input branches This is the symbol for a sum difference stage with two inputs Other versions are available ho Phase 2 i This CAM will produce the half cycle output on phase 2 Input sampling will be phase 2 for inverting input branches and phase 1 for non inverting input branches 67 CAM Option Input 1 Input branch 1 is the top input branch This is the symbol for a sum difference stage with output phase 1 Other versions are available Non S This input branch will sample opposite the output phase The output inverting ami voltage will include the term fel during the selected output phase This is the symbol for a sum difference stage with output phase 1 Other versions are available Inverting BF This input branch will sample during the selected output phase The P Gail output voltage will include the term during the selected output phase CAM Option Input 2 Input branch 2 is the second input branch from the top This is the symbol for a sum difference stage with output phase 1 Other versions are availa
70. r 0 to turn the Output Cell off Return None Value 63 Half Cycle Gain Stage Copyright 2001 2002 2003 2004 All rights reserved Hardware Compatibility This CAM is compatible with the following chip types AN120E04 AN220E04 AN121E04 AN221E04 AN221E02 AN122E04 AN222E04 AN127E04 AN227E04 This CAM creates a half cycle gain stage The input voltage is scaled by the value of the programmable gain and this CAM may be either inverting or non inverting The output has amplifier input offset compensation during its valid output phase Related CAMs The GainInv CAM creates a full cycle inverting gain stage This gain stage has continuous input and continuous output that 1s always valid The GainHold CAM creates a half cycle inverting gain stage with output hold It has a sampled input and an output that is valid during both phases The output has amplifier input offset compensation during a single output phase The upper gain limit may be higher than that of a GainHalf CAM CAM Option Polarity CAM Option Input Sampling CAM Parameter Gain Circuit Diagram and Design Equations Output Characteristics C Code CAM Option Polarity This is the symbol for a gain stage with input phase 1 Other versions Non are available inverting The half cycle output is delayed by one phase one half of a clock period in the non inverting version This 1s the symbol for a gain stage with input phase 1 Other versi
71. re proper ESD precautions are recommended to avoid performance degradation or loss of funcional Piss ro ae Power Consumption Low Power Mode ae a e ae He mama Pr Wdi 4 75 volts TE Wede 3 00 volts t 280 Vd5 25 vols Te ADC ta Exmerral cock i anuiog function disabied memory active a Ea ib FPAA active elements Two core op ampe flow power mode one comparator one input fare 24 aguas 2 Bypass Mose gne Gipu Ther and diMererigl la enpeerded converier Ica Power magsi ic FRA active elements Four core OP aiT Ps ow power model wo comparators one Lar 548 wea Apts Dypa344 mode Paro oulput flied Ind two Ferrera Na righ eneg comme ters howe poner model id FFAA acre aement So Core Cp amor low Power model Tiree comparador Paro ugg SAR ra inps pase MODs 1445 Gui pul Aters and two OFerental io singe ented COVE ners kw power model te FRAA active elements Bight core 6p 3Mp4 flow power mode four comparados lwo using SARL four Inputs bypass mode 140 output fiters and two Ferental lo singe ended Converter low power Mode Hien Eee 10 Power Consumption Full Power Mode Min Typ Max Unt Comment A Wd 4 75 volts 7 Was 5 00 volts TF Wd5 25 volts TF wr C aa AAA DEDOS Grea riada all analog Runcions draed memory active 2b FPAA active element TWS COPE 0p Ampa One c mparalor ane Mpul fiber and chopper apie one gapu Miter and differenilal io Single ended toner
72. s 39 Las medidas se toman a la salida de la FPAA sobre un resistor de 1KQ El esquema del sistema de pruebas ser a el mostrado en la figura 54 wp ft I Addr 255 AHI 15M LOAD ORDER 1 Figura 54 Sistema de pruebas A Pruebas A 1 Prueba 1 En esta prueba se ha medido la respuesta de la FPAA entre los puntos Vn VMR y VR VMR siendo la ecuaci n de comportamiento del sistema la siguiente Va VR VMR G cami O cama Vn VMR G cam U cama Va VR VMR Vn VMR G siendo G 100 ganancia total Goami1 Gcam2 Gcam3a Gcamab 10 En la figura 55 se muestra el esquema electr nico Se ha medido la respuesta sin el filtro de la celda de salida activo y con el filtro activado con una frecuencia de corte de 470kHZz obteniendo los resultados de la tabla 1 y grafica 1 Figura 55 Circuito de la prueba 1 40 PT VRTC Vdiff mV VEC Vdift Vo Vo sin Errorde Vocon Error de Temp 100 mV IrTC Vroffset Ganancia medido te rico filtro gan filtro gan Q uA V mV V mV mV 250 0 100 92 16 1 735 0 087 94 12 2297 96 09 3 108 0 075 98 04 2364 100 00 101 95 2428 103 90 2460 105 85 5 780 0 453 107 79 2524 109 73 111 67 2588 113 61 2622 115 54 8 172 1 004 117 47 2685 119 40 29 850 9 018 121 32 9 367 123 24 30 810 30 810 9 834 1 461 Tabla 1 Error de ganancia Irx 250uA G 100 Voffset Voffset AO 3 500 3 000 2 500 Vo ideal 4 Vo teoric
73. s de los conmutadores Switch Phases Phase O O O do Phase p2 if rnputl iS if Input 18 if m 18 if Input4 is Non inverting Non inverting Non inverting Non inverting aes 91 91 91 D1 ma if Inputl is if Input2 is if Input3 is if Input4 is Inverting Inverting Inverting Inverting p1 D1 p1 D1 if Input is if Input2 is if Input3 is if Input4 is Non inverting Non inverting Non inverting Non inverting p2 p2 p2 p2 if Inputl is if Input2 is if Input3 is if Input4 is Inverting Inverting Inverting Inverting se obtiene el circuito equivalente mostrado en la figura 20 ma E 101 1 NA INZ Figura 20 Circuito equivalente al de la figura 19 Aplicando el teorema de superposici n la se al IN1 tendr una funci n de transferencia igual al modelo de la figura 14 ya analizado Por otra parte la se al IN2 se comportar como un inversor ya que el cambio en la posici n del conmutador S2 provoca que la transferencia de carga entre los condensadores se produzca en sentido contrario Siendo su funci n de transferencia 19 Por tanto la funci n de transferencia de esta etapa suponiendo que Cini Cin2 ser a Sin Vout Vini 7 Vine a out ETAPA SAMPLE amp HOLD La siguiente etapa a continuaci n de la etapa amplificadora es una etapa sample amp hold como la mostrada en la figura 21 Durante la fase 1 ver figura 22 se produce la carga del condensador Csampi Mientras que el
74. s es mas que aceptable Se utiliz un sistema de pruebas muy sencillo que reproduce el comportamiento de un sensor de temperatura ampliamente extendido como es el PT 100 se han podido efectuar una serie de pruebas para comprobar la capacidad de esta FPAA para implementar un Al b sico En una primera aproximaci n y sin ajustes se ha conseguido una precisi n de ganancia comprendida entre 1 73 y 9 83 con una ganancia de 100 V V Incrementando el valor de ganancia hasta 300 V V se observ que dicho error aumentaba considerablemente 31 68 a 17 82 Se comprob que este error esta influenciado por la conmutaci n interna de los condensadores lo cu l produce a la salida de la FPAA una se al compuesta por un nivel de continua y una serie de componentes en frecuencia que provocan que el error de ganancia se incremente notablemente Para minimizar este error sustancialmente se a ade al modelo de Al un filtro disponible en la etapa de salida de la FPAA consiguiendo mejorar la respuesta del Al hasta alcanzar un error comprendido entre 0 087 y 1 461 con una ganancia de 100V V y un error de 20 175 y 11 81 para una ganancia de 300 V V En una segunda aproximaci n se sustituye el filtro de la etapa de salida debido a sus limitaciones de frecuencia de corte por un CAM que realiza las funciones de filtrado y ademas se procede a un ajuste del offset y de la ganancia mediante la variaci n de los valores de configuraci n en la herramienta CAD
75. sgaste de los sistemas mecanicos que utilicen estos dispositivos Por otra parte esta capacidad permitir a te ricamente la mutiplexaci n de diferentes se ales de medida con una sola FPAA volviendo a simplificar en n mero de componentes a la hora de dise ar sistemas de cierta complejidad Como desventajas estos dispositivos al ser sistemas muestreados tienen sus mismas limitaciones como la frecuencia de muestreo Adem s si tenemos en cuenta que la frecuencia de trabajo de los CAM frecuencia de muestreo influye directamente en los valores de configuraci n disponibles en los CAM esto obliga a tener que alcanzar un compromiso entre dicha frecuencia y los valores de configuraci n deseados por el dise ador produci ndose por tanto una limitaci n Tambi n hay que tener en cuenta que los valores de configuraci n de CAM son finitos es decir no siempre ser posible obtener las configuraciones deseadas Por ltimo y no menos importante hay que tener muy en cuenta que internamente los condensadores al estar conmutando producen ruido adem s de impedancias parasitarias que en alg n caso pueden provocar efectos desconocidos siendo necesario un trabajo extra de test y medida exhaustivo Como conclusi n final y en mi opini n este tipo de dispositivos pueden perfectamente hacerse un hueco en el gran mercado de la instrumentaci n electr nica y competir directamente con otro tipo de soluciones convencionales Tambi n me gustar a de
76. stacar que la t cnica de condensadores conmutados no lleva m s de 10 o 15 a os en el mercado y su potencial desarrollo permitir a un cambio sustancial en la forma de dise ar sistemas anal gicos Este PFC solamente se ha centrado en se ales continuas dejando abierta la puerta para el estudio de estos dispositivos con se ales alternas cabiendo destacar que el propio fabricante dispone de l neas de productos enfocadas al audio al filtrado y al control de sistemas mediante t cnicas PID 55 6 Bibliograf a Dise o con amplificadores operacionales y circuitos integrados anal gicos 3 edici n Secci n 2 5 Amplificadores de instrumentaci n Fecha de publicaci n 2004 Autor Sergio Franco Editorial McGraw Hill AN2041 Analog Understanding Switched Capacitor Fecha de publicaci n April 11 2008 Document No 001 40440 Rev B Autor Dave Van Ess Cypress EE 315 Lecture 6 Switched Capacitor Circuits Fecha de publicaci n 2005 Autor Boris Murmann Stanford University Desing of Analog CMOS Integrated Circuits Chapter 12 Introduction to Switched Capacitor Circuits Fecha de publicaci n 2001 Autor Behzad Razavi Editorial McGraw Hill Documentaci n Anadigm App Note 205 Interfacing Analog Signals to the Anadigmvortex FPAA Devices Theory Basic SC and Anadigm AN221E04 Datasheet AN221E04 User manual AN221K04 v4 User manual Ayuda sofware Anadigm designer 2 56 Sofware Anadigm designer 2 A
77. t math 7 include CAMCode h double setGainHalf CAM nCAM double G G The desired gain Return The actual gain realized by the function expressed as a Value double floating value 66 Half Cycle Sum Difference Stage Copyright 2001 2002 2003 2004 All rights reserved Hardware Compatibility This CAM is compatible with the following chip types AN120E04 AN220E04 AN121E04 AN221E04 AN221E02 AN122E04 AN222E04 This CAM creates a half cycle summing stage with up to four inputs The inputs may be either inverting or non inverting so that both sums and differences may be created in the transfer function Each input branch has a programmable gain The output has amplifier input offset compensation during its valid output phase Related CAMs The SumFilter CAM creates a full cycle summing stage with up to three inputs that includes a single pole low pass filter The inputs may be either inverting or non inverting so that both sums and differences may be created in the transfer function The SumInv CAM creates a full cycle inverting summing stage with up to three inputs CAM Option Output Phase CAM Option Input 1 CAM Option Input 2 CAM Option Input 3 CAM Option Input 4 CAM Parameter Gain Circuit Diagram and Design Equations Output Characteristics C Code CAM Option Output Phase This option determines when the CAM will produce its half cycle output During the unselected output phase the CAM will out
78. th connection is shown in the following table The switch is closed to signal ground on the opposite phase 65 Switch Phases Polarity Input Sampling 1 S2 S3 Phase 1 2 P1 Non inverting Phase 2 2 01 02 Phase 1 91 1 2 Phase 2 Output Characteristics The inverting version of this CAM does not have additional phase delay due to sampling so the half cycle output is available during the input sampling phase The non inverting version of this CAM exhibits one phase one half of a clock period of delay Therefore the half cycle output is available one phase one half of a clock period after the input was sampled The appropriate phase for the input and output is shown on the symbol This CAM is half cycle with the output phase as a function of polarity and input sampling as stated The output will be signal ground during the other clock phase Therefore the output of this CAM is only valid during one phase C Code Two functions are available for control of the Half Cycle Gain CAM within an application Description This function controls the gain of this CAM All setGain Half calculations are done with floating point math include CAMCode h double setGainHalf CAM nCAM double G G The desired gain Return The actual gain realized by the function expressed as a Value double floating value This function controls the gain of this CAM All fixed setGain Half calculations are done with fixed poin
79. the capacitors satisfying the following relations dle ee G 3 T out out ee E G m G iyi oor ae Switch phasing is dependent on CAM options Most switches in this circuit diagram are shown to connect to both a signal path and to signal ground Switch phasing for the signal path connection is shown in the following table The switch is closed to signal ground on the opposite phase Switch Phases 70 Output Phase 2 if Inputl is Non inverting pI if Inputl is Inverting dl if Inputl is Non inverting 2 if Input1 is Inverting Phase 2 Output Characteristics 2 if Input2 is Non inverting dl if Input2 is Inverting dl if Input2 is Non inverting 2 if Input2 is Inverting p2 if Input3 is Non inverting dl if Input3 is Inverting dl if Input3 1s Non inverting 2 if Input3 is Inverting 2 if Input4 is Non inverting dl if Input4 is Inverting dl if Input4 is Non inverting b2 if Input4 is Inverting Inverting input branches do not have additional phase delay due to sampling so these branches sample during the output phase Non inverting input branches exhibit one phase one half of a clock period delay Therefore non inverting input branches sample their input one phase one half of a clock period before the output phase The appropriate phase for each input branch and the output is shown on the symbol This CAM is half cycle The output will be signal ground during the clock phase that
80. with Optional LPF Low Corner Frequency Bilinear LPF External Voltage Controlled Filter Half Cycle Gain Stage Half Cycle Inverting Gain Stage with Hold Inverting Gain Stage Gain Stage with Output Yoltage Limiting Gain Stage with Polarity Control Gain Stage with Switchable Inputs voltage Controlled variable Gain Stage Sample and Hold Voltage Controlled Sample and Hold Integrator Multiplier Multiplier with Low Corner Frequency LPF E Sinewave Oscillator Peak Detector Peak Detector External Caps Arbitrary Periodic Waveform Generator Rectifier with Low Pass Filter Half Cycle Rectifier Half Cycle Inverting Rectifier with Hold Square Root Sum DiFFerence Stage with Biquadratic Filter Half Cycle Sum Difference Stage Version Approved 1 1 0 2 1 10 1 0 9 1 1 0 44 0 5 311 2 00 7 1 0 5 1 4 0 1 1 6 1 1 5 1 1 3 1 0 3 fee 1 1 2 1 1 1 VERS 10 1 3 0 7 1 2 0 1 0 1 1 2 2 1 1 1 0 0 3 3 1 1 canard 2 1 5 2 1 5 0 3 1 0 2 1 2 4 Yes Yes Yes Yes Yes Yes Flo West Flo Yes Yes Yes Yes Yes Yes Yes Create CAM Archive COM Documentation Close Help Para finalizar la etapa de salida CAM2 es necesaria la inclusi n del CAM Sample and hold para la obtenci n de una se al de salida continua ver figura 45 Se configura el CAM con el mismo reloj utilizado en los otros CAM ver figura 46 Set CAM Parameters AnadiomortesHold 1 0 5 Sample and Hold Instance Name

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