Práctica 3 - Departamento de Electrónica, Automática y
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1. Digitales LAB 3 Device Si todo ha ido bien el circuito est descargado y puede comenzar a evaluarlo Si ha habido alg n error lo muestra en la misma ventana de mensajes del Ouartusll Una vez configurado el circuito en la FPGA hay que probar TODAS las combinaciones posibles de las entradas para verificar si su funcionamiento es correcto Si se detecta alg n error hay que corregir el esquema capturado en la pr ctica anterior guardar los cambios realizados compilar simular y volver a volcar a la placa comprobando el correcto funcionamiento en cada paso del proceso Una vez que el funcionamiento del circuito es correcto en todos los pasos muestre el resultado al profesor 172. opci n Recompile Ver Figura 12 13 Laboratorio de sistemas Digitales LAB 3 wu ModelSim ALTERA STARTER EDITION 6 6c File Edit View Compile Simulate Add eat Tools Window Help Library gate_work Library D ALTE E pract2 Entity D lel ig pract2_vhd_tst Entity ih 220model Library Simulate 220model_ver Library Simulate without Optimization 7 F lpm _abs Module Simulate with full Optimization en e Simulate with Coverage Edit Refresh Recompile al aigualb gt Optimize arr Update a0 VA A al aigualb Delete amayorb Copy amenorb bo New Create Wave bi Properties r 2700 ns 1 309 319ns Cr Now 2 700 ms Delta 1 sim fsim fpract2_vhd_tst whd_tst Figura 12 Recompliando un fichero de testbench Recompilado el fichero de test se reinicia el simulador Esto se puede hacer con el bot n O haciendo clic en Simulate gt Run gt Restart Estamos ya listos para volver a simular haciendo clic en el bot n Run O haciendo clic en Simulate gt Run gt Run A11 Proceda cuando termine a guardar las simulaciones de sus dise os CONFIGURAR LA FPGA CON EL CIRCUITO COMPILADO Una vez que ha finalizado la simulaci n y que se ha comprobado que el circuito se comporta perfectamente se puede pasar a su implantaci n f sica en la FPGA En primer lugar es necesario conectar la tarjeta de desarrollo de l gica programable del laboratorio al ordenador mediante el cable USB De
3. 00 ps la opci n Restart que permite reinicar la simulaci n A continuaci n Run que lanza la simulaci n el tiempo indicado en el recuadro a continuaci n ContinueRun Run All y Break Una vez completada la simulaci n se ha de verificar si el circuito se comporta correctamente comprobando que las salidas cumplen la tabla de verdad del anexo de la pr ctica EDITANDO EL FICHERO DE ESTIMULOS Y COMPILANDO El proceso normal que sigue el simular un circuito es un proceso iterativo de comprobaci n y depuraci n por lo que es normal que se necesite cambiar ampliar o modificar los est mulos a la simulaci n bien sea por cambios en el circuito a simular o por visualizar otras se ales etc Para ello podemos editar el fichero de est mulos desde el ModelSim yendo a File gt Open abre un cuadro de di logo donde tenemos que seleccionar el tipo de fichero Tipo gt VHDL Files Aparece entonces pract2 vht Seleccionamos este fichero Aparece una nueva ventana con el fichero de textbench para ser editado Se ejecutan los cambios o modificaciones en este ejemplo cambie el tiempo entre las transiciones de las se ales en lugar de 100ns ponga 200 ns guarde el fichero Antes de volver a simular es necesario recompilar el fichero antes editado Se puede hacer desde el editor del fichero en la barra de herramientas con el icono de compilaci n o desde la ventana Library haciendo clic en el bot n derecho del rat n lo que abre una ventana con la
4. AB 3 New Test Bench Settings Fa simulation modelsim pract2 wht REMOVE Up DOY EPOBEMMIES er Figura 4 Cuadro de di logo seleccionar el fichero de testbench Ponga el camino en donde se encuentra el fichero de test bench en la secci n Test bench files Para ello abra el bot n y bajo el directorio simulation modelsim seleccione el fichero pract2 vht A continuaci n clic en Add Esto hace que aparezca el fichero en la lista del recuadro inferior Figura 5 Edit Test Bench Settings Fa pract2_vhd_tst pract2_vhd_tst REMOVE Sj OWT EPGBPERes simulationfmadelsim pract2 vht 1 2 Figura 5 Fichero y cuadro de configuraci n de testbench Rellene el cuadro de la Figura anterior tal como se ha indicado El par metro Test bench name en la primera l nea poniendo el nombre del fichero pract2_vhd_tst Clic el recuadro Use test bench to perfom VHDL timing simulation y ponga el n mero de la instancia 11 en la l nea El cuadro queda Laboratorio de sistemas Digitales LAB 3 rellene tal como la Figura Para finalizar clic OK Para volver a la ventana anterior con los par metros del test y del fichero de simulaci n se abre Figura 6 Dar OK Test Benches pract2_vhdtst pract2_vhdtst it _ simulation modelsim pract2 vht Figura 6 Fichero y configuraci n de testbench Se termina la configuraci n de la simulaci n dando OK en el recua
5. An e looo maa am st te ti b E p y Design Units Resolution gate work pract2 vhd_ tst lips v Optimization J Enable optimization Optimization Options OK Cancel Figura 10 Arranque del simulador desde ModelSim En este momento se arranca el simulador con las ventanas y barras de herramientas seleccionadas En la ventana Wave vamos a a adir las se ales que queremos simular Para ello seleccione de la ventana de objetos las se ales de entrada y salida y arr strelas a la ventana Wave O haga clic con el bot n derecho del rat n y seleccione la opci n Add gt To wave gt Selected signals Aparecen ahora las se ales en la ventana Wave Estamos ya listos para lanzar los vectores de simulaci n vaya a Simulate gt Run All Esta opci n lanza todos los vectores de test del fichero de testbench durante el tiempo que se ha especificado en el fichero Figura 11 12 Laboratorio de sistemas Digitales LAB 3 Fo ModalSia ALTERA STARTER EDITION GGe Flo Edil View Comple Geuse Add Were Took Layou Window Help Ml enconesa_atom pack oreo Ml cyclone _components cyclonei_c COIE pla do E ai li ion 1 800 re Dela 1 TT 0 ps to 3450562 ps F Figura 11 Simulando desde ModelSim La barra de herramientas de simulaci n contiene estas mismas opciones en los iconos siguientes ER 100 ps ELELEE o UPA E a ae En ste se pueden observar a la izquierda del cuadro de 1
6. Laboratorio de sistemas Digitales LAB 3 Escuela T cnica Superior de Ingenier a ICAI Departamento de Electr nica y Autom tica Lab 3 INTRODUCCI N A LA SIMULACI N Y A LA IMPLANTACI N F SICA CON QUARTUS II OBJETIVOS En esta pr ctica adem s de utilizar la herramienta para dise ar hardware digital Quartus IT del fabricante Altera se empezar a usar una herramienta de simulaci n de circuitos y sistemas digitales llamada ModelSim del fabricante Mentor Graphics Al finalizar la pr ctica el alumno debe ser capaz de Simular un circuito digital usando Quartus IT y ModelSim Volcar y configurar el dise o en un dispositivo de l gica programable FPGA Verificando su funcionamiento MATERIAL Ordenador personal con Quartus IT y ModelSim Tarjeta de desarrollo de l gica programable DURACI N 1 sesi n TRABAJO PREVIO E INFORMACI N DE CONSULTA En esta sesi n se har n dos tareas previas Leer el Manual de Usuario de la Placa de L gica Programable DET para familiarizarse con la tarjeta de desarrollo de l gica programable del laboratorio Leer el enunciado de la pr ctica Llevar al laboratorio todos los ficheros del proyecto de la pr ctica anterior TRABAJO POSTERIOR Y ENTREGA DE RESULTADOS Despu s del desarrollo de la pr ctica se debe entregar un informe de resultados v ase gu a de informe y el trabajo desarrollado en el laboratorio en soporte inform tico que contenga el proyecto compl
7. as salidas para todas las posibles combinaciones a la entrada Termine de introducir los vectores de prueba seg n el diagrama y guarde el fichero con el mismo nombre Laboratorio de sistemas Digitales always PROCESS optional sensitivity list a variable declarations BEGIN code executes for every event on sensitivity list A0 lt 0 A1 lt 0 BO lt 0 B1 lt 0 wait for 100 ns A0 lt 1 wait for 100 ns AO lt 0 Al lt 1 wait for 100 ns A0 lt 1 wait for 100 ns AQ lt 0 A1 lt 0 BO lt 1 wait for 100 ns AO lt 1 walt for 100 ns AO lt 0 Al lt 1 wait for 100 ns AO lt 1 wait for 100 ns A0 lt 0 A1 lt 0 BO lt 0 wait for 100 ns AO lt 1 wait for 100 ns AO lt 0 Al lt 1 walt for 100 ns A0 lt 1 wait for 100 ns A0 lt 0 A1 lt 0 BO lt 0 B1 lt 1 wait for 100 ns AO lt 1 wait for 100 ns WAIT El paso para simular es ir al men principal Assignments gt Settings gt Pulsar Simulation Lo que nos despliega el cuadro de dialogo siguiente Figura 3 LAB 3 Laboratorio de sistemas Digitales LAB 3 Settings pract2 General F Simulation pu Libraries El Operating Settings and Conditions H Wolkage E Temperature Modelsim 4ltera E Compilation Process Settings io be Early Timing Estimate H Incremental Compilation io be Physical Synt
8. dro de Simulation Figura 7 Settings pract2 General Simulation Libraries El Operating Settings and Conditions roads Modem Aer Compilation Process Settings Early Timing Estimate Incremental Compilation Physical Synthesis Optimizations EF EDA Tool Settings E VHDL Time scales p1o0us gt Timing Analysis simulation modelsim 0 O Formal Verification Board Level E EF Analysis amp Synthesis Settings gt VHDL Input Verilog HDL Input Default Parameters SCAPE SeLunas gt Fitter Settings TimeQuest Timing Analyzer Design instance Mame Assembler Design Assistant SignalTap II Logic Analyzer Logic Analyzer Interface H PowerPlay Power Analyzer Settings SSN Analyzer pract2vhdtst Oooo Figura 7 Configuraci n de simulador con el fichero de testbench 10 Laboratorio de sistemas Digitales LAB 3 Habiendo terminado de editar y configurar procedemos a invocar el simulador ModelSim Introduzca en el men principal la opci n Tools gt Run EDA Simulation Tool gt EDA Gate Level Simulation Figura 8 Aparece entonces la ventana de la derecha en la figura Clic en Run E Quartus Il D JALTERA peact pract pract Fie EGR View Project Assigwnerts Processing Tools Window Help D a in S 3 os a SM Run EDA Sinmiati n Tool r R Timing Analyse T I ersctz uy l un EDA Timing ool A Launch EDA Simulation Library Compiler P
9. e programaci n Para ello hay que mirar si en la parte superior izquierda de la ventana del programador pone USB Blaster USB 0 o si pone otra cosa distinta como No Hardware tal y como se muestra en la figura anterior En este ltimo caso hay que configurar el hardware correcto y para ello hay que pulsar en el bot n Hardware Setup con lo que aparecer la ventana de la Figura 15 A continuaci n hay que hacer doble clic en USB Blaster de la lista Availabe Hardware items y comprobar que en el campo Currently selected hardware aparece USB Blaster USB 0 Una vez hecho esto hay que pulsar el bot n Close Hardware setup Hardware Setings JTAG Settings Select a programming haldware setup bo use when programming devices This programming hardware s tup apples only to the curent progiammer irc Device Checksum Usercode Program Verify Blank Security ISP Configure Check Bit CLAMP FFFFFFFF Curenti selected harcware LISE Blaster USE 0 Avatable hardware items Hardware Serve Local Figura 15 Ventana de configuraci n del dispositivo Por ltimo hay que seleccionar la casilla de la columna Program Configure tal y como se muestra en la Figura 14 y pulsar el bot n Start para que se descargue el circuito dise ado en la FPGA Es buen momento tambi n para verificar que el dispositivo seleccionado es el correcto debajo de la opci n 16 Pout LISB Y asa Laboratorio de sistemas
10. elsim ventanas activas La ventana m s importante que nos interesa comprobar es la ventana de forma de onda Wave En ella se reflejan las entradas y salidas del circuito simulado Las entradas tienen el aspecto que se les ha dado en el fichero de test bench En la Figura 9 tambi n puede verse un conjunto de barras con iconos 11 Laboratorio de sistemas Digitales LAB 3 Toolbar Estas barras de iconos se quitan o ponen seleccionando en el men principal Window gt Toolbars SIMULANDO Y VISUALIZANDO SE ALES Para lanzar una nueva simulaci n se selecciona desde el men principal en Simulate gt Start simulation Esta opci n abre una ventana para seleccionar el circuito y testbench que queremos simular Seleccione gate_work gt pract2_vhd_tst Clic OK Lo que reinicia el simulador Figura 10 Y Start Simulation Design VHDL l Verilog l Libraries l SDF l Others l lal Hfi work Library gate_work H gate_work Library D ALTERA pract2 simulationfmodelsimfgate_v E pract2 Entity DAALTERA pract2 simulation modelsim pract2 E pract2_vhd_tst Entity D ALTERA pract2 simulation modelsim pract2 H 220model Library MODEL_TECH falterajvhdl 220madel 220model_ver Library MODEL_TECH altera verilog 220model bil altera Library MODEL_TECH altera vhdl altera gh altera_Insim Library MODEL_TECH altera vhdl altera_Insim i altera_Insim_ver Library MODEL_TECH faltera verilog altera_Insim
11. eneraci n del fichero de vectores de prueba testbench Laboratorio de sistemas Digitales LAB 3 La plantilla de este fichero se crea en la carpeta de trabajo bajo el directorio simulation modelsim pract2 vht VECTORES DE PRUEBA El proceso siguiente a la generaci n de este fichero de vectores de prueba es la edici n de los est mulos que nos permitan simular el circuito Antes de esto vamos a ver las caracter sticas de este fichero Tiene el aspecto del texto que a continuaci n se presenta en donde se pueden ver varios bloques Un bloque de librer as empleadas en la simulaci n Un bloque de entidad con el nombre dado por defecto ENTITY pract2_vhd_tst Un bloque de arquitectura con las se ales de entrada y salida de nuestro circuito a simular Los componentes a simular pract 2 al que se le asigna la instancia 11 y sus conexiones Finalmente los procesos PROCESS que contienen los vectores de prueba Es esta secci n la que anotaremos c mo nuestras se ales de entrada de mueven para simular todos los casos posibles que permitan comprobar nuestro circuito Es importante obtener una combinaci n lo m s completa posible de las se ales de entrada para verificar que el circuito funciona correctamente bajo cualquier circunstancia Laboratorio de sistemas Digitales LAB 3 KEKKKKKKKKKKKKKKKKKKKK KKK KKK KK KK KKK KKKKKKKKKKKKKKKKK AAA KKK KK KKKKKKKKKKKKKKK This file contains a Vhdl test bench template that is f
12. eto y que incluye la simulaci n de esta pr ctica Laboratorio de sistemas Digitales LAB 3 INTRODUCCI N Aunque no se le vea utilidad a la fase de simulaci n del circuito capturado en la pr ctica anterior es muy importante simular los sistemas que se desarrollen En este caso tan simple se podr a descargar el dise o en la tarjeta del laboratorio para comprobar su funcionamiento Sin embargo la simulaci n presenta varias ventajas Permite seguir f cilmente la evoluci n temporal de todas las se ales Para conseguir ver el mismo n mero de se ales en el circuito real necesitar amos un analizador l gico que es m s caro voluminoso y delicado Adem s de las entradas y salidas del circuito se pueden analizar se ales internas lo que permite depurar el funcionamiento del circuito m s a fondo Tambi n se puede simular s lo una parte del circuito Por ejemplo se podr a haber simulado el componente comparador sin necesidad de haber hecho el esquema superior Pract2 Esto permite ir probando cada bloque jer rquico del circuito conforme se va construyendo con lo que la depuraci n es mucho m s f cil al tener que centrarse cada vez s lo en una peque a parte del circuito en lugar de enfrentarse al circuito completo Permite corregir errores en el dise o y comprobar el funcionamiento del mismo sin necesidad de disponer del hardware Sin embargo no son todo ventajas Los principales inconvenientes de la simulac
13. hesis Optimizations E EDA Tool Settings A a HEL hd Time scaler 100 us Timing Analysis simulation moadelsirn H Formal Verification Board Lewel al E Analysis amp Synthesis Settings e WHDL Input Werilag HDL Input e Default Parameters H Fitter Settings H TimeQuest Timing Analyzer H Assembler H Design Assistant H SignalTap II Logic Analyzer H Logic Analyzer Interface H PowerPlay Power Analyzer Settings SSM Analyzer Figura 3 Cuadro de di logo para compilaci n del testbench Debe estar indicado en el recuadro Tool name la opci n ModeSim Altera Si ha hecho la generaci n del proyecto como se ha indicado estar correcto sino abra el recuadro y ponga esta opci n A continuaci n haga clic en la opci n Compile test bench y haga clic en Test Benches Se nos abre otro cuadro de dialogo que nos permite seleccionar el fichero de test que vamos a usar Clic en New Este ltimo paso nos abre la siguiente ventana Figura 4 Ha de rellenar los campos mostrados en la figura teniendo especial cuidado en poner los nombres del test bench y de la instancia 11 correctamente Test bench name es el nombre de la entidad que aparece al principio del fichero 66 Ha de seleccionar Use test bench to perfom VHDL timing simulation y en el recuadro Design instance name in test bench poner il Laboratorio de sistemas Digitales L
14. i n frente a la implantaci n f sica son No se dispone de los elementos de salida En esta pr ctica no es muy importante Pero s por ejemplo si quisi ramos comprobar un circuito de procesamiento de audio ser a m s f cil verificar su salida escuchando el sonido que viendo muestras en una pantalla La especificaci n de la evoluci n temporal de las se ales de entrada puede ser tediosa En circuitos complejos la simulaci n puede tardar demasiado tiempo en ejecutarse aunque este caso no se da en este curso La cuarta fase del desarrollo consiste en volcar el dise o realizado y simulado en la FPGA Este volcado no es m s que la escritura del conexionado interno de las macroceldas de la FPGA entre s y la configuraci n de las mismas vistas en la pr ctica anterior Antes de comenzar a trabajar no olvide crear el directorio de trabajo para la pr ctica de esta sesi n y copiar los archivos generados en la pr ctica del otro d a DESARROLLO PR CTICO En primer lugar hay que copiar todos los archivos generados en la pr ctica anterior al directorio de trabajo de esta pr ctica A continuaci n hay que arrancar Quartus II 10 1 que est en la ruta Laboratorio de sistemas Digitales LAB 3 Bot n de Inicio gt Programas gt Altera gt Quartus II 10 1 Web Edition A continuaci n hay que abrir el proyecto declarado en la pr ctica anterior Pract2 qpf Para ello en el menu File hay que escoger la opci
15. n Open Project y seleccionar el archivo Pract2 qpf de la carpeta de trabajo de hoy SIMULAR EL PROYECTO COMPILADO Antes de implantar f sicamente el circuito en la FPGA se va a simular su funcionamiento con ayuda del entorno Quartus IT y ModelSim GENERACION DE FICHERO DE VECTORES DE PRUEBA Para simular cualquier sistema o circuito es necesario generar el conjunto de patrones de las se ales de entrada que permiten evaluar el funcionamiento de nuestro sistema digital lo m s completo posible La generaci n de este conjunto de patrones es conocido como vectores de prueba o banco de pruebas testbench El simulador ModelSim est preparado para proporcionar estos patrones de prueba a trav s de un fichero VHDL Este fichero de pruebas se genera en el QuartusII despu s de haber compilado el dise o de nuestro circuito digital Este fichero hay que completarlo a adiendo una descripci n de c mo queremos que evolucionen en el tiempo las se ales de entrada o de excitaci n A partir de este fichero mi circuito es capaz de simular su comportamiento y verificar que la evoluci n de las se ales es correcta Para ello se introducen los vectores de prueba es decir las se ales de entrada y su temporizaci n que permitan comprobar el bloque sujeto a simulaci n Para generar este fichero vaya al men v ase Figura 1 Processing gt Start gt Start Test Bench Template Writer Quartus Il D ALTERA pract2 pract2 pract2 File Edi
16. reely editable to Suit user s needs Comments are provided in each section to help the user fill out necessary details KKEKKKKKKKKKKKK KKK KKK KK KKK KKK KKKKK KKK KKK KKK AAA AAA AAA KKK KKK KKK KKKKKKKKKKKKK Generated on 01 19 2011 18 22 28 Vhdl Test Bench template for design pract2 Simulation tool ModelSim Altera VHDL LIBRARY ieee USE ieee std_logic_1164 all ENTITY pract2_vhd_tst IS END pract2_vhd_tst ARCHITECTURE pract2_arch OF pract2_vhd_tst IS constants signals SIGNAL AO STD_LOGIC SIGNAL A1 STD_LOGIC SIGNAL AigualB STD_LOGIC SIGNAL AmayorB STD_LOGIC SIGNAL AmenorB STD_LOGIC SIGNAL BO STD_LOGIC SIGNAL B1 oD LOGIC COMPONENT pract2 PORT AO IN STD_LOGIC Al IN STD_LOGIC AigualB OUT STD_LOGIC AmayorB OUT STD_LOGIC AmenorB OUT STD_LOGIC BO IN STD_LOGIC B1 IN STD_LOGIC END COMPONENT BEGIN w pract2 PORT MAP list connections between master ports and signals AO gt AO Al gt Al AigualB gt AigualB AmayorB gt AmayorB AmenorB gt AmenorB BO gt BO B1 gt B1 init PROCESS variable declarations BEGIN code that executes only once WAIT END PROCESS init always PROCESS optional sensitivity list S variable declarations BEGIN code executes for every event on sensitivity list WAIT END PROCESS always END pract2_arch Laboratorio de sistemas Digitales LAB 3 Con este fichero estamos ya listo
17. roject Navigator ex E E Len Deson Space Explorer Ya a M2 De ee de lr D gt Che Planner Floorplan and Chip Editor GB Design Partition Planner Netlist Viewers 49 SignalTap I Logk Analyzer am IneSystem Memory Content Ldkor 6 Loge Analyzer Interface Editor 21 In System Sources ard Probes Editor AE Programmer QB JTAG Chan Debugger BB transceiver Took Y External Memory Interface Toolkit nL MegaWizard Plug in Manager z a 508 Duker W EDA Gate Level Simulation EN Td Scripts eee Timing model Run Figura 8 Invocando al simulador Este proceso arranca el simulador ModelSim con el fichero de testbench y una serie de ventanas en el simulador seg n este configurado el men View en el men principal La vista cl sica es como se refleja en la Figura 9 En esta figura se ven tres ventanas la primera de ellas indica la librer a que componentes que se simulan arriba izquierda Otra m s con objetos que representan se ales del circuito abajo izquierda y la de formas de onda Wave a la derecha de la imagen ModalSim Al TERA STARTER EDITION 6 fe Bile ES Fie Edt View Comple Simiste Add Wave Tools Layout Window Help ae 22 AE WM Bowers Ad soo sf x 2 x Ee ie oF SSRA XOX DIB q PERLA ue E he ra ponas EPA ITA EE ECEAT or vj LU a i T 4 Jal H 13 A Pew 1 900 n5 Dela 1 empraza O ps to 2500672 ps r Figura 9 Vista del Mod
18. s para generar el proceso de edici n de vectores de prueba y simulaci n EDITANDO EL FICHERO DE TEST Para que la simulaci n tenga efecto es necesario introducir los est mulos en el fichero de test prac2 vht Para ello vamos a editarlo desde el QuartusII File gt Open gt clic en directorio simulation gt clic en modelsim Elegir tipo de fichero Test Bench Output Files vht vt Seleccionar pract2 vht El fichero se abre en la ventana de edici n de QOuartuslI Se puede editar entonces los est mulos y su forma de onda para simular el circuito digital El fichero generado lo pod is ver completo en el apartado anterior Para esta primera simulaci n editaremos el fichero e introduciremos unos cuantos vectores de prueba para los valores de A y B con el objeto de hacer todas las combinaciones posibles Es decir para comprobar el circuito le diremos en forma textual que la se ales AO Al BO y B1 cambien en el tiempo de la forma en que se indica en el diagrama de la Figura 2 Ons LOOns 200ne Mng TOn Wns DOn O0ns Sns 900ns LOOOns co deng TE O ES Figura 2 Gr fico de los vectores de prueba para test bench my g Tm ia Para ello y como estamos editando el fichero pract2 vht introducimos estos valores en la secci n PROCESS siguiente Cada 100 nanosegundos haremos que cambie de valor una de las se ales de forma que se representen todas las combinaciones posibles y en consecuencia ver el valor de l
19. spu s hay que asegurarse de que el interruptor RUN PROG que hay a la izquierda de la tarjeta est en RUN v ase la Figura 17 Por ltimo hay que encender la tarjeta pulsando el interruptor rojo que hay en la parte superior izquierda v ase la Figura 13 14 Laboratorio de sistemas Digitales LAB 3 ON OFF q fi CER para A AS tn age AA A lic iiaii i RUN l Wa 3 cas 7 Sana f a J goa E PROG W Ed a vipassana ES L TERT mt TEE at N at i iaa aa Ls p E Ae j AHI Figura 13 Tarjeta de l gica programable del laboratorio A continuaci n hay que arrancar la opci n Programmer del QuartusII En el Men principal seleccionar Tools gt Programmer Aparece entonces la ventana siguiente Figura 14 que contiene la selecci n del fichero y el puerto por donde se programa 15 Laboratorio de sistemas Digitales wt Programmer D ALTERA pract2 pract2 pract2 pract2 cdf File Edit View Processing Tools Window LAB 3 2 Hardware Setup no Hardware Enable real time ISP to allow background programming for MAX II and MAX Y devices W Start EP2C20F484 OD1BOE75 mio Stop ili Hi Auto Detect X Delete a Add File a Change Fie E Save File CH add Device to Down dd EP2C20F484 Figura 14 Ventana de programaci n del dispositivo Antes de continuar hay que verificar que el programa ha reconocido el hardware d
20. t view Project Assignments Processing Tools Window Help INE amp 4 E GD stop Processing ana e wga e Ef Ilferac p Start Compilation Ctrl L B elg gt 0D D Project Navigator ax kA Analyze Current File omparador bdf Eh Compilation Report l Start N y Start Analysis amp Elaboration SS fee a Aa f y Una memati Rf San ee 2 pract2 PASAS Sii 5 Start Partition Merge in PowerPlay Power Analyzer Tool af Start Fitter EEIE tae ence oe Wf SSN Analyzer Tool Ab Start Assembler piesa E etane om a e e a e See el come a Ge E a O dRRR NRE SIIIIIIIIIIIIIIIIIIIIIIIILIIILI III PA Start EDA Netlist Writer A E Bhd A aoc o eee ST O J DIIIIIIIIIIIIIIIIIIIIIIIIIIIII I I A Start SSN Analyzer a a a a ados PIDIO OIDO D DEEL DDD ALLL If Start SignalProbe Compilation IAS EE Po EE Es i ain oa ao ae AmenorB PIN_U21 atado ao Ge eran PIN Y22 Bi coh fa a ada EIN E Aa A epi ID Rt Swe 8 i Start YOM Writer AENA E NR BE VISE EEA EEEE RAT ER E A A o Start Equation Writer Post synthesis A Ses See Sie e Ba E ee ee eee bee oa aed nda ee Sed Btw did oe ELE Set Start Equation Writer Post fitting LOE we board car A Bod eerie sole poe eee ee e ee ee ee ee ee ee eens Start Test Bench Template writer e PI PIII I PI I p p p o o D D DO E Start EDA Synthesis a eee Start EDA Physical Synthesis Figura 1 G
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