Actividades de Circuitos Digitales ciclo 2015-A
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1. CIRCUITOS DIGITALES 2015 A 3 El circuito de la Figura 4 contiene una fuente de corriente controlada por voltaje Determine el valor del voltaje Vout J0 710 Figura 4 4 Completa la Tabla 1 a partir del diagrama l gico de la Fig 5 A B C D OUT II ABC OD o 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 JA 0 1 0 1 O 1 1 0 gt 0 1 1 1 1 0 O 0 ED OUT E T gt 1 0 1 0 1 0 1 1 gt o 1 1 0 0 1 1 0 1 E DD gt 1 1 1 1 Tabla 1 Figura 5 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 3 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A 5 La funci n l gica F para detectar los n meros primos de 3 bits se describe en la siguiente tabla de verdad Tabla 2 Realice lo siguiente A B C F a Represente la funci n F empleando un mapa de Karnaugh O 0 0 0 b Represente la funci n mediante una suma de productos 0 0 1 0 c Apliqu el teorema de De Morgan para obtener un diagrama l gico de la O 1 0 1 funci n empleando s lo compuertas NAND O 1 1 1 d Represente la funci n mediante un producto de sumas 1 0 0 0 e Apliqu el teorema de De Morgan para obtener un diagrama l gico de la funci n empleando s lo compuertas NOR A EL HR 11 0 0 1 1 1 1 Tabla 2 6 Solicite al profesor el software para la simulaci n de circuitos en SPICE el manual de usuario correspondiente as como el Archivo de Set up para la tecnolog a On Semiconductor C5 el archivo de Se2. 6 3 8 4 0 V MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 8 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Precauci n para cada valor de Vos usted debe determinar si debe usarse el modelo para la regi n de triodo o para la de saturaci n e Haga una gr fica con los resultados 1 Entregable Un reporte en Word o en PDF con las 7 actividades realizadas Bibliograf a e Circuitos Microelectr nicos 5a edici n Adel S Sedra Kenneth C Smith McGraw Hill M xico 2006 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 9 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Actividades de la semana 3b Modelo del transistor MOSFET canal P El MOSFET de canal p Un MOSFET de canal p del tipo de enriquecimiento transistor PMOS se fabrica en un sustrato tipo n con regiones p para el dren y fuente y tiene huecos como portadores de carga El dispositivo opera en la misma forma que el dispositivo de canal n excepto que Ugs Y Ups SON negativos y el voltaje de umbral V es negativo Del mismo modo la corriente ip entra en la terminal de la fuente y sale por la terminal del drenaje 1a7 Modifique las figuras de la Actividad 3a o busque otras figuras en Internet o en libros para que sirvan para el transistor MOSFET canal P Realice las mismas actividades que se pidieron para el MOSFET canal N pero
3. ahora para el transistor MOSFET canal P 1 Entregable Un reporte en Word o en PDF con las 7 actividades realizadas Bibliograf a e Circuitos Microelectr nicos 5a edici n Adel S Sedra Kenneth C Smith McGraw Hill M xico 2006 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 10 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Actividades de la semana 4 An lisis est tico del inversor CMOS 1 Ay dese de las siguientes figuras para explicar el efecto de modulaci n de canal A continuaci n se muestra un modelo m s completo para la corriente de drenaje cuando el transistor est en saturaci n N tese que incluye un factor que depende de Vos En ocasiones usaremos est modelo m s completo y en ocasiones el m s simple el modelo m s simple no incluye el factor mencionado lp gt Kp y Vas V 1 AUps Un transistor en regi n de saturaci n posee un canal extrangulado Al aumentar Vos el punto donde se comienza a extrangular el canal se recorrer hacia la fuente Con esto se logra una resistencia menor en el canal El efecto neto en el cual la resistencia disminuye la corriente aumenta con el aumento de Vos se muestra en la ecuaci n anterior Xy Ups pSsat A L AL AL u ood LA 1 IMs A continuaci n se muestra una familia de curvas de la corriente de drenaje para diferentes valores de Ves Obs rvese q
4. n de agotamiento alrededor del transistor incluyendo al canal MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 6 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A 3 Explique a detalle la siguiente figura Y E G y iS 0 T Ups small Traducciones small peque o Corte transversal de un transistor MOSFET canal N con la fuente conectada a tierra con el voltaje de compuerta mayor que el voltaje de umbral y con un nivel de voltaje peque o en drenaje La presencia del canal inducido tipo n hace posible la presencia de una corriente entre las regiones activas tipo n La corriente convencional fluye del drenaje a la fuente 4 Explique a detalle la siguiente gr fica ip mA 0 4 UGs V 2V 0 3 tes V 15V 0 2 l UGS Vi 1V 0 1 pe ves V 0 5 V vgs 5 V 0 so 100 150 150 FIGURE 4 4 The Lia Ccharantarintiaa LP at A a di UDS my Comportamiento de la corriente de drenaje a fuente tambi n llamada simplemente corriente de drenaje o ip cuando el voltaje de drenaje se mantiene a un valor bajo usualmente menos de 200mV El transistor se comporta como una resistencia cuyo valor en Ohms se controla por el voltaje de compuerta MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A 5 Explique a detalle la siguiente figura C
5. n de gu a para el uso de SPICE Parte 1 Capture el circuito del inversor en un archivo de texto c digo SPICE de exptensi n sp Emplee SPICE para hacer una simulaci n de barrido dc del Inversor para obtener su curva de transferencia de voltaje Vout vs Vin Con la finalidad de hacer una simulaci n m s cercana a las condiciones reales aseg rese de poner otro Inversor como carga a la salida del primer inversor Y op Yap in otit Nota tome en cuenta que la cuarta terminal substrato de los transistores no se muestra en el diagrama pero hay que tomarla en cuenta al capturar el listado de espice Las dimensiones de los transistores de ambos inversores est n dadas en la siguiente figura Vdd MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 14 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Parte 2 Mediante el simulador spice y el programa para obtener gr ficas obtenga la curva de transferencia de voltaje mostrada en la siguiente figura Obtenga tambi n una lista de los valores m s importantes de esta curva como Vi Vin Y Vin Uo l Siope 1 Von Vpop Y Pa ri A Mema PE AA OLN 0 V Var Vig Vpop Al y Via E Parte 3 Realice un ajuste fino simulaci n a prueba y error para modificar el ancho del transistor PMOS hasta lograr que efectivamente Vin Vop 2 1 Entregable Un reporte en Word o en PDF con las 3 paertes realizad
6. 1 50 40 70 10 V 20 80 80 30 40 Figura 1 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 1 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A 2 En el circuito de la Figura 2 calcule a la constante de tiempo del circuito b Suponiendo que el capacitor est inicialmente descargado y el interruptor se cierra en el tiempo t 0s calcule la corriente por el capacitor i el voltaje del capacitor ve la corriente por la resistencia i y el voltaje por la resistencia v para para los tiempos t 0 15 30 45 60 75 90 s c Trace cuatro gr ficas con los resultados del inciso anterior d Diga cu l es el voltaje en el capacitor al terminar el proceso de carga 30 0 48 V 0 5 F Figura 2 3 En el circuito de la Figura 3 calcule a La constante de tiempo del circuito b Suponiendo que el interruptor est inicialmente cerrado y que ste se abre en el tiempo t 0s calcule la corriente por el capacitor ie el voltaje del capacitor v la corriente por la resistencia i y el voltaje por la resistencia v para los tiempos t 0 15 30 45 60 75 90 s c Trace cuatro gr ficas con los resultados del inciso anterior d Diga cu l es el voltaje en el capacitor al terminar el proceso de descarga 48 V 30 0 0 5 F Figura 3 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 2 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA
7. 7 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Latch D C D Q QN 1 0 0 1 1 1 1 0 O x Qanterior QN anterior FLIP FLOP D O lastQ lastQN 1 lastQ last QN xo xX 1 Entregable Un reporte en Word o en PDF con las 2 partes realizadas MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 18 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA
8. CIRCUITOS DIGITALES 2015 A Actividades de la Semana 1 Repaso de conocimientos previos al curso A continuaci n se muestra un temario de los conocimientos previos requeridos para el curso de Circuitos Digitales Es responsabilidad del alumno aprender estos temas al menos a un nivel b sico Conocimientos previos en circuitos el ctricos V VvVvVvoVoV VoVoV oV Conceptos de carga corriente voltaje y potencia Ley de Ohm F rmula de potencia Divisor de voltaje Carga y descarga del capacitor Fuente de voltaje ideal Fuente de voltaje con resistencia de salida Fuente de corriente ideal Fuente de corriente con resistencia de salida Fuente de corriente controlada por voltaje Conocimientos previos en sistemas digitales gt gt gt L gica Booleana y su relaci n con sistemas digitales S mbolos y tablas de verdad de las compuertas l gicas b sicas Inversor AND OR NAND NOR Funciones Booleanas y su relaci n con los diagramas de circuitos l gicos Aplicaci n del Teorema de De Morgan para obtener diferentes s mbolos para una misma compuerta l gica Aplicaci n del Teorema de De Morgan para la simplificaci n de diagramas de circuitos l gicos Mapas de Karnaugh aplicados para la realizaci n de una funci n l gica como suma de mint rminos o bien como producto de maxt rminos Resuelva los siguientes problemas 1 Calcule el voltaje la corriente y la potencia en cada uno de los componentes de la Figura
9. as Bibliograf a e Circuitos Microelectr nicos 5a edici n Adel S Sedra Kenneth C Smith McGraw Hill M xico 2006 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 15 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Actividades de la semana 6 Caracterizaci n de celdas digitales Para poder estimar el retardo de un m dulo digital sintetizado mediante un flujo de dise o automatizado las celdas de la librer a usada deben estar correctamente caracterizadas Para ello se deben obtener mediante un simulador a nivel transistor los siguientes par metros Par metros para celdas combinacionales D Retardo intr nseco Tiempo de propagaci n del 50 de la transici n de la se al de entrada al 50 de la transici n de la se al de salida Tomar el peor caso Cate Capacitancia de entrada Suma de las capacitancias par sitas de las compuerta de los transistores conectadas a cada entrada Tomar el peor caso lout Corriente de salida m xima Corriente m xima proporcionada a la salida de la compuerta Hacer la prueba conectando un capacitor de carga a la salida y la se al de entrada con una pendiente muy abrupta Tomar el peor caso Parte 1 Caracterice las siguientes celdas NAND2 y NOR2 En todos los casos L 0 6um W 3 0um y W 6 0um A 0 3um NAND A B OUT 0 0 1 0j 1 1 110 1 1 1 0 NOR2 A 0 3um A NOR o Out A B OUT olol 1 01l 0 Ilo
10. l o 11l 0 Nota Comprobar que el funcionamiento l gico de ambas celdas es el esperado simulaci n op MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 16 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Par metros para celdas secuenciales flip flop D tsu Set up time Tiempo en que la se al de entrada D debe permanecer estable previo al flanco de subida de la se al de reloj Tomar el peor caso thoid Hold time Tiempo en que la se al de entrada D debe permanecer estable despu s del flanco de subida Tomar el peor caso t Retardo de propagaci n Tiempo de propagaci n del 50 de la transici n de la se al de entrada D al 50 de la transici n de la se al de salida Q Tomar el peor caso D Q a Y to SS CIk ia fy pi toa Parte 2 Caracterice el flip flop D descrito a continuaci n En todos los casos L 0 6um W 3 0um y W 6 0um Nota Para la descripci n en Spice del flip flop D primero debe usar las definiciones de subcircuito 12 debe definir dos subcircuitos Uno para el Inversor y otro para la compuerta NAND2 Luego debe debinir otro subcircuito ara el Latch D el cual emplea inversores y compuertas NAND2 Y por ltimo debe definir el flip flop D que emplea dos Latches D Nota Comprobar el funcionamiento l gico del flip flop D emplear simulaci n tran MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 1
11. men 1 Entregable Un reporte en Word o en PDF con las 3 actividades realizadas Bibliograf a e Circuitos Microelectr nicos 5a edici n Adel S Sedra Kenneth C Smith McGraw Hill M xico 2006 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 5 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Actividades de la semana 3a Modelo del transistor MOSFET canal N 1 Explique a detalle la siguiente figura Source S Gate G Drain D O O O Oxide SiO2 Metal thickness tp E a Traducciones channel canal oxide oxido source fuente thickness espesor gate compuerta drain drenaje type tipo substrate substrato body cuerpo O Body Corte transversal de un transistor MOSFET canal N sin polarizar Observe que la regi n del canal es de dopado tipo p 2 Explique a detalle la siguiente figura Gate electrode pp UGS gt e gt L Induced Ao 9 G n type QD Oxide SiO channel Traducciones electrode electrodo depletion agotamiento induced inducido Depletion region Corte transversal de un transistor MOSFET canal N con fuente y drenaje conectados a tierra y compuerta conectada a un voltaje mayor que el voltaje de umbral Debido al campo el ctrico bajo la compuerta los electrones han pasado a ser los portadores mayoritarios en el canal Esto es equivalente a decir que se ha inducido un canal de tipo n N tese que existe una regi
12. orte transversal de un transistor MOSFET canal N con fuente conectada a tierra con voltaje de compuerta mayor que el voltaje de umbral y con un nivel de voltaje creciente en el drenaje El canal cada vez conduce m s corriente pero se va haciendo cada vez m s delgado del lado del drenaje 6 Explique a detalle las siguientes figuras Gr fica que modela el comportamiento de la corriente de drenaje del transistor MOSFET canal n en funci n del voltaje de drenaje a fuente Consideramos tres regiones de operaci n del MOSFET se explica con el MOSFET canal N para el MOSFET canal P es similar pero los signos se invierten Regi n de corte Si Vas lt V el canal permanece tipo p y por tanto p 0 Si Vas gt Vs el canal ha cambiado a ser de tipo n En este caso el transistor puede estar en regi n de triodo o en regi n de saturaci n Regi n de triodo Si Vos lt Vas Vs el transistor se encuentra en regi n de triodo y la corriente de drenaje se modela como Regi n de saturaci n Si Vos gt Vas Vs el transistor se encuentra en regi n de saturaci n y la corriente de drenaje se modela como En ambos casos 7 Tabule los valores de lp para un transistor MOSFET canal n de dimensiones L 0 6um y W 12um e Encontrar los valores de K y de V para el transistor NMOS en la p gina https www mosis com cgi bin cgiwrap umosis swp params ami c5 v43f params txt e Usar un valor de Vas 2V e Tabular lp para Vos 10 0 0 2 0 4 3
13. t up son los modelos SPICE de los transistores MOSFET Solicite tambi n una presentaci n de gu a para el uso de SPICE Opcionalmente usted puede obtener los modelos en https www mosis com pages Technical Testdata ami c5 prm 1 Entregable Un reporte en Word o en PDF con los 6 ejercicios Bibliograf a Para los problemas de circuitos el ctricos e An lisis de Circuitos en Ingenier a 7a edici n William H Hayt Jack E Kemmerly and Steven M Durbin McGraw Hill M xico 2007 Para los problemas de carga y descarga del capacitor ver el libro de Hayt y el ap ndice en el libro de Sedra e Circuitos Microelectr nicos 5a edici n Adel S Sedra McGraw Hill M xico 2006 Para los problemas de circuitos l gicos e Dise o Digital Principios y Practicas 3a edici n John F Wakerly Prentice Hall M xico 2006 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 4 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Actividades de la semana 2 Proceso de fabricaci n CMOS 1 Lea el ap ndice A Tecnolog a de Fabricaci n VLSI del libro Circuitos Microelectr nicos de Sedra Smith 2 Realice un resumen del tema Pasos de fabricaci n de un Cl Busque im genes en Internet para ilustrar el resumen 3 Realice un resumen del tema Proceso CMOS de pozo n listando y definiendo los pasos de la figura A 3 Busque im genes en Internet para ilustrar el resu
14. to Vin V n a la derecha del punto Vin donde la pendiente es 1 la pendiente es la derivada de Vout f Vin Nota antes de aplicar las f rmulas para encontrar cada uno de los puntos pedidos usted debe primero determinar en qu regi n trabaja el NMOS y en qu regi n trabaja el PMOS Uo l Von Vpop Y Y i Y A Moma le 5 UN id OLN 0 V Vir Vin Vpop el V VpS E 3 Cambie la W del transistor PMOS en el diagrama esquem tico del inversor para lograr que Vin Vpo 2 Para ello use los valores Vi 0 67V Vip 0 86V K 114 6uA V K 37 8uA V An Ap 0 05V 7 4 Encuentre los puntos donde el transistor NMOS pasa de regi n de saturaci n a triodo y donde el transistor PMOS pasa de triodo a saturaci n 1 Entregable Un reporte en Word o en PDF con las 4 actividades realizadas Bibliograf a e Circuitos Microelectr nicos 5a edici n Adel S Sedra Kenneth C Smith McGraw Hill M xico 2006 MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 13 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A Actividades de la semana 5 simulaci n del inversor CMOS Nota Solicite al profesor el software para la simulaci n en SPICE el manual de usuario correspondiente as como el Archivo de Set up para la tecnolog a On Semiconductor C5 el archivo de Set up son los modelos SPICE de los transistores MOSFET Solicite tambi n una presentaci
15. ue el factor que contiene a Vps nos sirve para modelar la pendiente inclinaci n de las curvas en la regi n de saturaci n MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 11 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A ip Was V 2 0V Triode Saturation 7 E 2 Explique la operaci n l gica de la siguiente compuerta empleando el modelo de los transistores como interruptores abiertos o cerrados O bien modele los transistores como una resistencia de muy bajo valor kQ o de muy alto valor TQ Obtenga su tabla de verdad empleando niveles L y H Vdd Gnd 3 Use los valores Vi 0 67V Vip 0 86V K 114 6uA V K 37 8uA V 1n 14p 0 05V y trace la Curva de Transferencia de Voltaje del Inversor mostrada a continuaci n Para ello calcule manualmente los siguientes puntos 1 Punto donde el transistor NMOS pasa de corte a saturaci n 2 Punto donde el transistor PMOS pasa de saturaci n a corte 3 Punto Vin V n del inversor Definido como el punto donde Vin Vout emplee las f rmulas del PMOS y el NMOS en saturaci n incluyendo el factor que contiene a Vos 4 Punto Vin V a la izquierda del punto Vin donde la pendiente es 1 la pendiente es la derivada de Vout f Vin MARCO GURROLA SANTIAGO MEDINA JOEL CH VEZ SERGIO R OS ERIC GUTI RREZ 12 DPTO DE ELECTR NICA CUCEI UNIVERSIDAD DE GUADALAJARA CIRCUITOS DIGITALES 2015 A 5 Pun
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