Controlador de Interrupciones (Versión programable) Manual
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1. borrar_peticiones AO bus control M1 sig ED ETI detectado control_INTA_modo1 DETECTOR_RETI IORQ_out_n M1_out_n af DEVECION nanane DO Fig 2 Diagrama de bloques del controlador Facultad de Ingenier a Universidad de la Rep blica 4 1 Bloque CONTROL Recibe las solicitudes del perif rico y maneja la salida SRV Maneja las se ales de protocolo IEI IEO Maneja la salida INT Escribe el vector de interrupciones durante un ciclo INTA en su salida DO Tiene una salida STATUS que da informaci n sobre su estado 4 2 Bloque detector_RETI Observa el bus de entrada al T80 en su entrada DI opcode Cuando se lee el opcode de la instrucci n RETI ED 4D genera inmediatamente un pulso a 1 durante un per odo de reloj en su salida RETI detectado 4 3 Bloque PUERTOS Implementa los puertos de entrada salida Mantiene en su salida N el vector de interrupciones para el bloque CONTROL Cuando se escribe en el puerto de borrado de solicitudes pendientes genera un pulso a 0 en su salida borrar_pendientes hacia el bloque CONTROL Lee de la salida del T80 en su entrada DI_vector y escribe en su salida DO 4 4 Bloque control_INTA_modo1 Maneja las se ales M1_out_n e lORQ_out_n seg n fue explicado en el punto 3 5 Operaciones de entrada salida La escritura y lectura del vector de interrupciones lectura del estado del controlador y el borrado de peticiones pendientes son2. creciente en la entrada IRQ es registrada una solicitud en un flip flop interno IFF y se pone IEO 0 Si lo permite la entrada IEI 1 se baja la salida INT y se espera al reconocimiento Cuando el microprocesador realiza un ciclo de reconocimiento e IEI 1 el controlador coloca el vector de interrupciones en el bus de entrada al microprocesador Si dentro del ciclo de reconocimiento la entrada IEI baja a 0 es retirado el vector del bus De este modo es atendido el problema de la propagaci n IEI IEO entre controladores Mientras se est ejecutando la subrutina de atenci n de un perif rico ste puede solicitar una nueva interrupci n Esta nueva solicitud es registrada y atendida al finalizar la subrutina si los perif ricos de mayor prioridad lo permiten El usuario puede borrar una nueva solicitud mientras la anterior est siendo atendida La salida SRV permanece activa mientras se ejecuta la subrutina de atenci n al perif rico conectado al controlador Luego de ser reconocida la interrupci n se genera un pulso a 0 de un per odo de reloj de duraci n en cada una de las salidas M1_out_n y ORQ_out_n Estas pueden ser conectadas un perif rico dise ado para modo 1 para darle el reconocimiento de interrupci n 4 Estructura Interna El controlador est compuesto por cuatro bloques CONTROL detector RETI PUERTOS y control INTA modol El diagrama de bloques es mostrado en la figura m jm foo CONTROL
3. realizados mediante ciclos de entrada salida La decodificaci n se realiza con las entradas CE_n y AO seg n indica la Tabla 1 CE_n AQ Escritura Lectura 0 N N 1 borrar peticiones ESTADO Tabla 1 Esquema de decodificaci n El borrado de peticiones se realiza independientemente del byte escrito en la direcci n correspondiente El byte N es el vector de interrupciones Los 6 bits m s significativos del byte ESTADO son cero mientras que los 2 menos significativos codifican el estado del controlador de acuerdo a la Tabla 2 Facultad de Ingenier a Universidad de la Rep blica Estado del controlador Bits menos significativos de ESTADO Sin solicitudes pendientes 01 Con solicitud pendiente 10 Subrutina en servicio 11 Tabla 2 Codificaci n del estado 6 Descripci n de pines CK Reloj del sistema El dise o fue validado para un ciclo de trabajo de 50 RESET _n Reset del sistema entrada activa por nivel bajo Entrada de control M1_n Machine Cycle One entrada activa por nivel bajo Entrada de control IORQ n nput Output Request entrada activa por nivel bajo Entrada de control MREQ_n Memory Request entrada activa por nivel bajo Entrada de control RD_n Read entrada activa por nivel bajo Entrada de control WR_n Write entrada activa por nivel bajo Entrada de control INT_n Interrupt Request salida activa por nivel bajo Salida hacia la entra
4. Facultad de Ingenier a Universidad de la Rep blica Controlador de Interrupciones Versi n programable Manual de Usuario ndice de contenido Te GCaracteristicas mamino OOO 2 2 DESCANSE e a a E a a e adea 3 J Descripcion fucina liea n ee aE E E EE EA A E E A O T 3 4 Estructura Interna sesonon ana e iaaa EE Ea AREE AEE AEEA SKETE E RE e E ai 4 dl BE CONTR E ico 4 4 2 Bloque detector RETA R E 4 4 3 Bloque PUERTO Sa a a EE 4 4 4 Bloque control INTA Modol sems denese A eas E a E R E A 5 Operaciones de entrada Sd A a E a E i 5 A A E EEN E E A E 5 7 Integraci n a un sistema con microprocesador T8O ooooccnnnccicccconccooncconcconncconccnono nan ccnnno conocia conancncnnns 6 Diagram s EMMA A 7 eN AA 7 8 2 Reconocimiento de MENUDO a aia iS 7 8 3 Retorno desde una UDI ii daa 7 84 Locura dolosa ade 8 8 5 Lectura escrituta del vector de INTECTUPCIONA SS 8 8 6 Borrado de solicitudes Pendientes uni as 8 Facultad de Ingenier a Universidad de la Rep blica 1 Caracter sticas El controlador implementa el protocolo Daisy Chain de Zilog Compatible con el microprocesador T80 Vector de interrupciones programable por el usuario Posibilidad de leer el estado del controlador por software Permite el borrado de solicitudes de interrupci n pendientes Capacidad de recordar una solicitud hecha por un perif rico mientras es atendida una solicitud previa m Salidas para dar reconocimiento de interrupci n a perif rico
5. da INT del T80 A0 Address 0 entrada activa por nivel alto Bit menos significativo del bus de direcciones del T80 DI_vector 7 0 Bus de entrada para escritura del vector de interrupciones entrada De este bus se lee el vector de interrupciones cuando es programado DI_opcode 7 0 Bus de entrada para lectura de opcode entrada El opcode de las instrucciones que ingresan al microprocesador es le do de este bus DO 7 0 Bus de salida salida En este bus se colocan los datos de salida del controlador Se utiliza en ciclos de entrada salida Durante ciclos de reconocimiento de interrupci n el vector de interrupciones es colocado en este bus CE_n Chip Enable entrada activa por nivel bajo Cuando est activa el controlador reconoce los ciclos de entrada salida IEL nterrupt Enable Input entrada activa por nivel alto Esta entrada activa indica que el dispositivo est habilitado para solicitar interrupciones IEO Interrupt Enable Output salida activa por nivel alto Es desactivada cuando el controlador tiene una solicitud pendiente o en servicio IRQ Interrupt Request entrada Un flanco creciente en esta entrada indica una solicitud de interrupci n del perif rico conectado al controlador SRV Servicio salida activa por nivel alto Activa mientras se est ejecutando la subrutina de atenci n del perif rico conectado al controlador Facultad de Ingenier a Universidad de la Rep blica e M1 ou
6. gura 6 se muestra el diagrama de tiempos de un ciclo de lectura del estado del controlador En este ciclo de lectura es A0 1 8 5 Lectura escritura del vector de interrupciones En las figuras 7 y 8 se muestran los diagramas de tiempos los ciclos de escritura y lectura del vector de interrupciones En ambos casos es A0 0 8 6 Borrado de solicitudes pendientes En la figura 9 se muestra el borrado de una solicitud pendiente mientras est en servicio una solicitud anterior CK RESET_n CE_n AD Di_opcode DI_vector DO Mi_n IORQ_n RD_n Facultad de Ingenier a Universidad de la Rep blica O ps 20 0 ns 40 0 ns 60 0 ns 80 0 ns Name jo ps 30 165 ns CK RESET_n CE_n Dl_opcode Dl_vector Mi_n IORQ_n RD_n H WR_n MREGQ_n INT_n IEI M1_out_n I ORQ_out_n SRV Figura 3 Solicitud de interrupci n 520 0 ns 540 0 ns 560 0 ns 580 0 ns 600 0 ns 620 0ns 640 0 ns 660 0 ns 680 0 ns 700 0ns 720 0ns 740 0ns 760 0ns Name 610 044 ns 710 055 ns P y EET O EO AAA T Figura 4 Ciclo de reconocimiento de interrupci n CK RESET_n CE_n AD DI_opcode DI_vector Mi_n IORQ_n RD_n WR n MREQ_n IRQ INT_n IEI M1_out_n lORQ_out_n SRV Name 23 us 1 25us 1 27 us Facultad de Ingenier a Universidad de la Rep blica 1 29 us 131 us 133 us 1 35 us 1 37 us 1 39 us 1 41 us 143 us 1 45us 1 47 us 1431 1 290071 us 1 370314 us 1 450446
7. s ciclos dirigidos a l m Conexiones con un perif rico El perif rico debe poder generar un flanco creciente en la entrada IRQ para solicitar una interrupci n Si es un perif rico modo 1 las salidas M1_out_n e IORQ_out_n deben conectarse a las entradas M1 e IORQ del perif rico m CK y RESET n se conectan a las se ales de reloj y reset del sistema La entrada CE_n debe ser conectada a la salida del circuito de decodificaci n elegido El uso de la salida SRV es opcional Facultad de Ingenier a Universidad de la Rep blica 8 Diagramas de tiempo 8 1 Solicitud de interrupci n En la figura 3 se muestra el diagrama de tiempos correspondiente a la solicitud de una interrupci n por el perif rico conectado al controlador Luego del flanco creciente en IRQ la salida IEO es desactivada y se activa la salida INT_n 8 2 Reconocimiento de interrupci n En la figura 4 se muestra el diagrama de tiempos correspondiente al comportamiento del controlador frente a un ciclo de reconocimiento de interrupci n Al activarse simult neamente M1_n e IORQ n con IEI l es colocado el vector de interrupciones en DO La salida SRV es activada Obs rvese el pulso a 0 en las salidas M1_out ne IORQ out n 8 3 Retorno desde una subrutina En la figura 5 se muestra el diagrama de tiempos cuando es le da la instrucci n RETI en DI opcode e IEI 1 Luego de esta instrucci n se desactiva SRV y se activa IEO 8 4 Lectura del estado En la fi
8. s dise ados para modo 1 DO 7 0 INT_n IEO SRV RD_n IORQ_out_n WR_n M1_out_n MREQ_n DI_vectori7 0 DI_opcode 7 0 AD CE n Fig 1 Esquema del controlador con sus pines de conexi n 2 Descripci n general El controlador de interrupciones se utiliza conectado a un perif rico a trav s de su entrada IRQ de un bit de ancho que permite comunicar la solicitud de una interrupci n Cuando se arma un sistema con varios controladores conectados a sus correspondientes perif ricos en Daisy Chain el manejo de las se ales IEI e IEO por parte de los mismos permite el arbitraje de interrupciones seg n el protocolo definido por Zilog El usuario puede realizar por software las siguientes operaciones e Escritura lectura del vector de interrupciones e Lectura del estado del controlador codificado en un byte Borrado de peticiones pendientes mediante escritura a una direcci n de E S Para operaciones de lectura escritura el controlador posee puertos de entrada salida Una Facultad de Ingenier a Universidad de la Rep blica entrada de habilitaci n CE_n permite realizar externamente la decodificaci n y el bit menos significativo del bus de direcciones AO es utilizado para seleccionar el tipo de operaci n Existe una versi n del controlador en la cual el vector de interrupciones es configurable por el usuario durante el armado del sistema 3 Descripci n funcional Cuando el perif rico genera un flanco
9. t n Machine Cycle One Output salida activa por nivel bajo Salida para conectar a la entrada M1_n de un dispositivo modo 1 Cuando se solicita una interrupci n se activa junto con la salida IORQ_out_n s lo cuando el ciclo de reconocimiento del T80 corresponda al dispositivo IORQ out n nput Output Request Output salida activa por nivel bajo Salida para conectar a la entrada IORQ_n de un dispositivo modo 1 Cuando se solicita una interrupci n se activa junto con la salida M1_out_n s lo cuando el ciclo de reconocimiento del T80 corresponda al dispositivo 7 Integraci n a un sistema con microprocesador T80 En esta secci n son descriptas las conexiones que deben realizarse para integrar el controlador a un sistema basado en un microprocesador T80 Debe conectarse un controlador a cada perif rico que pueda interrumpir m Conexiones entre controladores La salida IEO de un controlador debe ser conectada a la entrada IEI del controlador con prioridad inmediatamente inferior La entrada IEI del controlador de m s prioridad debe ser conectada a 1 No debe conectarse la salida IEO del controlador de menor prioridad m Conexiones con el T80 M1_n IORQ n MREQ n RD n WR n y AO son conectados a los pines del T80 del mismo nombre Los buses DI_vector DI_opcode y DO deben conectarse como se indica en la Figura 2 No es necesario crear una habilitaci n para DO puesto que el controlador mantiene este bus inactivo salvo durante lo
10. us y P 23 b QUID l T LoD y i 00 a s Figura 5 Retorno desde una subrutina CK RESET_n CE n AD Di_opcode Dl_vector Mi_n IORG_n RD_n WR n MREQ_n IRQ INT_n IEI M1_out_n IORG_out_n SRV 270 0 ns 310 0 ns 350 0 ns 390 0 ns 290 108 ns 370 169 ns F igura 6 Lectura de estado Facultad de Ingenier a Universidad de la Rep blica 00 0ns 140 0ns 120 0ns 220 0ns 260 0 ns Name 130 04 ns 210 173 ns 29 A CK RESET _n CE_n AD DI_opcode DI_vector NA A E Mi_n IORQ_n RD_n WR n MREQ_n INT_n IEI M1_out_n IORQ_out_n SRV Figura 7 Escritura del vector de interrupciones 280 0 ns 320 0 ns 360 0 ns 400 0 ns Name 290 108 ns 370 05 ns Bi zi de CK RESET_n j CE_n Dl_opcode DI_vector Mi_n IORG_n RD_n WR n MREQ_n INT_n IEI M1_out_n i IORQ_out_n SRV Figura 8 Lectura del vector de interrupciones A 0 0 ns 80 0 ns Facultad de Ingenier a Universidad de la Rep blica 120 0ns 160 0ns 200 0 ns CK RESET_n CE_n Dl_opcode DI_vector Mi_n IORQ_n RD_n WR n MREQ_n INT_n IEI M1_out_n I ORQ_out_n SRV 130 04 ns ul Figura 9 Borrado de una solicitud pendiente 210 173 ms d
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