Lab 09 - Departamento de Electrónica
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1. IA S DEPARTAMENTO DE ELECTRONICA Aar ELO212 Laboratorio de Sistemas Digitales correctamente sobre el bus de datos leer o escribir en el instante adecuado a trav s del uso de un contador cuyo reloj debe tener un per odo tal que asegure los tiempos de acceso para cada proceso dados por el fabricante Debe tomarse en cuenta que el oscilador programable de la tarjeta pin 9 entrega una frecuencia m xima de 100 Mhz con lo que el m nimo per odo de reloj es de 10 ns De acuerdo a las especificaciones del fabricante que confiamos haya Ud le do el tiempo de ciclo m nimo tanto de lectura como escritura es de 15 ns Esto significa que cualquier l gica que se implemente para interactuar con la memoria no podr sacar la m xima eficiencia de la misma porque el tiempo m nimo que puede pasar para cambiar entre dos estados de cualquier se al es de 10 ns PL LISTO PE PL LISTO PE Control WFa WFEe DOF CF WFE OF WEI clk Figura 1 Esquema del dise o propuesto exp 9 a o 2002 Se observa la l nea punteada que encierra los m dulos que deben ser implementados en la CPLD Laboratorio de Sistemas Digitales Prof L Silva B R Aguilera R 20 05 2004 3 UNIVERSIDAD TECNICA FEDERICO SANTA MARIA DEPARTAMENTO DE ELECTRONICA ELO212 Laboratorio de Sistemas Digitales Actividades Previas a Estudie cuidadosamente las especificaciones del fabricante de la memoria en cuanto a los tiempos de acceso ciclo de lectura2. UNIVERSIDAD TECNICA FEDERICO SANTA MARIA DEPARTAMENTO DE ELECTRONICA ELO212 Laboratorio de Sistemas Digitales Laboratorio 09 Desarrollo de una Interfaz de memoria RAM Objetivo Principal Aplicar los contenidos vistos sobre m quinas secuenciales y diagramas de temporizaci n para desarrollar una interfaz que controle la memoria RAM de la tarjeta de desarrollo Objetivos Espec ficos Aplicar sentencias espec ficas del lenguaje ABEL para describir sistemas secuenciales sincr nicos y asincr nicos Estudiar especificaciones de memorias RAM est ticas Conocer y usar las operaciones sobre una memoria est tica Separar un bus bidireccional en uno de entrada y otro de salida Desarrollar unidad de control para administrar los recursos o camino de datos Desarrollar en forma modular un sistema Administrar la informaci n de control y de datos de un sistema Implementar el dise o en tarjeta de desarrollo Generar vectores de prueba correspondientes Preparaci n previa Recursos 1 Memorias RAM Est ticas En la secci n Clases cap tulo 19 se encuentra una detallada descripci n de la implementaci n de una interfaz RAM que considera la implementaci n de una m quina de estados para el control de acceso de operaciones de escritura y lectura de la misma Es imprescindible su lectura y compresi n para el desarrollo de las actividades de laboratorio 2 Memoria RAM Est tica AS7C256 En la secci n Aplicac
3. a o lectura y una se al de salida que indica cuando un proceso de escritura o lectura de la memoria est listo figura 1 En dicha experiencia se propone el dise o de una m quina secuencial que controle los tiempos de acceso de acuerdo al diagrama temporal especificado por el fabricante para implementar la interfaz En el diagrama que se presenta se agrega con una l nea punteada los m dulos que deben ser implementados en la CPLD a trav s de ABEL con lo que se pueden identificar las entradas y las salidas de la interfaz con respecto a la memoria que es un chip integrado a la arquitectura de la tarjeta de desarrollo Se puede observar que hay ciertas se ales que constituir n la entrada del m dulo y ciertas se ales que ser n salida del mismo Por ejemplo existe un registro interno del m dulo que permite mantener estable la direcci n de memoria durante los ciclos del lectura y escritura Adem s el registro de escritura RE tiene una salida de tercer estado que se puede implementar con la extensi n OE para poder usar el bus de datos bidireccional En esta oportunidad se propone reemplazar la l gica de la m quina secuencial por la filosof a de dise o utilizada en experiencias anteriores orientada a concretar un dise o que permita recrear las formas de onda necesarias para cada ciclo de manera operar Laboratorio de Sistemas Digitales Prof L Silva B R Aguilera R 20 05 2004 2 poco UNIVERSIDAD TECNICA FEDERICO SANTA MAR
4. codes del teclado implementados en la experiencia 7 Observe en osciloscopio las formas de onda generadas bus de datos y direcciones Laboratorio de Sistemas Digitales Prof L Silva B R Aguilera R 20 05 2004 4
5. iones tarjeta de desarrollo se encuentran las hojas de caracter sticas de todos los componentes de la tarjeta de desarrollo Entre ellas est la correspondiente a la memoria SRAM que en la tarjeta de desarrollo es el chip Alliance AS7C256 15JC La ltima sigla es importante ya que permite obtener de la tabla de especificaciones los tiempos de acceso y de ciclo correspondientes Especial atenci n requiere la tabla de verdad presentada en la p gina 2 que indica el modo de operaci n de la memoria y la disponibilidad de los datos desde el bus correspondiente Los tiempos detallados en las tablas del ciclo de lectura y de escritura tambi n requieren especial atenci n ya que permiten ajustar el dise o a las exigencias m s restrictivas que corresponden al los tiempos m nimos en las tablas se especifican tiempos m nimos y m ximos Adem s estos tiempos influir n en el per odo frecuencia con que se opere toda la tarjeta de desarrollo ya que es evidente que se necesita un reloj con un Laboratorio de Sistemas Digitales Prof L Silva B R Aguilera R 20 05 2004 1 UNIVERSIDAD TECNICA FEDERICO SANTA MARIA DEPARTAMENTO DE ELECTRONICA ELO212 Laboratorio de Sistemas Digitales per odo de operaci n menor que los tiempos de acceso y ciclo dados para obtener una eficiencia mayor 3 Ajuste de dise os en la CPLD fit fitter fit report Al realizar la traducci n a lenguaje ABEL de algunos dise os se pueden presentar prob
6. lemas de ajuste de los mismos En este caso como se quiere implementar una interfaz de memoria de acuerdo a las especificaciones del fabricante se deben considerar en el dise o registros de 15 bits para las direcciones y de 8 bits para los datos lo que junto con la l gica de control puede generar una gran cantidad de ecuaciones l gicas que no puedan ser ajustadas en la CPLD En este caso conviene aclarar que esto es debido al dise o propiamente tal por lo que debe modific rsele eliminando variables innecesarias a fin de obtener el ajuste necesario Para ayudar en la tarea de reducir la implementaci n l gica de un dise o pueden emplearse las directivas collapse y node ver secci n Aplicaciones ABEL reference manual cap tulo 5 que permiten ahorrar recursos de la CLPD Se recomienda utilizar dise o jer rquico para el proceso de creaci n de la interfaz Es posible visualizar en el fitter report los porcentajes de utilizaci n de recursos de la CPLD para un m dulo en particular de manera de tener una idea de c mo se est n utilizando los recursos de la tarjeta 4 Dise o Propuesto En la experiencia 9 a o 2002 se propone un dise o de la interfaz a base de una m quina secuencial para sincronizar los eventos de accesos de lectura o escritura seg n la Operaci n que se desee El diagrama de conexiones propuesto en dicho documento contempla la existencia de dos se ales para realizar las peticiones de escritur
7. y escritura as como los modos de operaci n de la misma b Estudie las conexiones existentes entre la CPLD y la memoria descritas en el manual de usuario de la tarjeta de desarrollo c Proponga un dise o modular que permita realizar la escritura o lectura confiable de un byte hacia o desde una direcci n espec fica d Implemente dicho dise o en ABEL En el Laboratorio a Pruebe el dise o implementado la parte d de las actividades previas e Grabando y leyendo distintos datos de una misma direcci n e Grabando toda la memoria con un mismo dato y luego ley ndola Puede dise ar una m quina secuencial para realizar estos dos tests que utilice el dise o implementado en la parte d de las actividades previas Para hacer el dise o m s simple se puede utilizar modularidad jer rquica a trav s de las directivas interface y fuctional_block b Observe en el osciloscopio mixto las formas de onda generadas por el m dulo cuando se est en proceso de lectura y en proceso de escritura c Implemente en una jerarqu a mayor un m dulo que capture datos desde el teclado make codes y los grabe en una determinada zona de memoria En modo de escritura se capturan 10 make codes y se graban en la memoria En modo de lectura se controla a trav s de la puerta paralela cual de los 8 caracteres grabados se visualizan a trav s del display de 7 segmentos Ahorre tiempo y reutilice el decodificador del display y el m dulo que captura make
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