Manuel d`utilisation de Quartus II
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1. Cliquer sur Processing puis sur Simulator Simulation input ET2 vwf ES Add Multiple Files Tool m Simulation period d S lectionner Timing e Run simulation until all vector stimuli are used co S l 2 A EE h 8 A pr sent tout est pr t pour effectuer la m Simulation options simulation M Automatically add pins to simulation output waveforms Check outputs Setup and hold time violation detection Cliquer sur Start puis OK ll est T Gitch detection s 2 maintenant possible de voir le r sultat en M Overwrite simulation input file with simulation results cl i qu a nt sur R ep ort Generate Signal Activity File na Generate VCD File Ge Autres possibilit s Cliquer sur Processing puis sur Start 00 00 00 k Kan D Open E Report Simulation ou cliquer sur Manuel_QuartusIl 11 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 ion mode Generate Functional Simulation Netlist M ET2 vwf Master Time Bar 220 0ns 4 gt Pointer 274 51 ns Interval 54 51 ns Start End 160 0 ns 320 0 ns 480 0 ns 640 0 ns Ga D ES L et SE Manuel_QuartuslII 12 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 6 Programmation d un circuit C est l tape ultime Pour cela il faut assigner les pins d entr es et de sorties du design aux broches du circuit physique 6 1 Affectation des entr es2. Device assignments Family name Cyclone II maitr e app ar aft Device EP2C20F484C7 EDA tools Design entry synthesis lt None gt Simulation lt None gt Timing analysis lt None gt Operating conditions Project Navigator Core voltage 1 4 Junction temperature range 0 85 C ity Cyclone Il EP2C20F 48 manuell Annuler 3 Saisie d un projet 3 1 Cr ation d un sch ma File gt New Device Design Files Other Files S lectionner Block Diagram Schematic File EQIF File BM SOPC Builder System Block diagram Schematic file Verilog HOL File VHDL File gt OK Cancel Manuel_QuartusIl 3 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 File gt Save as Conseil Une feuille blanche se cr e intitul e Blockl bdf On prendra soin de sauver cette feuille sous le nom de l entit ma tre car c est maintenant cette feuille de saisie graphique qui a la hi rarchie la plus haute dans le projet Utilisation de la boite outils Afficher dans une autre fen tre S lectionner Ecnre des commentaires Acc der aux biblioth ques Cr er un block logique Tracer un fil g Le I ate Mantenir les connectons entre F symboles lors de mouvements Zoomer cam Rechercher Tracer un conduit Metre en plein cran A P Retourner un objet Dessiner 3 2 Cr ation d un fichier VHDL File gt New Device Design Files Ot
3. H a ADD2X30 Eee EOF Locate Hierarchy Generate Bottom Up Design Partition Scripts Generate PowerPlay Early Power Estimator File Chrl Shirt Window Help IUP ISME 2008 09 S1 vous le souhaitez vous pouvez simuler une entit sans simuler le design complet Pour cela 1l faut s lectionner l entit simuler dans le navigateur de projet Une fois l entit ouverte 1l suffit de choisir Projet dans le menu et de s lectionner Set as Top Level Entity E app eur Bee V rifiez le bon fonctionnement de cette entit avant d aller plus loin Manuel_QuartusIl 18 18 H Leymarie T Perisse V Boitier JL Boizard
4. composant Target device mem programmable ainsi que le circuit Auto device selected by the Fitter fe Specific device selected in Available devices list Speed grade Any cible M Show advanced devices m Available devices Family Choisir Cyclone II Carte Name 1 Corev LEs User Memor Embed PLL y y d EP2C20AF 48447 Alt ra DE 1 EP2C204F 48418 EP2C20F256C6 EP2C20F256C7 EP2C20F256C8 gt 18752 315 239616 18752 315 239616 18752 152 239616 18752 152 239616 S 18752 152 239616 Avalaible device s lectionner EP2C20F25618 19752 152 239616 EP2C20F484C6 18752 315 239616 EP2C20F484C7 EP2C20F484C7 18752 315 239616 52 RE 3 0777 ME 79001 C F7 gt C arte Alt ra DE 1 IEEE 2 lt Back Finish Annuler Manuel Ouarusll 2 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 Next gt Quand la fen tre EDA Tool Settings appara t cliquer sur Next gt une fen tre r capitulative appara t New Project Wizard Summary page 5 of 5 Vous pouvez valider les choix par Finish ou bien faire Back pour des modifications ventuelles When you click Finish the project will be created with the following settings Project directory C Documents and Settings Agr gation GE et PA Mes Project name manuel Top level design entity manuel ed eS ae i Dans le navigateur de Projet un onglet Number of user libraries added 0 avec le type de composant et l entit
5. d utiliser une description sch matique au niveau le plus lev de votre hi rarchie ceci afin d avoir une vue d ensemble de votre projet Ensuite vous pourrez adjoindre des modules d crits soit en sch matique soit en VHDL Manuel_QuartusIl 1 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 2 Cr ation d un nouveau projet File gt New Project Wizard gt OK New Project Wizard Directory Name Top Level Entity page 1 of 5 A Choisir l emplacement du r pertoire What is the working directory for this project fewnonrepatere ou seront stock s tous les fichiers du 8 projet What is the name of this project mon projel T What is the name of the top level design entity for this project This name i case sensitive and must exactly match the entity name th the design file best Choisir le nom de l entit maitre du Use Existing Project Settings projet niveau le plus haut dans le design Choisir le nom de votre projet Conseil il faut cr er un r pertoire par projet Ne pas le cr er dans le dossier c altera 72 quartus mais dans un r pertoire de travail Finish Annuler Cliquer sur Next puis quand la fen tre Add Files appara t recliquer sur Next New Project Wizard Family amp Device Settings page 3 of 5 Select the family and device you want to target for compilation Show in Available device list Femi Cyce 2 zeen lan Choisir la famille du
6. est pas le cas pour l y mettre dans le Project Navigator cliquer avec le bouton droit de la souris sur le nom du fichier puis sur Set as Top Level Entity Il faut galement v rifier qu il n y ait pas d erreur dans le circuit en cliquant sur Processing puis sur Start et enfin sur Start Analysis amp Elaboration Le circuit tant pr t 1l faut maintenant cr er le fichier contenant les informations sur les signaux appliquer sur les entr es du composant et la liste des signaux que l on veut analyser Cliquer sur File puis sur New Leg Das Other Fes 4 d 1 EE S lectionner l onglet Other Files et cliquer SHOL rectus Fis J ar ees e sur Vector Waveform File Chain Ceescription Fia Hexadecanal lrted F ommat Fae brreSystem Douce and Probes Echtor Fae Loge Analyzer Intetace Fils Mera Initiadzahor Fie Signal ap fl Loges Anse Fie Sopes Dezem Corian File Mech MU entoure Er tre tee je a Deia exteraion Gel DEE Fer pm Par d faut la dur e de simulation est de 1 us Pour la modifier cliquer sur Edit puis End Time Une fois la dur e modifi e cliquer sur OK Sauvegarder le fichier sous son nom d finitif avec son extension vwf en cliquant sur File puis Save As Manuel_QuartusIl 8 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 tri Wavelormi_ wwf A Master Time Bar 4826 ng a Pointer f 700 ps Interval 5 13 ns Dans la fen tre ee fo T N
7. in the project Click Add All to add all design files in the Operating Settings and Conditions project directory to the project Voltage Temperature Wi File name T Compilation Process Settings Eat Timing Estimate Desan set HD Incremental Compilation n TPADDT ADD bat Block Diagra EDA Tool Settings TPADDTTPADD1 bd Block Diagra Design EntrySynthesis ADD 230 bat Simulation Timing Analysis Manuel_QuartuslI Block Diagra None gt None gt None gt Add All UU Ajoutez les fichiers d ja compil s n cessaires au projet Cliquez sur assignments Puis sur Setting Puis s lectionner Files sur la colonne de gauche 17 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL E Project Navigator i Cyclone Il EP2C20F 45407 El ADDZK3 ENS ADDA lt 30 inst TPADD1 inet ae ADD inst TP DT net ae ADD inst TPAD inst ADD1 inst EOF Assignments Processing Tools dd Current File to Project Add Remove Files in Project ell Revisions Full Compilation Copy Project Analysis amp Synth Fitter Assembler Archive Project Restore Archived Project Classic Timing Import Database Export Database Import Design Partition Export Design Partition Generate Tcl File for Project Organize Quartus IT Settings File Hardcopy Utilities Project Navigator Hardcopy IT Utilities Entity Ke Cyclone Il EPA
8. BE VHDL IUP ISME 2008 09 Manuel d utilisation de Quartus IT 1 Pr sentation Ce document a pour but de vous initier a l utilisation du logiciel Quartus IT de la soci t Alt ra les informations que vous trouverez dans ce document vous permettront de d marrer dans la cr ation d un projet Elles ne constituent en rien une documentation complete et nous vous conseillons de consulter l aide en ligne ou de parcourir le site Alt ra pour une plus ample connaissance des outils logiciels F Quartus Il File Edit View Project Assignments Processing Tools Window Help Denga e AK geelelrern Status x Module Progress Ti KI Cu CEREA A AE Service Pack 2 for QUARTUS II Software Version 7 2 QUARTUS Il Version 7 2 Project Navigator x p View Quartus Il information Documentation Design Units Message System Extra Info A Info Critical Waming A Error Suppressed A Flag sages Message tl E Location For Help press Fi S CH 3 e e E FS d marrer i 23 Quartus est un logiciel propos par la soci t Alt ra permettant la gestion complete d un flot de conception CPLD ou FPGA Ce logiciel permet de faire une saisie graphique ou une saisie texte description VHDL d en r aliser une simulation une synth se et une impl mentation sur cible reprogrammable Conseil Bien que ce ne soit pas obligatoire nous vous recommandons
9. X PLUS II Project E ENTITY ET2 IS Save Project sc ee d ins rer le composant dans la lose Projec sf a c P e o e es a four zen rosd feuille graphique initiale END ET2 A L New Project Wizard Save As ARCHITECTURE arch_ET2 of ET2 is BEGIN 5 lt a AND D File Properties END arch ET2 Create Update b Create Symbol Files for Current File Convert Programming Files Create AHDL Include Files For Current File es DI Page Setup ra E Print Prewise Manuel_QuartusII 5 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 4 Compilation Durant la compilation Quartus va r aliser 4 tapes a La transformation des descriptions graphiques et textuelles en un sch ma lectronique base de portes et de registres c est la synth se logique b L tape de Fitting ajustement consiste voir comment les diff rentes portes et registres produit par la synth se logique peuvent tre plac s en fonction des ressources mat rielles du circuit cible EP2C20F484C7 c est la synth se physique KM c L assemblage consiste a produire les fichiers permettant la programmation du circuit Ce sont des fichiers au format Programmer Object Files pof SRAM Object Files sof Hexad cimal Intel Format Ouput Files hexout Tabular Text Files ttf et Raw Binary Files rbf Dans notre cas nous utiliserons toujours le format SOF pour les FPGA et le for
10. ame cliquer kA se avec le bouton oo EL WG droit de la e e i Ir souris puis s lectionner Insert et cliquer sur Insert Node or Bus Insert Node or Bus Name OK Dans la boite de dialogue qui e s ouvre cliquer sur Type INPUT Cancel Node Finder Value type g Level m Node Finder Bind Node Finder Radix AS Cll r Bus width Start Index l Display gray code count as binary count Mode Finder Customize GA G JS inchde suberiies Si Selected Hodes Name Dans la cat gorie Filter choisir all names Cliquer ensuite sur le bouton List l SCH R gt Ajouter les signaux souhait s dans la fen tre Selected Nodes en cliquant sur El Cliquer sur OK pour fermer les diff rentes fen tres et revenir l diteur de signaux Afin de simuler le design il convient de lui injecter des stimuli Lorsque ces stimuli sont g n r s partir d un fichier on dit que l on utilise un fichier de Bench Manuel_Quartusil 9 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 Cliquer avec le bouton droit de la souris sur le nom d un signal s lectionner Value puis choisir la valeur du signal dans le menu Los Jules 20 0 ris i GBB re a Cirle Etre H Dei Select Entire Waveform Interval Insert a SS Value Stretch or Compress Waveform Interval Cborl Alt 5 Grouping OFfset Waveform Interval Chr alto Displ
11. ay Format Unir tiskzer LI Chr Alt L Nodes Eo Forcing Lk traan x Cr Alt Forcing Low 0 Corl alt 0 Group and Bus BE Order Forcing High 1 Cela Alt Locate High Impedance 2 Chr lt Z Weak Unknown dt Craie e Weak Low L Crla tat Properties Weak High Hi bris Alt Dont Care DC Corl Alt D Invert Cirle Alt Count Value Chr Alt Clock Core aAlt k Arbitrary Value Ctr Alt E Il est possible d effectuer la m me op ration sur une partie seulement d un signal en s lectionnant une zone dans la partie chronogramme Il faut pour cela maintenir le bouton gauche de la souris appuy en d pla ant le curseur Lorsque tous les signaux d entr es sont d finis sauvegarder le fichier 5 1 Simulation Fonctionnelle Settings ET2 Category Cliquer Sur Assignments puis Opa Sar Gris scie Voltage Temperature Select simulation options Compilation Process Settings Early Timing Estimat 3 eegend Compa Rz S lectionner Simulator EDA Tool Settings Simulation input ETZ vw F Add Multiple Files Incremental Compilation Design Entry Synthesis Simulation Simulation period Settings et entrer les param tres suivants Simulation mode Functional Simulation input entrer le nom du fichier vwf que vous Synthesis Netlist Optimizations 22 Fitter Settings 7 avez Cree Physical Synthesis Optimizatior Timing Analysis Settings TimeQuest Timing Analyzer Classic Timing Analyzer Settinc Classi
12. c Timing Analyzer Re Assembler Design Assistant SignalT ap Il Logic Analyzer Description Logic Analyzer Interface Specifies the type of simulation to perform for the current Simulation focus Simulator Settings Simulation Verification Dee gece Ce Run simulation until all vector stimuli are used ormal Yerification Physical Synthesis End simulation at Board Level Analysis amp Synthesis Settings Glitch filtering options ao O Verilog HDL Input More Settings VHDL Input Default Parameters Cliquer sur OK Manuel_QuartusIl 10 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 Cliquer sur Processing puis sur Simulator Tool Simulation period Run simulation until all vector stimuli are used S lectionner Functional puis cliquer sur End simulation at TL 2 Generate Functional Simulation Netlist Simulation options M Automatically add pins to simulation output waveforms Check outputs isor ng of vcs time violation d Iw Overwrite simulation input file with simulation results Cliquer Sur Processing PUIS sur Start Generate Signal Activity File Al s we E El Simulation ou cliquer sur A pr sent tout est pr t pour effectuer la simulation 00 00 00 H Stoj Gu Open Eb Report Master Time Bar 220 0ns air Pointer 99 82ns Interval 120 18 ns Start 160 0 ns 320 0 ns 480 0 ns 640 0 ns 220 0 ns Simulator Tool Simulation node TE Jaton Netist
13. et des sorties Cliquer sur Assignments puis sur pins ET2 sl D 2 EVES ET2 vhd amp Pin Planner ES pi GS S Top View Wire Bond Named i xl Cyclone Il EP2C20F484C7 ba Di E lt lt new node gt gt ses Ft HOO CO SOS zai econ es D 2 2 2 GA S SE OG wa SC DI Q 2 AaB A eh O E A v x 4 A S m X lt a T Kl a g UO Ban m Output 4 lt lt new node gt gt Pins dE elen Edit X y Filter Pins all D On double clique sur la ___ NodeName Direction Location I O Ban e Input rT wg colonne location au LL gt npu e gt om ee ee niveau de la pin voulue Output Column UO LYDS29p lt snew node 2 3 Column I O LYDS30p CDPCLK7 DQS1 TPE TEE de mani re faire Column UO LYDS36p DPCLK11 DQ53 a Column 10 ee apparaitre un menu Column 1 0 LYDS41p d roulant o sont Column UO SE DPCLK10 DQ55 v r pertori es les broches disponibles du circuit La liste des broches utilisables pour le FPGA et sortant sur les connecteurs est donn e dans le manuel de la carte DE1 d Alt ra Ne pas oublier de compiler avant la programmation 6 2 Programmation du circuit La programmation du circuit se fait via le protocole JTAG Pour cela v rifier que la connection entre le PC et la carte DE1 via le module USB Blaster est op rationnelle Si tout est Ok lancer le programmateur Cliquer sur Tools puis su
14. her Files AHDL File S lectionner Block Ciagram5 chematic File EDIF File SOFC Builder System VHDL File State Machine File Verlog H L File gt OK Manuel_QuartusIl 4 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 abt Vhdfi vhd Un petit diteur de texte appara t A 3 Une fois le code VHDL saisie il convient de le sauver File puis Save As puis d en v rifier la syntaxe Conseil Il est important de sauver le fichier sous le m me nom que l entit Bien que cela ne soit pas indispensable comme sous MaxplusIl cela vite des intersections d entit entre fichiers Liers fer2 SKS k Era Ps DES SS ee ee Lorsque l dition du fichier est Library ieee aa E use ieee std logic_1164 all termin e et qu il est SENTITY ET2 IS sauvegard v rifier la bonne PORTI a b IN STD LOGIC syntaxe de la description en s OUT STD LOGIC END ET2 cliquant sur Analyse Current DD J o D bb PM FA e ARCHITECTURE arch ET2 of ET2 is File SS BEGIN S lt a AND D END arch_ET2 Corriger les ventuelles erreurs abe iy Edit View Project Assignments Processing Tools Window Help O New SI ET xX 2 ge k E ra P Open Ctrl 0 e e a Sta JET2 vhd amp Compiation Repor Une fois que le fichier est OK Mi Close Ctrl F4 WE on peut alors cr er un symbole DE Open Project Ctrl J Ae use ieee std_logic_1164 all graphique qui nous permettra Convert MA
15. llez sur l onglet signal le logiciel a automatiquement associ les bons signaux aux bonnes instances Attention ceci ne marche que si les noms des signaux coincident 7 2 Description de instance ADD2X30 Nous allons maintenant d crire le fonctionnement de l instance ADD2X30 gr ce a une description sch matique Cliquez sur l instance avec le bouton droit Create design file from selected block choisir Schematic en s assurant que l option Add the new design file in the current project est activ Manuel_QuartusIl 16 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL Create Design File from Selected Block File type AHDL C VHDL C Yerilog HDL f Schematic M Add the new design file ta the current project File name DD 230 bal ae en KADD2N20 L 0 IUP ISME 2008 09 Le logiciel propose le nom du fichier g n r sur la base du nom du block Lors de l ouverture de la nouvelle fen tre graphique les entr es et sorties sont automatiquement ajout es Cr ez votre sch ma partir du symbole r alis avec l additionneur 1 bit Il vous faut instancier 3 composants La seule difficult r side dans l assignation du bon indice de vecteur de bit sur chaque instance Pour isoler un indice d un vecteur il suffit de nomm le fil correspondant comme dans l exemple ci dessous ccs cee ete Settings ADD2X3 Category Files Libraries Device Select the design files you want to include
16. mat POF pour les CPLD d L analyse temporelle permet d valuer les temps de propagation entre les portes et le long des chemins choisis lors du fitting Les Compiler Tool Classic Timing Analyzer SS SS 00 00 00 Assembler 00 00 00 el Fitter SS Ss 00 00 00 zelel Idle Analysis amp Synthesis Sas 00 00 00 KI d s S Processing Compilateur Tool Start 00 00 00 gt Start Normalement il ne doit pas y avoir d erreur Si ce n est pas le cas v rifier dans la zone Processing en bas o s affichent les messages la source du probl me Successtul Thu Mar 06 13 50 11 2008 T2 Build 203 02 05 2008 SP 2 5J Web Edition ET ET Cyclone EP2C20F 4840 Final es 1 18 52 lt 1 4 1 18 752 lt 14 O 18 752 0 T otal registers Je WDT A Total virtual ping 0 O 239 B16 0 Flow Status Quartus Il Version Revision Hame Top level Entity Name Family Cliquer sur Report Device Timing Models Met timing requirements Multitude d information Total logic elements Total combinational functions Pourcentage d occupation Temps de propagation Dedicated logic registers Total pins Total memory bits Embedded Multiplier 9 bit elements Total PLLs Manuel_QuartusIl O S2 0 O 4 04 6 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 D were Help ES se emm RTL Register Transfer Logic ET EDA Sim
17. r Programmer Manuel_QuartuslI 13 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 ttings Agr gation GE et PA Mes documents Thierry_Perisse Cours TPs TDs Projets Quartus ET2 ET2 ET ET cdf BEE Processing Tools Window Help Ni ae JET 2 SVS me me Pe CD 4 d ET2vhd 828 Pin Planner DI ETZ cdf SC Hardware Setup USB Blaster USB 0 Mode JTAG ei Progress ie Enable real time ISP to allow background programming for M Il devices em fm ke kees Je Saget en Bek een LI L LI L ET2 sot EP2C20F 454 00160557 FFFFFFFF Sie ener eel V rifier que le fichier avec l extension sof est bien l s lectionner le et que la case Program Configure est coch e puis cliquer sur Start C est fini Il n y a plus qu v rifier et a d bugger Manuel_QuartuslII 14 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 7 Compl ment Projet multi support hi rarchisation On d sire r aliser un additionneur 3 bits en utilisant l additionneur 1 bit d j compil 7 1 Cr ation du projet D finissez un nouveau projet nomm ADD2X3 et ouvrez une page graphique ADD2X3 bdf cette page nous servira pour d finir la structure hi rarchique haute de notre projet ic ne Block Tool Dans la barre d outil choisissez l ic ne Block Tool et dessinez une boite une instance vide nomm e block name Cliquez droit sur le texte block name et choi
18. sissez Block properties pour renommer instance ADD2X30 qui correspondra au nom du fichier graphique ou VHDL de niveau inf rieur Nous allons maintenant d finir les signaux d entr es et de sortie de notre instance pour cela cliquez sur le bouton droit et ditez les propri t s du block Dans l onglet I Os nous d finirons les entr es et les sorties d sir es en cliquant sur Add pour ajouter les diff rents signaux de notre premiere instance Block Properties General lOs Parameters Format Hi Hame Type INPUT Existing black 1 03 2 0 INPUT B 2 0 INPUT 5 3 0 INPUT Une fois fini cliquer sur ok l instance dans le sch matic est automatiquement modifi e Manuel_QuartusIl 15 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL vo Type 0 Twe IUP ISME 2008 09 x Rajoutez votre sch ma les entr es et sorties physiques du composant que vous cr ez qui portent les m mes noms que les signaux d entr es des instances A 2 0 B 2 0 S 3 0 Pour la partie connexion plut t que utiliser des fils et des bus nous allons utilis s des conduit lines T Reliez toutes les entr es et sorties entre elles ainsi que les instances Tout doit tre raccord au m me conduit lines comme sur l ex emple Avec le bouton droit cliquez maintenant sur une partie du conduit line et ditez les propri t s de celle ci A
19. ulation Tool k Ki ka Mr g Visualisation de la pA Run EDA Timing Analysis Tool Synth se logique K Launch Design Space Explorer s O ak Time Quest Timing Analyzer a el D S wmd Advisors Chip Planner Floorplan and Chip Editor On peut voir ici Comment eee SEs Liv le fichier texte ET2 vhd oe HE contenant le code VHDL a t transform en portes et bascules Pardon pour la complexit de cet exemple Ed Technology Map Viewer dem In System Memory Content Editor ei Technology Map Viewer Post Mapping Logic Analyzer Interface Editor EDA Simulation Tool Run EDA Timing Analysis Tool is Launch Design Space Explorer Visualisation de la EIS TimeQuest Timing Analyzer synthese physique bi DATAA COMBOUT ip ep Chip Planner Floorplan and Chip Editor aa ac hea laa Netlist Viewers J RTL viewer On retrouve les instances amp State Machine Viewer plac es dans le circuit et Bg Technology Map Viewer rep r es par leurs r f rences ei Technology Map Viewer Post Mapping 4 SignalTap II Logic Analyzer qt In System Memory Content Editor Logic Analyzer Interface Editor T In System Sources and Probes Editor Manuel_QuartusIl 7 18 H Leymarie T Perisse V Boitier JL Boizard BE VHDL IUP ISME 2008 09 5 Simulation d un circuit La partie du circuit simuler doit tre munie de pins d entr e sortie Elle doit aussi se trouver au niveau le plus lev de la hi rarchie Si ce n
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