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1. du bon fonctionnement du programme remettre le programme original pour un cran 64x48 Nous allons faire afficher un cran jaune rouge vert e Faites de vga int un component e Ecrire un programme principal ecran vhd o vous ajouterez vga int comme un component Votre circuit doit afficher un cran couleur suivant l tat des interrupteurs de la carte La figure ci dessous pr sente l architecture globale de votre programme principale N I I MCLK l MCLK 1 HS I HS I VS VGA INT yg i I I X Y VIDEO EN I I I i I I video en I i open i i I i 8 8 4 RGB i Process I I i rgb_int i Ay Travail 3 Faite afficher le drapeau fran ais dessiner d abord le circuit avant de commencer programmer 640 pixels 213 213 214 pixels pixels pixels Travail 4 e Cr er les motifs suivant EEE ESS E 64 e 99 N o ER m 608 JN ON ON NN N NN N 64 E E E MOOO E im m E E E E EEN m E E n E E me EEN E E E E H E E EH Nu 448 E L L m n E Travail 5 Si on tient compte de tous les bits de x et y la r solution de l cran VGA est de 640x480 Si on ignore le LSB et on ne consid re que les 9 bits suivants 9 downto 1 la r solution de l cran sera de 320x240 Et de la m me mani re 9 downto 2 160x120 9 downto 3 80x
2. 60 9 downto 4 40x30 On utilisera cette derni re r solution 40x30 pour afficher sur l cran le mot VHDL Le motif VHDL est sauvegarder dans une m moire de taille 30 fois 40 bits de type ROM Ci dessous un exemple de cr ation ce type de m moire entity rom is port addr in std logic vector 5 downto 0 data i Out std logrc vector 39 downto 0 j end rom architecture fpga of rom is constant data0 std logic vector 39 downto 0 2X 0010E42410 T re ligne constant datal std logic vector 39 downto 0 2X 0011242410 2nde ligne constant data2 std logic vector 39 downto 0 X 0012242220 3 me ligne consrant datas scd Toglie vector 239 downbo 0J S 2X 0012278220 5 Aene Tgne constant data4 std logic vector 39 downto 0 X 0012242140 Deme ligne constant datao Std logre vector 39 downto 0 2X 0012242140 pene Ligne Gonstant data6 std logre vector 39 downto 0 45X 0011242090 3 feme lione constant data7 std logic vector 39 downto 0 2X OOF0E42080 8 me ligne Constance deudor Std dogicrv oror 39 downto Q exX 0000000000 Tigne blanche type rom array is array natural range 0 to 31 of st
3. ENSIL ELT 2 Ann e TP 4 Ecran VGA Travail pr alable Dans ce TP le fonctionnement d un cran VGA sera mis en vidence e Lisez les pages 15 17 du manuel d utilisation de la carte Nexys 3 e T l charger de la page web du TP le programme VHDL correspondant l cran VGA VHDL gt Carte Spartanlll de Digilent gt programme correspondant l cran VGA e Analyser minutieusement ce programme Expliquez la fonction des signaux X et Y e Faire correspondre le programme VHDL donn et le tableau de la page 17 du manuel ATTENTION Ce programme a t fait initialement pour la carte Spartan Ill pour une fr quence d horloge de 50MHz une petite modification est n cessaire pour l adapter la fr quence 100MHz de la carte Nexys 3 Travail 1 simulation Nous allons effectuer une simulation pour v rifier le comportement de ce module e Cr er un nouveau projet o vous ajouterez vga int vhd comme un module VHDL e Pour que la simulation ne soit pas trop longue on propose de changer la taille de l cran en 64x48 au lieu de 640x480 Effectuer les modifications n cessaires dans le programme vga int e Cr er un test bench lancer la simulation et v rifier les diff rents signaux de votre programme Comparer les diff rents timings obtenus avec ceux du tableau du manuel en tenant compte des modifications appliqu es concernant un cran plus petit Travail 2 cran multicolores Quand vous tes assur
4. d logic vector 39 downto 0 constant rom_ecran rom_array data8 data8 data8 data8 data8 data8 data8 data89 data8 data8 data8 data0 datal data2 data3 datad datas data6 data data8 data8 data8 data8 datag data8 data8 data8 data8 data8 data8 data8 data8 begin process addr variable j integer range 0 to 31 begin J e conv an eger adar data lt rom ecran j end process end fpga e e a a e e o ao a MCLK MCLK HS VGA INT VS Y X VIDEO EN i i i i i i i i i i i i i i i y i I i i i i i i i video en ROM 5 40 8 ADR DATA process PN tm SW RGB gt e
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