Conception d`une unité arithmétique et logique
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1. et 4 sorties de donn es CO Conception du circuit arithm tique de 4 bit Le circuit arithm tique de 4 bits sera bas sur l additionneur complet montr sur la Figure 7 D terminez comment connecter 4 de ces additionneurs pour impl menter les fonctions arithm tiques de la Table 1 Votre circuit final devra avoir 3 entr es de contr le 52 S0 8 entr es de donn es 0 et 4 sorties de donn es CO ainsi que deux sorties de 1 bit les deux derni res retenues qui seront utilis es pour le circuit d tat Voici maintenant quelques indices pour simplifier cette t che La Figure 10 et la Table 7 sont de bons exemples desquels il serait sage de s inspirer Utilisez le bit de contr le S0 comme retenue d entr e Notez que la table de v rit de l ALU ne vous permettra pas de placer les entr es A3 AO directement sur les additionneurs complets et donc il vous faudra un peu de logique suppl mentaire Commencez votre conception en analysant quelles entr es doivent apparaitre aux entr es des additionneurs complets pour chaque combinaison de S2 et de S1 Le symbole et la table de v rit du multiplexeur dual 4 1 74153 sont montr s ci dessous Notez que les deux multiplexeurs partagent les m mes lignes de s lection A et B l encore elles n ont aucun rapport avec les entr es de l ALU qui ont le m me nom Lab 3 Page 5 de 15 Universit d Ottawa CEG2536 Ar2. Signal Num ro de pin S3 48 S2 49 S1 50 S0 51 28 2 29 1 30 31 B3 33 B2 34 B1 35 Lab 3 Page 9 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs BO 36 C3 70 C2 69 C1 68 CO 67 V 65 Z 71 S 73 C 74 13 Puisque les DELs s allument lorsqu on leur pr sente un niveau bas il est pr f rable d inverser les signaux de sortie Cependant les inverser corrompt la lecture de la simulation Pour viter cela utilisez la commande File gt Save As pour sauvegarder une deuxi me copie de votre fichier au niveau le plus haut Pour inverser C3 CO faites un clic droit sur le registre de sortie de 4 bits et s lectionnez Properties ensuite choisissez le tab de Ports Un par un choisissez les signaux Y3 YO et cliquez sur All dans la boite Inversion Faites la m me chose pour les sorties du circuit d tat Assignez le fichier ouvert au projet et compilez le Lisez le fichier rpt pour vous assurer que vos assignations de pins se sont bien propag es dans le nouveau fichier 14 Connectez les pins d entr e aux interrupteurs DIP et les pins de sortie aux DELs Programmez le EPM7128 et v rifiez que votre ALU fonctionne utilisez votre simulation pour v rifier les valeurs de sortie n oubliez pas le d lai sur les sorties de la simulation Un interrupteur DIP enfonc quivaut une entr e de OV Relev l interrupteur fournit 5V cause
3. les tapes requises jusqu la cr ation d un symbole gt Carry out Figure 7 Sch ma d un additionneur complet 6 Entrez votre circuit arithm tique de 4 bits dans un fichier que vous appellerez arithcircuitdbits bdf R p tez les tapes requises jusqu la cr ation d un symbole Quel pourcentage des ressources de la puce utilisez vous pour ce fichier Le circuit arithm tique est il plus complexe que le circuit de logique et de d calage 7 Entrez votre circuit d tat que vous appellerez statedbits bdf R p tez les tapes requises jusqu la cr ation d un symbole 8 Combinez vos registres votre circuit arithm tique et logique avec un multiplexeur 74257 ou Ipm dans un fichier de haut niveau similaire celui pr sent sur la Figure 8 voir la derni re page de ce document Il est tout fait possible que votre diagramme diff re l g rement suivant les conventions et noms que vous avez utilis s pour votre conception et les symboles que vous avez cr s 9 Assignez le fichier ouvert au projet Assignez la pin 83 l horloge et la pin 1 CLRN mais laissez tous les autres signaux sans assignations Compilez le fichier le moteur de routage et de placement va assigner toutes les autres pins pour vous 10 Cr ez un fichier de formes d ondes vwf a Choisissez Edit gt gt Grid Size et entrez 50ns Notez que votre circuit devrai
4. 285 CPLD G n rateur de tension 7 VDC 250 mA Outils fils de gage 22 R f rences Notes de cours Chapitres 1 2 3 et 4 du livre Computer Systems Architecture Morris Mano 3 edition 1993 ISBN 0 13 175563 3 Manuel d utilisation de l environnement de d veloppement d Altera UP2 http www altera com literature univ upds pdf Cette carte est identique aux cartes disponibles dans notre lab except la partie FLEX une composante qui n est pas utilis e dans ce lab Lab 3 Page 2 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs 1 DIP switches Pr lab r EPM 7128SLC84 7 4 bit register 4 bit register 4 bit register S3 3 52 50 E 1 circuit Logic and shifting circuit S3 52 50 State V ZS C Indicator 4 hit register 4 bit register Figure 1 Vue d ensemble du dispositif exp rimental Dans ce lab vous allez concevoir une ALU qui inclut non seulement un circuit arithm tique et logique mais aussi un circuit de d calage comme montr sur la figure 1 L unit aura deux entr es de 4 bits A et B une sortie de 4 bits C et 4 sorties d tat V Z S et C La Table 1 montre les 16 micro op rations que l ALU sera capable d effectuer Le signal de contr le S3 sera utilis pour choisir la sortie soit le r sultat du circuit arithm tique soit le r sultat du circuit logique Les trois autres signaux de contr l
5. 4bits registerdAbits ES cdm tec Universit d Ottawa Figure 8 Sch ma de l ALU complet Lab 3 CEG2536 Architecture des Ordinateurs 1 Page 11 de 15 Annexes 5 S 5 C B A Ai 1 shr sh Figure 9 Unit arithm tique et logique un tage Lab 3 Page 12 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs Universit d Ottawa Cin Si Ag Bo B As E md 4 1 T Y So RERE 8 Em LUE a Figure 10 Circuit arithm tique de 4 bit Lab 3 CEG2536 Architecture des Ordinateurs FA C Do D Page 13 de 15 Operation select amp Universit d Ottawa mm Table 7 Table de fonction d une unit arithm tique et logique et de d calage 2 Si P xxxxx xr oe Operation F A 1 1 1 1 shl A Function Transfer A Increment A Addition Add with carry Subtract with borrow Subtraction Decrement A Transfer AND OR XOR Complement Shift right A into F Shift left A into F Figure 11 Unit logique un
6. 7128SLC84 7 comme appareil et assurez vous que le fichier compile sans erreurs vous n avez pas besoin d assigner des pins cette tape V rifiez dans le fichier register4bits fit rpt le pourcentage des ressources utilis es de la puce dans la section Fitter Summary Cr ez un symbole pour le registre qui pourra tre utilis plus tard 3 Entrez votre circuit de logique et de d calage de 1 bit dans un fichier que vous appellerez logiccircuitibit bdf Pour entrer le symbole du multiplexeur 74151 dans votre sch ma faites un clic droit s lectionnez Insert Symbol et tapez 74151 dans la boite de dialogue Name Si vous avez d cidez d utilisez le multiplexeur Ipm pour obtenir des points bonis faisait la m me chose mais entrer mux dans boite de dialogue Name Si le multiplexeur n apparait pas sous la forme que vous pr f rez vous pouvez faire un clic droit de souris dessus et vous pouvez le renverser horizontalement ou verticalement Assignez le fichier ouvert au projet compilez le fichier et cr ez un symbole 4 Entrez votre circuit de logique et de d calage de 4 bits dans un fichier que vous appellerez logiccircuit4bits bdf Assignez le fichier ouvert au projet compilez le fichier et cr ez un symbole Quel pourcentage des ressources de la puce utilisez vous pour ce fichier 5 Entrez l additionneur complet suivant dans un fichier que vous appellerez fulladder1bit bdf R p tez
7. Universit d Ottawa Facult de g nie University of Ottawa Faculty of Engineering cole d ing nierie et de School of Information technologie de l information u Ottawa Technology and Engineering L Universit canadienne Canada s university CEG2536 ARCHITECTURE DES ORDINATEURS I Laboratoire 3 Conception d une unit arithm tique et logique Notes e Une p nalit de 10 points sera appliqu e pour chaque jour de retard Une heure de retard sera consid r comme un jour e Tous les tudiants doivent tre au courant du r glement de l universit concernant la fraude scolaire et doivent tre conscients des sanctions applicables en cas de fraude http www uottawa ca academic info regist fraud http www uottawa ca plagiat pdf http www sass uottawa ca redaction plagiarism f pdf Objectifs Dans ce laboratoire les tudiants devront concevoir et construire une unit arithm tique et logique ALU Elle doit effectuer 16 op rations diff rentes sur deux entr es de 4 bits produisant une sortie unique de 4 bits ainsi qu un indicateur de l tat de la sortie d bordement signe z ro retenue de sortie Le circuit r sultant doit fonctionner en simulation et dans la carte de d veloppement UP2 d Altera en utilisant des interrupteurs DIP pour g rer les entr es et des DELs pour observer les sorties Equipement Syst me Quartus II Carte UP2 d Altera avec Byte blaster 71
8. ation arithm tique et sa retenue de sortie est 1 Autrement il est mis 0 bit S signe est mis la valeur du bit le plus significatif de la sortie de l ALU Le bit Z z ro est mis 1 uniquement lorsque les bits de sortie de l ALU sont tous 0 Il est mis 0 sinon Le bit V d bordement est mis 1 uniquement lorsqu un d bordement a eu lieu Dans le cas de notre ALU par exemple la valeur de V doit tre 0 lorsque S3 S0 1100 A OU EXCLUSIF B car il est impossible que ce genre d op ration g n re un d bordement Par contre les op rations arithm tiques et celles de d calage arithm tique peuvent g n rer un d bordement Pour bien d terminer la valeur de V on supposera que les op rations arithm tiques sont faites avec deux op randes sign s A et B Proc dure 1 Utilisez Quartus Il pour entrer le fichier graphique suivant qui impl mente un registre de 4 bits Utilisez des bascules D symbole dff Sauvegardez le fichier sous le nom register4bits bdf des noms standard aideront vos TAs v rifier votre circuit si besoin qunm r pemy vg nns CLRN Figure 6 Sch ma d un registre de 4 bits Lab 3 Page 7 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs 1 2 Choisissez Set as Top Level Entity assignez le fichier ouvert au projet s lectionnez EPM
9. chitecture des Ordinateurs 1 2c 203 MULTIPLEXER Figure 4 Symbole du multiplexeur dual 74153 Table 3 Table de v rit du multiplexeur dual 74153 Entr es Sortie S lection Enable B A GN Y X X 1 0 0 0 0 CO 0 1 0 C1 1 0 0 C2 1 1 0 C3 La table de v rit et le symbole du quadruple multiplexeur 2 1 74257 sont montr s ci dessous Figure 5 Symbole du quadruple multiplexeur 74257 Table 4 Table de v rit du quadruple multiplexeur 74257 Entr es Sortie S lection Enable SEL GN Y X 1 Z haute imp dance 0 0 A 1 0 B Notez que l utilisation des multiplexeurs 74151 74153 et 74257 n est pas obligatoire En faite vous pouvez obtenir 5 de points bonis si vous d cidez d utiliser le composant Ipm mux aux lieux de ces multiplexeurs Figure 12 exhibe un exemple de ce multiplexeur Lab 3 Page 6 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs 1 Conception du registre d tat Pour faciliter la t che de l utilisateur un ALU est souvent quip d un registre usage sp cifique de 4 bits appel le registre d tat Le registre d tat est compos de 4 bits d tat qui sont automatiquement mis jour apr s chaque op ration de l ALU Les 4 bits d tat sont symbolis s par C S Z et V et sont d finis par Le bit C retenue de sortie carry out est mis 1 uniquement lorsque l op ration est une op r
10. du fait que certaines cartes UP2 ont souffert d une utilisation intensive il serait prudent de tester le fonctionnement de chaque interrupteur avec un multim tre avant de tout connecter Remise du rapport Ce laboratoire doit tre remis deux semaines apr s la premi re session de votre lab Les parties suivantes doivent tre incluses dans votre rapport 1 diagrammes sch mas de vos circuits 2 une discussion br ve sur la facon dont vous tes arriv s concevoir votre circuit et 3 une image de votre fichier de simulation vwf Vous pouvez s parer le tout en plusieurs images si n cessaire Le TA doit v rifier que votre circuit fonctionne en simulation ET sur la carte UP2 AVANT que vous ne quittiez le laboratoire Sinon il sera consid r que vous n avez pas fait de d monstration et vous serez not s en cons quence Lab 3 Page 10 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs 1 CE _ 81 molo AE EN 1 98 E27 register4bits 504 514 524 A3d A2d A1d B2d Bid rithcircuit4bits sd Sid 524 A2d Atd B3d B2d Bid B d Bu 2 car2 car3 logiccireuit4bits ciL c2L c3L A3d A2d A1d S3d 524 514 504 statedbits nin 5 vi EE s z 3 9 so s C e registerd
11. e S2 S1 et 50 serviront choisir les op rations de chaque circuit Toutes les entr es et sorties doivent passer par des registres des bascules D toutes d clench es la m me impulsion d horloge C est une pratique courante et raisonnable car alors les entr es et les sorties sont stables pendant la p riode d horloge enti re Table 1 Micro op rations arithm tiques et logiques Circuit 500610260105 Description 0 0 0 0 C A B Addition 0 0 0 1 C lt 1 Addition avec retenue 0 0 1 0 CA Transfert vers A 0 0 1 1 A 1 Incr mentation vers A Soustraction A B avec emprunt prendre le Circuit compl ment 1 de B Ceci donne un r sultat Arithm tique SRE pond inf rieur de 1 une soustraction conventionnelle Soustraction A B en prenant le compl ment 0 1 0 1 1 2 de B O 1 1 0 C A NON A compl ment 1 de A O 1 1 1 A41 Compl ment 2 de A 1 0 0 0 C 0000 Remise 0 1 0 0 1 C 1111 Mise 1 1 O0 1 0 C lt AAB AETB Circuit de logique 9 et de d calage 1 1 0 0 C AGB A OU EXCLUSIF B 1 1 0 1 Remise 0 s lective 1 1 1 0 CE ashl A F A gauche multiplication sign e par 1 1 1 1 lt ashr A D caler A droite division sign e par 2 Universit d Ottawa Lab 3 Page 3 de 15 CEG2536 Architecture des Ordinateurs Conception hi rarchique Puisque les signaux d entr e
12. s additionnelles pour les d calages gauche et droite et une sortie C Vous pouvez vous inspirer de la Figure 11 qui repr sente un exemple de circuit logique de 1 bit et de la figure 9 pour un exemple sur la facon d impl menter un circuit de d calage en utilisant un multiplexeur Pour ce lab A3 et B3 seront les bits les plus significatifs et AO et BO seront les bits les moins significatifs on trouve parfois des notations oppos es dans certains livres Vous pouvez utiliser le multiplexeur 74151 dont le symbole et la table de v rit se trouvent ci dessous Notez que dans la table A B et C sont les lignes de s lection du multiplexeur et ne correspondent donc pas aux A B et C de notre ALU D3 wN D GN MULTIPLEXER 07 Figure 3 Symbole multiplexeur 74151 Lab 3 Page 4 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs 1 Table 2 Table de v rit du multiplexeur 74151 Entr es Sortie S lection Enable GN Y XIX X 1 0 0010 0 DO 0 0 1 0 D1 0 110 0 D2 0 1 1 0 D3 11010 0 D4 11011 0 D5 11110 0 D6 1111 0 D7 Conception du circuit de logique et de d calage de 4 bit D terminez comment connecter 4 de vos circuits de d calage et de logique de 1 bit pour impl menter un circuit de 4 bits La conception finale doit avoir 3 entr es de contr le S2 S0 8 entr es de donn es A3 et
13. s et de sorties de l ALU ont tous une dimension de 4 bits la facon la plus efficace d impl menter l ALU est de le concevoir de fa on hi rarchique Les fichiers sur la couche la plus basse seront ceux d un additionneur complet de 1 bit et d un circuit logique de 1 bit Les fichiers interm diaires consisteront d un registre de 4 bits d un circuit arithm tique de 4 bits un circuit logique de 4 bits et un circuit d tat Finalement le fichier au niveau le plus lev couvrira le circuit complet chargeable dans la carte UP2 La relation entre ces fichiers est montr e la Figure 2 Les parties en jaune seront expliqu es plus loin dans ce document Pour la pr paration de ce lab il faut concevoir et tester les circuits des parties vertes le circuit logique de 1 bit le circuit logique de 4 bits le circuit arithm tique de 4 bits et le circuit d tat Lab2top bdf register4bit bdf logiccircuit4bit bdf arithcircuit4bits bdf state4bits bdf fulladder1 bit bdf logiccircuit1 bit bdf Figure 2 Hi rarchie des fichiers Conception du circuit de logique et de d calage de 1 bit Au niveau le plus bas le circuit de logique et de d calage op re bit par bit par exemple sur les bits A2 et B2 Concevez un circuit qui impl mente toutes les fonctions de logique et de d calage montr es au bas de la Table 1 Le circuit doit avoir entr es de contr le S2 S1 et 50 deux entr es logiques A et B deux entr e
14. s voulue puis cliquez sur l ic ne x droite de l cran Une petite boite va s ouvrir et vous demander une nouvelle valeur Table 5 S quence des micro op rations simuler Cycle d horloge Micro op rations RTL A lt 1010 B 0011 C lt A B A 0110 C lt ashl A A lt 0011 B lt 0101 A B 1100 C lt 1 A lt 0011 B lt 0101 lt AO B 1010 lt C lt 0000 0101 B lt 0011 A B 1 A lt 1110 C lt A 0110 C A 1 A 0101 B 0011 C lt AA B A 0001 B 4 0010 C lt A B 1 A 110I C amp ashr A A 0110 B 0101 C A B C lt 1111 lt 1100 B 1010 C lt Av B Zl alelo 11 D marrez la simulation et v rifiez que toutes les composantes de votre ALU fonctionnent correctement Notez qu il y a un d lai la sortie cause des registres d entr es sorties Si des l ments de votre circuit ne fonctionnent pas correctement il est imp ratif que vous les corrigiez cette tape jusqu ce que tout fonctionne correctement Faites finalement une capture d cran de la simulation pour votre rapport de laboratoire 12 Utilisez Assignments Pins pour assigner le reste des pins comme indiqu sur la Table 6 Table 6 Assignations de pins pour le circuit final
15. t fonctionner de fagon satisfaisante avec une taille de grille de 20ns et une p riode d horloge de 40ns pourvu que vous l ayez bien concu Cette valeur est tr s conservatrice et m me les circuits les plus inefficaces devraient pouvoir avoir assez de temps entre chaque impulsion d horloge b Choisissez Edit End Time et entrez 2 0us C Choisissez Edit gt gt Insert Node or Bus afin d importer toutes les entr es et toutes les sorties dans le fichier vwf Lab 3 Page 8 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs 1 d Mettez en place les signaux d horloge et CLRN notez que CLRN est actif au niveau bas de telle mani re que l ALU ne sortira pas de son tat de repos sauf si CLRN est mis au niveau haut e Mettez en place le reste des signaux d entr e afin d impl menter la s rie d instructions RTL contenues dans la Table 5 Il est tr s fortement recommand de grouper les signaux pour simplifier l entr e de donn es et la lecture Pour grouper en supposant que A3 est le MSB et est le LSB assurez vous que se trouve en haut et 0 en bas Choisissez puis appuyez sur la touche shift et cliquez sur AO Ensuite faites un clic droit et choisissez Group donnez un nom ce groupe choisissez le format d affichage en binaire et s lectionnez OK Pour entrer une valeur pour le groupe utilisez la souris pour 2 uA mu 5 s lectionner un signal sur la plage de temp
16. tage CEG2536 Architecture des Ordinateurs Lab 3 Page 14 de 15 Figure 12 Exemple d un multiplexeur Ipm mux Lab 3 Page 15 de 15 Universit d Ottawa CEG2536 Architecture des Ordinateurs
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