2 SIN-FPGA
Contents
1. Map To Design Signal Insert Divider Insert Breakpoint Properties Faire de m me pour lt b avec une p riode de 1 505 Noter dans la fen tre Transcript les instructions engendr es force freeze sim ex1_pem a 1 0 0 500000 ps r lus Force Sims exl pem b 1 0 0 1750000 ps r L bus Ces instructions peuvent tre crites dans un fichier avec l extension lt do gt afin d automatiser la simulation Le lancement s effectue alors avec la commande lt do gt ex do test do ET Ecrire 10us comme dur e de simulation puis cliquer sur run le simulateur d roule 10us de simulation Cliquer dans la fen tre de simulation puis pour visualiser l ensemble V rifier la fonction lt XOR gt en d pla ant le curseur jaune sur les chronogrammes Le simulateur montre les glitchs dus aux temps de propagation dans le FPGA La visualisation des glitchs peut tre exclue dans le gestionnaire de projet QUARTUS Assignments Settings E l uA uma e ERE E ager Design Entry 5ynthesis Output directory simulation modelsim umi Simulation re REM E Map illegal HOL characters 1 Enable glitch filtering lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 7 23 SIN3 FPGA Description par sch ma A l aide de de signal de sortie s gt pas un glitch puis zoomer avec2. Enregistrer le sch ma ex1 pem bdf en prenant soin de v rifier le dossier de destination celui du projet Tasks Flow Full Design la boite de selection lt Tasks gt est situ e sur la gauche de l cran V rifier que la compilation est en mode full design Cliquer P pour compiler le projet Compter 30 secondes de compilation QUARTUS v rifie le sch ma cr e un fichier VHDL correspondant puis effectue un routage dans le FPGA cible Il cr e des rapports pour toutes les tapes de la compilation Si tout est correct La fen tre de messages lt Processing gt indique 0 errors 9 warnings lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 5 23 SIN3 FPGA Description par sch ma Les lt warnings gt indiquent que le compilateur a d prendre des d cisions qui peuvent influer sur le r sultat attendu ou que la description design est peut tre incompl te Ici par exemple aucune horloge n est utilis e G n ralement les lt warnings gt peuvent tre ignor s Le test du projet peut tre effectu par le simulateur ModelSim c Simulation EDA Electronic design automation EDA or ECAD ou Conception Assit e par Ordinateur en lectroniqueCAO electronique 7B Cliquer lt Tools Run EDA simulation tools EDA Gate Level Simulation choisir slow model Ce qui va lancer le simulateur en mode gate level dans ce mode les carac
3. MAR t 1 Sumlink 57 J0012 China M 0515 ES 9V DC Power Supply Connector 1 27 MHz Oscillator e PS 2 Keyboard Mouse Port VGA 10 bit DAC Ethernet 10 100M Controller Expansion Header 2 JP2 TV Decoder NTSC PAL TETTEI Altera USB Blaster Controller Chipset Altera EPCS16 Configuration Device Expansion Header 1 JP1 TT rex cbe Altera Cyclone Il FPGA RUN PROG Switch for JTAG AS Modes s 16x2 LCD Module r j ni SD Slot 7 Segment Displays 3 ini tha C4 8 Green LEDs E NN PA NIC IrDA Transceiver 18 Red LEDs s L a s sl QL SL SL Sl l g su a ml l B j 8 8 W W 18 Toadle Switch mmm FPE HDD WP WU SMA External Clock oggle Switches 2 J H nd und m Lt Le 4 Debounced Pushbutton Switches 50 MHz Oscillator 8 MB SDRAM 512 SRAM 4 MB Flash Memory Alimenter le KIT et appuyer sur le bouton ON OFF L application par d faut du KIT teste les LEDs et les afficheurs Sur QUARTUS dans la fen tre Tasks double clique Program Device Tasks How customi Task ue Technology Map Viewer Post Fitting Design Assistant Post Fitting Assembler Generate programming files TimeQuest Timing Analysis EDA Netlist Writer d Program Device Open Programmer Verify Design L_ Export Database lt lt christian du aty ac aix marseille fr http genelaix free fr 2
4. Remarque importante L horloge du compteur est ici asynchrone Altera recommande de d velopper une logique enti rement synchronis e sur l horloge unique du composant ici H Cela peut se faire en ajoutant une porte ET dont les entr es sont connect es H et la sortie du diviseur et la sortie au compteur lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 17 23 SIN3 FPGA Description par sch ma 7D Cr er un projet lt cpt 7seg gt pour le KIT DE2 Fichier new Block Diagram schematic file enregistrer ce sch ma pour l instant vide sous cpt_7seg bdf S assurer qu il est bien le fichier principal du projet Dans lt project navigator gt selectionner l onglet lt Files puis cliquer droit sur cpt 7seg bdf et valider lt Set as Top Level Entity gt cpt div Open Remove File from Project 0 setas Top Level Entity Ctrl Shift 3 Properties Pour cr er le d codeur 7 segments on utilise le fichier VHDL suivant library IEEE use IEEE STD LOGIC 1164 ALI entity dec 7seg is Port data in STD LOGIC VECTOR 3 downto Q0 led out STD LOGIC VECTOR 6 downto 0 end dec 7seg architecture comportement of dec 7seg is begin with data select led 1000000 when x O 1111001 when 1 0100100 when x 2 0110000 when x 3 0011001 when x 4 0010010 when x 5 0000010 when x 6 1111000 when x 7 0000000
5. 0066066 data 3 0 led 6 0 gt HEX3 6 0 i inste dap Kg ass s 11 8 data 3 0 lea 6 0 EpL Hie 9 ssseseoosss s 15 0 TS MD 5 7 4 P UM eM data 3 0 led 6 0 aem CD HEXI 6 0 inst 5 3 0 APT data 3 0 led 5 0 222 CD HEXO 6 0 nst2 Les afficheurs du KIT DE2 sont anodes communes et cabl s chacun sur un bus comme suit pe HEXO DIO 6 HEX7 HEX7 gt HEAL HEX7 p HEXA D 0 6 HEX7 HEX7 DO D1 D2 D3 D4 D5 RN22 A NN AAA 7Segment Display em L dition des connexions de 7 fois 4 afficheurs sera tr s longue et fastidieuse sur l diteur de sch ma de QUARTUS Le fichier DE2 pin assignments csv fourni sur le CDROM du KIT DE2 contient la description du cablage de la carte DE2 il peut tre import dans QUARTUS les broches du FPGA du KIT DE2 seront alors nomm es automatiquement lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 19 23 SIN3 FPGA Description par sch ma D Assigments Imports Assigments selectionner DE2 pin assignments csv le fichier est r cup rer sur le CD accompagnant la carte DE2 http Www terasic com tw cegi bin page archive pl Language English amp CategoryNo 53 amp No 30 amp PartNo 4 B Assignement Assignment editor ouvre une fenetre permet
6. SIN FPGA schema doc 13 23 SIN3 FPGA Description par sch ma 7 L 4 LI LL w i Programmer VEU 1 _pem ex1_pem exi pem cdf ma w EIL S m TIE Hardware setup USB Blaster USE 0 Mode Progress Enable real time ISP to allow background programming for MAX and MAX V devices File Device Checksum Usercode Programi Verify Blank p Start Configure Check aires ex1 pem sof EP2C35F672 002F8660 FFFFFFFF v top gi Auto Detect gt Delete EB Add Files lig Change File Save File 4 T bu m TDI Ji Down i TDO Normalement le programmeur USB Blaster est automatiquement d tect Dans le cas contraire cliquer sur Hardware Setup selectionner USB Blaster puis Add Hardware liquer Start le FPGA est programm Tester alors la fonction XOR sur les interrupteurs SWO SW1 et la LEDO 0007 up 0 F M ee lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 14 23 SIN3 FPGA Description par sch ma i Exercice 2 bascule RS De la m me mani re r aliser le projet le sch ma la simulation et les essais d une bascule RS 10000 ns 2 Megafonctions Le gestionnaire de parking met en uvre un compteur d compteur 12bits pour le comptage des v hicules et une foncti
7. ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 3 23 SIN3 FPGA Description par sch ma Family amp Device Settings page 3 of 5 Select the family and device you want to target for compilation Device family Show in Available devices list Family Cyclone H Package Any Devices Pin count Any Target device Speed grade Auto device selected by the Fitter Shaw advanced devices amp Specific device selected in Available devices list HardCopy compatible oniy Other Available devices Name Core Voltage LEs User 1 05 Hemory Bits Embedded multiplier 9 bit elements PLL G EP2C35F484C7 1 2V 33216 322 483340 7 4 16 EP2C35F4384C8 1 24 33216 322 433840 40 3 15 e 2N 33216 322 483340 40 4 16 4 EP2C35F672C5 YAN 33216 475 483840 40 4 a PPRC E 1 33216 475 483540 70 4 16 L3 EP2C35F672C08 1 21 33216 475 433840 70 4 16 EP2C35F67218 1 24 33216 475 365340 Fii 4 ib 25 T kasaae c s Pers Tm Companion device Hardcopy Limit DSP amp RAM to Hardcopy device resources T m lt Back Compl ter la page 3 5 du Wizard puis cliquez next ALTERA a choisi de ne pas int grer de simulateur dans QUARTUS Le simulateur ModelSim ALTERA soci t Mentor Graphics est install automatiquement avec QUARTUS le d veloppeur doit le pr ciser Specify the other EDA tools used with the Quartus II software to
8. develop your project EDA tools Tool Type Tool Name 5 Run Tool Automatically Design Entry 5ynthesis zNone gt T Run this tool automatically to synthesize the current design Simulation Run gate evel simulation automatically after compilation Timing Analysis lt MNone gt E Run this tool automatically after compilation Formal Verification Board Level Timing Signal Integrity Boundary Scan Compl ter la page 4 5 du Wizard puis cliquer next V rifier la configuration sur la page 5 5 puis Finish Le projet est cr et configur il est maintenant possible d ajouter des fichiers de description sch ma MAE ou VHDL lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 4 23 SIN3 FPGA Description par sch ma b Cr ation d un sch ma 7B Cliquer lt File New gt ou E puis s lectionner Block Diagram schematic File l diteur de sch ma s ouvre L exercice propose la r alisation d une fonction XOR l aide de quatre portes NAND la fonction XOR existe gt 75 Cliquer fonctions NAND comme ci dessous puis choisir primitives logic et s lectionner une fonction NAND2 Placer quatre Cliquer et placer les entr es et sorties nommer les doubles clics pour diter une connexion Nommer les signaux internes S1 S2 S3 clic droit sur le fil puis properties
9. gt m 2 gt lt LR o E li i N 5 i ES X M ji A li hi Ex 1 de l Industrie et du d veloppement durable SIN FPGA L SCHEMA Documents ressources http www altera com literature lit index html Introduction to Quartus ll intro to quartus2 pdf Documentation QUARTUS II quartusii handbook pdf Documentation KIT DE2 DE2 UserManuall pdf Mode d emploi du simulateur ModelSim Tutorial modelsim tutorial ug pdf Data sheet http www altera com literature lit cyc2 jsp Langage VHDL Le livre de J Veiss et M Meaudre la version de 2007 est libre et t l chargeable ici http books google fr books idZAKolOwjcqnUC Logiciels ALTERA QUARTUS 1 et Mentor Graphic ModelSim https www altera com download software quartus ii we https www altera com download software modelsim Mat riel Carte ALTERA DE2 http www altera com education univ materials boards de2 unv de2 board html SIN3 FPGA Description par sch ma 1 QUARTUS II D veloppement par sch ma a Cr ation du projet Les outils de d veloppement pour FPGA utilisent la notion de projet D finition de l environnement du projet Cibles outils contraintes et Travail collaboratif plusieurs d veloppeurs peuvent int grer leurs productions dans un m me environnement 75 Ouvrir QUARTUS II V10 x puis lt Create un New Project gt 1 Getting Started With Quartus II Software Start Designi
10. permettra une incr mentation rapide des heures et un autre des minutes pour permettre la mise l heure L affichage tant en d cimal il est necessaire de disposer d un d codeur binaire d cimal Ci dessous le code VHDL du d codeur binaire d cimal Pour en savoir plus sur le VHDL consulter le livre gratuit de J Weber et S Moutault http books google fr books idZAKolOwjcqnUC Convertisseur BIN BCD 8 bits Convertit un nombre binaire sur 9 bats en trois chiffres deoimaux l2 Pres library IEEE use IEEE std logic 1164 11 use IEEE std logic unsigned all entity binbcd is port in SID LOGIC VECTOR 7 downto nombre en entr e sur 8 bits Ps out STD LOGIC VECTOR 11 downto 0 nombre decimal en sortie sur 12 bits end binbcd architecture binbcd arch of binbcd is begin process variable z STD LOGIC VECTOR 19 downto 0 begin Ior x in O Lo 17 doop z 3 TO end loop z 10 downto 3 B for i in to 4 loop if z 11 downto 8 gt 4 then z 11 downto 8 z ll downto 9 3 end if if z 15 downto 12 gt 4 then z l5 downto 12 z 15 downto 12 3 end if z 17 downto 1 z 16 downto 0 end loop P lt z 19 downto 8 end process bodl end binbod arch lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 21 23 22 23 o alip SIN3 FPGA Description par sch ma Sch ma complet de l horlo
11. when 8 0010000 when x 9 0001000 when x A 0000011 when x B 1000110 when x C 0100001 when x D 0000110 when x E 0001110 when others end comportement 75 File New lt VHDL file gt Recopier le code VHDL ci dessus enregistrer le fichier sous le nom decodeur 7seg vhd Le fichier ainsi cr e doit apparaitre dans project navigator onglet files sinon l ajouter cliquer droit sur le mot Files puis lt add remove files in project gt Cliquer droit sur lt decodeur 7seg vhd gt puis lt Create Symbol Files for Current File gt QUARTUS cr e un symbole graphique correspondant au code VHDL E decodeur _ 7sea vhd pbg mux 7seg Open tpt seg Remove File from Project bin bed vl cpt 7seg E Setas Top4evel Entity div 50M c iL Include Files for Current File Create Symbol Files for Current File Create AH Properties Ds christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 18 23 SIN3 FPGA Description par sch ma Ce symbole est maintenant accessible dans le gestionnaire de composants de l diteur de sch ma So I rw gt Project tL binbcd tl cpt 7seg cpt dec 7seg EL div 50m gt c altera 10 1 quartus libraries R aliser le sch ma suivant sans nommer les entr es sorties div50M 25 0 div50M 22 clock cpt 7seg cpt dec 7seg zo p o2 __
12. 3 5 du Wizard La page 3 5 permet de choisir le composant cible La carte DE2 est quip e d un FPGA Cyclone Il EP2C35F672C6 disposant de 33216 LEs Logics Elements en boitier BGA avec 672 broches fonctionnant entre O C et 85 C et ayant un gradian de vitesse de 6 avec des broches soudables sans plomb Le tableau ci dessous explique le marquage du FPGA EP2C 70 F 324 C 7 ES Family Signature Optional Suffix EP2C Cyclone Indicates specific device options or shipment method ES Engineering sample N Lead free devices Device Type 5 Speed Grade 8 20 6 7 or 8 with 6 being the fastest 35 50 70 Operating Temperature C Commercial temperature tj 0 C to 85 C l Industrial temperature t 40 C to 100 C Package Type Pin Count T Thin quad flat pack TQFP Q Plastic quad flat pack PQFP F FineLine BGA Number of pins for a particular package Ci dessous un exemple de comparaison des speed grade le FPGA quipant le KIT DE2 permet entre autre de synth tiser un multiplexeur 16 vers 1 fonctionnant 259 87 MHz le KIT DE2 est quip d un oscillateur 50 MHz pplications Ta DSP 6 Speed 7 Speed 8 Speed Blocks Grade Grade Grade A True dual port RAM 128 x 18 bit FIFO 128 x 36 bit wes 2 0 0 CIRE CMS A ES LS M4K block 128 36 bit ml a lo we 216 73 180 57 216 73 180 57 lt christian du aty
13. HDL partir du sch ma ou de tout autre moyen de description G n ration du fichier VHDL partir de la description par sch ma Cliquer lt File Create Update Create HDL design from current file choisir VHDL Quartus cr e un fichier VHDL partir du sch ma Ce fichier est maintenant accessible et ditable depuis l explorateur de projet de Quartus Danem http genelaix free fr 2 SIN FPGA schema doc 8 23 SIN3 FPGA Description par sch ma LIBRARY ieee USE ieee std_logic_1164 all LIBRARY work ENTITY exl_pem IS PORT LN SID LOGIC LN GTO LOGIC OUT STD LOGIC END exl_pem ARCHITECTURE bdf_type OF exl_pem IS SIGNAL S_ALIERA SYNTHESIZED SID LOGIC VECTOR S DOWNIO 1 BEGIN 5 ALTERA SYNTHESIZED 1 lt NOT S ALTERA SYNTHESIZED 3 AND A S ALTERA SYNTHESIAZED 2 lt NOT B AND S ALTERA SYNTHESIZED 3 S lt NOT S ALIERA SYNTHESIZED 2 AND S ALTERA SYNTHESIZED L S ALTERA SYNTHESIZED 3 lt NOT B AND A END bdf type Ce fichier peut lui m me tre transform en un nouveau composant qui pourra tre ins r dans un sch ma cela permet de conserver la possibilit de synth se par sch ma dans le FPGA Depuis la fen tre d dition du fichier VHDL 7D Cliquer lt File Create Update Create symbol files for current file gt Le fichier exi pem bsf est cr bsf est l extension des symboles graphiques des composants Cr er maintenant un nouveau sch ma New B
14. ants la description s lectionner a b s puis clic droit add to wave ou tirer la s lection dans la fen tre Wave B fexi pem a Mo Data Il fexi pem b Mo Data fexi pem s Mo Data unknown devoe lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 6 23 SIN3 FPGA Description par sch ma Il est possible de d placer les signaux simplement avec la souris afin de les visualiser dans un ordre particulier De nouveaux signaux ont t cr s par Quartus lors de la synth se ils repr sentent toutes les quipotentielles utilise s par la description et synth tis es dans le FPGA Le dessin d origine n est pas forc ment respect Quartus optimisant la conception en place et en vitesse Les signaux internes 51 52 et S3 ne sont pas accessibles Cr ation des stimuli sur les entr es a et b 7D Cliquer droit sur a puis Clock et cr er une horloge avec une p riode de 1us et un rapport cyclique de 5096 IP EDUC qug m exl_pen ye Ce Ur Object Declaration ME Define Clock maa View Assertion Clock Name Cover Directive View k Radix sim exi 7 Format h offset Duty Cut Ctrl X Copy Ctrl C 5 Paste Ctrl V L L EE Period Group M lus Lingroup Create Modify Waveform Logic Values High 1 LOW First Edge Force ERE C Rising Faling __
15. ema doc 11 23 SIN3 FPGA Description par sch ma L outil lt PIN PLANER gt permet d attribuer des broches physiques des entr es sorties Cliquer lt Assignment Pin Planer gt Pin Planer affiche un plan de c blage du FPGA et permet l assignement des entr es sorties Configurer le brochage de a b s comme suit glisser d poser Les broches a b s apparaissent maintenant sur le plan du FPGA Cyclone I EP2C35F672C6 EDGE TOPIC mm zw A L I Li n gi M FF x LE A DE r Race OO 9225 RAS Je PCM EC CC b AS AA CO A UOOA DA AU ON OI BEV WA ON M Oo Gk GENES gt OX GO OA S ee SA T CH E EG EDGE LEFT i ies ner 12 1 kali oi mararo VAY 905 lt G OV 29509 oo bel 4 E m 200000 OV QO VG d aroo M NA 40454545 5 DAV OC VADO 00 J M Xo E Hi H ur care O SE IU DC TT rc T Recompiler le projet Placer un c ble entre l USB Blaster Port du KIT DE2 sur un port USB du PC lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 12 23 SIN3 FPGA Description par sch ma USB Ethernet Blaster Delice Host Mic Line Line Video VGAVideo 10 100M gor Pot in in Out In Port Port RS 232 Port
16. ge temps r el olipa pa 1 elpa U Fl par 7 shpe 0619 izsu opa 40 814 zlzpat ob t zpat spa _ __ _ _ _ _ ___ olera 10613 zlepa derd clera PET TITI III LI III LI I III LI sispa alepa i Ld o z cb lo alpa WOSAIP Join oms 4 c d http genelaix free fr 2 SIN FPGA schema doc bip christian dupaty ac aix marseille fr SIN3 FPGA Description par sch ma Annexe principales extensions de fichiers fichier descriptif du projet qpf Fichiers de description description graphique bdf description vhdl vhd description verilog vo Fichiers de programmation composants EEPROM pof composants SRAM sof Fichiers divers rapport de compilation rpt assignation des broches acf symbole graphique d une description sym Ds christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 23 23
17. le bouton positionner le curseur jaune sur une transition du zoom situ droite qui gardera le curseur au centre de la simulation On peut mesurer le temps de propagation depuis front montant sur a gt vers la sortie lt s gt ici 5 133ns la fonction supporterait une fr quence maximum de 194Mhz Liste des commandes utilisables dans un fichier do Commande Explication R initialise toute la simulation Ferme la fen tre de simulation add wave ou add wave r Ajoute un signal la simulation ajoute tous les signaux add horloge ajoute le signal horloge r est utilis lorsque plusieurs blocs sont simul s en m me temps et qu il est utile d analyser tous les signaux de chaque bloc view wave Ouvre la fen tre de simulation graphique force entree 0 Force un signal un niveau logique Ici entree est forc O force clk O Ons 1 50ns repeat 100ns Cr ation d un signal de type horloge 0 0 met clk 0 l instant Ons 1 50ns met clk 1 l instant 5Ons repeat 100ns r p te la s quence pr c dente toutes les 100ns comment Uncommentaire run 100ns Lance le simulateur durant 100ns Quitter ModelSim d Simulation fonctionnelle Il est souvent indispensable d effectuer une simulation fonctionnelle du projet ModelSim permet de simuler une description en langage de haut niveau VHDL Il est donc n cessaire de cr er un fichier V
18. lock Diagram Schematic File Cr er un nouveau sch ma nomm lt ouex bdf gt avec le nouveau composant lt 1 pem Tl Symbol Libraries 4 Er Project EF exi pem c faltera 10 1 quartuslibraries insi D uum a A NUMMUS 5 Double cliquer sur le composant 1 pem et indiquer comme description ex1_pem vhd Modifier les fichiers du projet en supprimant le sch ma ex1 pem bdf et en le rempla ant par sa description VHDL cr e pr c demment ex1 pem vhd Pour cela effectuer un clic droit sur le mot file dans le gestionnaire de projet Puis lt Add Remove files gt lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 9 23 SIN3 FPGA Description par sch ma C3 Files E bd aw E X Dar HB 1 pem v EDF ouex bdf vhd P ouex bdf Naviguer pour s lectionner ex1_pem vhd puis Add puis OK Select the design files you want to include in the project Click Add All to add all design files in the project directory to the project File name Add File Name Type Library Design Entry Synthesis Tool HOL Versi exl pem vhd VHDLFile None Default iouex bdf Block Diagram Schematic File zMone gt Remove Le fichier de base du projet ayant chang il faut l indiquer Clique droit sur ouex bdf et valider Set as Top Level entity gt Le projet ayant une description VHDL il est possible d effectuer une simulation fonctionnelle La si
19. mulation fonctionnelle RTL sera effectu e par rapport au design du concepteur La simulation temporelle GATE sera effectu par rapport la compilation et l optimisation des phases d analyse et de synth se e Sch ma RTL Ce sch ma correspond l analyse RTL Tools Netlist Viewers RTL Viewver Quartus cr e le symbole correspondant la description fonctionnelle ex l pemrinst 7B 8 sur le composant permet de voir la structure logique On retrouve celle du sch ma c est cette derni re qui sera utilis e pour la simulation fonctionnelle S ALTERA CL S RETERA SYNTHESIZED 0 f Sch ma GATE Il est possible de voir le sch ma avant et apr s l int gration dans le FPGA Tools Netlist Viewers Technologie Map Viewver Post Fitting Quartus cr e le symbole correspondant la synth se obtenue ex1 pemrinst 7B sur le composant permet de voir les LOGIC CELL utilis es ici une seule Es christian dupaty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 10 23 SIN3 FPGA Description par sch ma LOGIC CELL COMB 0FF0 5 8 sur le LOGIC CELL permet de voir la structure logique apr s optimisation Donc un XOR C est ce sch ma qui sera utilis pour la simulation temporelle g Simulation fonctionnelle Cliquer lt Tools Run EDA simulation tools EDA RTL Simulation ce qui va lancer le simulateur en mode RTL simulation fonctionnelle Pr
20. ng Start Learning Designing with Quartus il software The audio video interactive tutorial teaches requires a project you the basic features of Quartus N software C a tera projets parking parking qpf C ualtera projets TIMER PARKINGITIMER PARKING qpf C lal era projets AND VHDL QWork qpf C ali era projets parking qpf Cliquer sur New project wizard Le wizard assistant va nous guider dans la construction du projet Il est indispensable de structurer les projets dans des dossiers l outil QUARTUS g n rant un grand nombre de fichiers Directory Name Top Level Entity page 1 of 5 What is the working directory for this project C ifaltera projets exi pem What is the name of this project a 5 exil pem 4 exl pem Le dossier de travail contient le projet fichiers et dossiers Le nom du projet sera celui du fichier contenant tous les param tres du dossier lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 2 23 SIN3 FPGA Description par sch ma Top level design entity est le nom du fichier de d finition sch ma MAE ou VHDL de plus haut niveau dans cet exemple il n y a qu un fichier sch ma Compl ter la page 1 5 du Wizard puis cliquer next Page 2 5 lt Add Files gt permet d ajouter des fichiers sources sch ma MAE ou VHDL au projet ici il n y en a pas Cliquer lt next gt pour acc der la page
21. oc der ensuite comme pr c demment mais en choisissant cette fois ci Design VHDL Verilog WORK bdf type et non plus GATE WORK puis OK pas de fichier sdf le mat riel n tant pas simul Name zii work On retrouve les trois signaux a b s ainsi que les trois signaux internes du exi pem sch ma qui poss dent les m me noms que dans la description VHDL A Effectuer comme pr c demment une simulation de 10uS en pla ant sur une horloge de p riode 1uS et sur b une p riode de 1 6uS s Wave usc exi pem a fex1_pem b 1_ 5 ex1_pem s_a 3 2 1 pii J 1 1010110110111 Hor juo j jou jj Tuc Cursor 1 Oins Quitter ModelSim h Essai sur cible KIT DEZ Le KIT DE2 est quip d interrupteurs switchs et de LEDRO LEDR LEDR1 LEDR LEDR2 LEDR i 8 LEDR3 LEDR LA LED qui vont permettre de tester en r el le projet Les sch mas de la carte DE2 se trouvent dans le fichier DE2 scheamtics pdf Le fichier DE2 UserManuall pdf contient des exemples et un tableau des entr es et sorties de la carte _ SWO SW1 DE2 Pourles essais les liaisons internes doivent tre les suivantes Brochage sur FPGA KIT DE2 a SWO PINN25 SLIDE SW SLIDE Sw b SW PING ses christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA sch
22. on monostable produisant une impulsion calibr e de 1s pour la commande de la barri re Ces fonctions sont r alis es partir des megafonctions de QUARTUS Cr er un nouveau projet lt parking gt destin au KIT DE2 Cr er un sch ma B Ajouter un composant libraires megafonctions arithmetic counter D J n Et altmult add D did Uber da Qe CIR d ie tI altmult complex I 5 uid dii p CC EE Pe imu iege ES ET altsqrt OROSII 0 E EEE DEO P S MP RUN divide iii ll pnab ee amp RES i Libraries m come ma EJ Ipm divide EM lt 4 IE c altera 10 1 quartus libraries EY Ipm mult COMAS Ab a megafunctions EF parallel add TL gt ME TBI U S 4 gt arithmetic Name rn a ns MEN tL altaccumulate yu ne Ipm_counter ET altecc_decoder m vir onu sehe diss m as altecc encoder Z Repeat insert mode one UE ET altfp_abs Insert symbol as block altfp add sub Launch MegaWizard Plug In CN porn sssi TE altfo compare Le nom du compteur sera cpt_ places Selected Megafunctions yhich type of oluput file do
23. sur LED4 LED3 LED2 LEDO Le KIT DE2 poss de un oscillateur 50MHz connect la broche PIN G26 du FPGA en divisant cette fr quence par 50 10 on obtient une base de temps d une seconde soit sur sa sortie de poids le plus fort soit sur sa sortie de d bordement carry out ou cout Diviseur de Compteur Q3 fr quence par binaire 4 bits Q2 50 000 000 Q1 QO 50Mhz Remise z ro RAZ Les sorties du compteur 4 bits sont repr sent es par un bus Pour nommer un bus s lection clic droit Donner un nom au bus suivi de sa dimension entre crochets Ex ici sortie 3 0 les fils du bus s appellent sortie 3 sortie 2 sortie 1 0 7D R aliser et tester sur le KIT DE2 le projet ci dessous Ipm counter1 iH T EC n ae x unus MM BN AE Ipm counter gt 2 U es Re NE NAS 1 0 in mmm asuasmasusmrsysysyryar wmwunaannannannannmanananan ML s DNI DUM c ROUEN RAZ a a um CUM PIN amp B21 IND b Exercice 4 compteur 7 segments Le projet r alise un compteur binaire 16 bits visualis sur les quatre afficheurs 7 segments de droite du KIT DE2 La p riode de comptage sera de 250ms Les sorties d un compteur tant en binaire il est n cessaire de disposer d une fonction d codeur binaire 7 segments Cette fonction sera ici crite en langage VHDL le langage VHDL sera tudi ult rieurement
24. t ristiques temporelles du composant peuvent tre prises en compte dans la simulation Si l erreur Can t launch the ModelSim Altera software the path apparait le chemin du simulateur n est pas correctement renseign Pour corriger le probl me fermer la boite de dialogue de l erreur windows aller dans Tools puis Option et choisir EDA Tool Options sous la cat gorie General Dans l espace ModelSim Altera parcourir les fichiers pour pointer vers C altera 10 0 modelsim ase win32aloem Valider par OK Le mode RTL register transfer level permet une simulation fonctionnelle partir du des fichier VHDL de la description ce mode ne prend pas en compte les temps de propagation dans le FPGA cible et sera pr sent dans le paragraphe suivant L interface QUARTUS ModelSim compile automatiquement la description avec les caract ristiques temporelle du FPGA Dans ModelSim Cliquer Simulate Start Simulation Design voL verilog Libraries SDF others C faltera r Entity C altera Architecture Library SMODEL T Library Library Library H altera_Insim ver Library Onglet Design selectionner structure Onglet SDF ADD browse choisir ex1_pem_vhd sdo puis OK le fichier sdo est cr e par QUARTUS lors de l appel du simulateur il contient les caract ristiques temporelles du FPGA Le simulateur propose dans la fen tre Objects les l ments constitu
25. tant de voir les assignements de broches Les interrupteurs s appellent SW O SW 1 etc les LEDs rouges LEDR O LEDR 1 etc L horloge 50MHz CLOCK 50 Les afficheurs 7 segments sont nomm s HEXO HEX1 HEX 2 et sont connect s des bus HEXO 6 0 HEX1 6 0 HEX2 6 0 Les segments a g des afficheurs sont respectivement les bits O 6 des bus Nommer les connecteurs du sch ma comme suit L horloge 50 MHz CLOCK 50 Le comptage decomptage SW 0 Les bus des afficheurs HEXO 6 0 pour l afficheur du bas du sch ma jusqu HEX3 6 0 pour l afficheur du haut Compiler et essayer le compteur sur le KIT DE2 Pour teindre les afficheurs inutiles les quatre de gauche il suffit de polariser les cathodes avec VCC 5 Cr er un nouveau sch ma comme suit nommer le efface aff7seg VCC se trouve dans la cat gorie other D A partir de ce sch ma cr er un nouveau composant File Create Update Create symbol File for current file Ajouter quatre sorties bus pour les quatre afficheurs manquant sur le sch ma HEXA HEX5 HEX6 HEX7 et les connecter quatre composants efface aff7seg Ds christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 20 23 SIN3 FPGA Description par sch ma Exercice 5 Horloge temps r el R aliser une horloge temps r el Heure minute seconde sur les six afficheurs de gauche du KIT DE2 Un bouton
26. you want to create LPM_COUNTER AHDL VHDL bs What name do you want fol the output file C altera projets parking cpt_places lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 15 23 SIN3 FPGA Description par sch ma Une documentation tr s compl te est disponible sur le site WEB d ALTERA pour chaque megafonction Currently selected device family Chione V Match project default How wide should the q output bus be 8 x bits What should the counter direction be i Lponly E Down only 1 Create an updown input port to allow me to do both 1 counts up 0 counts down Configurer le compteur comme suit 12bits avec entr e Up down modulus 1200 avec Clock Enable Set asynchrone Set to 10 pour les essais le nombre max de v hicules sera limit 10 il pourra tre chang par la suite 7B Cliquer next next finish le composant est termin et peut tre plac sur le sch ma Pour le modifier il suffit de double cliquer dessus Refermer le projet parking il sera compl t plus tard lt lt christian du aty ac aix marseille fr http genelaix free fr 2 SIN FPGA schema doc 16 23 SIN3 FPGA Description par sch ma a Exercice 3 compteur de secondes binaire 4 bits En utilisant les megafonctions cr er un projet lt compteur4bits gt permettant de visualiser le comptage des secondes en binaire
Download Pdf Manuals
Related Search