"QuestaSim 6.3d" "Precision Synthesis 2007a.8 - REDS - HEIG-Vd
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1. 1 Rechercher Fi Dossiers E3 QE DE x is Adresse a D coursVHD Comb dds PK Dossiers x H Cours af H E coursyHD F Comb LE Hawa amp Add5_tb vhd H Divers 4 3 Documentation E C3 essai v 4 L 5 objet s Espace disque disponible 6 59 7 38 Ko E Poste de travail h Figure 1 1 Structure d un projet au REDS 1 2 1 R pertoire work Ce r pertoire contient les fichiers de travail du compilateur de Questa_Sim Ces fichiers permettent de simuler les diff rents modules du projet 1 2 2 R pertoire Synth Ce r pertoire contient les fichiers VHDL d entr e et de sortie pour cha que module du logiciel de synth se logiciel Precision Synthesis 1 2 3 R pertoire P_R Ce r pertoire contient les fichiers de sortie pour chaque module du lo giciel de placement routage logiciel Quartus ID 1 3 Conventions de noms adopt es au REDS e Nom du r pertoire du projet Nom choisi en fonction du projet par exemple D EA1_2 Dupont Afficheur e Nom du composant principal Le nom du composant principal le top du design doit avoir le m me nom que le r peroire du projet ajouter du suffixe _top soit Afficheur_top e Lien entre nom du fichier et l entit Il doit toujours y avoir correspondance entre le nom du fichier VHDL et le nom de l entit utilis e dans ce m me fichier Dans l exemple ci dessus le fichier a le nom Afficheur_2. D partement TIC N e g vd Institut REDS Haute Ecole d Ing nierie et de Gestion du Canton de Vau Introduction QuestaSim 6 3d Precision Synthesis 2007a 8 Quartus II 7 2 Etienne Messerli Mai 2008 Version 5 0 Auteur et version du manuel Les premi res versions de ce manuel ont t crites par Michel Salamin et Guillaume Boutillier Cette version est une mise jour en prenant compte des modifications qui sont apparues avec les nouvelles versions des outils Mise jour de ce manuel Je remercie tous les utilisateurs de ce mode d emploi de m indiquer les erreurs qu il comporte ainsi que les probl mes qui apparaissent avec les logiciels de Mentor Graphics en suivant les proc dures indiqu es dans ce manuel De m me si des informations semblent manquer ou sont incompl tes elles peuvent m tre transmises cela permettra une mise jour r guli re de ce manuel Contact Auteur C dric Bardet e mail cedric bardet heig vd ch Tel 41 0 24 55 76 251 Adresse Institut REDS Reconfigurable amp Embedded Digital Systems HEIG VD Haute Ecole d Ing nierie et de Gestion du Canton de Vaud Route de Cheseaux 1 CH 1401 Yverdon les Bains Tel 41 0 24 55 76 330 central Fax 41 0 24 55 76 404 E mail reds heig vd ch Internet http www reds ch Autres personnes contacter en cas d absence M Messerli Etienne e mail etienne messerli heig vd ch T l 41 M Andres Perez Uribe
3. Failure J Fatal J Error D Error F Warning M Warning F Note M Info o cancel appy Figure 2 3 Param tres du simulateur Sous l onglet Assertions il est possible d indiquer au simulateur de puis quel niveau de gravit il doit suspendre la simulation sp cifi dans la zone Break on Assertion ainsi que les instructions assert qu il doit ignorer sp cifi dans la zone No Message Display For Impression du chronogramme Mise en page Cliquer sur la fen tre wave puis aller dans les menus File gt Page setup REDS HEIG VD Outils EDA x FPaper FUnits M Margins Paper size Top Per 5 ka xi C inches Bottom Per Width Pa cm Left Per Height 29 7 Right 1 27 Label width Cursors Grid r Color Auto Adjust off C off LE C Exedwidth 5 81 Con 5 on s seya C Baw rScaling Orientation C Fixed s00 ns per page C Portrait Fitto h S page s wide A Landscape OK Cancel Figure 2 4 Param tres pour l impression Dans le champs Paper on peut sp cifier le format A4 ou A3 Si le mes sage Unregonized paper size s affiche s lectionner ISO A4 210x297mm Le param tre le plus int ressant dans ce dialogue est la mise l chelle en anglais Scaling Il permet de sp cifier selon l option choisie e Fixed per page la dur e maximale de simulation affich
4. Pour la connexion branchez le c ble dans le port imprimante du c t PC et dans le connecteur prevu cette effet sur la carte Remarque Pour chacune des cartes disponibles au laboratoire une do cumentation a t r alis e Veuillez vous y r f rer en cas de doute Lancement du programmateur Pour lancer le programmeur aller dans les menus Quartus II Pro grammer La fen tre de programmation appara t cf figure 4 5 S lection du module de programmation Le module de programmation est un ByteBlaster V rifiez que le mo dule ByteBlaset est bien s lectionn cf figure 4 5 si se n est pas le cas e Cliquez sur le bouton Hardware Setup e Dans la fen tre qui appara t s lectionner le ByteBlster dans la zone AvailableHardware items e Sur la ligne Currently Selected Hardware vous devriez avoir ByteBlaster LPT1 e Validez avec le bouton Close 29 Chapitre 4 Placement Routage et int gration avec Quartus II 7 2 Version du 10 juin 2008 Zone de v rification Hardware Setup Hardware Settings JTAG Settings Select a programming hardware setup to use whem frogramming devices This programming hardware setup applies only to the current prografnmer window urrently selected hardware ButeBlaster LPT1 Available hardware tems Select Hardware Add Hardware Zone de s lection Figure 4 4 S lection du module de programmation Programmation de la
5. nogramme soit les signaux et les intercalaires avec leurs caract ristiques name radix Enregistrement Il faut s lectionner la fen tre wave devient active puis aller dans les menus File gt Save une fen tre de dialogue Save Format s ouvre choisir le nom du fichier do exemple wave_add5 do Ouverture Il faut aller dans les menus File gt Load Une fen tre Open For mat s ouvre choisir le fichier do et l ouvrir Simulation Aller dans les menus Simulate gt Run gt Run all de la fen tre principale ou cliquer sur le bouton z4 se trouvant dans la fen tre wave afin d effectuer la simulation La simulation s arr tera d s que les valeurs des entr es et des sorties res teront constantes typiquement lorsqu un wait est rencontr dans la des cription VHDL du test bench D autre par celle ci est aussi stopp e si le niveau de s v rit d une assertion est atteinte Le paragraphe suivant indi que comment configurer le simulateur Param trisation du simulateur pour les assertions Aller dans les menus Simulate de la fen tre principale gt Runtime Options Chapitre 2 Outil de simulation QuestaSim 6 3d 2 9 2 9 1 10 Version du 10 juin 2008 Runtime Options Defaults Assertions WLF Files C Fatal Failure C Error C Warning Note Info Immediate Assertion Break Severity No Message Display For VHOL Verilog J
6. 1 1 Introduction Cette introduction aux logiciels de MentorGraphics n a pas la pr ten tion de couvrir tous les aspects de ceux ci D autre part ce document com porte quelques indications sp cifiquement li es l utilisation des logiciels EDA au sein de l institut REDS de la HEIG VD Par contre il ne se limite pas r sumer le mode d emploi de divers logiciels mais introduit une m thode de travail permettant la r alisation compl te de circuits num riques en VHDL Remarque Ce document est pr vu avec l utilisation de configurations et de fichiers scripts personnalis s pour les laboratoire de syst mes nu m riques donn s au sein du REDS Pour plus d information sur ces scripts voir le document Configuration des outils EDA au REDS Outils pour la conception de circuits La conception de circuits met en uvre quatre outils un diteur de tex te un simulateur un synth tiseur et un placeur routeur Tous ces outils sont pr vus pour l utilisation du langage VHDL Chapitre 1 Introduction Version du 10 juin 2008 1 1 1 1 1 2 1 1 3 1 2 QuestaSim version 6 3d Ce logiciel permet de simuler avec l aide d un banc de test automati que les descriptions r alis es afin de v rifier si elles respectent bien les contraintes de fonctionnement voulues Precision Synthesis version 2007a 8 Ce logiciel effectue la synth se d une description VHDL en un sch ma logique quivalent Celui ci e
7. 16 s J 5 am 17 28 17 54 6 3 J 18 5 18 56 7 7 _J 19 2 19 58 20 2 f 20 Generateur de fichier tel pour carte EPM 25p 25p A T 7 Date 5 mai 2004 D T 2 Version 1 2 23 n 23 24 g 24 Generer Lecture 5 i A Quitter Figure 3 4 Interface du script GenePin tcl 25 Chapitre 3 Outil de synth se Precision Synthesis 2007a 8 Version du 10 juin 2008 26 Chapitre 4 Placement Routage et int gration avec Quartus II 7 2 Avant de lancer Quartus II sauver et fermer Precision Pour lancer le logiciel allez dans les menus D marrer Labo num rique EDA Quartus II 7_2 Ouverture du projet Pour cr er un nouveau projet cliquez sur le bouton une fen tre s ouvre S lectionnez le sous r pertoire P_R du r pertoire de travail con tenant le projet r pertoire Dupont Afficheu P_R et valider en cliquant sur le bouton Cr er Quartus IT cr e le projet et ajoute ce dernier le fichier source edf ainsi que les contraintes sp cifi es lors de la synth se dans Precision Syn thesis 27 Chapitre 4 Placement Routage et int gration avec Quartus II 7 2 Version du 10 juin 2008 Creation de projet version 1 6 File Info Cr ation d un projet Quartus Il Synthetiseur Precision S l ctionnez votre r pertoire de travail Choisir Structure D Classe GroupeProjet_proj Projet P_R Cr er Figure 4 1 Cr ation d un nouveau projet 4 2 Placement et
8. 24 Project UNARLO Dusi CPLD UNARLO_Dusl_CPLD AIRT C3 Impl UNARLO_Dual_CPLD i F1 L Cos i 4 input Fies e Ports dd unARLO Dua emo 1 Cu nets E constraint Fies ki E in tences o D Sert Ples D uwao cro nnno E Marra Fins FII Output Fies C Logie kfos 11 K RT Constraints Report Tech Constrants Repo LUINARLO Pasi CALD es Quartus 11 Project Conf 2 Design Bar Onglet Court GE e 1 Dei cere Ready gt er EU Dre DISSARNARLO FRANA LOS Figure 3 1 Fen tre initiale obtenue apr s le lancement de Precision Synthesis Description des onglets Design Bar Regroupe les diff rentes commandes disponibles dans Preci sion Elles sont rang es en diff rents firoires Ces commandes ne sont disponibles que aufur et mesure que l on avance dans le projet Onglet e Transcript Zone o sont affich es les informations donn es par Precison D roulement du process Warning erreurs etc e Design Centre Zone o sont regroup s tous les fichiers d entr es ou de sor ties de Precision Il est galement possible d affecter diff rentes contraintes au projet D autres onglets apparaissent pour afficher les informations demand es par exemple pour afficher les rapports timing ou Aera ou pour afficher une vue RTL ou View Technology Schematic 3 2 Cr ation du projet Dans le Design Bar tiroir Project cliquez sur le bouton New Project La fen t
9. Relanc la simulation apr s correction e ssessssseesseccoescessesocesocsseecoesocsseescesoe 14 Simulation apr s Placement Routage e seessescessecsoesocsseesoesocsscescescosocsscescesose 14 2 13 1 Liaison des librairies Altera avec la biblioth que work 15 2 13 2 Compilation des fichiers 5 se dnomtan sieur Adele 15 2 13 3 Lancement de la simulation 15 Automatisation des tapes de simulation esseessesocsseesoesocsseescesoossccssesocesoess 16 2 14 1 Script pour le lancement d un projet 16 AJOUT LE Signaux LR RS eee a ee es lee ANS Se D Ge Ua 17 2 14 2 Lancement du fichier script 18 R ouverture d un projet essesseessesocsscescesocsscesoeeccssccsceccoesocsscesoesoesocsscesoeseesse 18 Chapitre 3 Outil de synth se Precision Synthesis 2007a 8 19 3 1 Lancement du logiciel ooesssooesssooesssoocessosecesssocesssoossssooeessooecessscossssoossssosee 19 2 L OPBSLPIONE eitas a a a aa EE a OENE 19 3 1 2 Intertaced D CISION risasi eri E E e EEE EE ai 19 Description des onglets L Edossa coctuasa ads nanan 20 3 2 Cr ation du DOI name seese sesir oaee 20 3 3 Choix des descriptions VHDL synth tiser ss 21 3 4 Synth se de la description e ssesccsseesoesocsscesoesoosocsscesoesocsscesoesoosscessescooesosssessoe 21 3 4 Choix dela cible etc ns t a SA a a EN Dur 21 3 4 2 Compilation eosed enine Er ee Ta es
10. carte Majorite_top cdf 10 x Hardware Setu ByteBlaster LPT1 El 0 PL Start Fie Device gean dues MERS module de mt Stop 1 P_R Majorite_top pof EPM71285L84 001E1907 O000FFFF programmation Auto Detect X Delet D Add File i j Zone cocher Figure 4 5 Fen tre de programmation e Cochez les case Program configure et verify cf figure 4 5 e Lancez la programmation en cliquant sur le bouton Start 4 3 1 Reprise d un projet Pour programmer un circuit partir d un fichier de programmation dis ponible suivez les tapes suivantes e Lancez le programme Quartus II e Ouvrir le programmeur avec le menu Quartus I Programmer e S lectionnez le fichier de configurations en cliquant sur le bou ton Add File Les fichiers de configurations ont comme extan sion pof Max7000 ou sof Acex e Suivre les informations du 4 3 Programmation 30
11. e mail andres perez uribe heig vd ch T l 41 M Starkier Michel e mail michel starkier heig vd ch T l 41 0 24 55 76 302 M Auberson Olivier e mail olivier auberson heig vd ch T l 41 24 55 76 274 24 55 76 155 24 55 76 259 24 55 76 259 24 55 76 429 M Graf Yoan e mail yoan graf heig vd ch T l 41 M Jean Philippe Meylan e mail jean philippe meylan heig vd ch T l 41 TETE Z Table des mati res Chapitre 1 Introduction 1 1 Outils pour la conception de circuits ssesooesosssesoossocssesooesosssesooesosssessossosese LT QuestaSim version 6 30 saanee Le ous vien t oo 1 1 2 Precision Synthesis version 2007a 8 1 1 3 Quartus IH version 7 2 44 tree der 1 2 Organisation des r pertoires du projet ssesssseessesocesccsseccoesocsscesoesocsscesoesocsse 1 2 1 R pertoire Work siege inner aan 1 2 2 R pertoire Synth es nr annee here E etaient 22 RED TOIT PER Ce nt pete en AR E EA esse 1 3 Conventions de noms adopt es au REDS eeseeseessescoescessessoesocsscesoesocsscesoesocsse Chapitre 2 Outil de simulation QuestaSim 6 3d DLL TANT ns Ne 2 2 Lancement du simulateur sssssssnsnenennnennenennenenssenesenensseses 2 3 S lection du r pertoire de travail sesssescessescoesocsscesoesocsscesoesoosscesoesoosseessessoe 2 4 Cr ation d une biblioth que s seessesccoesocsscesoesccsscesoesocsscescesoesocsscesoes
12. fichiers pour la simulation e Cliquer sur le bouton ou aller dans les menus Simulate gt Simulate e Dans l onglet Design s lectionner la biblioth que work e Dans la partie inf rieure de la fen tre choisir l entit hi rarchi que de niveau le plus haut en principe le test bench e Cliquer sur OK Si une simulation est d j en cours on peut la relancer comme expliqu au 2 12 Relanc la simulation apr s correction Pr paration en vue de la simulation Ajout de la fen tre wave en allant dans le menus view gt wave Ajout des traces dans le chronogramme S lectionner les signaux dont on d sire garder la trace dans la fen tre Objects puis les d placer l aide de la souris dans la fen tre wave Vous pouvez galement s lectionner tous les signaux en allant dans le me nus Edit gt Select All de la fen tre Objects Il est possible de se d placer dans la structure du composant simul en s lectionnant les diff rents entit s dans la fen tre Workspace situ dans la fen tre principale La fen tre signals montre les signaux de l entit s lectionn e Ajout d intercalaire divider Il est possible d ajouter des intercalaires entre les diff rentes traces afin d am liorer la lisibilit du chronogramme Pour ajouter un intercalaire effectuer un clic droite de la souris dans la fen tre wave et s lectionner le menu Insert divider Le dialogue
13. giques de base portes comparateurs additionneurs compteurs Il est possible de visualiser ce sch ma en s lectionnant le menu Tools gt View gt View RTL Schematic Remarque Precision permet d afficher les sch mas dans une ou plu sieurs vues Pour passer d un mode l autre faite un click droite sur le graphique et activez ou d sactivez l option MultiPage Schematic Si on veut voir le sch ma de fa on plus d tail e il faut supprimer les option Show Bundled Instances et Show Net Buses dans la partie Schema tic Viewer du menu tools gt Set Options voir ci dessous Options xl E Input Optimization Analysi j du r Sheet size Symbol handling Feedback levels Quartus II Size a M Permute pins Output B E Session Settings i l 100 Schematic Viewer Width s M 10 Buifer cts High M Show Bundled Instances C Landscape M Show Net Buses Portrait M Auto bundle nets base on net s names T Fitpage Logfile Browse Le compilateur de Precision 2007 supprime certain messages d erreur que le compilateur de 2004 affichait Pour utiliser le compilateur 2004 il faut cocher l option 2004c Compile Mode qui se trouve aussi dans menu tools gt Set Options mais cette fois ci dans la partie Input Affectation des broches Dans le cas de l utilisation d une carte o les pins du FPGA sont d j rout es 1l est n cessaire d assigner les
14. a ARR eee 22 3 4 3 Affectation des broches 4 8e ane den been Lande pat Date 23 3 44 Synth size js 2 de gere enb Ve tn se auf ne Pause Po 23 3 5 R ouverture d un projet seessesccssecsoesocsscesoesoosscesceccosscessecooesocssesoeecoesoesseesoe 24 3 6 Cr ation du fichier d assignations des broches ses 24 3 6 1 Syntaxe d une assignation 2 4 a dead ane pen ne at et gen 24 3 6 2 Assignation des broches pour la carte EPM 25p 25p 25 Chapitre 4 Placement Routage et int gration avec Quartus II 7 2 27 4 1 Il Ouverture du projet sseesssesssesssecesooesoccssocsssecssocesoossoocessecssecesocesoossscessocesoosso 27 REDS HEIG VD Outils EDA 4 2 4 3 Placement et routage esssecesssooesssoocsesoceessosecessscosessocesssooecesosecesssecsssseosssoosse 28 HAN URT aa a EE E a N a A a nue 28 4 2 2 Visualisation des rapports 29 42 3 Fichier g n rer L us die ares hhed ue sde hdi Re 29 Programmation sssssssssssssssssisssssssssssssossossssossscosssssssssssssossnoipbitssosssossseos tds des 29 Branchement de la carte tirs ess es eue mers 29 Lancement du programmateur 29 S lection du module de programmation 29 Programmation de la carte este te dau ee Le CUT 30 4 3 L ReDrISE d un projet Ho eee he Roue En let ne AE nr ele 30 III Table des mati res Version du 10 juin 2008 IV Chapitre 1
15. broches avec les signaux correspon dant la carte Cette tape est alors n cessaire Aller dans les menus File gt Run Script puis ouvrir le fichier d assignation des pins aux ports extension tcl Voir le paragraphe 3 6 pour plus d informations Remarque Cette information n est pas directement utilis e par le syn th tiseur Elle sera transmise l outil de placement routage Quartus via un fichier de contraintes 3 4 4 Synthesize Toujours dans le menu Design du Design Bar lancez la compilation en cliquant sur le bouton Synthesize 23 Chapitre 3 Outil de synth se Precision Synthesis 2007a 8 Version du 10 juin 2008 3 5 3 6 3 6 1 24 Durant cette phase Precision Synthesis va essayer de simplifier le sch ma de portes quivalent aux descriptions VHDL afin de minimiser soit la place utilis e dans le silicium soit le temps de propagation entre les entr es et les sorties Il est possible de voir le sch ma de portes logiques optimis pour la technologie s lectionn e en s lectionnant le menu Tools gt View gt View Technology Schematic Durant cette phase Precision Synthesis cr e aussi les diff rents fi chiers n cessaire pour l outil de placement Routage Quartus II Le bouton Physically Aware Synthesize sert a recalculer les timing de la synth se plus pr cis ment R ouverture d un projet Pour ouvrir un projet pr c dement synth
16. dialogue suivant appara t Open Dataset Xl m Dataset Pathname es Name for Dataset ms OK Cancel Figure 2 6 Ouverture d un chronogramme Cliquer sur le bouton Browse ouvrez le fichier wlf que vous avez pr alablement sauvegard puis valider en cliquant sur le bouton OK 13 Chapitre 2 Outil de simulation QuestaSim 6 3d Version du 10 juin 2008 14 Ajouter les traces dans le chronogramme de la m me mani re que vue pr c demment 2 11 2 Sauvegarde de la fen tre Wave dans un fichier Bitmap ModelSim permet de sauvegarder l tat pr sent d un chronogramme dans un fichier graphique au format bitmap Pour ce faire il faut s lectionner la fen tre wave pour la rendre active et aller dans les menus File gt Export gt Image 2 12 Relanc la simulation apr s correction Il est possible de relancer une simulation apr s une correction de la des cription VHDL sans quitter ModelSim Lorsque le fichier VHDL est corriger il faut recompiler les fichiers comme indiqu au 2 5 Compilation des fichiers sources VHDL Ensuite relancer la simulation du m me syst me en cliquant sur le bouton zf ou aller dans les menus Simulate gt Run gt Restart Ensuite valider en appuyant sur le bouton Restart et relancer la simu lation l aide du bouton Run all Lorsque l on relance la simulation les derniers fichiers compi
17. e s 3 name set _attribute s 2 name set _attribute s 1 name set _attribute s 0 name PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER PIN NUMBER value 4 value 5 value 6 value 7 value 8 value 9 value 11 value 12 value 13 value 14 value 18 value 19 value 20 value 21 value 24 value 25 value 26 Outils EDA port port port port port port port port port port port port port port port port port Exemple 3 1 fichiers d assignation des num ros de pins aux ports 3 6 2 Assignation des broches pour la carte EPM 25p 25p Le script GenePin tcl permet de g n rer automatiquement ce fichier affectation des pins pour la carte EPM 25p 25p disponible au labo ratoire TCL file generator 1 2 iol xi Connecteur Gauche Connecteur Droite Informations Connecteur _ Broche Nom du signal Connecteur Broche Nom du signal Maquette EPM 25p 2 1 36 1 44 Auteur 2 34 2 48 Date 3 El 3 50 Version 4 2 4 52 5 27 J 5 55 J Horloge et Reset 6 24 J 6 s J FEES 7 A T e Jooo 8 18 8 63 E 16 3 65 10 T 10 e f Connecteur JP2 1 T 1 n f Comnecteur_ _ Broche Nom du signal 12 8 12 74 1 77 pi 13 4 13 76 2 a 14 35 14 45 3 a 15 3 J 15 4 f 4 C 16 J
18. ement s lectionner le r pertoire de travail si cela n a pas t fait voir 2 3 S lec tion du r pertoire de travail 2 15 R ouverture d un projet Pour ouvrir nouveau un projet qui avait t pr c demment compil a Aller dans les menus File gt Change Directory b Se d placez dans le r pertoire de travail de ce projet c Cliquez sur le bouton Ouvrir Puis suivre les tapes depuis le 2 6 Chargement des fichiers pour la simulation 18 Chapitre 3 Outil de synth se Precision Synthesis 2007a 8 3 1 Lancement du logiciel Pour lancer le logiciel il faut aller dans les menus D marrer gt Labo num rique gt EDA gt Precision Synthesis 2007a 8 gt Precision RTL Plus 3 1 1 Conseil du jour Si le dialogue Tip of the Day appara t supprimer la coche de la case Show Tips at Startup puis valider en cliquant sur OK 3 1 2 Interface de precision Une fois le programme lanc on obtient la fen tre represent e la figure 3 1 Cette fen tre est divis e en deux le Design Bar sur la gauche et une zone d affichage qui peut tre divis e par un certain nombre d on glet 19 Chapitre 3 Outil de synth se Precision Synthesis 2007a 8 Version du 10 juin 2008 UNARI N Dual MD Mentir Graphics Prochain ATL Plus Desig Orkes _ lolx Be de 100 reb l0j xj ejs m aes lui f Aleta MAX 70005 EPM7120SLCO4 15 Project Fles Design Hierarchy
19. ement de travail entre deux ses sions de simulation il est possible de sauvegarder la configuration du chro nogramme soit les signaux et les intercalaires avec leurs caract ristiques name radix Enregistrement Il faut aller dans les menus File gt Save gt Format de la fen tre Wave 12 REDS HEIG VD Ouverture Outils EDA Il faut aller dans les menus File gt Load gt Format de la fe n tre Wave 2 11 Sauvegarde du chronogramme Il y a deux m thodes pour sauvegarder un chronogramme e La sauvegarde du fichier contenant le chronogramme Dataset cela permet d analyser le chronogramme un autre moment e Sauvegarde dans un fichier graphique pour la documentation 2 11 1 Sauvegarde du fichier Dataset Enregistrement Les traces contenues dans le chronogramme sont m moris es dans le fi chier wsim wlf se trouvant la racine du r pertoire du travail Ce fichier est cr ou remplac s il existe d j lorsque l on quitte le logiciel Model Sim ou que l on relance la simulation avec les menus Simulate gt Run gt Restart Pour m moriser les traces du chronogramme il faut wsim wlf et lui donner un autre nom Ouverture copier le fichier Pour afficher un chronogramme qui a t sauvegard il faut s lec tionner la fen tre wave pour la rendre active ensuite aller dans les menus File gt Open de la fen tre principale Le
20. er par page e Fit to page s wide le nombre de pages sur lequel le chrono gramme doit tre imprim 2 9 2 Impression Aller dans les menus File gt Print depuis la fen tre Wave 11 Chapitre 2 Outil de simulation QuestaSim 6 3d Version du 10 juin 2008 Printer Name f eint07 400 HP8150 O v Properties Status Ready Type HP LaserJet 8150 PCL 6 _ Setup Where 10 192 48 46 hp8150 a00 Comment N amp B 44 43 j Public J Print to File Signal Selection Time Range All signals Full Range Ons Ons Current view Current view Ons 1 us C Selected Custom From ons To a7000 4 OK Cancel Figure 2 5 Dialogue d impression d un chronogramme Dans ce dialogue il est possible de sp cifier quels sont les signaux se trouvant dans la fen tre contenant le chronogramme imprimer e All signals imprime tous les signaux e Current view imprime les signaux qui sont visibles dans la fen tre e Selected imprime les signaux qui sont s lectionn s Il est galement possible de sp cifier l intervalle de temps imprimer e Full Range imprime les traces depuis le d but de la simulation jusqu au dernier instant simuler e Current view imprime les traces sur l intervalle visible dans la fen tre e Custom imprime les traces sur l intervalle sp cifi dans les deux champs suivants 2 10 Sauvegarde de la configuration du chronogramme Afin de retrouver le m me environn
21. l s du sys t me sont automatiquement recharg s pour tre simul 2 13 Simulation apr s Placement Routage L application Quartus II lors du placement routage a cr un ensemble de fichiers pour pr parer la simulation avec les retards Ces fichiers sont plac s dans le dossier lt DossierProjet P_R Simulation modelSim Le fichier vho contient la nouvelle description VHDL simuler et le fichier _vhd sdo contient les retards La simulation a aussi besoin d une librairie pour la famille de FPGA uti lis e Dans notre cas celle ci est fournie par Altera et se situe dans le r pertoire suivant C EDA Altera Quartus v7_2 quartus eda sim_lib Pour chaque famille de circuit il y a des fichiers e _atoms vhd e _ _component vhd Les fichiers sont d pandants de la cible choisie par exemple max_atoms vhd et max_components vhd pour une max7000S REDS HEIG VD Outils EDA Les paragraphes suivants donnent les tapes suivre pour utiliser cette librairie 2 13 1 Liaison des librairies Altera avec la biblioth que work e Aller dans les menus File gt New gt Library e S lectionner l option a map to an existing library e Dans le champ Library Name donner le nom du circuit par exemple max pour un max 7000S Pour conna tre le nom utili ser il faut aller voir dans le fichier vho sous library name e Dans le champ Library Maps to laisser le nom work e Valider en cliqua
22. nt sur OK Create a New Library x Create anew library and a logical mapping to it a map to an existing library m Library Name fma m Library Maps to work y Browse OK Cancel 2 13 2 Compilation des fichiers Compiler les fichiers dans l ordre suivant Dans le dossier C EDA Altera Quartus v7_2 quartus eda sim_lib e atoms vhd e _components vhd Les fichiers sont d pandants de la cible choisie par exemple max_atoms vhd et max_components vhd pour une max7000S Dans le dossier lt DossierProjet P_R Simulation modelSim e vho e Adapter la ligne de configuration du composant simuler dans le fichier de simulation test bench selon le nom de l entit ne doit pas changer et l architecture g n ralement structure exemple for all add5 use entity work Add5 flot_Don simulation VHDL for all Add5 use entity work AddS structure simulation P_R e puis compiler nouveau le fichier de simulation test bench 2 13 3 Lancement de la simulation e Cliquer sur le bouton ou aller dans les menus Simulate gt 15 Chapitre 2 Outil de simulation QuestaSim 6 3d Version du 10 juin 2008 Start Simulation e Dans l onglet Design ouvrir la biblioth que work e Dans la partie inf rieure de la fen tre choisir l entit hi rarchi que de niveau le plus haut en principe le test bench e Dans l onglet SDF ajouter le fichier de sp cification de
23. ocsseesceeose 2 5 Compilation des fichiers sources VHDL ses 2 6 Chargement des fichiers pour la simulation ses 2 7 Pr paration en vue de la simulation see 2 7 1 Ajout des traces dans le chronogramme Ajout dimt rcalure divider ns ses Na sde nee be De dr Tes 2 7 2 Forma tagede s traces renei eina Udinese aies HR DE 2 7 3 Sauvegarde de la configuration du chronogramme Enregistremenp Eee toana e aaea No de e a ii te OUVETUFE var 38 E TE Me N E E EE AAE EE e a PP ET ACO i EE R E EEA 2 8 1 Param trisation du simulateur pour les assertions Table des mati res Version du 10 juin 2008 2 9 2 10 2 11 2 12 2 13 2 14 2 15 Impression du chronogramme essssoocsssooesesoscossssooesssooeeesosecesosccssssoossssooseeo 10 2e Mise en DAS Le osa e ce Sami Niger nuire 10 2 02 MPreSSIO us 4 a der de UE ES nr SE 11 Sauvegarde de la configuration du chronogramme sssesssesssocesooesooesooeeose 12 Enregistrement neu danur etu aa SR TER ea A a bee at 12 OnveitUTe arer ta aaa N e a a TAN a aaa a a a aa S 13 Sauvegarde du chronogramme ssessseescoescocessecssecssocesocesoocesocessecssocesoossooseos 13 2 11 1 Sauvegarde du fichier Dataset 13 Enregistrement ENS Mere Me eee eE E KE EE NEEE EEN E E a a 13 OQO yerture oee SRI RIRES RER a a E NAS Re 13 2 11 2 Sauvegarde de la fen tre Wave dans un fichier Bitmap 14
24. orme sp cifie la norme VHDL 87 93 2002 work lt library_name gt sp cifie le nom de la librairie utiliser par de faut la librairie Work est utilis e lt filename gt fichier compiler exemple vcom 93 work work add5 vhd addS_tb vhd La commande vsim sert charger la simulation Syntaxe vsim t lt multiplier gt lt time_unit gt lt library_name gt lt design_unit gt lt design_unit gt nom de l entit du test bench a simuler t option permettant de changer le pas de simulation par defaut de 1ns exemple vsim t 100ps work add5_tb Ajout de signaux Les commandes pour l ajout de signaux dans un chonogramme depuis un script add wave A Ajoute le signal A du module courant qui est s lectionn dans la fen tre structure add wave A Ajoute le signal A du module hi rarchique le plus haut donc celui du module simul add wave 1i0 A Ajoute le signal A du module 10 qui est instanci dans le module simul add wave Ajoute tous les signaux du module hi rarchique le plus haut module simul add wave r Ajoute tous les signaux du module simul ainsi que des compo sants instanci s dans celui ci 17 Chapitre 2 Outil de simulation QuestaSim 6 3d Version du 10 juin 2008 2 14 2 Lancement du fichier script Pour ex cuter un script qui a t pr c demment cr 1l faut aller dans les menus Tool gt TCL gt Execute Macro Il faut pr alabl
25. ravail pour QuestaSim Par d faut cette librairie est nomm e work Voici la marche suivre e Aller dans les menus File gt New gt Library e S lectionner l option a new library and a logical mapping to it e Dans le champ Library Name laisser le nom work e Dans le champ Library physical Name laisser le nom work e Valider en cliquant sur OK La biblioth que est cr e dans le r pertoire de travail 2 5 Compilation des fichiers sources VHDL e Cliquer sur le bouton ou aller dans les menus Compile gt Compile e S lectionner le fichier contenant la description VHDL compiler puis cliquer sur le bouton Compile R p ter cette op ration autant de fois qu il y a de fichiers VHDL compiler y compris le fichier de simulation test bench en commencant par les modules de bas niveau et en remontant la hi rarchie Test bench compil en dernier En cas d erreur lors de la compilation il faut faire un double cli que sur l erreur Le fichier correspondant est ouvert l endroit de l erreur Corriger l erreur sauver le fichier et r essayer de compi ler celui ci e Une fois les compilations effectu es cliquer sur le bouton Done Remarque Il est possible d automatiser la compilation et le chargement des fichiers par l utilisation de script Voir 2 14 Automatisation des ta pes de simulation REDS HEIG VD 2 6 2 7 2 7 1 Outils EDA Chargement des
26. re de la figure 3 2 appara t 20 ReDS HEIG VD Outils EDA New Project xj Project Name fu NARLO Project Folder p ASSAWNARLO solution UNARLOS Synth El M Create Impl fu NARLO_impl_1 Cancel Figure 3 2 Cr ation du nouveau projet dans Precision Synthesis Saisir le nom du projet celui ci doit correspondre au nom de l entiti du top Le fichier doit avoir le m me nom S lectionner le r pertoire de travail qui doit avoir en dernier le r pertoire Synth Laisser les choix par d faut pour l impl mentation voir la figure 3 2 ci dessus 3 3 Choix des descriptions VHDL synth tiser Dans le Design Bar tiroir Design cliquez sur le bouton Add Input Files et s lectionnez les fichiers faisants partie du design Il faut changer de r pertoire pou rtrouver les fichiers Remarque L ordre du choix des fichiers n est pas important Precision Synthesis d tecte automatiquement le top du design 3 4 Synth se de la description 3 4 1 Choix de la cible 1 Dans la Design Bar s lectionnez le tiroir Design 2 cliquez sur l icon Setup Design la figure 3 3 appara t 21 Chapitre 3 Outil de synth se Precision Synthesis 2007a 8 Version du 10 juin 2008 xl Technology Design Frequency Period Ex Altera g Current Frequency none ACEX 1K Current Period none APEX 20K _ APEX 20KC C Set Frequency 100 MHz E E C Set Period l 10 ns Ania GX C Remove F
27. requency amp Constraints Cyclone Cyclone Il 120 Constraints Cyclone III Curent Delay Excalibur ARM Input Delay none Output Delay none FLEX 10K 5 FLEX 10KA a a cyioi f 4 CN Device D tp 0 ns EPM71285LC84 je Ye Delays amp 170 Constraints Speed Grade 1 ES Ml BTE Cane Figure 3 3 S lection de la cible 3 Configuration de la cible Remarque Le tableau ci dessous r f rence les informations sur les cir cuits les plus couramment utilis s au laboratoire V rifiez quelle est la cible utilis e Technologie Device Speed grade Altera Acex 1K EP1K30QC208 3 EPM7128SLC84 7 ou 15 Altera MAX 7000S EPM7064SLC44 10 ou 15 Tableau 3 1 Liste des circuits les plus fr quemment utilis s Le choix de la technologie permet e d orienter Precision dans sa mani re de simplifier les qua tions logique simplification au niveau des portes logiques e de conna tre le circuit cible voulu afin de le transmettre au pla ceur routeur Ceci vite de devoir le sp cifier manuellement lors du placement routage 3 4 2 Compilation Toujours dans le menu Design du Design Bar lancez la compilation en cliquant sur le bouton Compile Durant cette op ration une analyse est effectu e sur les descriptions VHDL Le synth tiseur fourni alors un sch ma fonctionnel quivalent de la description VHDL avant synth se Ce sch ma utilise des fonctions lo 22 ReDS HEIG VD 3 4 3 Outils EDA
28. routage Affichez la fen tre de compilation en allant dans les menus Quartus II Compiler Tool La fen tre Compiler Tool appara t cf figure 4 2 Lancer le placement routage en cliquant sur le bouton gt Start Fitter Timing Analyzer MEA 100 00 00 02 00 00 01 nier nueg aaee elel aleg D Start E Report Figure 4 2 Compiler Tool 4 2 1 Vue RTL Quartus II permet de voir une vue RTL du projet Aller dans les menus Quartus II RTL Viewer 60601241041 Figure 4 3 Vue RTL du projet Majorite 28 REDS HEIG VD 4 2 2 4 2 3 4 3 Introduction aux logiciels de Mentor Graphics Visualisation des rapports Pour visualiser les r sultats obtenus lors du placement routage Quartus II cr e un certain nombre de fichiers rapports Pour les visualiser cliquer sur le bouton Report dans la fen tre Compiler Tool Il est possible d ouvrir la fen tre Compiler Tool par le menus Quartus II gt Compiler tool Fichier g n rer Quartus II g n re une grande quantit de fichiers voici les plus impor tants e pof sof fichier de configuration du circuit programmable e fitrpt r sum du r sulat de placement routage e fiteqn fourni les quations logiques obtenues e pin Liste avec l affectation des broches Programmation Branchement de la carte La programmation se fait toujours avec un cable de type ByteBlaster
29. s tim ming sdf Ce fichier ce trouve dans le dossier lt DossierProjet P_R Simulation modelSim e Cliquer sur OK La suite de la simulation se d roule de la m me mani re que d crite pr c demement cf 2 6 Chargement des fichiers pour la simulation 2 14 Automatisation des tapes de simulation Il est possible d utiliser des fichiers scripts fichiers do ou tcl afin d automatiser l ouverture des fen tres l ajout de signaux dans le chro nogramme le formatage de ceux ci ainsi que le lancement de la simula tion 2 14 1 Script pour le lancement d un projet Voici un script qui permet de g n rer un projet automatiquement Cr a tion de la librairie compilation et lancement de la simulation Selection du repertoire de travail cd D Dupond DFF Creation de bibliotheque vlib work Compilation des fichiers VHDL vcom 93 DFFs vhd vcom 93 DFF_tb vhd Chargement de la simualtion vsim DFF_tb Ouverture des fenetres view objects view wave Ajout des signaux add wave Lancement de la simualtion 16 Outils EDA REDS HEIG VD run all Exemple 2 1 Script pour le lancement d un projet La commande vmap d fini un lien entre une library et un r pertoire Syntaxe vmap lt nom_Lib gt lt nom_rep gt La commande vcom compile les sources VHDL avec une library sp cifique Syntaxe vcom norme work lt library_name gt lt filename gt n
30. st compos de fonctions logiques disponibles dans le circuit cible choisi Il fourni en sortie une net list pour l outils de placement routage et un fichier VHDL pour la simulation Quartus IT version 7 2 Ce logiciel effectue le placement routage dans un circuit sp cifique Parmi les outils EDA celui ci est le seul qui soit fourni sp cifiquement par le fabricant du circuit cible choisi Dans notre cas il s agit de la soci t Altera Il est noter que le logiciel Quartus comprend un synth tiseur Il permet aussi de r aliser la synth se d une description VHDL Cette d marche n est pas document e dans le pr sent manuel Cet outil fourni un fichier de programmation du circuit PLD choisi Il fournit aussi un fichier VHDL avec un fichier SDF qui contient les infor mations de timing Ces deux fichiers permettent de r aliser une simmula tion apr s placement routage avec les d lais de programmation Organisation des r pertoires du projet Le r pertoire du projet contient les diff rents r pertoires Seul le r per toire work est cr automatiquement Les autres r pertoires devront tre cr s manuellement par l utilisateur Les fichiers source VHDL ainsi que les scripts seront plac s la racine Dans le cas de projet important il sera n cessaire de cr er un r pertoire src REDS HEIG VD Outils EDA _inix Fichier Edition Affichage Favoris Outils E3 Pr c dente
31. suivant appara t Chapitre 2 Outil de simulation QuestaSim 6 3d Version du 10 juin 2008 Wave Divider Properties x Divider Name New Divider Divider Height Figure 2 1 Cr ation d un intercalaire Dans ce dialogue remplacer le texte New Divider par une cha ne de caract res caract risant l intercalaire Cette cha ne est indicative et peut donc contenir n importe quels caract res imprimables 2 7 2 Formatage des traces Pour effectuer la mise en forme d une trace dans le chronogramme il faut effectuer un clic droit de la souris et s lectionner le menu Proper ties sur le nom du signal la repr sentant dans la fen tre wave Le dia logue suivant appara t x Signal vsim add5 cout_o view Format Compare al gt un Name Wave Color Radix Colors default Name Color OK Cancel pply Figure 2 2 Les champs int ressants permettent de sp cifier REDS HEIG VD 2 7 3 2 8 2 8 1 Outils EDA e Radix la base de la repr sentation du signal Ce qui permet par exemple de repr senter la valeur enti re d un compteur l aide du choix Unsigned e Display Name le nom a afficher la place du nom du signal Sauvegarde de la configuration du chronogramme Afin de retrouver le m me environnement de travail entre deux ses sions de simulation il est possible de sauvegarder la configuration du chro
32. tis e Cliquez sur le bouton Open Project qui se touve dans le Design Bar tiroir Project e S lectionnez le fichier psp dans le r p rtoire synth e Valider en cliquant sur le bouton Ouvrir Cr ation du fichier d assignations des broches Le fichier qui va servir pour l assignation des pins est un fichier TCL Tool Command Language Ce fichier est un script effectuant une suite de commandes dans Precision Synthesis Ce fichier est compos d une suite d assignations Il est possible d ajou ter des commentaires dans ce fichier en le faisant pr c der du caract re Syntaxe d une assignation set_attribute Nom_Signal name PIN_NUMBER value Numero_Pin port o il faut remplacer e Nom Signal par le nom du signal en minuscule auquel le num ro de pin doit tre associ Pour les vecteurs ce nom est suivit sans espace de l indice du signal entre parenth ses e Numero_Pin par le num ro de pin associer au signal Nom_Signal Fichier Afficheur tcl ReDS HEIG VD Port d entree A set _attribute a 4 name set _attribute a 3 name set _attribute a 2 name set _attribute a 1 name set _attribute a 0 name Port d entree B set _attribute b 4 name set _attribute b 3 name set _attribute b 2 name set _attribute b 1 name set _attribute b 0 name Port de sortie C set _attribute s 6 name set _attribute s 5 name set _attribute s 4 name set _attribut
33. top donc l entit aura le m me nom soit Chapitre 1 Introduction Version du 10 juin 2008 entity Afficheur_top is e Nom du banc de test automatique test bench Le banc de test automatique sera nomm avec le m me nom que le module VHDL simul suivit du suffixe _tb soit pour l exemple donn ci dessus Afficheur_top_tb Chapitre 2 Outil de simulation QuestaSim 6 3d 2 1 Aide Pour obtenir de l aide suppl mentaire sur ce logiciel il faut aller dans les menus Help gt Questa Documentation PDF Bookcase ou Help gt Questa Documentation InfoHub HTML 2 2 Lancement du simulateur Pour lancer QuestaSim dans les laboratoires de syst mes num riques de l HEIG VD il faut aller dans les menus D marrer gt Labo num rique gt EDA gt QuestaSim6_3d Lors du lancement QuestaSim ouvre deux fen tres e Fen tre Workspace e Fen tre Transcript Lors du premier d marrage la fen tre Important Information s ouvre Il faut cocher la case Don t show this dialog again et valider en cliquant sur close Chapitre 2 Outil de simulation QuestaSim 6 3d Version du 10 juin 2008 2 3 S lection du r pertoire de travail e Aller dans les menus File gt Change Directory e S lectionner le r pertoire de travail cr pr c demment e Valider en cliquant sur OK 2 4 Cr ation d une biblioth que Si cela n est pas d j fait il faut cr er la biblioth que de t
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