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Outils d`aide `a la conception de circuits - REDS - HEIG-Vd

1. 15 2 4 Cr ation du composant top 17 2 4 1 Cr ation du symbol topl 17 REDS HEIG VD Outils d aide la conception de circuits num riques 24 1 1 Outils indispensables 0 0 00000 eee eee 2 4 1 2 Ajout de port 2 4 1 3 D finition des propri t s de chaque port 2 4 2 Cr ation du sch ma du topl 2 5 Sauvegarde d un projet 2 6 Saisie de sch mas description du projetl 2 6 1 Ouverture du sch ma du top A 2 6 2 1 Outils indispensables 2 6 2 2 Importation de composant de REDS_Lib_Basel 2 6 2 3 ci EAN 2 6 2 4 Sch ma bloc r sultant 2 04 IMPEESSIONIN 44 42 4b wee ER AA As s 2 7 1 Connexion d une partie d un vecteur 3 Utilisation de HDL Designer 3 1 Cr ation d un nouveau symbolel 3 1 0 1 Outils indispensables 3 1 0 2 Ajout de port 3 1 0 3 D finition des propri t s de chaque port A EAN 3 2 1 Cr ation d une nouvelle architecture 3 2 2 Cr ation d une deuxi me ou plus architecture 3 2 3 Gestion des architect
2. 41 CE RAR AA EV VA dee eee a e eee eee eh 42 as E E a 43 EA AAA RAS 43 4 1 5 Lancement du simulateur 44 41 6 __ Les SONES 0 AREA ARA 45 AI 45 4 1 8 Preuve de la simulation manuell 46 A a PIE 47 4 1 10 Quitter le simulateur 47 4 2 Simulation automatiquel 47 4 2 1 G n ration et Compilation 47 4 2 2 Lancement du simulateurl 4 44 a 48 REDS HEIG VD Outils d aide la conception de circuits num riques Ce ae eee eee eee eee eee we 48 4 2 3 1 Ajout des traces dans le chronogrammel 48 4 2 3 2 Ajout d intercalaire en anglais divider 48 4 2 3 3 Formatage des traces 48 2 b Rd RRR AA RA e lt E e h e s 49 SERE 49 AEREA 50 4 2 7 Impression du chronogrammel 50 4 2 7 1 Mise en page 50 4 2 1 2 Impression 4 cn ed ee ewe eee 4 BKM DEE wwe wee 51 TEER de a ses 51 4 2 8 1 Sauvegarde de la structure de la fen tre Wave 51 4 2 8 2 Sauvegarde de la fen tre Wave dans un fichier bitmap 52 pos raros mt E Aa D S e ee cee e 53 4 3 1 Param trisation du simulateur pour les instructions assert 53 D YA 2 2 44 E ess 53 45 Le banc de tes vc risa aa E 54 451 Cr ation du Test Be
3. iz A AMET A S Outils indispensables bol Symbol HDL Diagram Tasks Add Ootons Window Meg EN i D l J fa b Lu gt a LA PPAP osu Outils Teac es o 3o1e v 8 3 12 less Ports In ISpensa es LISE ieee std togic_1164 ALL user E gt k nement std ALl REAC k Declarations P Package List 5 cs Beneric Jeclasstions acto tapas ye Content aj 095 What do you want to learn about L mm o Tion Disgan Navigation vil Defining the tedace J z ny 2 As 5 JON QI E e lt lt 2A d8 64 a Resdy FIGURE 2 7 Cr ation Edition d un symbole Deux m thodes de saisie des entr es sorties sont disponibles La premi re est textuelle et la seconde est graphique et permet de placer les entr es sorites autour du symbole On remarque dans ces fen tres les diff rents points importants cf figure 2 7 Les outils indispensables Les deux onglets Interface et Symbol 2 4 1 1 Outils indispensables L outil de s lection Loutil d ajout de commentaires L outil d ajout de port d entr e l entit LI L outil d ajout de port de sortie l entit IN L outil d ajout de port d entr e sortie l entit TABLE 2 1 Outils indispensables 2 4 1 2 Ajout de port Pour ajouter des ports dans la vue graphique Symbol Symbol s lectionnez un des outils d ajout entr e sortie puis ajouter autant de signaux que n cess
4. seg7_G_o d Result o R sultat uNa sur 8 bits Result_B_o Hex ou d cimal FIGURE 4 2 Signaux diponible dans le composant Top_Sim 4 1 2 Signaux disponibles Cette console est compos e des l ments suivants Une s rie de 8 interrupteurs S0 a 57 li s aux signaux S0_i 97i du composant Top_Sim Deux zones pour l affectation d une valeur sur 8 bits Val A et Val B Il est possible d entrer les valeurs sous forme d cimale de 0 255 ou sous forme hexad cimale 0x00 OxFF Les signaux associ s sont les vecteurs Val A_i et Val_B_i tout deux de 8 bits Remarque si la valeur d entr e est erron e la console force les entr es la valeur non initialis e UVUUUUUU Une s rie de 8 led LO L7 li es aux signaux L0_o a LT o Deux zones de lecture de valeurs 8 bits Result A et Result B Ces valeurs sont affich es sous la forme hexad cimale et d cimale Les signaux associ s sont les vecteurs Result_A_o et Result_B_o tout deux de 8 bits Remarque Si la valeur fournie par le composant n est pas une valeur comprise entre 0 et 255 par exemple une valeur non initialis e UUUUUUUU rien n est affich Deux afficheurs hexad cimaux li s aux signaux Hex0_o et Hex1_o signaux de 4 bits Ils per mettent d afficher les valeurs de 0 9 et de A a F Un afficheur 7 segments Chaque segment de cet afficheur est li avec un signal ind pendant de Seg7_a_o Seg7_g
5. Quartus II cr e le projet et ajoute ce dernier le fichier source edf ainsi que les contraintes sp cifi es lors de la synth se dans Precision Synthesis Remarque Un bouton a t ajout dans Quartus U Ce bouton est utilis pour rependre un projet apr s la synth se de ce dernier par Precison Creation de projet version 1 6 ial lt j File Info Cr ation d un projet Quartus Il Synthetiseur Precision S l ctionnez votre r pertoire de travail Choisir Structure D NClasse Groupe Proet_pra Projet P _A Cr er FIGURE 6 1 Cr ation d un nouveau projet 6 2 Placement et routage Affichez la fen tre de compilation en allant dans les menus Quartus IT gt Compiler Tool La fen tre Compiler Tool appara t cf figure 6 2 Lancer le placement routage en cliquant sur le bouton gt Start 60 6 Placement Routage et int gration avec Quartus lI Version du 27 aout 08 oix Analysis amp Synthesis Fitter Assembler Timing Analyzer EDA Netlist Writer 00 00 05 00 00 02 00 00 01 00 00 01 00 00 01 VOB RU aS BAO ws Bae CDS 00 00 00 ATDP Stop b Start FIGURE 6 2 Compiler Tool 6 2 1 Vue RTL Quartus II permet de voir une vue RTL du projet Aller dans les menus Quartus IT gt RTL Viewer e2_i ix 4 Vote2 l___ gt ix45502z48514 0UT1 e3_i Vote3 il___ gt 06
6. 3 1 Cr ation d un nouveau symbole Allez dans la barre verticale gauche de l cran et s lectionnez dans l onglet Main gt New Add La fen tre de la figure apparait a Design Manager Project Majorite File Edit View BDL Tasks Tools Options window Help 8 22 0 4 Bex 7 OIE M a 0 Jesign Explorer ng viewp ela Viewpoint Filtere Don uch Hidden Design Unit pe Extends Language E LY Majorite JB Top_Sim Component VHDL Categories lt Add Existing HDL Design to Project gt lt Add Existing Files to Library gt 0 Block Diagram liso Graphical Vie VHDL File State Diagram Verilog File amp Flow Chart Text File 2 Sa ASM FA Truth Table E VHDL F Vedog 95 Veriog 2005 Properties _ Finish Cancel Help FIGURE 3 1 Cr ation d un nouveau symbole S lectionnez D Graphical View gt Interface La fen tre de la figure 3 2 appara t Q Design Content Creation Wizard Specify View Namen i Creating document Interface You can specify where you want your file to be placed File Specification Library name Majorite X presi Majorte_top View name symbol sb Architecture name FIGURE 3 2 D finition du nom du symbole 26 3 Utilisation de HDL Designer Version du 27 aout 08 Lors de l enregistement d un symbole il faut sp cifier la librairie dans laquelle fait partie ce compo sant dans le ch
7. 3 6 1 2 Description VHDL Pour maintenir la coh rence entre une description VHDL et son symbole il faut s assurer que le nom sp cifi dans la d claration de l architecture correspond bien au nom du symbole composant ou bloc 38 3 Utilisation de HDL Designer Version du 27 aout 08 1 architecture Comport of Nom_Symbole is 2 begin 3 end Comport Listing 3 2 Description VHDL 3 7 Importation d une description textuelle VHDL Il est possible d importer des fichiers contenant une description VHDL une entit et une architec ture dans une des biblioth ques associ es un projet Lors de l importation ou convertion on peut demander que ces descriptions soient repr sent es a condition que cela soit possible sous forme de sch ma bloc de graphe d tats ou de description VHDL textuelle 1 Pour importer des descriptions VHDL dans une biblioth que il faut aller dans la bare de gauche Main gt New Add Suite cette op ration la fen tre de la figure s ouvre 2 S lectionnez les options lt Add Existing Files to Library gt 3 S lectionnez la librairie qui va recevoir le fichier vhdl 4 Cliquez sur Next gt Suite a cette op ration la fen tre de la fiugre s ouvre Fil Edit HI Tool picor Window Helt B s k BEX Z MESA Cen Ces 2 36 E Design Explorer Using viewpoint Default Viewpoint Filtered Some objects have been hidden Design Unit Type
8. sta logic signal Votel_sti std_logic signal Vote2_sti std logic signal Vote3 sti std logic use ieee numeric_std ALL Majorite Majorite_top Wote3_sti Majorite Majorite_top_tester 11 0 2 7 A 2 gt 0 8 O N QU E eA Sa 4815 Se 1 54 Adds aport FIGURE 4 18 Sch ma bloc d un test bench Le composant que l on d sire tester Unit Under Test UUT est connect un bloc qui fournit les stimulus et compare les r ponses avec les valeurs souhait es dans l exemple Majorite_top_tester Le composant et le bloc testeur sont reli s de mani re implicite par des connexions par noms 54 4 Simulation avec ModelSim Version du 27 aout 08 4 5 1 Cr ation du Test Bench S lectionnez dans le Design Explorer dans la biblioth que de travail le composant simuler dans notre exemple Majorite_top et aller dans les menus File gt New D Test Bench Dans la fen tre qui s ouvre valider en cliquant sur OK 4 5 2 Connexion des blocs Testeur et UUT S lectionnez dans le Design Manager le module qui vient d tre cr dans notre exemple Majo rite_top_tb et aller dans les menus File gt Open D Design content Connecter les signaux ensemble soit par exemple les deux signaux Vote1_i les deux signaux Majo Puis renommer les signaux qui sortent du tester par sti pour stimuli et ceux qui entrent dans le tester par obs pour observ Da
9. 49 REDS HEIG VD Outils d aide la conception de circuits num riques wave default lel Es File Edit View Insert Format Tools Debug window ERLE PEE Et EU EKEN BS PE g Entrees majorite_top_tb votel_sti 1 P HON majorite_top_tb vote2_sti 1 C T e majorite_top_tb vote3_sti 1 Sortie reference et observee i EE L fite_top_tb il malobs 11 AA fite_top_tb ilfereur_s 0 Kine E let ees PO PE d X itera DO CO Pw tors 200 400 600 800 Cursor 1 Ons MS m n 5 Y E ns to 815 ns Ml A FIGURE 4 13 Chronogramme de la simulation automatique de Majorite_top_tb 4 2 6 Red marrage de la simulation Pour relancer la simulation du m me module cliquez sur le bouton ou aller dans les menus Simulate gt Run gt Restart Lorsque l on relance la simulation les derniers fichiers compil s du module sont recharg s pour tre simul 4 2 7 Impression du chronogramme 4 2 7 1 Mise en page Aller dans les menus File gt Page setup depuis la fen tre Wave Page Setup Paper Paper size 1 27 4 A4 Sheet y C inches Bottom 1 27 Width Let hz 3 Height 1 27 Label width Grid Color Auto Adjust C Off Grayscale C Fixed width On Baw Scaling Orientation Fixed 500 ns per page i C Portrait Fitto E page s wide Landscape FIGURE 4 14 Param tres pou
10. 67 68 output iprocess 69 Soma al 70 current_state 71 72 73 begin 74 Default Assignment 75 Pulse_o lt 0 76 SHACEl em lt 10 77 Detault Assignment To Internals 78 79 Combined Actions 80 case current_state is 81 when S_Active gt 82 Pulse_o lt l 83 S Active o lt T 84 when S_Ends gt 85 S Actives o lt Signed current state r 37 REDS HEIG VD Outils d aide la conception de circuits num riques 86 when others gt 87 mud 88 end case 89 90 end process output 91 92 Concurrent Statements 93 94 end fsm Listing 3 1 Code g n r par HDL Designer 3 6 Coh rence des symboles composants ou blocs L interface entre les diff rentes vues d un symbole et les diff rents emplacements oti celui ci peut tre instanci est d finie par les ports se trouvant sur le composant ou par les connexions arrivant sur le bloc Lorsque cette interface est modifi e la coh rence entre ses diff rentes vues et ses instanciations n est pas toujours assur e Dans certains cas il s av re n cessaire de r tablir la coh rence de mani re explicite Les points suivants expliquent la mani re de proc der afin de maintenir la coh rence lors de la modification d une interface 3 6 1 Coh rence entre un symbole et ses vues 3 6 1 1 Sch ma bloc Pour r tablir la coh rence entre un symbole et son sch ma bloc il faut alle
11. tat de la machine est inf rieur au nombre maximum possible soit 2n o n est le nombre de bit de la machine Le champ Status permet de choisir entre trois possibilit s 39 REDS HEIG VD Outils d aide la conception de circuits num riques COMBINATORIAL La sortie est calcul e de fa on combinatoire a partir des bits d tat et pour une sortie de type Mealy d une combinaison des entr es C est g n ralement cette possibilit que l on utilise pour la r alisation de graphes d tats REGISTERED La sortie est calcul e dans le d codeur de sortie puis elle est synchronis e par un registre ce qui permet d obtenir une sortie sans transitoire Cette possibilit a comme inconv nient de rajouter une bascule suppl mentaire par sortie CLOCKED Le comportement des sorties obtenu est exactement le m me qu avec le status REGISTERED et il y a galement adjonction d un flip flop par sortie Cependant alors que dans l option REGISTERED un signal interne correspondant la sortie avant synchronisation est disponible ce n est pas le cas dans l option CLOCKED Le signal interne est directement celui issu des flip flops de post synchronisation donc identique celui de sortie Avec cette option il n est pas n cessaire de sp cifier une valeur de sortie par d faut 3 5 5 Exemple d une machine d tat Nous allons illustrer les points pr c dents en prenant comme exemple
12. vous vous trouvez dans le Projet Manager comme montre a la figure ld Design Manager Project Bibliotheque_base File Edit wiew HDL Tasks Tools Options Window Help le 215 sl e exel 26 44 8 9 0 5a lt 25 alae Project Project Manager a New My Project C EDAT ool REDSAHDL Designer Bibliotheque_base Bibliotheque_base hdp F My Tasks Project Shared Project HDS_TEAM_HOME shared hdp Ge Generate pm Open Wi Regular Libraries 2 items aj M F Compile Project Sd reds_lib_base la Ms Simulate New pa eee SL reds lib 10 H F Pas concatenation Library Protected Libraries 5 items e H Pg Synthesis Downstream Only Libraries Empty Team Tasks pewa Edit Wel Mappings FIGURE 2 3 Design Manager suite au lancement de HDL Designer 2 3 2 Chargement d un projet Op rations suivre pour charger un projet Bouton Open Projet partie de gauche du Design Manager Dans la fen tre qui apparait bouton Browse S lectionner le fichier nom_du_projet hdp situ dans le r pertoire Nom_Projet _proj dans le cas du projet Majorit le chemin est D Classe Groupe Majorite_proj majorite hdp et cliquez sur Ouvrir Cliquez sur OK HDL Designer ouvre le projet et vous devriez vous trouvez dans une situation similaire a la figure 2 4 La biblioth que Majorit a t ouverte automatiquement Dans le Projet Manager on voit le
13. EDA HDS v2007_ajresources downstream modelsim ModelSim _328it dil Loading std standard Loading ieee std_logic_1164 body Loading ieee numeric_std body Loading work wer sdfdsf do C EDA Tools_REDS QuestaSim QuestaSim do 1270x974 0 0 main_pane mdi interior cs vm paneset ci_0O wf dip cs pw wf VSIM 2 gt FIGURE 4 6 Bouton de lancement de la console Maintenant vous devez retourner dans la fen tre du sch ma r alis sous HDL Designer pour notre exemple Majorite top Si n cessaire vous devez rouvrir le sch ma La barre d outils utilis e pour la simulation manuelle appara t au bas de cette fen tre cf figure 4 7 Si ce n est pas le cas cliquez avec le bouton de droite dans l espace libre laiss c t d une autre barre d outils pour ouvrir le menu contextuel et s lectionnez Simulation Tools D 8 B D Me XD i F E E 2 Eh UE FIGURE 4 7 Barre d outils pour la simulation 4 1 6 Les sondes Nous allons utiliser des sondes pour visualiser les valeurs des signaux disponibles dans le sch ma Pour ajouter une sonde un signal il faut le s lectionner Si vous avez plusieurs sondes rajouter vous pouvez faire une multi s lection Cliquez ensuite sur le bouton de la barre des outils de simulation 4 1 7 Simulation et assignation des entr es L assignation des valeurs aux entr es se fait avec les boutons disponibles sur la console Pour changer l
14. assignation des pins aux ports extension tcl 5 3 4 Synthesize Toujours dans le menu Design du Design Bar lancez la synth se en cliquant sur le bouton Synthesize Durant cette phase Precision Synthesis va essayer de simplifier le sch ma de portes quivalent afin de minimiser soit la place utilis e dans le silicium soit le temps de propagation entre les entr es et les sorties Il est possible de voir le sch ma de portes logiques optimis pour la technologie s lectionn e en choisissant dans le menu Tools gt View D View Technology Schematic Durant cette phase Precision Synthesis cr e aussi les diff rents fichiers n cessaires pour le placement Routeur Quartus IT 98 5 Synth se avec Precision Synthesis Version du 27 aout 08 5 4 Fichier d assignations de pin Le fichier utilis pour l assignation des pins est un fichier TCL Tool Command Language Ce fichier est un script effectuant une suite de commandes dans Precision Synthesis 5 4 1 Script GenePin tcl pour carte EPM 25p 25p Le script GenePin tcl permet de g n rer automatiquement ce fichier d affectation des pins pour la carte EPM 25p 25p disponible au laboratoire TCL file generator 1 4 101 xj Connecteur Gauche Connecteur Droite Informations Connecteur Broche Nom du signal Connecteur Broche Nom du signal Maquette EPM 25p 25p 36 1 44 Auteur 48 Date 50 Version Horloge et Reset
15. s le lancement de Precision Synthesis Description des onglets Design Bar Regroupe les diff rentes commandes disponibles dans Precision Elles sont rang es en diff rents tiroirs Ces commandes ne sont disponibles qu au fur et mesure que l on avance dans le projet Onglet 96 5 Synth se avec Precision Synthesis Version du 27 aout 08 Transcript Zone o sont affich es les informations donn es par Precision d roulement du pro cess Warning erreurs etc Design Centre Zone ou sont regroup es tous les fichiers d entr es ou de sorties de Precision C est galement l qu il est possible d affecter diff rentes contraintes au projet D autres onglets apparaissent pour afficher les informations demand es par exemple pour affi cher les rapports timing ou Aera ou pour afficher une vue RTL ou View Technology Schema tic 5 3 Synthese de la description 5 3 1 Choix de la cible 1 Dans la Design Bar s lectionnez le tiroir Design 2 Cliquez sur Vicon Setup Design la figure 5 2 appara t 3 Configuration de la cible x Technology esi gn Frequency MHz Altera ACEX 1K APEX 20K Default Input Delay ns APEX 20KC Default Output Delay ns APEX 20KE wher APEX II Cyclone Excalibur ARM FLEX 10K FLEX 10K4 FLEX 10KB FLEX 10KE Device EPM71285LC84 Speed Grade Cancel FIGURE 5 2 S lection de la cible Remarque Le tablea
16. 57 Horloge 60 nReset 63 Connecteur J4 JP15 Conn J4 Conn Jp15 Broche Nom du signal 43 2 80 B3 1 77 Ad zi 81 B4 79 A5 4 41 B5 5 40 Ab 39 BB 37 A 6 B7 46 ollo on w m gt N i o a I leon a a 11 10 11 70 12 8 12 74 13 5 13 76 14 a5 14 45 15 33 15 49 16 30 16 51 17 28 17 54 18 25 18 56 13 22 13 58 20 20 20 61 21 17 21 64 Generateur de fichier tcl pour carte EPM 25p 25p 22 15 22 67 Date 3 novembre 2004 23 11 23 69 Version 1 4 Generer Lecture Quitter FIGURE 5 3 Interface du script GenePin tcl 5 4 2 Syntaxe d une assignation Ce fichier est compos d une suite d assignation Il est possible d ajouter des commentaires en le faisant pr c der du caract re set_attribute Nom_Signal name PIN NUMBER value Numero_Pin port ou il faut remplacer Nom_Signal Nom du signal auquel le num ro de pin doit tre associ Pour les vecteurs ce nom est suivit sans espace de l indice du signal entre parenth ses Numero_Pin Num ro de pin associer au signal Nom_Signal i ay Pilchier s AFficheur rel 2 3 4 Port d entree A 5 set_attribute a 4 name PIN_NUMBER value 4 port 6 set_attribute as name PIN NUMBER value 5 port 7 set_attribute a 2 name
17. C Verilog 2005 Properties CAR Finish Cancel Help S FIGURE 2 5 Cr ation d un nouveau symbole S lectionnez gt Graphical View gt Interface gt Next gt La fen tre de la figure 3 2 apparait Design Content Creation Wizard Specify View Name F1 Creating document Interface You can specify where you want your file to be placed r File Specification Library name Majorite Design Unit name Majonte top Entity name View name Emb Architecture name FIGURE 2 6 D finition du nom du symbole Lors de l enregistement d un symbole il faut sp cifier la librairie dans laquelle fait partie ce compo sant dans le champ Library name Le symbole enregistr tant le composant principal du projet le top il faut lui donner comme nom dans le champ Design Unit Name le nom du projet avec l adjonction du suffixe _Top ce qui donne dans notre exemple Majorite_Top Puis cliquez sur Finish La fen tre symbol Interface figure 3 3 fen tre du haut s ouvre 17 REDS HEIG VD Outils d aide la conception de circuits num riques 4 Majorite Majorite_top symbol Interface Fie dt View HOL Table Tasks Add Options Window Help dre Hg E vr AF E a Y jpreooL ace 742 She Saisie des 1 0 e MAE mes What do you want to leam about Onglets Interface Symbol Tip on Disyam Navigation Detreng tive lrtertace
18. DOWNTO 0 Specify Element d r x Cancel Help 7 4 FIGURE 2 14 Fen tre de extraction de signaux Si vous vous tes tromp s la m thode de correction la plus simple consiste effacer le signal erron et refaire l op ration Si cette m thode ne vous convient pas vous pouvez ouvrir les propri t s du signal incrimin et les modifier en donnant le m me nom que le vecteur que HDL Designer va reconnaitre et compl ter le champ Slice Index avec l index du bit qui vous int resse La figure 2 15 illustre le r sultat obtenu Pour regrouper des sorties distinctes en un vecteur on proc dera de la m me mani re sauf qu il faudra connecter d abord le signal au vecteur et ensuite le connecter au port 24 2 Pr sentation de HDL Designer Version du 27 aout 08 4 Majorite Mux2to1_2bits struct Block Diagram File Edit View HDL Diagram Tasks Simulation Add Options Window OLE Help A e 0 ESOt BBlOo AlFe p P P MIC IEA Design Majorite Mux2to1_2bits struct saved successfully FIGURE 2 15 R sultat du multiplexeur une fois les connexions effectu es 20 Utilisation de HDL Designer Ce chapitre donne une description de la mise en oeuvre des fonctions que propose HDL Designer Pour obtenir les informations concernant l utilisation de HDL Designer dans le flow de conception veuillez vous r f rer au chapitre 2 Pr sentation de HDL Designer
19. Extends Language Time Stamp LJ Majorite DEE Component VHDL Fri Aug 29 2008 08 26 Ki Top_Sim Component VHDL Thu May 11 2006 14 1 d Design Content Creation Wizard Sped ontent Type FS Categones Select Target Library lt Add Existing HDL Design to Project gt lt Add Existing Files to Library gt REDS_Lib Base lt lt Graphical View REDS_Lib_10 3 VHDL File Verilog File Text File jocumer Add or Copy existing source files to library Majorite Active Library inist Cancel Help l FIGURE 3 15 Ajout de sources VHDL Une fois la fen tre Add Existing Files To Library figure 3 16 ouverte 1 S lectionnez Copy specified files sous la rubrique Addition Method Ceci aura pour but de copier le fichier VHDL dans le r pertoir VHDL de votre librairie 2 V rifiez que le r pertoire de destination et bien le dossier VHDL de votre librairie 3 Rechercher le r pertoire contenant le fichier VHDL original au moyen de la fen tre Folders ou du bouton Browse 4 S lectionnez le ou les fichiers VHDL a copier en cochant les cases correspondantes 5 Cliquez sur OK 39 REDS HEIG VD 40 Add Existing Files To Library Majorite OIC AMBA_tmp 2 O Cappelletti 2 OQ comp a O0 ezPCI_Raga_PR_ISE 200 HDL CI Hellow OO Lattice i E Macros 00 V 3 e SY Majorite_proj Si Majorite OE Graph OC PR i amp QC my_project_lib
20. Generate a DesignChecker Flow ee ModelSim Simulate REDS w My Tasks BF Generate Ms DetignChecke Flow M Modalim Simulate REDS E M ModeSim Comp Sim REC i EQs Precision Synthesis Flow Team Tasks ModelSim Comp Sim REDS FIGURE 4 10 Fen tre des tasks Cette tape provoquera l ouverture d une fen tre de log Regardez s il n y a pas d erreurs ou de warnings lignes rouges et que la derni re inscription porte la mention Data preparation step completed check transcript Dans ce cas votre description a une syntaxe correcte Dans le cas contraire il y a une des erreur s Il faut donc corriger cette ces erreur s et essayer de compiler nouveau 47 REDS HEIG VD Outils d aide la conception de circuits num riques 4 2 2 Lancement du simulateur Toujours en s lectionnant le composant _tb dans le cas de l exemple Majorite_top_tb cliquez sur ModelSim Simulate REDS dans le fen tre Tasks La fen tre de dialogue qui apparait permet de configurer certains param tres comme le pas de simulation d lai entre chaque calcul des signaux Les param tres par d faut conviennent gt Cliquer sur OK ModelSim se lance Attendez que les fen tres soient compl tement ouvertes 4 2 3 Pr paration en vue de la simulation 4 2 3 1 Ajout des traces dans le chronogramme S lectionnez les signaux dont on d sire garder la trace dans la fen tre signals puis d placer les
21. Outils d aide la conception de circuits num riques FIGURE 3 16 S lection fichiers vhdl ajouter dans le projet Simulation avec ModelSim Maintenant que notre sch ma est termin nous pouvons le v rifier Le simulateur que nous utilisons travaille avec des descriptions VHDL La premi re tape consistera g n rer la description VHDL partir du sch ma et le compiler afin de pouvoir les simuler avec ModelSim Il y a deux m thodes pour simuler le circuit pr cedemment d crit La simulation manuelle Elle consiste donner des valeurs de stimulation aux entr es de mani re manuelle et de v rifier visuellement les r sultats obtenus L assignation des stimulis et la visualisation des signaux se fait dans HDL Designer et l aide d une console graphique La simulation automatique Celle ci utilise un banc de test Ce banc de test g n re des stimulations pour le circuit tester et g n re des valeurs de r f rence Ces valeurs de r f rence sont compar es aux valeurs fournies par le composant test simul Si les valeurs obtenues et les r f rences ne sont pas identiques des messages d erreur sont g n r s automatiquement 4 1 Simulation manuelle 4 1 1 Pr sentation de la console de simulation Pour r aliser une simulation manuelle il faut pouvoir assigner des valeurs aux entr es et visualiser les valeurs obtenues sur les sorties Ces t ches sont r alis e
22. PIN_NUMBER value 6 port 8 set_attribute ail name PIN_NUMBER value 7 port 9 set_attribute a 0 name PIN_NUMBER value 8 port 10 11 Port d entree B 12 set_attribute b 4 name PIN_NUMBER value 9 port 13 set_attribute b 3 name PIN_NUMBER value 11 port 14 set_attribute b 2 name PIN_NUMBER value 12 port 15 set_attribute b 1 name PIN_NUMBER value 13 port 16 set_attribute b 0 name PIN_NUMBER value 14 port 17 18 Port de sorti TOMES E eS e C 20 set_attribute s 21 set_attribute s 22 set_attribute s s s s Z name PIN_NUMBER value 18 port name PIN_NUMBER value 19 port name PIN_NUMBER value 20 port ZZZ name PIN_ NUMBER value 21 port name PIN_NUMBER value 24 port name PIN_NUMBER value 25 port Z 23 set_attribute 24 set_attribute 25 set_attribute Z name PIN _ NUMBER value 26 port Listing 5 1 Fichiers d assignation des num ros de pins aux ports 99 Placement Routage et int gration avec Quartus II Pour lancer le logiciel allez dans les menus D marrer gt Labo num rique gt EDA gt Quartus II 72 6 1 Ouverture du projet Pour cr er un nouveau projet cliquez sur le bouton ESO une fen tre s ouvre S lectionnez le r pertoire P_R de la biblioth que contenant le composant r pertoire Majorite_proj Majorite P R et valider en cliquant sur le bouton Cr er
23. REDS dans la fen tre Tasks pour lancer le simulateur Remarque cette action ne recompile pas le composant Pour effectuer le flow compet Generate compile run Modelsim il faut double cliquez sur Model Sim Comp Sim REDS dans la fen tre Tasks La fen tre de dialogue qui apparait permet de configurer certains parametres comme le pas de simulation d lai entre chaque calcul des signaux Les param tres par d faut conviennent gt Cliquer sur OK ModelSim se lance Attendez que les fen tres soient compl tement ouvertes Une fois le simulateur ModelSim lanc ouvrez la console l aide du bouton REDS_console qui se trouve dans la fen tre principale de ModelSim cf figure 4 6 44 4 Simulation avec ModelSim Version du 27 aout 08 Bouton de lancement de la console M ModelSim SE 6 3g File Edit View Compile Simulate Add Wave Tools Layout Dmg Window Help Workspace 1 yA xil Transcript a r TT F E OF MENTOR GRAPHICS CORPORATION OR ITS LICENSORS ff AND IS SUBJECT TO LICENSE TERMS uu nnu line__36 vsim L test do do C EDA Tools_REDS QuestaSim QuestaSim do 4 transcript txt 4 multisource_delay lates M std_logic_1164 t tns typdelays foreign fhdsInit C EDA HDS v 2007_a resources downstream modelsim ModelSim _32Bit dil Mi standard pli C EDA HDS v2007_a resources downstream modelsim ModelSim_32Bit dil test wer sdfdsf M numeric_std Loading C
24. a l aide de la souris dans la fen tre wave I est possible de se d placer dans la structure du composant simul en s lectionnant les diff rents modules dans la fen tre structure situ dans la fen tre principale La fen tre signals montre les signaux du module actuellement s lectionn ce qui permet de les ajouter dans la fen tre wave 4 2 3 2 Ajout d intercalaire en anglais divider Il est possible d ajouter des intercalaires entre les diff rentes traces afin d am liorer la lisibilit du chronogramme Pour ajouter un intercalaire allez dans les menus Insert gt Divider de la fen tre wave ou effectuez un clic droite de la souris et s lectionnez le menu Insert divider Le dialogue suivant appara t Wave Divider Properties El Divider Hame New Divider Divider Height Fm m OF Cancel FIGURE 4 11 Cr ation d un intercalaire Dans ce dialogue remplacer le texte New Divider par une cha ne de caract res caract risant l inter calaire Cette chaine est indicative et peut donc contenir n importe quels caract res imprimables 4 2 3 3 Formatage des traces Pour effectuer la mise en forme d une trace dans le chronogramme il faut cliquer sur le bouton droite de la souris et s lectionner le menu Properties sur le nom du signal que l on veut changer le formatage Le dialogue suivant apparait 48 4 Simulation avec ModelSim Version du 27 aout 08 Sig
25. circuits logiques pour les simuler et les int grer dans un PLD Programmable Logic Device circuit logique programmable Il a t crit afin de permettre une approche simple et efficace du logiciel Ce document comporte des indications sp cifiques li es la configuration des logiciels utilis s au sein de l institut REDS de la HEIG VD Cependant il ne se limite pas r sumer le mode d emploi de divers logiciels mais introduit une m thode de travail permettant la r alisation compl te de circuits num riques avec le langage VHDL Ce manuel permet d autre part l utilisation d outils modernes pour la conception de circuits num riques logiciels EDA Electronic Design Automation associ s aux nouvelles m thodologies 1 1 Outils pour la conception de circuits La conception de circuits met en ceuvre quatre outils un diteur de texte entr e gra phique un simulateur un synth tiseur et un placeur routeur Tous ces outils sont pr vus pour l utilisation du langage VHDL 1 1 1 HDL Designer version 2007 1 HDL Designer est un logiciel de gestion de projets et de saisie graphique utilis dans la conception de circuits num riques La saisie graphique est une alternative a la saisie textuelle Ce logiciel facilite la gestion de projets et les saisies graphiques lors de la r alisation d un syst me num rique en vue d une int gration dans un circuit logique programmable CPLD ou FPGA En plus de la fonction d
26. des signaux dans le chronogramme Vous pouvez vous r f rer aux explications du 6 4 2 3 Pr paration en vue de la simulation pour pr parer le chronogramme vro delaull Edk few Insert Forma TR Window ECOIEECOMNPECCCONEE CECI mm me ms n O T T L o HE i E sE Mrs T q MI nu 4 line Wn Cursor 1_ 5 re Y Cd JCD CS lO ns ta S00 ne FIGURE 4 9 Chronogramme de quelques pas lors d une simulation manuel I faut aussi fournir la fen tre log de ModelSim afin de connaitre quels sont les composants qui ont t charg s Loading C EDA HDS v2004_1 resources downstream modelsim ModelSim_32Bit dll Loading EDA Model Sim y528e win3s2 25 skdastandand Loading C EDA ModelSim v5_8c win32 ieee std_logic_1164 body E E Loading E EDA ModelSim vy5_8e win32 lece numeric std body Loading D Projects Outil lsSEDA Majorite pro Majorite Comp tcexsim struct Loading D Projects OutilsEDA Majorite proj Majorite Comp majorite top struct Loading D Projects OutilsEDA Majorite_proj REDS_Lib_Base Comp and2 logic Loading D Projects OutilsEDA Majorite_proj REDS_Lib_Base Comp gnd logic Loading D Proqects OUELISEDA Majeorite pron REDS lib Base Comp or4 logic OMAN OA BP UNA se H H de OSE H de HE Listing 4 1 Log lors du chargement de Top_Sim avec le projet Majorite 46 4 Simulation avec ModelSim Version du 27 aout 08 4 1 9 Corre
27. effectuer des affectations sur les sorties partir de bits d tats 34 3 Utilisation de HDL Designer Version du 27 aout 08 3 5 4 2 Encoding Permet de sp cifier la mani re dont il faut coder les tats En choisissant l option Auto les tats seront cod s selon les options s lectionn es par l utilisateur dans le synth tiseur Specified l utilisateur peut sp cifier le codage de chaque tat dans HDL Designer en allant dans les propri t s des tats les autres choix ne sont pas tr s int ressants dans le cadre du laboratoire 3 5 4 3 Statement Blocks Les Global Actions permettent de sp cifier des actions plac es au d but du processus de sorties quel que soit l tat courant Les Concurrent Statements permettent de d finir des instructions concurrentes au graphe d tats Les State Register Statements permettent de sp cifier les actions effectuer sur le flanc montant ou descendant de l horloge Si une action est sp cifi e dans ce champ il faut galement effectuer explicitement l affectation de l tat futur l tat pr sent Si ce champ est laiss vide l affectation de l tat futur a l tat pr sent est effectu e de mani re implicite Affectation d une sortie un bit d tat Il est parfois n cessaire d avoir des sorties qui n ont pas d al as par exemple lorsque elles commandent des bascules RS Un des moyens est d avoir les sorties qui cor
28. entr e et de sortie pour chaque module du logiciel de synth se logiciel Precision Synthesis 2 1 1 5 R pertoire VHDL Ce r pertoire contient les fichiers sources VHDL non graphiques et les fichiers g n r s par HDL Designer Les fichiers g n r s sont la traduction en VHDL des diff rents objets graphiques se trouvant dans le r pertoire Graph Ces fichiers seront compil s avec le compilateur de ModelSim en vue de la simulation ou avec le compilateur Generic 1 file de HDL Designer en vue de la synth se g n ralement avec Precision Synthesis 2 2 Cr ation d un nouveau projet Un projet est constitu d un dossier ayant le nom Nom_Projet _proj contenant diff rents dossiers et un fichier nomm nom_projet hdp Dans le cadre du projet Majorit le dossier projet se nomme majorite_proj dans lequel on trouve le dossier majorite et le fichier Majorite hdp 2 2 1 Cr ation du fichier nomProjet hdp La cr ation d un projet est automatis e l aide du script HDL_NewProject_MultiLibrary tcl dispo nible dans le menu D marrer gt labo num rique gt HDL NewProject_MultiLibrary tcl Cet utilitaire permet de cr er le fichier projet hdp utilis par HDL Designer Ce fichier contient le mapping des diff rentes biblioth ques contenues dans le projet 2 2 1 1 Utilisation de HDL_NewProject_MultiLibrary tcl Cr er s il n existe pas encore le r pertoire du projet NomProjet_proj
29. entr e graphique il sert a piloter d autres logiciels comme le simulateur dont vous allez utiliser les services lors des laboratoires De cette mani re vous n aurez a connaitre qu un unique logiciel Pour que cette collaboration fonctionne bien nous avons param tr certaines options afin que les logiciels puissent communiquer entre eux Cela implique un respect scrupuleux de la mise en route d un projet d o la pr sente documentation que nous vous demandons de suivre la lettre 1 1 2 ModelSim version SE 6 3d Ce logiciel permet de simuler les descriptions r alis es afin de v rifier si elles respectent bien les sp cifications 1 1 3 Precision Synthesis version 2007a 8 Ce logiciel effectue la synth se d une description VHDL en un sch ma logique quivalent Celui ci est compos uniquement des fonctions logiques disponibles dans le circuit cible choisi Il s agit de fonctions logiques simples tel que porte ET OU flip flop latch 1 Introduction Version du 27 aout 08 1 1 4 Quartus II version 7 2 Ce logiciel effectue le placement routage dans le circuit cible sp cifique il attribue des portions cellules du circuit programmable aux fonctions identifi es lors de la synth se planifie les intercon nections et g n re le fichier de programmation configuration du circuit cible choisi Parmi ces outils le placeur routeur est le seul qui soit destin sp cifiquement a des circ
30. la vue ainsi cr e et validez avec le bouton Finish ou OK 3 2 3 Gestion des architectures Il est n cessaire d indiquer l architecture utilis e lorsqu il y en a plusieurs Un seule architecture est utilis e par entit L architecture utilis e par d faut pour une entit est illustr e par un triangle bleu la gauche de celle ci cf figure 3 6 Pour changer l architecture utilis e Clic droite sur l architecture que vous voulez utiliser Dans le menu contextuel choisir l option Set Default View 29 REDS HEIG VD Outils d aide la conception de circuits num riques Design Manager Project Enco_Prio_En File Edit View HDL Tasks Tools Options Window Help 8 18 DA BeX S 4 aE RH BE Ga R 8 Ba 257 Explore Design Explorer Ha fx Tasks x Ja Design Units Z My Tasks a New f E 7 E cy Enco_prio Gs Generate Show Hide B Enco_prio_top H Compile Hierarchy ATL Enco_prio_top_RTL vhd E M Simulate Expand All H Pgs concatenation M Enco_prio_top_tb H BG Synthesis Collapse All B T Taal Enco_prio_top_tester Tasks BREE Advanced triangle de S Find Downstream i Enco_prio x Viewpoint y vue par defaut dise Convert to Graphics Tasks Mt ST Enco_prio Concat MT CET Loading Library enco_prio complete L FIGURE 3 6 Architecture vue par defaut 3 3 Utilisation d architectures multiple
31. o 30 Signaux non utilis s O Lo dans cet exemple o 5 o O _ 6 0 O _ __ _ _ 170 Sorite surles 8 leds Entr es des 8 interupteurs o_ Hex o Valeurs pour les afficheurs Hexad cimaux s3_i EBO o Hex 1_0 S4i BDO ssi BO O 7 9 Ao sigaux de commande ca pour l afficheur 7 segments s6_i BO o s97 Bo s i yO O lt g Co a O D 7_D a Valeurs 8 bits Entr e sous segr to flglb forme hexa ou d cimal O c se97 E o dl Exemple E el le 0x10 en hexa ou 16 en d cimal D 7 Fo I O _ 7 Go d Val A i RD mc Va_B_i QD Result o R sultat aa sur 8 bits O Rost B o Hex ou d cimal FIGURE 4 4 Composant Top_Sim int grant le composant Majorite_top Dans le cas o le composant Top_Sim n xiste pas dans votre projet il est possible de le copier depuis la biblioth que REDS_Lib_IO La marche suivre est la suivante ouvrir la librairie REDS_Lib_IO s lectionner le composant Top_Sim et le copier menu Edit gt Copy aller dans biblioth que Nom_Projet important il faut s lectionner le top de la biblioth que coller le composant Top_Sim menu Edit gt Paste 4 1 4 G n ration compilation Les tapes de g n ration et de compilation permettront de v rifier que votre sch ma est SYNTAXI QUEMENT correct Cela ne veut en aucun cas dire que votre conception fonctionne Pour lancer la g n ration et la co
32. on Diagram Defining the Interface l2 4 2 A 5 B z U Design Majorite Majorite_top struct saved successfully 2 FIGURE 3 4 D finition des propri t s des ports du composant Les propri t s Nom Nom du signal Selon la convention d finie au ReDS le nom doit commencer par une majuscule Il doit aussi avoir un suffixe d finissant le sens du port soit i pour les entr es 0 pour les sorties _io pour les signaux bi directionnelles Mode D finition du sens du port in out ou inout Le mode buffer n est pas utilis au ReDS Type Permet de d finir le type du port soit Std_Logic ou Std_Logic_Vector les autres types ne sont pas utilis s dans les entit s symboles Bounds Permet de d finir la taille d un vecteur nombre de bits Comment Ajout un commantaire d finissant le signal 3 2 Cr ation d une architecture HDL Designer permet la cr ation d un certain nombre de types d architectures diff rentes I permet aussi de cr er g rer plusieurs architectures pour un symbole donn 3 2 1 Cr ation d une nouvelle architecture Effectuez un double clic sur le symbole cr au point pr c dent Le dialogue de la figure 3 5 appara t 28 3 Utilisation de HDL Designer Version du 27 aout 08 Properties Fini Cancel Help FIGURE 3 5 Dialogue pour la cr ation d une nouvelle architectur
33. 01241041 0UT1 1x45502748515 0UT1 gt maj_o ix4550274851 6 OUT1 ix45502248515 ix60601241041 Vote1 il___ gt ix45502248516 FIGURE 6 3 Vue RTL du projet Majorite 6 2 2 Visualisation des rapports Pour visualiser les r sultats obtenus lors du placement routage Quartus II cr e un certain nombre de fichiers rapports Pour les visualiser cliquer sur le bouton Report dans la fen tre Compiler Tool 6 2 3 Fichier g n rer Quartus IT g n re une grande quantit de fichiers voici les plus importants pof sof fichier de configuration du circuit programmable fit rpt r sum du r sulat de placement routage fit eqn fourni les quations logiques obtenues pin Liste avec l affectation des broches 6 3 Programmation 6 3 1 Branchement de la carte La programmation se fait toujours avec un cable de type ByteBlaster Pour la connexion branchez le cable dans le port imprimante du cot PC et dans le connecteur prevu a cette effet sur la carte Remarque Pour chacune des cartes disponibles au laboratoire une documentation a t r alis e Veuillez vous y r f rer en cas de doute REDS HEIG VD Outils d aide la conception de circuits num riques 6 3 2 Lancement du programmateur Pour lancer le programmeur aller dans les menus Quartus II gt Programmer La fen tre de pro grammation apparait cf figure 6 5 6 3 3 S lection du modu
34. 2 6 1 Ouverture du sch ma du top Pour ouvrir le composant _top dans notre exemple Majorite_top 1 S lectionnez la biblioth que de travail l aide des onglets 2 Double cliquez le composant dans notre exemple Majorite_top 3 Le composant s ouvre dans une nouvelle fen tre affichage de son architecture 21 REDS HEIG VD Outils d aide la conception de circuits num riques 2 6 2 Saisie d un sch ma 2 6 2 1 Outils indispensables L outil d ajout de blocs L outil d ajout de composants L outil d ajout d expressions concurrentes L outil d ajout de vecteurs signaux multi l ments L outil d ajout de signaux un l ment L outil d ajout de commentaires TABLE 2 2 Outils indispensables 2 6 2 2 Importation de composant de REDS_Lib_Base Pour notre projet Majorit nous avons besoin de trois portes AND2 une porte OR4 et un GND Tous ces composants sont disponibles dans REDS_Lib_Base Pour les inclure dans notre sch ma 1 Ouvrir la fen tre Componant Browser en utilisant l outil d ajout de composants a Add component 2 Dans la nouvelle fen tre s lectionnez la biblioth que REDS_Lib_Base comme montr la figure 3 Glissez D posez les composants n cessaires dans votre sch ma Ajout d une biblioth que S lection de la biblioth que Composants disponibles d Component Browser ola al 7 O flex10ke E GY Majorite O ieee E E Majorite_top O max O mod
35. Haute Ecole d Ing nierie et de Gestion Reconfigurable amp Embedded du Canton de Vaud Digital Systems Outils d aide la conception de circuits num riques Manuel d utilisation Mentor raphics D partement TIC le o Institut REDS e S S O Haute Ecole Sp cialis e de Suisse occi Septembre 2008 version 6 0 dentale REDS HEIG VD Outils d aide la conception de circuits num riques Ing nieur Passage Latex et aux outils EDA suivants HDL Designer 2007 1 ModelSim6 2d Precision 2007a_8 Quartus 7 2 TABLE 1 R visions Auteur et version du manuel Les premi res versions de ce manuel ont t crites par Michel Salamin Cette version est une mise jour en prenant compte des modifications qui sont apparues avec les nouvelles versions des outils Mise jour de ce manuel Je remercie tous les utilisateurs de ce mode d emploi de m indiquer les erreurs qu il comporte ainsi que les probl mes qui apparaissent avec les logiciels de Mentor Gra phics en suivant les proc dures indiqu es dans ce manuel De m me si des informations semblent manquer ou sont incompl tes elles peuvent m tre transmises cela permettra une mise jour r gu li re de ce manuel Contact Auteur Jean Pierre Miceli Resp Graf Yoan e mail yoan graf heig vd ch Tel 41 0 24 55 76 259 Adresse Institut REDS Reconfigurable amp Embedded Digital Systems Heig vd Haute Ecole d Ing nierie et de Gestion du C
36. Lancer le script HDL_NewProject_MultiLibrary tcl la fen tre de la figure 2 2 apparait 1 2 3 S l ctionner le r pertoire du projet l aide du bouton Choisir 4 Ajouter les biblioth ques d sir es soit a Sous Biblioth ques standards s l ctionnez NomProjet pour cr er une biblioth que por tant le nom NomProjet Un composant Top_Sim sera automatiquement inclu dans cette biblioth que nous verrons plus tard son utilit b Si n cessaire sous Biblioth ques sp cifiques donnez le nom d autres biblioth ques pour le projet c Les biblioth ques standards REDS_Lib_Base et REDS_Lib_IO sont automatiquement in t gr es 13 REDS HEIG VD Outils d aide la conception de circuits num riques Creation de projet version 1 8 z OI lt j Cr ation d un projet HDL S l ctionnez votre r pertoire de travail Choisir D Classe Nom _ Groupe M ajorite_ pro Mom du projet Nom du dossier s l ctionn Doit finir par proj E Bibhoth ques sp cifiques Biblioth ques standards Ti Nom projet base pour les tudiants C avec Top Sim inclu Lire fichier Generer FIGURE 2 2 Fen tre de cr ation d un nouveau projet Cet utilitaire cr e le fichier NomProjet hdp contenant le mapping des diff rentes biblioth ques Il cr e aussi les r pertoires des diff rentes biblioth ques en y incluant les r pertoires P R et Graph Les autres r pertoires soit Comp Synth et VHDL seront
37. REDS Signaux actif haut gt i signaux actif bas signaux double TABLE A 2 Liste des pr fixes utilis s au REDS A 2 R sum s des flows de simulation A 2 1 Simulation manuelle avec la console Depuis le Design Manager cliquer sur le Top_Sim pour ouvrir la vue structurelle sch ma Ajouter et Connecter le composant simuler dans le Top_Sim 64 A Annexes Version du 27 aout 08 V rifiez que l architecture simuler est celle s lectionn e par d faut dans le Design Manager Depuis le Design Manager s lectionnez le composant Top_Sim Cliquez sur Compile dans la fen tre Tasks en haut gauche dans le Design Manager Cliquez sur Simulate dans la fen tre Tasks Dans la fen tre qui apparait validez en cliquant sur OK Le simulateur ModelSim se lance Dans la fen tre de ModelSim cliquez sur le bouton REDS_console pour ouvrir celle ci Ajouter les signaux du composant simuler pas ceux de Top_Sim dans la fen tre Wave Choisir l tat des entr es d sir es dans la console interrupteur ou valeur Activer un pas de simulation en cliquant sur le bouton RUN R p ter ces 2 derniers points pour toutes les combinaisons tester A 2 2 Simulation automatique V rifiez que l architecture simuler est celle s lectionn e par d faut dans le Design Manager Depuis le Design Manager s lectionnez le test bench du composant a simuler portant le nom NomComposant_
38. Reprise d un projet Dans la fen tre qui appara t s lectionner le ByteBlster dans la zone AvailableHardware items Pour programmer un circuit partir d un fichier de programmation disponible suivez les tapes suivantes Lancez le programme Quartus II 62 6 Placement Routage et int gration avec Quartus lI Version du 27 aout 08 Ouvrir le programmeur avec le menu Quartus II gt Programmer S lectionnez le fichier de configurations en cliquant sur le bouton Add File Les fichiers de configurations ont comme extansion pof Max7000S ou sof Acex Suivre les informations du 6 3 Programmation 63 Annexes A 1 Convention de noms au REDS La convention de noms utilis e pour les indentificateurs est la suivante l re lettre en majuscule le reste en minuscule Chaque mot est s par par un soulign avec la l re lettre en majuscule Voici quelques exemples Bus_Donnee Etat_Present Adr_Sel Val_Don Afin de simplifier la lecture des descriptions VHDL nous avons d fini une convention pour les noms des signaux Les tableaux ci apr s vous donnent les suffixes et pr fixes utilis s Objets constante variable port entr e LEEN port sortie _ RS port entr e sortie Tu J o architecture textuelle VHDL architecture interne sch ma Bloc sp cifique pour banc de test test beneh TABLE A 1 Liste des suffixes utilis s au
39. _o Ceci permet de commander chaque segment individuellement selon la figure FIGURE 4 3 D composition d un afficheur 7 segments Les boutons de commande Run Validation des affectations r alis es sur les entr es avance le temps simul de 100 ns ModelSim value l tat des sorties puis affichage des r sultats obtenus Restart Relance une simulation Lors du relancement d une simulation les derniers fichiers modifi s par exemple suite a la correction d une erreur sont recharg s 42 4 Simulation avec ModelSim Version du 27 aout 08 Quitter Quitte le simulateur 4 1 3 Connexion de la console Pour pr parer une simulation manuelle il faut connecter le composant simuler dans Top_Sim Pour ce faire veuillez suivre les points suivants S lectionnez la biblioth que de travail l aide des onglets Double cliquez sur le composant Tov _ Sim Dans la nouvelle fen tre ajoutez instanciez le composant que vous voulez tester en ouvrant le Component Browser en utilisant l outil d ajout de composants Add component Faites les liaisons entre les entr es sorties de votre composant et les signaux de Top_Sim Sauvegardez les modifications La figure 4 4 donne une vue du r sultat obtenu pour le composant Majorite_top Package List S0_i Majorite Majorite_top DI Vote2 i 10 Maj_o D S1_i S2_i o 110 O _ 120
40. a suite de ce manuel on utilisera le terme anglais port pour d signer indiff remment une entr e ou une sortie 2 6 2 4 Sch ma bloc r sultant Apr s l importation et l interconnexion nous obtenons le sch ma de la figure gt AE P gt Vote12_s Vote13_s Vote1 i e i gt gt l Vote2_i gt gt Vote1_i Vote2_i Votez i Gnd 14 FIGURE 2 12 Sch ma bloc du projet Majorit 2 6 3 Exportation du sch ma r alis Afin d agr menter votre rapport de jolies illustrations il est possible de coller le sch ma directement dans Word ou un autre logiciel utilisant la technologie OLE Tout objet graphique peut tre export en effectuant un cliquer d placer de la barre bleue qui se trouve gauche de la fen tre vers la fen tre du document de r ception 2 6 4 Impression HDL Designer permet d agencer directement la mise en page de toute la conception Vous pou vez d finir le nombre de pages sur lesquelles le document sera imprim HDL Designer mettra les l ments la bonne chelle En allant dans le menu File choisissez Page Setup Dans cette fen tre l option Fit to permet de sp cifier le nombre de pages L option Show Header and Footer permet de faire figurer la date l auteur et le chemin du fichier 2 7 Concat nation et explosion de vecteurs Pour l utilisation de certains composants il sera n cessaire de regrouper des signaux en vecteurs ou d explos
41. a valeur d un bouton il faut cliquer sur celui ci La visualisation des sorties se fait au travers des leds ou des afficheurs 7 segments ou hexad cimaux Afin de valider les nouvelles valeurs choisies et d obtenir l tat des sorties il faut cliquer sur le bouton Run Astuce Mettez la console devant la fen tre du sch ma ainsi les deux fen tres sont visibles et il est ais de voir l volution des signaux selon les valeurs fournies aux entre s 45 REDS HEIG VD Outils d aide la conception de circuits num riques Vote1_i Vote2_ Vote12 5 Vote13_s vote1_i Vote23_s vote3_i 0 Le 1 i o pu m M0 ft 1 0c Vote2_ Vote3_i REDS Console Hex D cimale Result A p Result B E pe Gnd PEE PIFRE p 14 ETS E LE Las O le A LO tasado 7 99 94 S3 Se SLU 1 FIGURE 4 8 Visualisation du sch ma apr s l ajout des sondes Remarque Les connexions entre les signaux de la console et du composant tester sont r alis es dans le composant Top_Sim 4 1 8 Preuve de la simulation manuel Il est possible de voir l volution des signaux sur un chronogramme cf figure 4 9 Ceci permet de fournir une preuve des cas simul s manuellement Dans le chronogramme il est n cessaire d ajouter toutes les entr es et toutes les sorties du syst me en cours de v rification Il est important de prendre les signaux du composant et pas ceux de Top_Sim afin de voir les noms
42. aire en cliquant sur les bords du symbole l endroit souhait Pour revenir l outil de s lection il suffit de cliquer avec le bouton droit de la souris ou appuyer sur la touche ESC 18 2 Pr sentation de HDL Designer Version du 27 aout 08 2 4 1 3 D finition des propri t s de chaque port Pour d finir les propri t s des ports soit son nom son type ainsi que la taille allez dans l onglet Interface ou faire un double clic sur un triangle repr sentant un port Dans la fen tre qui apparait entrez les valeurs afin d obtenir le m me r sultat que celui de la fen tre de la figure 2 8 Majorite Majorite_top symbol Generics oj x File Edit View HDL Table Tasks Add Options Window Help fa 6 s SQ RBB HF S E gt e o S BESS VIA 4 Al D RIA l Structure Navi E Symbol Gh Generics 1 Declarations P Package List 19smo13 we 16e1g Content aj 0905 A What do you want to z learn about Tips on Diagram Navigation Defining the Interface v 10 ol 2 A 0 7A 87 vE Design Majorte Majorte_top struct saved successfully E FIGURE 2 8 D finition des propri t s des ports du composant pour le projet Majorit 2 4 2 Cr ation du sch ma du top Pour la cr ation du sch ma du top Faite un double clic sur le composant cr au point pr c dent La fen tre de la figure 2 9 appara
43. am trisation du simulateur pour les instructions assert Aller dans les menus Simulate de la fen tre principale gt Runtime Options E Simulation Options ioj xj Defaults Assertions WLF Files Default Radis Suppress Warnings Symbolic T From Synopsys Packages Binary From IEEE Numeric Std Packages Octal Wee incl Default Run Default Force Type Drive Hexadecimal Iteration Limit OF Cancel Apply FIGURE 4 16 Param tres du simulateur Sous l onglet Assertions il est possible d indiquer au simulateur depuis quel niveau de gravit il doit suspendre la simulation sp cifi dans la zone Break on Assertion ainsi que les instructions assert qu il doit ignorer sp cifi dans la zone Ignore Assertions For 4 4 Simulation apr s Placement Routage Quartus IT fournit les fichiers n cessaires pour effectuer la simulation apr s Placement Routage Il s agit de nomProjet vho contenant la description nomProjet_vhd sdo contenant les timings On peut le trouver a l adresse lt nomProjet_proj gt lt nomProjet gt P_R Simulation modelsim Voici les tapes pour r aliser cette simulation Renommez le fichier nomProjet vho en nomProjet_pr vhd Depuis le Desing Explorer clic droite sur le composant que l on veut simuler Choisir le menu Add gt Gate Level 03 REDS HEIG VD Outils d aide la
44. amp Library name Si le symbole enregistr est le composant principal du projet le top il faut lui donner comme nom dans le champ Design Unit le nom du projet avec l adjonction du suffixe _top ce qui donne dans notre exemple monProjet_top Puis cliquez sur Finish La fen tre symbol Interface figure 3 3 fen tre du haut s ouvre 4 Majorite Majorite_top symbol Interface BREF Fie dt View HDL Table Tasks agd Options Window Help d en mOn A 1 B gt gt 4 O SL UTC 735 57 OQ 7 1M Saisie des I O What do you want to leam about Onglets Interface Symbol o To on Diagam Navoahax Delring tive interface Per A PAs u i Ue f Outils indispensables Majorite Majorite_top symbol Symbol Fie Edit View MDL Diagram Tasks Add Ootons Window Heip LR Ein AAA BES Syu 2 3 8B 34 12 Deciarations Outils indispensables User si o AS What do you want to team about AS Tux on Disgan Nevagation vil Defining the haise Al PA e En eee E gt gt AL DON 0S el Sg ads Rest FIGURE 3 3 Cr ation Edition d un symbole Deux m thodes de saisie des entr es sorites sont disponibles La premi re est textuelle et la seconde est graphique et permet de placer les entr es sorites autour du symbole On remarque dans ces fen tres les diff rents points importants cf figure 3 3 Les outils indispensables Les deu
45. anton de Vaud Route de Cheseaux 1 CH 1400 Yverdon les Bains Tel 41 0 24 55 76 330 central Fax 41 0 24 55 76 404 E mail reds heig vd ch Internet http reds heig vd ch Autres personnes contacter en cas d absence Directeur du REDS Messerli Etienne T l direct 41 0 24 55 76 302 e mail etienne messerliQheig vd ch Table des mati res 8 8 1 1 1 HDL Designer version 2007 1 8 1 1 2 ModelSim version SE 6 3d 8 1 1 3 Precision Synthesis version 2007a 8 8 11 4 Quartus II version F2 2 2 220 Diese HERES REESE 9 ESE RARA 9 AAA 9 11 2 1 Organisation du r pertoire d un projet 12 2 1 1 Structure du r p rtoire d une biblioth quel 12 2 1 1 1 R pertoire Comp 12 2 1 1 2 R pertoire Graph 12 2 1 1 3 R pertoire PR 13 LAR Y 22W ee ads as 13 2 1 1 5 R pertoire VHDL 13 2 2 Cr ation d un nouveau projetl 13 2 2 1 Cr ation du fichier nomProjet hdp 13 2 2 1 1 Utilisation de HDL_NewProject_MultiLibrary tel 13 2 2 2 Ajout d une biblioth que projet existant 14 e e eE 15 2 3 1 Lancement du programme 15 2 3 2 Chargement d un projet
46. conception de circuits num riques 4 Import Gate Level x HDL Netlist Netlist Source Browse Import Netlist to D Projects ezPCI66 dev hard ezPCl_core Browse Import C Reference IV Set as Default View Y SDF Browse Import C Reference Cancel Help FIGURE 4 17 Importation d une netlist avec les contraintes de temps Dans la fen tre qui s ouvre cf figure 4 17 sous la rubrique HDL Netlist s lectionnez le fichier nomProjet_pr vhd S lectionnez l option SDF et choisissez le fichier nomProjet_vhd sdo Choisir deux fois l option Copy the netlist file Validez avec le bouton OK La suite et la m me que pour une simulation standart Veuillez donc suivre les instructions depuis le Simulation automatique 4 5 Le banc de test Le Test Bench est une entit destin e uniquement la simulation il n est pas synth tisable et n a d ailleurs ni entr es ni sorties Le sch ma bloc d un test bench est le suivant HQ Majorite Majorite_top_tb struct Block Diagram a iol xj File Edit View HDL Diagram Tasks Simulation Add Options Window OLE Help jB e AHS TBn e MS DL pps 7 ul A kh A h 80 BMRA RLaR e oT SR gt gt O Add Port In RE aa ha SE eS aj library ieee Ports le Diagram Signals use ieee std_logic_1164 ALL signal Hej bs
47. cr s automatiquement par HDL Designer lors de l utilisation des Tasks par exemple le r pertoire Comp sera cr lors de la premi re utilisation du Task Compile 2 2 2 Ajout d une biblioth que projet existant Lancer le script HDL_NewProject_MultiLibrary tcl la fen tre de la figure 2 2 apparait S l ctionner le r pertoire du projet l aide du bouton choisir 1 2 3 Relecture du fichier projet en cliquant sur le bouton Lire fichier 4 Ajouter les biblioth ques d sir es celle d j disponible soit a Sous Biblioth ques standards s l ctionnez NomProjet pour cr er une biblioth que portant le nom NomProjet b Sous Biblioth ques sp cifiques donnez le nom d autres biblioth ques pour le projet 14 2 Pr sentation de HDL Designer Version du 27 aout 08 2 3 Lancement de HDL Designer et ouverture du projet Un projet est en g n ral soit fourni par votre professeur en g n ral l adresse eint20 reds labo soit une sauvegarde personelle d un projet en cours Copier les sources de votre projet le r pertoire nom _projet _proj dans votre r pertoire de travail D classe groupe Dans le cas du projet Majorit il faut copier le dossier Majorite_proj complet l adresse D classe groupe 2 3 1 Lancement du programme Pour lancer le programme HDL Designer allez dans Demarrer gt Labo Numerique gt EDA gt HDL Designer 2007 1 Une fois HDL Designer lanc
48. ctions Si vous avez une correction apporter au sch ma vous tes oblig s d enlever les sondes Pour cela cliquez sur le bouton Fo Une fois votre sch ma corrig relancez le script de compilation pour le simulateur bouton Compile dans la fen tre Tasks Il n est pas n cessaire de relancer le simulateur Par contre une remise z ro est n cessaire cliquez sur le bouton Restart de la console R assignez vos entr es et relancez la simulation 4 1 10 Quitter le simulateur Pour fermer le simulateur cliquez avec le bouton Quitter de la console 4 2 Simulation automatique 4 2 1 G n ration et Compilation Les tapes de g n ration et de compilation permettront de v rifier que votre sch ma est SYNTAXI QUEMENT correct Cela ne veut en aucun cas dire que votre conception fonctionne Pour lancer la g n ration et la compilation il faut Retrouner dans Design Manager et choisir l onglet de votre librairie dans notre exemple Majorite S lectionner le composant top_tb Dans le cas de l exemple Majorite_top_tb Double cliquez sur Generate dans la fen tre Tasks en haut droite cf figure 4 10 Double cliquez sur DesignChecker Flow dans la fen tre Tasks en haut droite ou cliquez sur Check icone gauche cf figure 4 10 4 Design Manager Project Majorite File EGR View HDL Tasks Tools Options Window Help D S 8 1 SBEX RIAA DBAS 3D SAGE El a
49. e Si vous d sirez cr er une achitecture de type Structurelle S lectionner Bloc Diagram et cliquez avec le bouton Next gt Dans la nouvelle fen tre validez avec le bouton Finish utilisation du nom par d faut Suivre les instructions du 8 3 4 Cr ation d un vue structurelle Textuelle en VHDL S lectionner Architecture et cliquez avec le bouton Next gt Dans la nouvelle fen tre donnez un nom cette architecture sous Architecture Validez avec le bouton Finish le fichier VHDL s ouvre automatiquement Machine d tat graphique S lectionner State Diagram et cliquez avec le bouton Next gt Dans la nouvelle fen tre validez avec le bouton Finish utilisation du nom par d faut Suivre les instructions du 8 3 5 Cr ation de machine d tat Remarque Les autres types d architecture ne sont pas utilis s dans le cadre de l institut ReDS 3 2 2 Cr ation d une deuxi me ou plus architecture Depuis le Design Explorer faite un clic droite sur le composant auquel vous d sirez ajouter une architecture Cliquez sur New puis choisissez l architecture souhait e en vous d pla ant dans le menu contextuel Exemples Architecture Structurelle New gt Graphical View gt Bloc Diagram Textuelle New gt VHDL View gt VHDL Combined Machine d tat New gt Graphical View gt State Diagram Dans la fen tre qui apparait donnez un nom a
50. e projet browser et les biblioth que FIGURE 2 4 Ouverture du projet Majorit biblioth que vide Pour la r alisation et la simulation de projet le REDS met a disposition deux biblioth ques REDS_Lib_Base REDS_Lib_IO Celles ci seront d taill es par la suite au travers d exemples 16 2 Pr sentation de HDL Designer Version du 27 aout 08 2 4 Cr ation du composant top Lors d une description hi rarchique le composant de niveau le plus haut se nomme toujours nom Projet_top dans notre example majorite_top 2 4 1 Cr ation du symbol top Allez dans la barre verticale gauche de l cran et s lectionnez dans l onglet Main gt New Add La fen tre de la figure apparait Design Manager Project Maj EE H File Edit View IDL Tasks Tools Options sara ri exe Window Help 7 BE db 4A 7 Paga Design Explorer Using viewpoint Default Y ow int F tere 1 Dont Touch Hidden Design Unit Extends C Majorite JB Top_Sim Component VHDL Language pel YPE Check lt Add Existing HDL Design to Project gt lt Add Existing Files to Library gt 9 Geo un VHDL File K State Diagram Verilog File amp Flow Chart Simulate Text File 2 ga ASM i FA Truth Table Document amp Visualiz interface view defines the signal interface of a component and its representation when j on a block diagram ile VHDL C Vesiog 95
51. er un vecteur en plusieurs signaux Cette explication sera utilis e dans le cas o le projet fourni contient un vecteur en entr e ou en sortie Pour illustrer la marche suivre nous allons utiliser un multiplexeur d un bus de 2 bits avec 2 muliplexeurs 2tol disponible dans la biblioth que REDS_Lib_Base 23 REDS HEIG VD Outils d aide la conception de circuits num riques ld Majorite Mux2to1_2bits struct Block Diagram File Edit View HDL Diagram Tasks Simulation Add Options Window OLE Help A st SPB gt aie ALP B z y z gt 3 E X ta a c E ra A E bd D gJ It LS y 27 Art r E a 3 2A 48 Ge E Design Majorite Mux2to1_2bits struct saved successfully L FIGURE 2 13 Multiplexeur 2tol avec vecteurs de 2 bits 2 7 1 Connexion d une partie d un vecteur Nous allons extraire des signaux aux vecteurs et vice versa 1 S lectionnez l outil Ajout de signal 2 Rattachez le au port de la porte qui vous int resse 3 Allongez le pour le connecter au vecteur Lors de la connexion HDL Designer va ouvrir une boite de dialogue qui vous permettra de choisir l indice du signal correspondant dans le vecteur Le signal prendra le nom du vecteur ainsi que l indice du bit qu il repr sente entre parenth se HQ Rip Element From Bus E E xj Specify bus element to rip Bus Yote_i std logic_vectorf 2
52. impossible Le bloc ne peut tre instanci qu a un seul et unique endroit Par contre un composant peut etre instanci un nombre quelconque de fois 3 4 4 Remarque sur le terme bus La soci t MentorGraphics a fait un abus de langage en utilisant le terme bus pour d signer un vecteur soit un signal au sens VHDL compos de plusieurs l ments Lorsqu on lit le terme bus dans HDL Designer il faut l interpr ter comme un vecteur Pour changer le nom des signaux internes il suffit d effectuer un double clic sur la connexion repr sentant le signal Pour donner le nom au bloc il suffit d effectuer un double clic sur le texte lt block gt et d introduire le nom voulu la place 3 4 5 Style des connexions Il est possible de diff rencier graphiquement les vecteurs des signaux un seul l ment en fonction de la largeur du trait repr sentant la connexion 32 3 Utilisation de HDL Designer Version du 27 aout 08 Pour les signaux un seul l ment il faut utiliser le style Szgnal et pour les vecteurs de signal il faut utiliser le style Bus 3 5 Cr ation de machine d tat HDL Designer permet de faire la cr ation de machine d tat sous forme graphique 3 5 1 Outils indispensables LI L outil d ajout d tats L outil d ajout de transitions entre deux tats L outil d ajout de commentaires TABLE 3 3 Outils indispensables 3 5 2 Significatio
53. it d Open Down Create New View Specify Type x Categories VHDL File Text File State Diagram ES Flow Chart amp ASM FA Truth Table e Block Diagram editor represents the design structure by blocks and re usable components onnected by signals buses or bundles Properties Cancel Help FIGURE 2 9 Fen tre de choix du type de sch ma architecture d un composant S lectionnez Graphical View D Bloc Diagram et cliquez sur le bouton Next gt Dans la nouvelle fen tre validez avec le bouton Finish Vous vous retrouvez dans la m me situation que montr e a la figure 2 10 On retrouve les signaux cr s au point pr c dent 19 REDS HEIG VD Outils d aide la conception de circuits num riques 4 MajoriteMajorite_topstruct Block Diagram File Edit View HDL Diagram Tasks Simulation Add Options Window OLE Help LIBRARY lee orts 7 USE leee std_logic_ 1164 ALL Votel i std logic gt gt lt gt gt gt gt gt USE ieee numeric_std ALL gt ote2_i std logic gt gt gt gt gt gt gt o Vote3_i std_logic 0 4 Majo std_logic 2 Lu Diagram Signals Aoa rrr 2 54 4 a Terre Vote2 j M O 1 ST O 0 lt lt lt lt lt ew Re de FIGURE 2 10 Situation suite la cr ation d un sch ma 20 2 Pr sentation de HDL Designer Version du 27 aout 08 2 5 Sauvegarde d
54. le de programmation Le module de programmation est un ByteBlaster V rifiez que le module ByteBlaser est bien bien s lectionn cf figure 6 4 si se n est pas le cas Cliquez sur le bouton Hardware Setup Sur la ligne Currently Selected Hardware vous devriez avoir ByteBlaster LPT1 Validez avec le bouton Close Zone de v rification Hardware Setup Hardware Settings JTAG Settings Select a programming hardware setup to use when rogramming devices This programming hardware setup applies only to the current progrgfnmer window ByteBlaster LPT 1 Available hardware tems p un n Select Hardware Laden Server pet _ Select Hardware ByteBlaster Local LPT1 Add Hardware y Remove Hardware Currently selected hardware Zone de s lection FIGURE 6 4 S lection du module de programmation 6 3 4 Programmation de la carte Ly Bin_Lin cdf ioj xj E Hardware Setup ByteBlaster LPT1 Mode TAG y Progress 0 Program 4 File Device Checksum Usercode Verify Configure 1 BinLin P_RyBin_Lin pof EPM71285L84 001E1784 OOOOFFFF O O fT Auto Detect X Delete Cab Add File Ee Change File L lt FIGURE 6 5 Fen tre de programmation Cochez les cases Program configure et verify cf figure 6 5 Lancez la programmation en cliquant sur le bouton Start 6 3 5
55. mpilation il faut Retourner dans Design Manager et choisir l onglet de votre librairie dans notre exemple Majorite S lectionner le composant Top_Sim 43 REDS HEIG VD Outils d aide la conception de circuits num riques Double cliquez sur Generate dans la fen tre Tasks en haut droite cf figure 4 5 Double cliquez sur DesignChecker Flow dans la fen tre Tasks en haut droite ou cliquez sur Check icone gauche cf figure 4 5 4 Design Manager Project Majorite Ple Edi View HDL Tasks Tools Options Window Help a SS SSX Pl ASA RA BIT 2 8 BAD 2 My Tasks Y Generate Me DetignChecke Flow M F ModelSim Simulate REDS M ModalSin Comp Sim REE i Qs Precision Synthesis Flow Y a Generate aer nn En DesignChecker Flow i ModelSim Simulate REDS ModelSim Comp Sim REDS FIGURE 4 5 Fen tre des tasks Cette tape provoquera l ouverture d une fen tre de log Regardez s il n y a pas d erreurs ou de warnings lignes rouges et que la derni re inscription porte la mention Data preparation step completed check transcript Dans ce cas votre description a une syntaxe correcte Dans le cas contraire il y a une des erreur s Il faut donc corriger cette ces erreur s et relancer la compilation 4 1 5 Lancement du simulateur Toujours en s lectionnant le composant Top_Sim double cliquez sur ModelSim Simulate
56. n des diff rents symboles d un graphe Etat Etat initial La machine d tats est mise dans cet tat lors d un reset I ne peut y avoir qu un tat initial par graphe d tats Un des tats du graphe d tats Chaque tat peut devenir l tat initial en cochant la casse Start state dans les propri t s de l tat TABLE 3 4 Outils indispensables 3 5 2 1 Transition Dans le menu contextuel il est possible d ajouter ou de supprimer des points de contr le d finissant le trac de la transition l aide des commandes Add Route et Remove Route Il est galement possible de changer le sens de la transition a l aide de la commande Reverse Direction 3 5 2 2 Condition de transition Elle est contenue dans un rectangle en surimpression de la transition L expression de la condition doit tre crite en VHDL Pour chaque tat il ne peut y avoir partant de cet tat qu une seule transition n ayant aucune condition sp cifi e Cette transition sera effectu e par d faut lorsque aucune autre des conditions des transitions partant de cet tat n est satisfaite Si toutes les transitions partant d un tat ont une condition d finie une transition sans condition sera d finie de mani re implicite par le logiciel HDL Designer afin de maintenir l tat courant dans le cas o aucune des conditions ne serait satisfaite 3 5 2 3 Num ro de priorit pour les transitions Ce num ro est c
57. n_i std logic cons EEE 7 Sel i std logic Yo std logic Diagram Signals signal S_o Std Logic NON E_1 signal ol Std Logic signal S o2 Std Logic signal s 03 std_Logic Ai OU Bi Le B_i gt gt Eni E amp BS struct d A 4 07 078 Ready 4 Manip Mux_2to1 struct_NAND2 Block Diagram File Edit View HDL Diagram Tasks Simulation Add Options Window OLE Help Br GUSO BGO MH 2298 ZU Ags BAS MESBDBMAG 1L 1L D OC OF 9 Declarations Ports Package List y A 1 std logic Re B_i std logic LIBRARY ieee Eni std logic USE eee std_logic_1164 ALL Sel_i std_logic USE ieee numeric_std ALL Y_o std logic Diagram Signals signal S_o std_logic signal S_ol std_logic signal S_o2 std logic signal _03 std_logic Ai E t signal S_o4 std_logic here y H Eni gt lt y struct_NAND2 2 A 4 075 lN Ready FIGURE 3 9 Sch ma r alis avec des portes logiques de type NAND2 3 4 Cr ation d une vue structurelle 3 4 1 Outils indispensables Li Add Block L outil d ajout de blocs a Add Component L outil d ajout de composants dd Embedded Block L outil d ajout d expressions concurrentes LI Add Signal L outil d ajout de signaux un l ment E in o L outil d ajout de commentaires TABLE 3 2 Outils indispensables 3 4 2 Ajout d expression
58. nal sim majorite_top vote3_i View Format Compare lt gt r Display Name AE Wave Color rRadx Colors default a Name Color l symbolic binary Colors octal unsigned hexadecimal OK Cancel Apply ascii time default FIGURE 4 12 Fen tre de formatage des traces d un chronogramme Les champs int ressants pour les syst mes logiques permettent de sp cifier Radix la base de la repr sentation du signal Ce qui permet par exemple de repr senter la valeur enti re d un compteur a l aide du choix Unsigned Display Name permet de sp cifier le nom a afficher a la place du nom du signal 4 2 4 Lancement de la simulation Aller dans les menus Simulate gt Run gt Run all de la fen tre principale ou cliquer sur le bouton se trouvant dans la fen tre wave afin d effectuer la simulation La simulation s arr tera d s que les valeurs des entr es et des sorties resteront constantes typique ment lorsqu un wait est rencontr dans la description VHDL du test bench 4 2 5 Preuve de la simulation La preuve d une simulation est donn e dans la fen tre Log de ModelSim fen tre principale de l outil C est dans cette zone que ModelSim informe l utilsateur Les informations importantes sont La liste des fichiers charg s et donc simul s Les messages fournis par le test bench par exemple le nombre d er
59. nch 55 See Bae eee eens E EEEE e ee 55 56 See eee eee IEEE 56 pee eee dee da R es Bee eee ee eS 56 Aroa Asa e oe eee ae 57 AIN 57 TROTE 57 5 3 3 Affectationdesbroches 58 AI 58 5 4 Fichier d assignations de pin 59 5 4 1 Script GenePin tcl pour carte EPM 25p 25p 59 M awe eee eee ee AAA 59 6 Placement Routage et int gration avec Quartus II 60 6 1 Ouverture du projet 2262548564864 RY Ew BROKER Ew Rares 60 Pe eee 06 a eee aaa y Se nee ee eee es eee ee eee 60 Oe Vile Fe R E 6 ae oa ee HOE OES Dee eee EE po 61 TABLE DES MATI RES Version du 27 aout 08 62 2 Visualisation des Tapportsi 61 62 3 Fichier g n rer 0 0 0 0 0 0 0 0 000 61 na s sos ai kee ee eae dr Oe de e e See Re 61 6 3 1 Branchement de la cartel 61 ee ee de N AAA 62 6 3 3 S lection du module de programmation 62 PEE Van h C hoe ee eee See ee oe oe ees 62 6 3 5 Reprise d un projetl 62 64 A eee eee 64 PGE SeGe hese eer aback eee ase ses 64 ee ETT 64 A 2 2 Simulation automatiquel a a a a a 65 Introduction Ce manuel est un introduction aux logiciels EDA Electronic Desing Automation Il n a pas la pr tention de couvrir tous les aspects de ceux ci Ce manuel a pour objectif de permettre aux tudiants de saisir le sch ma de
60. ns notre exemple on obtient Votel_sti Vote2_sti Vote3_sti et Maj_obs cf figure 4 19 59 Synth se avec Precision Synthesis La Synth se est l tape qui consiste traduire des descriptions du VHDL dans notre cas en quation logique Ce travail est r alis par l outil Precision Synthesis 5 1 Lancement de la synth se Dans le Design Explorer de HDL Designer s lectionnez la biblioth que ou se trouve le composant synth tiser S lectionner le composant synth tiser dans le cas de notre exemple Majorite_top Lancer le synth tiseur en double cliquant sur Precision Synthesis Flow REDS dans la fen tre Tasks Le fichier VHDL contenant l ensemble des fichers VHDL hi rarchiques correspondant au com posant s lectionn concat nation NomComposant_concat vhd sera cr automatiquement Presicion Synthesis se lance et charge automatiquement les fichiers a synth tiser 5 2 Interface de precision Une fois le programme lanc on obtient la fen tre represent e a la figure 5 1 Cette fen tre est divis e en deux le Design Bar sur la gauche et une zone d affichage qui peut tre divis e par un certain nombre d onglet Li 3 Impl Bin_Lin_impl_1 unsa 8 4 Input Files Val Bin_Lin_concat vhd B oul tput Files Log File Infos 12 L Design Bar Input Directory BinLin WHDL_synth L Onglet FIGURE 5 1 Fen tre initiale obtenue apr
61. omposant le projet Chacun de ces r p rtoires est constitu des dossiers d crits au paragraphe 2 1 1 Le fichier nomProjet hdp Il contient les chemins d acc s des diff rentes biblioth ques utilis es dans le projet Remarque Pour les noms des diff rents r pertoires il ne faut utiliser que les caract res non accentu s de A Z et Punderline gt Il ne faut absolument pas utiliser d espace ou de signe tel que le amp Etudiants Di LT Classe E Ca Nom Groupe SR Majorit proj EH Majorite HH Comp EMC Graph CIPR Cv EH ReDS Lib Base EH Comp E Graph EJER H LI Synth 9 VHDL FIGURE 2 1 Organisation d un r pertoire de travail 2 1 1 Structure du r p rtoire d une bibliotheque 2 1 1 1 R pertoire Comp Ce r pertoire contient les fichiers de sortie du compilateur de ModelSim Ces fichiers permettent de simuler les diff rents modules du projet 2 1 1 2 R pertoire Graph Ce r pertoire contient les donn es graphiques cr s par HDL Designer servant m moriser les diff rents symboles graphes d tats organigrammes tables de v rit 12 2 Pr sentation de HDL Designer Version du 27 aout 08 2 1 1 3 R pertoire P_R Ce r pertoire contient les fichiers d entr e et de sortie pour chaque module du logiciel de placement routage logiciel Quartus IT 2 1 1 4 R pertoire Synth Ce r pertoire contient les fichiers VHDL d
62. ontenu dans un cercle en surimpression de la transition Il devient visible d s qu il y a plus d une transition partant depuis un tat 33 REDS HEIG VD Outils d aide la conception de circuits num riques Il indique l ordre dans lequel l valuation des conditions de transition partir d un tat doit tre faite Ce num ro permet de simplifier l expression d une condition de transition Il sous entend que cette condition n est prise en compte que lorsque celles portant un num ro plus petit ne sont pas satisfaites L ordre d valuation des conditions peut tre chang dans le dialogue des propri t s des transitions 3 5 2 4 Action sur les sorties de type Moore Pour d finir une action sur les sorties de type Moore il faut double cliquer sur l tat auquel on veut associer l action Celle ci doit tre crite en VHDL Les actions sur les sorties sont affich es c t des tats Usuellement les actions sont d plac es afin d tre positionn es dans l tat auquel elles se rapportent Action sur les sorties de type Mealy Pour d finir une action sur les sorties de type Mealy il faut double cliquer sur la transition laquelle on veut associer l action Celle ci doit tre crite en VHDL Les actions sur les sorties sont affich es dans le m me rectangle que la condition de transition dont elles sont s par es par une ligne les conditions apparaissent au dessus et les actions au dessous de cette ligne Le
63. r alis e sous HDL Designer 36 3 Utilisation de HDL Designer Version du 27 aout 08 Le code VHDL g n r par HDL Designer r sultant de la figure 3 12 est donn e la figure figure 3 13 1 architecture fsm of Detecteur_Flancs is 2 3 Architecture Declarations 4 type state_type is 5 S_Wait 6 Se Act Ive 7 So Bias 8 9 10 state vector declarat lon 11 attribute state_vector Sind 12 aktribute state vector of Cam architecture is 13 14 15 Declare current and next state signals 16 Signal current_state SLeremr ce 17 signal next_state SEIS Le 18 19 begin 20 21 22 clocked process 23 CIR L 24 Reset_i 25 26 27 begin 28 if Reset_i 1 then 29 current state lt S Malt 30 Reset Values 31 elsit Clk 1 event and Ck 1 then 32 current_state lt next_state 33 M Default Assignment To Internals 34 35 end if 36 37 end process clocked 38 39 40 nextstate process 41 Soma ET 42 current_state 43 44 45 begin 46 case current_state is 47 when S_Wait gt 48 L Sicnal_ 1 14 Tnn 49 next_state lt S_Active 50 else 51 next_state lt S Wait 52 end if 53 when S_Active gt 54 next_state lt S_Ends 55 when S_Ends gt 56 Lic So tel SO rhen 57 next_state lt S Wait 58 else 59 next_state lt S_Ends 60 end if 61 when others gt 62 next state lt S Walt 63 end case 64 65 end process nextstate 66
64. r dans le sch ma bloc s as surer qu aucun symbole composant ou bloc n est s lectionn puis aller dans les menus Diagram gt Update gt Interface Le dialogue suivant apparait Q Update Interface x The interfaces are DIFFERENT No instances selected on Majorite Majonte_top struct Reconcile checks the interface of this view with the component interface The inconsistencies are caused by Vote2_i in std_logic The view interface Majonte Majorite_top struct is 3 std_logic Votel_i in std_logic Vote3_i in std_logic The component interface is laj_o out std_logic Vote1_i in std_logic b Make active view consistent with its interface Options C Make the component interface consistent with the active view OK Cancel Apply Help A FIGURE 3 14 Fen tre pour la coh rence entre un symbole et une de ces vues Si le sch ma bloc n est pas coh rent avec son symbole le texte The Interfaces are DIFFERENT ap parait au sommet du dialogue Dans le cas contraire le texte Interfaces are IDENTICAL apparait au sommet de celui ci Lorsque le sch ma bloc n est pas coh rent avec son symbole il faut s lectionner le choix Make active view consistent with its interface puis cliquer sur le bouton OK Cette op ration va modifier les ports du sch ma bloc afin qu ils correspondent ceux pr sent dans le symbole composant ou bloc
65. r l impression Le param tre le plus int ressant dans ce dialogue est la mise a l chelle Scaling Il permet de sp cifier selon l option choisie Fixed per page la dur e maximale de simulation a afficher par page Fit to page s wide le nombre de pages sur lequel le chronogramme doit tre imprim 50 4 Simulation avec ModelSim Version du 27 aout 08 4 2 7 2 Impression Aller dans les menus File gt Print depuis la fen tre Wave Printer Name eint7A00 HP81 50 Properties Status Ready Type HP LaserJet 8150 PS Setup where 10 792 48 46 hp8150 a00 Comment HF LaserJet 8150 Couloir Print to file Signal Selection Time Hange C All signals Full Range One Curent view Curent view Ons Selected Custom From Ons To hs OF Cancel FIGURE 4 15 Fen tre pour l impression Dans ce dialogue il est possible de sp cifier quels sont les signaux du chronogramme que l on d sire imprimer All signals imprime tous les signaux Current view imprime les signaux qui sont visibles dans la fen tre Selected imprime les signaux qui sont s lectionn s Il est galement possible de sp cifier l intervalle de temps imprimer Full Range imprime les traces depuis le d but de la simulation jusqu au dernier instant simuler Current view imprime les traces sur l intervalle vi
66. respondent directement un bit d tat Pour ce faire il faut Coder les tats de fa on qu un bit correspond toujours la valeur voulue pour une sortie cf 8 Encoding Dans Concurrent Statements de l onglet Statement Block des propri t s de la machine ajoutez masortie Etatpresent x ma sortie nom de la sortie en question Etat_Present c est le nom donner l tat en court Il est sp cifier dans l onglet Generation des propri t s de la machine 3 5 4 4 Declarations Blocks Les d clarations faites sous cet onglet appara tront dans la partie d clarative de l architecture C est dans celle ci que l on trouve entre autres la d claration des signaux internes comme par exemple l expression ci dessous signal Capt Std_Logic_Vector 1 downto 0 Process Declarations Les d clarations faites sous cet onglet apparaitront dans la partie d clarative du processus de m morisation ainsi que du processus de sorties 3 5 4 5 Signals Status Permet de sp cifier les caract ristiques des signaux internes et des sorties Les valeurs sp cifi es dans le champ Default value sont affect es aux signaux correspondants au d but du processus de sorties Remarque Cette assignation de valeurs par d faut permet d viter la cr ation de latches par inadvertance lorsque l on oublie de sp cifier un des cas dans l affectation des sorties ou si le nombre d
67. reur d tect es EDA HDS resources downstream modelsim ModelSim 32Bit dll EPANMeJdELlSAm Ww n2827 27 S Fors ttanmdanre EDA ModelSim win32 ieee std_logic_1164 body reine E C E Loading C EDA ModelSim win32 ieee numeric_std body D D D Loading Loading Loading D Projet Majorite proj Majorite Comp majorite_ top _tb struct Loading De ProJertiMajoritelpro Majorite comp maJorlitectop struct Loading Loading D Projet Majorite proj ReDS lib Base Comp gnd logic AProjet Majorite pre7 ReDS lib Base Come andz logic Loading D Pro jet Majorite pro RebS lib Base Comp or4d logic KOREA IO O ES Loading D Projet Majorite pro Majorite Comp majorite top_ tester test_bench do C 7EDA ModelSim v5_6 c ModelSim do 900x300 0 0 1272x604 0 346 364x300 908 0 hdsAddWaveButtons AddWaves Z SEG Hramlks wave joie lt EIL xx Note gt gt Debut de la simulation H H H H HH HHH Oo Oo NOAA AONE 20 Times 0 ms iteration 0 Tnstance majorice coo To Ll 21 xx Note gt gt Nombre d Erreur_s d tect e 0 22 Times 800 ne rrerercions 0 Instance majoricg coo co i 23 Note Sorin de la simulation 24 Times 800 nes Iteration 0 Instance majorice top tb il Listing 4 2 Informations fournies par la fen tre Log A titre de documentation nous pouvons imprimer le chronogramme de la simulation comme le montre la figure
68. s Il est possible d avoir plusieurs sch mas architectures pour un m me composant exemple avec un multiplexeur 2 vers 1 Ce dernier a trois architectures cf figure 3 7 Sch ma avec des portes logiques de base Sch ma avec des portes NAND2 Description textuelle VHDL 4 Design Manager Project exemple Sel File Edit View HDL Tasks Tools Options Window Help B o 2 P X fF amp 7 aE db A OBS SE A E Design Explorer 2 Ixff Tasks x la Design Units Y MyTasks LP Manip 4 Ge Gene gt Mux_2to1 E Me Com Flot_Don mux_2to1_Flot_Don vhd Y 2 qe struct nT ps gt amp RS struct_NAND2 Tasks EMS eics EE symbol Downstream 2 x E Mux_2to1_tb Manip Y Mux_2to1_tester M TA Eo B m E v N Mario EAE Concat ESA Loading Library majorite complete L FIGURE 3 7 Visualisation des architectures disponibles pour le composants Mux_2tol1 Les figures suivantes montrent les sch mas r alis s avec des portes logiques de base figure 3 8 et r alis avec des portes NAND2 figure 3 9 30 3 Utilisation de HDL Designer Version du 27 aout 08 Manip Mux_2to1 struct Block Diagram File Edit View HDL Diagram Tasks Simulation Add Options Window OLE Help ios EUS MF DPHNL B71U S AY l A amp MEBRBMA L L t O 0g E E Package List z LIBRARY ieee A USE ieee std_logic_1164 ALL Bi std logic USE ieee numeric_std ALL E
69. s l aide de la console REDS_console cf figure REDS Console 1 0d E lOl xj D cimale Hex Result A Result E 60000006 Hex 1 Hex HEER LF Oa L L LS RUN LU UE Run Value 1 1 1 1 1 1 1 1 Ai Al Ai aP atk if atk Value E Restart Stee O A E so Quitter FIGURE 4 1 Console pour la simulation manuelle Les liens entre les signaux disponibles dans le composant a tester et les signaux de la console sont 41 REDS HEIG VD Outils d aide la conception de circuits num riques r alis s dans le composant Top_Sim disponible dans la biblioth que de travail et la biblioth que REDS_Lib_IO Ce composant contient tous les signaux disponibles de la console cf figure 4 2 Package List LIBRARY ieee USE ieee std_logic_1164 ALL USE ieee numeric_std ALL Entr es des 8 interupteurs soi BO O D 10 o 51 Bo O B io 521 Bo O B 120 s3_i Bo Oo 130 Sorite sur les 8 leds s4 Bo o 140 ssi Eo o so sci B _O si Bo Valeurs 8 bits Entr e sous Hex0_o forme hexa ou d cimal Exemple 0x10 en hexa ou 16 en d cimal Va Bi E Val A i D Valeurs pour les afficheurs Hex1_o Hexad cimaux O m O m oo Y O O H 97_Ao0 sigaux de commande T pour l afficheur 7 segments O seg7_B_o O w seg7_C_o O _ D gt seg7_D_o f b O _ O _ u ED O r ur i a_ _a_ NE se o Y e o seg7_E_o seg7_F_o
70. s actions sur les sorties de type Mealy peuvent galement tre sp cifi es dans les tats comme pour les sorties de type Moore Ces actions contiennent dans ce cas une affectation conditionnelle permettant de d finir la valeur des sorties selon une combinaison des entr es 3 5 3 Propri t s essentielles d un graphe d tats Les propri t s d un graphe d tats se trouvent dans les menus Edit gt Object Properties et Diagram gt State Machine Properties 3 5 3 1 La fen tre Object Properties Cettre fen tre vous permet de d finir les param tres essentiels de la machine d tat tel le signal utiliser pour l horloge ainsi que le flanc de d clenchement le signal utiliser pour le reset son niveau d activation ainsi que son mode reset synchrone ou asynchrone 3 5 4 Autres propri t s d un graphe d tats Les propri t s d un graphe d tats se trouvent dans les menus Diagram gt State Machine Proper ties 3 5 4 1 Generation Dans cet onglet on peut sp cifier si l on veut une machine d tats synchrone ou asynchrone Dans le cadre des laboratoires on utilise uniquement des machines d tats synchrones le nom des signaux internes repr sentent l tat pr sent et l tat futur Si les deux champs corres pondants sont vides des noms par d faut current_state et next_state sont utilis s L int r t de sp cifier des noms ces signaux est de pouvoir
71. s biblioth ques disponibles dans le projet 15 REDS HEIG VD ig Design Manager Project Majorite P i x Options Window Help File Edit View HDL Tasks Tools a 218 9 2 P X F z 7 GEAR Design Explorer BRIE Design Units GY Majorite ME Majorite_top AVE Majorite_top_tb ane H Majorite_top_tester pee N Top_Sim Show Hide Hierarchy Expand All Collapse All Advanced Find _ Viewpoint Manager Convert to Graphics E3 Tasks RACIA Tasks M My Tasks i e Gs Generate El M 3 Compile Me Simulate al Pgs concatenation PQ Synthesis Team Tasks Flow Single 4 Lancement de Precision Start Precision JMI Tasks MECS Downstream V Majorite Outils d aide la conception de circuits num riques File Edit View HDL Tasks Tools Options Window Help Project Manager M My Project YALabo Majorite_projM M Shared Project HDS_TEAM_HOMEtshe Regular Libraries 3 items gt Majorite lt active gt s ReDS_lib Base b ieds_lib_i0 Protected Libraries 5 items Downstream Only Libraries Empty b biblioth que disponible dans le projet 4 New Project Open Project g New Library neva Edit a Mappings EEES EN Maiorte Loading Library majorite complete L Concat BSF EET Ready a situation lors de l ouveture d un projet c onglet de navigation entr
72. s concurrentes Apr s avoir ajout une expression concurrente il faut effectuer un double clic sur le bloc la repr sentant cette action aura comme effet d afficher le dialogue suivant 31 REDS HEIG VD Outils d aide la conception de circuits num riques Create Embedded View x Create a new view for Embedded Block eb1 Select type of view to create Text State Diagram C Flow Chart C ASM C Truth Table Cancel FIGURE 3 10 Dialogue de cr ation d une expression concurrente Choisir le type Text Seules les instructions concurrentes de type Text sont int ressantes et utili s es dans le cadre du laboratoire de syst mes num riques EO Exemple_1 SO ED c 4 _ Pm 3 SO lt not E0 El Exemple_2 S1 gt FEA ly gt S1 lt not E1 E2 0 e gt E2 1 Exemple _3 S2 2 0 gt p Oes p 82 29 p E2 2 lt D gt 82 lt E2 2 amp E2 1 amp E2 0 FIGURE 3 11 Exemples d instructions concurrentes 3 4 3 Diff rence entre les blocs et les composants Il y a trois diff rences majeures entre un bloc et un composant Le bloc permet d avoir une approche de conception Top Down de haut en bas tandis que le composant permet d avoir une approche de conception Bottom Up de bas en haut Une fois la d composition finie la conversion d un bloc en un composant se fait facilement l inverse est
73. sible dans la fen tre Custom imprime les traces sur l intervalle sp cifier dans les deux champs suivant 4 2 8 Sauvegarde des traces du chronogramme Il y a deux m thodes pour sauvegarder un chronogramme Sauvegarde de la structure d un chronogramme soit les noms des signaux et les intercalaires pr sent dans la fen tre Wave Cela permet de retrouver l environnement de travail d une session de simulation a l autre Sauvegarde dans un fichier graphique pour la documentation 4 2 8 1 Sauvegarde de la structure de la fen tre Wave S lectionn la fen tre Wave en cliquant dessus Enregistrement 1 Dans les menus File D Save 2 Choisissez le r pertoir ou doit tre enrgistr la configuration do ol REDS HEIG VD Outils d aide la conception de circuits num riques 3 V rifiez que la coche Waveform formats est mise 4 Cliquez sur Ok Ouverture 1 Dans les menus File gt Load 2 S lectionn le fichier de configuration do 3 Cliquez sur Ouvrir 4 2 8 2 Sauvegarde de la fen tre Wave dans un fichier bitmap ModelSim permet de sauvegarder l tat pr sent d un chronogramme dans un fichier graphique au format bitmap 1 S lectionn la fen tre Wave en cliquant dessus 2 Aller dans les menus File D Export 3 Enregistrer votre image 92 4 Simulation avec ModelSim Version du 27 aout 08 4 3 Option du simulateur 4 3 1 Par
74. tb Cliquez sur Compile dans la fen tre Tasks en haut gauche dans le Design Manager Cliquez sur Simulate dans la fen tre Tasks Dans la fenetre qui apparait validez en cliquant sur OK Le simulateur ModelSim se lance Ajoutez les signaux dans la fenetre Wave Lancez la simulation 65
75. u ci dessous r f rence les informations sur les circuits les plus couramment utilis s au laboratoire V rifiez quelle est la cible utilis e Technologie Speed grade EPM7064SLC44 10 ou 15 Altera MAX 7000S EPM7128SLC84 Altera Acex 1K EP1K30QC208 TABLE 5 1 Liste des circuits les plus fr quemment utilis s Le choix de la technologie permet d orienter Precision dans sa mani re de simplifier les quations logique simplification au niveau des portes logiques de connaitre le circuit cible voulu afin de le transmettre au placeur routeur Ceci vite de devoir le sp cifier manuellement lors du placement routage 5 3 2 Compilation Toujours dans le menu Design du Design Bar lancez la compilation en cliquant sur le bouton Compile O7 REDS HEIG VD Outils d aide la conception de circuits num riques Durant cette op ration une analyse est effectu e sur les descriptions VHDL afin les convertir en un sch ma fonctionnel quivalent fonction logique standard Il est possible de visualiser ce sch ma en s lectionnant le menu Tools gt View gt View RTL Schematic Remarque Precision permet d afficher les sch mas dans une ou plusieurs vue Pour passer d un mode l autre faire un click droite sur le graphique et activer ou d sactiver l option MultiPage Schematics 5 3 3 Affectation des broches Aller dans les menus File D Run Script puis ouvrir le fichier d
76. uits d un certain fabriquant Il est fourni exclusivement par celui ci en l occurrence la soci t Altera 1 2 Exemple Majorit Pour illustrer nos propos nous allons cr er tout au long de ce tutorial un projet simple dont vous pourrez reprendre les principes de construction pour les tendre vos besoins Nous allons r aliser un syst me permettant de d terminer s il y a une majorit sur trois votants Majorite Vote1_i Majorite_top Vote2_i Maj_o D Vote3 i Generic Declarations FIGURE 1 1 Symbole du projet Majorit utilis comme exemple TABLE 1 1 Table de v rit L quation r sultante apr s simplification Maj Vote2 Votel V ote3 Votel V ote3 Vote2 1 3 Etapes de conception La conception d un syst me passe par quatre tapes principales 1 R flexion et conception 2 R alisation 3 V rification 4 Int gration La premi re tape sort du cadre de ce manuel Elle fait partie du cours th orique de syst me num rique Les tapes suivantes seront pr sent es a l aide de l exemple Elles nous permettront de passer de la solution con ue une int gration dans un circuit REDS HEIG VD Outils d aide la conception de circuits num riques La deuxi me tape consiste saisir votre solution dans le logiciel HDL Designer Pour la troisi me tape vous pourrez r aliser une simulation manuelle en appliquant des valeurs s
77. uleware cy O std y Le x d Exnlar library x PP B REDS_Lib_Base E CY Majorite H E Majorite_top El E Top_Sim E ANDS_vect JR BasculeRS_Asynch OK Cancel E E Comp 7 4 HE Comp4 E CTRA To instance a component drag ento a diagram or use To instance a component drag onto a diagram or use Copy and Paste Copy and Paste a fen tre par d faut b s l ction de ReDS lib base c liste des composants disponibles FIGURE 2 11 S lection de la biblioth que ReDS_lib_base 2 6 2 3 Interconnexion Les interconnexions se font tres facilement avec l outil Ajout de signal ou Ajout de vecteur Un vecteur sera utilis pour interconnecter des l ments ayants un port de plusieurs bits de large alors 22 2 Pr sentation de HDL Designer Version du 27 aout 08 qu un signal sert interconnecter un port d un seul bit En pointant directement sur les ports des l ments les vecteurs prennent directement le bon nombre de bits Les signaux prennent les noms des entr es sorties ports sur lesquelles nous les avons connect s en premier Pour changer ce nom on peut double cliquer sur le signal et le changer dans la boite de dialogue qui apparait sous l tiquette Name Par convention tous les signaux internes un composant prennent le suffixe s On peut couder un signal en cliquant une fois sur son trajet N B dans l
78. un d tecteur de flancs Ce syst me est compos d une entr e Signal et de deux sorties Pulse et S_Active ainsi qu une entr e pour l horloge Clk et une entr e pour le reset Reset Pulse Signal 0 Signal 3 D tecteur de flancs S_Actif Reset Wait S_Actif lt 0 Pulse lt 0 Signal 1 Signal 0 Active S_Actif lt 1 Pulse lt 1 S_Actif lt Signal Pulse lt 1 Signal 1 FIGURE 3 12 Sch ma de conception de cette machine d tat La sortie Pulse fournit une pulse lors du passage de l entr e Signal de 0 a 71 Cette pulse une dur e d une p riode d horloge La sortie S_active a le m me comportement que Pulse elle s active au m me moment mais se d sactive lorsque Signal passe de 1 0 La dur e minimum est d une p riode d horloge Global Actions Concurrent Statements Pre Actions Signal_i 0 Post Actions Package List LIBRARY ieee USE ieee std_logic_1164 ALL USE ieee numeric_std ALL Signals Status SIGNAL SCOPE DEFAULT RESET STATUS Pulse_o OUT vor COMB S_Active_o OUT or COMB Architecture Declarations State Register Statements Signal_i 1 S_Active Pulse_o lt 1 S_Active_o lt 1 Signal_i O Process Declarations S_Ends S_Active_o lt Signal_ i Signal_i 1 FIGURE 3 13 Machine du d tecteur de flancs
79. un projet Le disque dur local D peut tre effac d une s ance l autre sans pr avis A la fin de chaque s ance chaque groupe doit faire une copie du dossier contenant le projet sur son compte personnel qui se trouve g n ralement sous le lecteur r seau T et sur un autre support cl USB ou autres Chaque groupe doit disposer d au minimum 3 sauvegardes Chaque tudiant doit avoir acc s au moins une copte du projet De par la limitation en taille des comptes personnels la HEIG VD il est souvent n cessaire de ne garder que le minimum d information utile afin de pouvoir sauvegarder tous les travaux de laboratoire en cours En ce qui concerne le laboratoire de syst mes num riques il est possible d all ger la taille des donn es sauvegarder en supprimant les sous dossier du projet suivants Dans le dossier des bliblioth ques qui se trouve l int rieur du dossier projet Comp Synth PR La suppression de ces dossiers n cessitera d effectuer nouveau les op rations suivantes 1 Cr ation du r p rtoire P R dans les dossiers des biliboth ques 2 G n ration des descriptions VHDL 3 Compilation des descriptions VHDL 4 Synth se Placement routage Si la place sur votre compte personnel le permet il est conseill de ne pas supprimer les r pertoires synth et P R Vous supprimez uniquement le r pertoire Comp 2 6 Saisie de sch mas description du projet
80. ur les entr es et en v rifiant visuellement l tat des sorties Dans un deuxi me temps vous disposerez d un banc de test automatique pour une v rification compl te de votre solution La derni re tape vous permettra de r aliser la traduction de votre sch ma en vue de son int gration dans un circuit logique programmable CPLD ou FPGA Il s agit d une synth se suivie par le placement routage 10 Pr sentation de HDL Designer Ce chapitre donne les informations indispensable pour l utilisation de HDL Designer 11 REDS HEIG VD Outils d aide la conception de circuits num riques 2 1 Organisation du r pertoire d un projet Le r pertoire d un projet contient diff rents r pertoires et fichiers d cris ci apr s Les projets que nous allons r alis s contiennent toujours au minimum une biblioth ques Biblioth que de travail pour la r alisation du travail demand Les biblioth ques de base REDS_Lib_Base et REDS_Lib_IO sont des biblioth ques partag es Elles sont toujours disponibles et se situent sur le disque C Dans le cas de projets plus important il est possible d avoir des biblioth ques suppl mentaires Le nom du r pertoire du projet est de la forme nomProjet_proj Le sufixe _proj est obligatoire Le chemin d acc s ce dermier doit correspondre D Classe nom_groupe nomProjet_proj Dans ce r pertoire se trouve Les dossiers correspondants chaque biblioth que c
81. ures pee eee eee e e ee eee ee eae eee wwe eehaeeweee eee eeu ee ew ee 3 4 1 Outils indispensables a aaa aras E AER a a aaa 3 5 Cr ation de machine d tat 0 0 0 3 5 1 Outils indispensables TABLE DES MATI RES Version du 27 aout 08 3 5 2 Signification des diff rents symboles d un graphe Etat 33 RU en ee oe 33 3 0 2 2 Conditiondetransition 33 3 5 2 3 Num ro de priorit pour les transitions 33 Ios sao ee ee eee ee 34 3 5 3 Propri t s essentielles d un graphe d tats 34 3 5 3 1 La fen tre Object Properties 34 E sae 34 354 1 _Generation aooaa 34 da PACON ep co se de Ae 18 oh d AAA NR 30 354 3 Statement Blocks 35 3 944 Declarations Blocks 35 354 5 Signals Status 0 0 0 0 0 0 0 0 0 35 3 5 5 Exempled unemachined tat 2 2 36 3 6 Coh rence des symboles composants ou blocs 38 3 6 1 Coh rence entre un symbole et ses vues 38 3611 _ Sch ma bloe ea ss 38 3 6 1 2 Description VHDL 38 3 7 Importation d une description textuelle VHDL 39 A1 ed 41 4 1 1 Pr sentation de la console de simulation
82. x onglets Interface et Symbol 3 1 0 1 Outils indispensables L outil de s lection Loutil d ajout de commentaires L outil d ajout de port d entr e l entit LI L outil d ajout de port de sortie l entit L outil d ajout de port d entr e sortie l entit TABLE 3 1 Outils indispensables 27 REDS HEIG VD Outils d aide la conception de circuits num riques 3 1 0 2 Ajout de port Pour ajouter des ports dans la vue graphique Symbol Symbol s lectionnez un des outils d ajout entr e sortie puis ajouter autant de signaux que n cessaire en cliquant sur les bords du symbole l endroit souhait Pour revenir l outil de s lection il suffit de cliquer avec le bouton droit de la souris ou appuyer sur la touche ESC 3 1 0 3 D finition des propri t s de chaque port Pour d finir les propri t s des ports soit son nom son type ainsi que la taille allez dans l onglet Interface ou faire un double clic sur un triangle repr sentant un port Dans la fen tre qui appara t entrez les valeurs afin d obtenir le m me r sultat que celui de la fen tre de la figure 3 4 A Majorite Majorite_top symbol Generics 5 x File Edit View HDL Table Tasks Add Options Window Help 28 650380 4 BBjo c me g 7 B 4 rro o Emi lt Vl 24 H 1a A B c D E B Symbol G Generics 1 Declarations P Package List What do you want to learn about Tips

Outils d`aide `a la conception de circuits - REDS - HEIG-Vd

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