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20nm. - Theses.fr

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1. nas Ge BTBT nA um o 250 BTBT A 0 7 50E08 a 1 0E 07 loff A um 1 0E 09 1 0E 10 0 500 1000 leff uA um b Figure IV 17 a valeurs des composantes de fuite suppl mentaires pour les dispositifs IFQW b Trac du courant effectif Ier en fonction du courant de fuite Iof pour chaque PMOS o Jog est ici la somme du courant de fuite du dispositif et la fuite extrapol e inscrite dans la derni re ligne du tableau de a On retrace alors les variations de d lai de propagation en fonction de la fuite totale sur la Figure IV 18 On constate bien que l architecture IFQW avec un espaceur de 1nm fournit de bonnes performances dynamiques si la fuite n est pas une contrainte trop forte comme pour les applications haute performance Cependant cette architecture est quelle que soit l paisseur de l espaceur inutilisable pour les applications basse consommation comme les applications mobiles 20 me Ui Delay ps m O O i i i sr tin di 1 0E 10 1 0E 09 1 0E 08 1 0E 07 loff A um Figure IV 18 Trac du d lai de propagation d un inverseur en fonction de la fuite totale corrig e IV C Evaluation de performance d un inverseur 3D monolithique IV C 1 Contexte de l tude r alisation technologique L int gr
2. GPp box1e20 0 2 as ss Loi ns st oo to ns en ps l a se lon np oo D un n a oi sv 2 2 15 1 05 0 0 5 1 1 5 2 Vback V Vtlin Vds 50mV amp Ids 300nA W L V Figure 11 16 trac la variation de la tension de seuil en fonction de la polarisation de la face arri re exclusivement pour des NMOS mais pour les deux types de plan de masse GPN plan de masse dop N et GPP plan de masse de type P et pour deux valeurs des niveaux de dopage 2 18 cm o une couche de d pl tion peut se former et 1 20 cm o le dopage est trop lev pour permettre la formation d une couche de d pl tion non n gligeable 80 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS D apr s la Figure 11 16 nous pouvons consid rer que dans le cas d un transistor NMOS la couche de d pl tion d paisseur tub se forme sous l oxyde enterr pour e _ V gt 0 pour un plan de masse de type N e _ V lt 0 pour un plan de masse de type P Enfin il est d montr dans Noel 11 que le canal de conduction peut se former sur l interface oxyde enterr canal dite interface arri re alors que nous n avons consid r jusqu pr sent que le cas de la conduction l interface oxyde de grille canal dite interface avant Selon Noel 11 il faut consid rer e La conduction a lieu en face arri re si Vp gt 0 e La conduction a lieu en face avant si V lt
3. I I I t I I I I I 100 0 5 06 07 08 09 1 1 1 1 2 Vaa V Figure VI 16 Variation de la SNM en fonction de la tension d alimentation Vaa pour chaque architecture VI C 3 D finition des sources de variabilit Pour d finir les sources de variabilit des param tres technologiques due au proc d de fabrication nous allons consid rer que chaque param tre suit une distribution gaussienne d finie par e Sa valeur moyenne M gale la valeur cibl e du param tre en question e Son cart type o donn par o L quation 3xo 12 M pour les param tres technologiques obtenus par gravure L t pour le Trigate uniquement W hi o Parla litt rature pour les autres param tres Weber 08 GSS b GSS c 228 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm Le tableau de la Figure VI 17 r sume les carts types obtenus pour les param tres technologiques que nous avons jug s comme tant les principales sources de variabilit pour les performances SRAM et pour chaque architecture de dispositif Pour v rifier que nos distributions statistiques de variations sont bien r alistes nous avons effectu pour chaque architecture 500 simulations avec g n ration al atoire des param tres technologiques suivant les distributions gaussiennes pr d finies Ce nombre de simulations est un bon compromis car il est suffisamment petit pour permettre un temps de simulations et de traitement
4. mais galement du type du transistor du haut Afin d int grer cet effet dans nos simulations d inverseurs nous estimons ce d calage de V par simulation num riques synopsis Nous repr sentons sur la Figure IV 29 la variation de ce d calage de tension de seuil en fonction de la polarisation de grille 150 100 Delta Vt mV nn Ve V Figure IV 29 variation du d calage de tension de seuil delta V en fonction de la polarisation de grille V avec diff rentes valeurs de t La mention NMOS ou PMOS indique la nature du transistor du haut Ensuite nous incorporons cette d pendance de la tension de seuil avec la polarisation de grille et relan ons les simulations de d lai toujours avec la m thode d crite au paragraphe IV A La Figure IV 30 repr sente les r sultats de ces simulations pour des variations de t a et te b Les traits pleins et pointill s indiquent respectivement les valeurs du d lai avec et sans prise en compte du couplage dynamique de la tension de seuil avec la polarisation de grille Comme nous pouvions nous y attendre au vu de la Figure IV 29 si le PMOS est le transistor du haut le d lai augmente cause du couplage dynamique car sa tension de seuil augmente avec la tension grille et donc le niveau de courant d bit diminue Si le NMOS est le transistor du haut le d lai diminue car la tension de seuil baisse lorsque la polarisation de grille augmente et donc le ni
5. ray 0 05 0 05 Simulati 7 g Simulations num riques E Simulations num riques _ Mod le Mod le 0 0 00 0 10 20 30 40 0 20 40 60 80 100 Hg nm a Tsp nm b Figure I 12 trac de la capacit de bords externes Cor en fonction de l paisseur d espaceur a et de hauteur de grille b 125 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Cette quation est valable pour les architectures conventionnelles sur substrat massif BULK et FDSOI Pour le double grille planaire il faut tenir compte de la seconde grille on aura alors C Cor C Eq I 38 Oftop Ofpottom OU Corp pour la grille du haut est calcul exactement comme dans le cas du transistor sur substrat massif min Hg tsp 2 tox min Hg tsp WEpacer sh as 0 35 Espacer Zin x Eq M 39 tox C of top tox Et Cofbottom pour la grille du bas d pend de la hauteur de la grille du bas not e H et de la longueur de jonction en lieu et place de l paisseur d espaceur estim e par CPP L CPP Lg CPP Lg 5 2 tox min Hgp 5 6 0 35 Espacer In n Eq 11 40 tox Ox 2 1 Ofbpottom WEspacer sh III C 4 Capacit de bords internes Cir La proc dure de mod lisation de la capacit de bords internes C est exactement la m me que pour le calcul de la capacit de bords externes C En utilisant l quation III 34 avec x1 X2
6. 0 tox tsp He min tsp Hg 2 min tsp Hg tox tox Nin0 35 Egpacer In m Eq III 67 2 Nan Tz E sh st re fin si spacer tox Cefin top Ensuite pour la composante Cotincorner ON utilise une m thode similaire celle utilise pour la mod lisation de Ccornercontacttop III C 7 dans le cas des dispositifs planaires 2 itsp 1 y Hmaxeff 2Hmaxeff Hmaxeff Cefin ona i 2Nfin ETA Espacer sh Tee z Eq I 68 mine Hmine i t n tox Eq I 69 2 Hinaxett i i tsp n t x Tsi Hininer i Eq I 70 La derni re composante Cerinbottom ESt mod lis e comme Corner III C 7 It 242 teptoz 2 Nan eho Sh i 2 Npin 0 35 si Eq I 71 Cor le In x gfinnottom n 2 tox reece 2 tox O O Finalement la capacit entre la grille et le fin est donn e par la somme 2C C Eq III 72 gfincorner gfin gfintop Bfinside 8 bottom IIT D 4 Capacit de bords internes Cir Comme la capacit de recouvrement C la capacit de bords internes C est mod lis e de mani re similaire au cas planaire et seulement sa valeur maximum Cina d pend de l architecture En adaptant l quation Ill 41 au FinFET on obtient L 2 L min lt ET 2t min 87 2 Sl Ox S1 0 35 gs sin ri Eq 11 73 1 Cifmax T 2NfinHsiEsi sh t ox tox 140 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Pour le Trigate la troisi
7. Comme il est indiqu dans le paragraphe A 4 cette galit se justifie en consid rant que le r gime d inversion d bute lorsque la concentration en porteur majoritaire est gale celle des minoritaires Mathieu 04 Dans le cas d un NMOS c est la densit d lectrons ne qui sera gale au dopage canal Ne def qa pr Ps D o Of Pr Ps gt Os 2 Qf Eq II 2 Avec w potentiel de Fermi n concentration de porteur intrins que et KT q la tension thermodynamique E E EF Ve E Grille Oxyde Silicium x V b a Figure II 2 a Diagramme de bandes d nergie au seuil avec la repr sentation des diff rents potentiels et polarisation b Sch ma et dimensions caract ristiques de la capacit MOS II A 2 Tension de seuil canal long Pour obtenir une expression de la tension de seuil pour un transistor conventionnel sur substrat massif canal long on commence par crire la loi de Gauss entre l interface oxyde silicium et le bas de la zone de d pl tion x T4ep sur la Figure Il 2 b en n gligeant les sources drains donc dans une capacit MOS classique Esi s Core Vay Ps Q ep FOTOS Eq I 3 Avec E champ en surface V4 tension de bandes plates Q charge de d pl tion Qin charge d inversion et Qss charge due aux tats d interface Surface State li au D qui traduit la qualit de l interface oxyde de grille silicium Lorsqu on se situe juste avant le seuil on peut consid re
8. 0 6 S 0 5 E 0 20 o 0 4 0 15 0 3 0 2 0 10 os 0 05 0 0 0 10 20 30 40 0 00 Tsp nm 0 20 40 60 80 a b Hg nm Figure 11 16 variations des capacit s parasites entre la grille et le contact en fonction de l paisseur d espaceur a pour tox 2nm H 80nm et L 40nm puis la hauteur de grille b pour t x 2nm tsp 20nm et L 40nm trac par simulations num riques puis avec notre mod le On constate que note mod le reproduit convenablement la tendance pour les variations d espaceur et pour une hauteur de grille importante Cependant quand on observe le trac en fonction de la hauteur de grille on remarque que le mod le reproduit bien la pente mais qu il y a un d calage entre les valeurs obtenues par mod le et par simulation Les pr c dentes tudes sur ce sujet Wei 11 ont d rencontrer le m me probl me car ils utilisent les m mes expressions mais les diff rentes publications ne montrent pas de graphes de variation de la capacit grille contact en fonction de la hauteur de grille En observant de plus pr s les surfaces iso potentielles dans cette structure Figure 11 15 on remarque que ces derni res ne sont pas parall les au contact du haut de la grille l oxyde de grille En effet les surfaces iso potentielles deviennent curvilignes lorsqu on est suffisamment proche de l oxyde de grille et dans ce cas c est la capacit de bords externes C 0 qui domine On estime la distance entre l o
9. 100 prege e e Classical Model ep i D D D o oO o D O 22 D 3 2 O 7 D o A ii i iii 0 20 40 60 80 100 ae L nm L nm Figure I 18 Variation de pente sous le seuil avec la longueur de grille extraite de Pouydebasque 07 Enfin il est d montr par exemple par Antoniadis 01 que la r duction de longueur de grille a pour effet de r duire la mobilit effective Cette d gradation de la mobilit a t mod lis e par Bidal 09 35 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures 250F Moff long_chan Eam 1 1 Ace Lg nm icm Vs Ee off SOF F as SU mV LOO 4i it nl LO Effective channel length nm Figure I 19 Variation de la mobilit effective en fonction de la longueur de grille donn e par Antoniadis 01 C 3 R duction de l paisseur d oxyde de grille L paisseur de l oxyde de grille t est galement r duite de n ud technologique en n ud technologique Au vue des quations d velopp es dans ce chapitre ceci s explique par trois raisons e Le courant de saturation Eq I 38 est proportionnel 1 t donc une r duction de t x induit un gain sur le courant lon e Les param tres SCE Eq I 45 et DIBL Eq 1 46 sont proportionnels t donc une r duction de t x induit une r duction des param tres SCE et DIBL et le contr le lectrostatique de la grille est am lior e e La pente sous
10. c inv Cuep Figure I 7 Diviseur capacitif utilis pour le calcul de la pente sous le seuil La pente sous le seuil donne donc l augmentation de polarisation de grille n cessaire pour que le courant drain source en r gime sous le seuil gagne une d cade et s exprime en mV dec Sa valeur id ale correspond au cas ou la capacit de d pl tion est n gligeable i e dopage faible et vaut a T 300K kT q In 10 60mV dec De mani re tres pragmatique le courant drain source en r gime sous le seuil not lyr peut tre valu simplement par l expression Ve Vth laitt pe SPEO Eq I 25 Avec hn valeur du courant au seuil V Vi qui vaut usuellement Fleury 09 la 10 7 Eq 1 26 A partir des quations 1 25 et l 26 on obtient facilement l expression du courant a polarisation de grille nulle ce qui d finit le courant de fuite los w Vth loff L 1077 eSIn o Eq l 27 Le courant de fuite Io est le courant drain source mesur pour V OV et Va V4a La pente sous le seuil S est donc un param tre cl pour minimiser le courant de fuite l D apr s l quation l 27 on voit bien que si deux transistors ont la m me tension de seuil V mais des pentes sous le seuil S diff rentes celui qui a la pente la plus forte aura le courant de fuite l le plus lev Figure l 8 a De mani re duale si la fuite lo est fix e le transistor 24 Chapitre Le transistor MOSFET fonctionnement miniaturisation et a
11. e X affinit lectronique du semiconducteur pour le silicium X 4 05V e E gap du semiconducteur qui est gal la diff rence entre le niveau de la bande de conduction BC et celui de la bande de valence BV donc E E Sa valeur d pend de la temp rature T en Kelvin et une bonne approximation de sa valeur est donn e par l expression Sze 81 T2 T 636 Eg 1 17 4 73 1074 Eq I 3 Pour le silicium a une temp rature de 300K on a E 1 12V e p potentiel de Fermi du semiconducteur qui est gal la diff rence entre le niveau de Fermi E et le niveau de Fermi intrins que Ei Ei correspond au milieu du gap on a donc E E E E E 2 donn par l quation S Ne Of q in Eq I 4 O Nen est le dopage du semiconducteur k la constante de Boltzman k 1 38062 10 J K q la valeur absolue de la charge de l lectron q 1 602 10 C et n la concentration de porteurs intrins ques qui d pend aussi de la temp rature et est donn pour le silicium par l quation qEg nj N Nye kT Eq I 5 Avec N et N les densit s quivalentes dans les bandes de conduction et de valence donn es par les quations Ne 2 9 7 Eq 1 6 Ny 2 2 5 2 Eq 1 7 20 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Avec e h 6 62 10 J s est la constante de Planck e m 9 66 10 kg est la masse effective de l lectron e m 5 37 10 kg est la masse ef
12. 2 4nm La Figure 11 49 montre que le mod le reproduit bien les mesures 4E 04 1E 03 mesures DG mesures DG modele 3E 04 Id A um M DA 1E 04 OE 00 0 0 2 0 4 0 6 0 8 1 Vg V 4 0E 04 ee eng aie Figure Il 49 Reproduction des caract ristiques courant tension mesur es sur un dispositif double 3 0E 04 grille de Huguenin 10 Les Ig Vg sont mesur es Va 0 1V et 1V et les Ia Va Vg 0 5V 1V par pas de 5 100mV 2 2 0E 04 TD 1 0E 04 0 0E 00 0 02 04 06 08 1 Vd V ILE Conclusion du chapitre Dans l optique d valuer les performances au niveau circuit des diff rentes technologies CMOS les caract ristiques courant tension de ces architectures sont pr alablement n cessaires Nous avons propos dans ce chapitre un mod le compact universel permettant de produire les courbes ly V et ly Vu pour chaque architecture Les r gimes sous le seuil d un transistor conventionnel sur substrat massif FDSOI et double grille faiblement dop sont d crits par une mod lisation pr cise et pr dictive de la tension de seuil de l effet canal court SCE du DIBL et de la pente sous le seuil Afin de tenir compte de la sp cificit de chaque technologie la d termination du crit re de seuil idoine a t le point de d part de chacun des mod les La tension de seuil canal long c est dire sans tenir compte de l effet de la longueur de grille est alors obtenue par r solution de l quation de Poisso
13. Avec a dimension du grand c t de l ellipse et b petit c t Il suffit d galiser les formules des foyers des deux ellipses extr mes pour obtenir la valeur de x x qui assure que toutes les ellipses du syst me auront bien le m me foyer Formellement il faut r soudre VX 1 Vi X20 1 Y2 Eq HI 26 Ce qui donne comme valeur transform e Xxx X2t 7 X 2y1y2 y GE X1 Eq II 27 On applique ensuite la fonction de transformation notre structure et on obtient la Figure Ill 8 b On constate qu il suffit alors d appliquer la formule classique du condensateur plan dans le rep re elliptique transform e pour valuer cette capacit C We 922 Eq 111 28 x3 X1 Ou W est la largeur des lectrodes selon l axe z est la permittivit de l isolant et x1 V1 x2 y2 sont obtenus avec les quations III 19 et 11 22 et correspondent respectivement la plus petite et la plus grande ellipse du syst me c est dire pour x y x f 0 et x V x1 x2 f 0 avec x donn par l quation III 27 et f valeur du foyer du syst me d ellipses donn e par l quation III 26 Les dimensions x et y ayant un r le dual et comme la 120 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS valeur d une capacit est limit e par l lectrode la plus petite on remplace y par la valeur minimum entre x et y dans l quation III 27 Forme
14. Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm Enfin si l option FBB est utilis e sur l architecture FDSOI l espace favorable l architecture Trigate en terme de vitesse se situe toujours pour les faibles tensions d alimentation et les charges de sortie lev es mais ce dernier est consid rablement r duit Figure V1 10 a Cependant le gain en vitesse apport par le FBB pour le FDSOI se paie par une augmentation de la consommation dynamique et l efficacit nerg tique est un peu moins bonne Elle reste tout de m me meilleure que celle du Trigate Figure VI 10 b et l cart est compris entre 10 et 40 lorsque le FDSOI est l architecture la plus rapide et entre O et 15 lorsque le Trigate est l architecture la plus rapide 10 Payn f pour le FDSOI est Ae 10 Plus faible que pour le Trigate Payn f pour le FDSOI est 10 i plus faible que pour le Trigate Payn f pour le FDSOI est 20 30 plus faible que pour le Trigate Payn f pour le FDSOT est 30 1 40 __ plus faible que pour le Trigate 0 05 06 07 08 0 9 1 1 1 1 2 Charge en sortie de l inverseur FO3 fF Charge en sortie de l inverseur FO3 fF 05 O06 07 08 09 10 11 Vdd V Vdd V a b Figure VI 10 a Cartographie de la comparaison de fr quence d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage entre le FDSOI avec FBB et le
15. En r injectant l quation Il 64 dans la loi de Gauss Eq Il 56 puis en se pla ant au seuil on obtient l expression de la tension de seuil P Qsyp pour un transistor FDSOI canal long ChoxCsi ANchtsi gt 1 _ ChoxCsi Vthlong VFB 7 1 Li Cox Csit Cpox Psth BE Cox 2Csi 7 Cbox Cox Csit Cpox Vo Eq ipa Cependant la structure consid r e dans la Figure Il 14 est trop simplifi e pour tre repr sentative du comportement r el d un tel dispositif Les trois ph nom nes suivant sont omis e La tension de bandes plates de la face arri re i e du plan de masse due la diff rence des travaux de sortie entre le silicium du canal et le silicium du plan de masse e L existence d une couche de d pl tion dans le plan de masse de dopage Nep l interface avec l oxyde enterr qui provoque un paississement de la couche d oxyde enterr consid rer d un point de vue lectrostatique Il s agit d un ph nom ne analogue la d pl tion de grille dans le cas des grilles en polysilicium Son existence et son paisseur est conditionn e par le type de dopage du plan de masse son niveau de dopage ainsi que de la polarisation de la face arri re e Le couplage du canal avec la face arri re d pend de la face du canal qui est en conduction face avant interface oxyde de grille canal face arri re interface canal oxyde enterr Noel 11 Pour tenir compte de l effet de la tension de bandes plates
16. Figure I 20 Distribution de porteurs donn e par la th orie classique bleue puis par la th orie quantique rouge Illustration du ph nom ne dit de darkspace not ici DS 37 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures I C 3 c Correction du formalisme Avec l introduction des paisseurs quivalentes EOT et tiwy tenir compte de la polyd pl tion et du darkspace par l interm diaire des quations pr c demment d velopp es est tres simple Remarquons d abord que la polyd pl tion existe en r gime de d pl tion et d inversion i e V gt 0 pour un NMOS V lt 0 pour un PMOS c est dire dans les conditions de polarisation classiques d une technologie CMOS Remarquons galement que le darkspace a un sens uniquement pour le r gime d inversion forte car sa correction porte sur la distribution des porteurs minoritaires Par cons quent dans les quations pr c dentes l paisseur d oxyde de grille tox devra tre remplac par e tiny pour les param tres lectriques d finis en inversion forte donc pour V gt V comme lon par exemple e EOT pour tous les autres param tres V DIBL S I C 3 d Fuites de grille Nous venons de voir que pour les technologies CMOS avanc es t lt 2nm une r duction de 10 de t x n apporte pas un gain de 10 en capacit d oxyde de grille et donc sur les param tres du transistor DIBL lon du fait de la polyd pl tion et
17. IEEE Electron Device Lett Vol 31 NO 9 Sept 2010 pp 930 932 D Fleury Contribution l tude exp rimentale du transport dans les transistors de dimensions d ca nanom triques des technologies CMOS sub 45nm These de doctorat de l institut polytechnique de Grenoble soutenue publiquement en 2009 www pdesolutions com 245 Bibliographie Fukushima 09 Gallon 07 Garetto 10 Gautier 03 Ghani 03 Guillaumot 02 GSS a GSS b GSS c Gwoziecki 02 Han 08 T Fukushima et al Three dimensional integration technology based on reconfigured wafer to wafer and multichip to wafer stacking using self assembly method in IEDM Tech Dig 2009 pp 349 352 C Gallon Architectures avanc es de transistors CMOS SOI pour le noeud 32 nm et en deca films ultra fins contraintes m caniques BOX mince et plan de masse These de doctorat INP Grenoble soutenue publiquement en 2007 D Garetto D Rideau E Dornel W F Clark C Tavernier Y Leblebici A Schmid and H Jaouen Modeling study of capacitance characteristics in strained High K Metal gate technology impact of Si SiO2 HK interfacial layer and band structure model 13th International Nanotech Conference and Expo 2010 2010 J Gautier Physique des dispositifs pour circuits int gr s sur silicium chapitre Ill r dig par T Skotnicki et F Boeuf edition Lavoisier 2003 Y Ghani M Armstrong C Auth
18. facilement soluble et l expression du potentiel au seuil est donc 1 NE 2qNcntsi 1 si AVS Pstn Cbox Esi sai 1 1 1 Psub Vb 2EsiaNcp 2EsiqNgp Eq Il 73 4 Csi Cbox La valeur de la profondeur de d pl tion l interface plan de masse oxyde enterr est maintenant connue Pour prendre en compte son impact sur la tension de seuil nous allons proc der de la m me mani re que pour la d pl tion de grille en rempla ant l paisseur d oxyde enterr t par une paisseur d oxyde enterr quivalente not e thoxeg dans l expression de la tension de seuil Eq Il 65 Eox tboxeq tbox sub Eq I 74 Pour d terminer les conditions de l existence de cette couche de d pl tion nous avons proc d a des simulations num riques et trac la variation de la tension de seuil en fonction de la polarisation de la face arri re Figure 11 16 exclusivement pour des NMOS mais pour les deux types de plan de masse GPN plan de masse dop N et GPP plan de masse de type P et pour deux valeurs des niveaux de dopage 2 18 cm o une couche de d pl tion peut se former et 1 20 cm o le dopage est trop lev pour permettre la formation d une couche de d pl tion non n gligeable 0 8 reer errr yer yr yer ry errr rrr a ee ee s 4 Depletion 0 7 0 6 0 5 04E gt GPn box2e18 GPn box1e20 0 37 o GPp box2e18 Depletion
19. pour le simulateur Tableau 2 Description des param tres mod le de MASTAR VA 264 TITRE D veloppement de mod les pour l evaluation des performances circuit des technologies CMOS avanc es sub 20nm RESUME Depuis la commercialisation du premier circuit int gr en 1971 l industrie de la micro lectronique s est fix e comme leitmotiv de r duire les dimensions des transistors MOSFETs en suivant la loi de Moore Comme indiqu par Dennard cette miniaturisation am liore automatiquement les performances des transistors A partir des n uds 28 22nm les effets canaux courts sont trop difficiles contr ler et de nouvelles architectures de transistors sont introduites FDSOI pour STMicroelectronics Trigate pour Intel Dans ce contexte l valuation des performances des technologies CMOS est cl et les travaux de cette these proposent de les valuer au niveau circuit Des mod les sp cifiques d estimation des param tres lectrostatiques et des capacit s parasites sont d velopp s Ceux ci sont d abord utilis s sur des technologies amonts co int gration III V Ge et int gration 3D puis sont impl ment s en VerilogA pour tre utilis s avec les outils conventionnel de CAO Ceci fournit un mod le compact pr dictif et utilisable pour toutes les architectures CMOS qui est utilis pour valuer les performances logiques et SRAM des architectures BULK FDSOI et Trigate aux n uds 20nm et 16nm Mots c
20. ses caract ristiques l4 V Sur ces deux graphes les pointill s rouges indiquent la trajectoire totale du courant de drain et le trait plein rouge la trajectoire uniquement durant la commutation tudi e 1 V 2 DD T lbp T 4 5 27T Entr e 3 0 wee 2 1 Entr e b Passage l tat bas 1 0E 05 m 8 0E 06 6 0E 06 Id A 4 0E 06 2 0E 06 0 0E 00 Figure I 13 a Passage l tat haut d un inverseur b passage l tat bas c Illustration du courant effectif sur un r seau de courbes Iq Va 30 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures On remarque bien que le courant de drain n atteint jamais la valeur et que le courant moyen durant la commutation est bien inf rieur l n Na 02 propose alors de remplacer dans l quation 1 39 le courant lon par ce courant moyen qui sera donc plus repr sentatif du d lai not Il pour courant effectif donn par la formule x LoxVaa Eq I 42 loff leff Sutin Eq 1 43 Avec ly las Vg Vaa Va 2 Eq I 44 Et L Ias Vg Va Vaa Eq 1 45 Le courant effectif le est repr sent sur un r seau de courbes l V sur la Figure l 13 I C R duction des dimensions Le paragraphe pr c dent I B donne le fonctionnement r aliste d un transistor MOSFET canal long ou chaque dimension est rel ch e i e tox X CPP Le dispositif ne souffre donc d aucun effet parasi
21. un anneau r sonnant constitu d inverseurs et trac de la tension de sortie d un tage 1 0 8 gt 0 6 ge gt 0 4 0 2 a 0 0 0 2 0 4 0 6 0 8 1 b Vin V c Figure V 5 Capture d cran de r sultats de simulations effectu es sur certains circuits mentionn s ci dessus avec ELDO a chaine d inverseur b cellules SRAM et c Anneau r sonnant V A 4 Prise en compte des parasites dans le back end La m thodologie de simulation de circuits d crite au cours des paragraphes pr c dents n gligent l impact des interconnexions sur les performances dynamiques Pour en tenir compte il faut valuer leur r sistance et leur capacit dont les valeurs sont tr s d pendantes du n ud technologique les r gles de dessin des diff rents niveaux de m tallisations des interconnexions BEOL pour Back End Of Line sont r duites de n ud en n ud et les mat riaux m taux et isolants peuvent varier d un n ud l autre de l architecture du transistor pas de r p tition d un contact CPP distance grille contact du circuit tudi et de sa complexit le nombre de dispositifs qui le compose le nombre de niveau de m tallisation n cessaire du dessin du circuit largeur des dispositifs distance entre chaque transistor surface totale du circuit 184 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Leur valuation est tr s complexe a effectuer de mani r
22. www device eecs berkeley edu bsim page BSIM4 K Chan B Benbakhti C Riddet J Watling and A Asenov Monte Carlo Simulation of a 20 nm Gate Length Implant Free Quantum Well Ge pMOSFET with Different Lateral Spacer width in proceedings of ULIS conference 2011 Q Chen E M Harrell and J D Meindl A physical short channel threshold voltage model for undoped symmetric double gate MOSFETs in IEEE Trans Electron Devices vol 50 no7 jul 2003 pp 1631 1637 X Chen S Samavedam V Narayanan K Stein C Hobbs C Baiocco W Li D Jaeger M Zaleski H S Yang N Kim Y Lee D Zhang L Kang J Chen H Zhuang A Sheikh J Wallner M Aquilino J Han Z Jin J Li G Massey S Kalpat R Jha N Moumen R Mo S Kirshnan X Wang M Chudzik M Chowdhury D Nair C Reddy Y W Teh C Kothandaraman D Coolbaugh S Pandey D Tekleab A Thean M Sherony C Lage J Sudijono R Lindsay J H Ku M Khare A Steegen A Cost Effective 32nm High K Metal Gate CMOS Technology for Low Power Applications with Single Metal Gate First Process in VLSI Symp Tech Dig 2008 pp 88 89 K Cheng A Khakifirooz P Kulkarni S Ponoth B Haran A Kumar T Adam A Reznicek N Loubet H He J Kuss M Wang T M Levin F Monsieur Q Liu R Sreenivasan J Cai A Kimball S Mehta S Luning Y Zhu Z Zhu T Yamamoto A Bryant C H Lin S Naczas H Jagannathan L F Edge S Allegret Maret
23. 207 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Si on se focalise sur la comparaison entre les architectures FDSOI et Trigate les graphes de la Figure V 33 peuvent se lire diff remment En nous focalisant sur l anneau r sonnant FanOut 3 avec une charge de sortie de 2fF la Figure V 30 nous indique que Vgg 0 9V le FDSOI avec FBB est l architecture la plus rapide et que le FDSOI est plus rapide que le Trigate A mais moins que le Trigate B Les carts sont rappel s dans la Figure V 34 Mais pour un concepteur de circuit la tension d alimentation est une variable et c est plut t la consommation totale du circuit qui va limiter la performance En effet ce dernier peut ajuster la tension d alimentation pour que la consommation soit sa limite maximum et de la sorte a ce que la fr quence soit maximale La puissance dynamique est li e la capacit quivalente Eq V 14 Par cons quent si on fixe la valeur de la puissance dynamique cette derni re est atteinte pour une valeur de tension d alimentation plus faible dans le cas de l architecture Trigate Cela explique pourquoi les carts en vitesse entre les architectures FDSOI et Trigate vus a tension d alimentation constante Figure V 34 a sont exacerb s par la comparaison a puissance dynamique constante Figure V 34 b On constate m me par cette comparaison que l architecture FDSOI est plus performante que les deux architectures T
24. 4 texminWletsp 9 35 Espacer In m Eq III 37 tox tox Nous validons ce mod le par simulations num riques FlexPDE avec le m me kit utilis dans le paragraphe III C 2 pour la capacit de recouvrement C mais cette fois nous fixons la longueur de recouvrement 0 La Figure 111 12 montre que notre mod le reproduit bien les r sultats de simulations en fonction de la hauteur de grille b Elle montre cependant galement que le mod le reproduit convenablement les simulations pour les paisseurs d espaceur sup rieures 10nm a En dessous l cart entre mod le et simulation augmente du fait de la part de plus en plus importante prise par le terme de capacit due aux lignes de champ non elliptiques Eq III 33 L erreur reste tout de m me raisonnable et sera n gligeable par rapport aux autres capacit s parasites lors de calcul de capacit de dispositifs totale t lt 10 nm gt C 0 05 0 08fF um Enfin le graphe de la Figure 111 12 b montre que notre mod le prend bien en compte la d pendance de la capacit de bords externes C avec la hauteur de grille ce qui n tait pas le cas des pr c dentes tudes Wei 11 La cassure observ e correspond la fronti re entre les dimensions o c est la hauteur de grille qui limite la capacit de bords externes C et les dimensions o c est l paisseur de l espaceur qui la r git 0 2 0 20 0 15 ma ul Cof fF um a Cof fF um
25. 715 se paie par une augmentation de fuite statique de l inverseur d un facteur 5 limite maximum car le FBB n est utilis que lorsque le syst me a besoin de performance quelle que soit la tension d alimentation Vaa En comparaison aux architectures Trigate l augmentation de fuite statique du FDSOI avec FBB d pend de la tension d alimentation car les valeurs de DIBL sont diff rentes Celle ci est augment e d un facteur 3 Vgg 0 8V Les comparaisons de vitesse d inverseur nonc es ci dessus ont t effectu es tension d alimentation constante Elles ne refl tent donc pas les diff rences de consommation dynamique et d efficacit nerg tique vues entre chaque architecture qui sont tr s d pendante des valeurs de capacit s En extrayant les valeurs de fr quence pour chaque architecture m me puissance dynamique nous avons montr que les carts vus en faveur du FDSOI avec et sans FBB compar s aux architecture Trigate m me tension d alimentation sont exacerb s Ceci tait attendu car le FDSOI pr sente de faibles valeurs de capacit s donc pour que le FDSOI atteigne une m me puissance dynamique que les architectures Trigate il faut lui appliquer une tension d alimentation sup rieure ce qui procure un gain suppl mentaire en fr quence Cette comparaison est r aliste et justifi e car les circuits sont aujourd hui con us pour tre utilis leur maximum de performance et ce maximum est souvent fix par
26. G Ding K Fischer T Ghani R Grover W Han D Hanken M Hattendorf J He J Hicks R Huessner D Ingerly P Jain R James L Jong S Joshi C Kenyon K Kuhn K Lee H Liu J Maiz B McIntyre P Moon J Neirynck S Pae C Parker D Parsons C Prasad L Pipes M Prince P Ranade T Reynolds J Sandford L Shifren J Sebastian J Seiple D Simon S Sivakumar P Smith C Thomas T Troeger P Vandervoorn S Williams K Zawadzki A 45nm Logic Technology with High k Metal Gate Transistors Strained Silicon 9 Cu Interconnect Layers 193nm Dry Patterning and 100 Pb free Packaging In International Electron Devices Meeting Technical Digest 2007 pp 247 250 S Monfray J L Huguenin M Martin M Samson C Borowiak C Arvet J Dalemcourt P Perreau S Barnola G Bidal S Denorme Y Campidelli K Benotmane F Leverd P Gouraud B Le Gratiet C De Buttet L Pinzelli R Beneyton T Morel R Wacquez J Bustos B Icard L Pain S Barraud T Ernst F Boeuf O Faynot T Skotnicki A solution for an ideal planar multi gates process for ultimate CMOS In International Electron Devices Meeting Technical Digest 2010 pp 257 260 D Munteanu J L Autran S Harrisson K Nehari O Tintori and T Skotnicki Compact model of the quantum short channel threshold voltage in symmetric Double Gate MOSFET Molecular Simulation Vol 31 No 12 15 Oct 2005 pp 831 837 M H Na E J
27. Grille 2 a Vg b Tsi nm Figure 1 32 a sch ma et dimension d un transistor double grille b Evolution de la tension de seuil canal long avec l paisseur du film de silicium les symboles repr sentent les valeurs de V obtenues par simulation num rique et les traits pleins les valeurs obtenues avec l quation Il 99 La Figure 11 32 b montre la variation de tension de seuil canal long Vuong avec l paisseur du film de silicium tsi pour deux valeurs d EOT et pour des canaux faiblement dop s On constate que le mod le reproduit tr s bien les 93 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS simulations num riques dans le cas faiblement dop s et donne une bonne approximation quand le niveau de dopage augmente Cependant n gliger les effets de confinement quantique pour des transistors double grille avec un film de silicium d paisseur inf rieure 10nm m ne des erreurs croissantes avec la r duction d paisseur de canal Omura 93 Wong 98 On trouve dans la litt rature diff rentes mani res de corriger la tension de seuil canal long du double grille pour prendre en compte ces effets N anmoins les formulations sont souvent compliqu es ou n cessitent des r solutions num riques Munteanu 05 Baccarani 99 Dans ce mod le nous choisissons une mani re plus pragmatique d aborder le probl me En effet dans la th orie classique la dist
28. Memory Access Pattern Aware DRAM Performance Model for Multi Core Systems in ISPASS conference proceedings pp 66 75 2011 J P Colinge M H Gao A Romano Rodriguez H Maes C Claeys Silicon on insulator gate all around device IEDM Tech Dig pp 595 1990 R Coquand M Cass S Barraud P Leroux D Cooper C Vizioz C Comboroure P Perreau V Maffini Alvaro C Tabone L Tosti F Allain S Barnola V Delaye F Aussenac G Reimbold G Ghibaudo D Munteanu S Monfray F Boeuf O Faynot and T Poiroux Strain Induced Performance Enhancement of Tri Gate and Omega Gate Nanowire FETs Scaled Down to 10nm Width VLSI Tech Dig 13 14 2012 R H Dennard F H Gaensslen H N Yu V L Rideout E Bassous et A R LeBlanc Design of ion implanted mosfet s with very small physical dimensions IEEE Journal of Solid State Circuits sc 9 5 256 268 1974 G Dewey M Radosavljevic and N Mukherjee Ill V Quantum Well Field Effect Transistors on Silicon for Future High Performance and Low Power Logic Applications IEDM Tech Dig pp 714 718 2011 Device simulations of III V and Ge MOSFETs Deliverable D4 2 du projet Duallogic C Diouf A Cros S Monfray J Mitard J Rosa F Boeuf et G Ghibaudo Transport characterization of Ge pMOSFETs in saturation regime In proceedings of ESDERC conference 2011 C Dupr A Hubert S Becu M Jublot V Maffini Alvaro C Vizioz
29. Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Dans ce chapitre nous allons d crire la m thodologie utilis e pour pr dire les performances statiques des principales architectures CMOS partir de leurs param tres technologiques Par performance statique on entend g n ralement compromis lon lore et lett lof qui traduisent respectivement le niveau de courant d bit la tension d alimentation nominale et la valeur du courant effectif plus repr sentatif de la vitesse d un circuit Na 02 pour un niveau de fuite donn I i _7W ae A partir de la valeur du courant drain source au seuil Lp 10 a la fuite l sera estim e grace au mod le classique de courant de diffusion et a une bonne pr diction des param tres lectrostatiques i e V SCE DIBL et SS de chaque architecture Pour lon et les le mod le classique de courant de d rive sera utilis combin avec les expressions de mobilit universelle Takagi 94 auxquelles on applique la d gradation due la r duction de longueur de grille Bidal 09 ainsi que l am lioration due aux contraintes Payet 08 Enfin une estimation pr cise de la tension de seul et du DIBL sera galement n cessaire La mod lisation de l lectrostatique des architectures conventionnelle sur substrat massif FDSOI et Double grille faiblement dop sera d crite respectivement dans les parties II A II B et Il C Dans ces trois partie
30. N N w wu 0 50 1 20 Ids mA um o o o m S D 00 ros N 0 00 Figure IV 6 Mod le MOSFET classique Mod le MOSFET corrig 2 7 e e Simulations wt Mod le MOSFET ee Simulations 0 2 0 4 0 6 0 8 Vds V Mod le MOSFET classique Mod le MOSFET corrig F Simulations a InGaAs 5nm 4 27 r 0 SP e L LP seo re re pa o0000000000000000009 gt 0000 7 6000 0 2 0 4 0 6 0 8 Vds V 1000 Rs Q um ids mA pm a S 9 0E 06 8 0E 06 7 0E 06 6 0E 06 m R Ohm 3 0E 06 2 0E 06 1 0E 06 900 800 700 600 500 400 300 200 100 InGaAs 1nm Vd Mod le MOSFET classique Modele MOSFET corrig Simulations 5 0E 06 4 0E 06 0 2 0 4 0 6 0 8 1 Vds V InGaAs 5nm 0 0E 00 T T T T T 0 0 2 0 4 0 6 0 8 1 1 2 Vd V Ia Va obtenues par simulations num riques points bleus mod le MOSFETs classique pointill s violets et mod le MOSFETs adapt traits pleins rouges et allures de la variation de la r sistance d acc s avec la polarisation de drain utilis es pour corriger le mod le de courant MOSFETs classique 157 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple La Figure IV 7 d montre que le mod le m m
31. de recouvrement Cov La capacit de recouvrement est valu e comme une capacit lectrodes parall les m talliques car le niveau de dopage de l extension source drain est tr s lev Coy WdL os Eq III 35 O EOT est l paisseur quivalente d oxyde de grille Cette expression est valable pour les architectures sur substrat massif et FDSOI Pour un double grille planaire il suffit de multiplier cette expression par deux pour tenir compte de la deuxi me grille et on aura Coy 2WdL Eq III 36 Nous validons ce mod le par simulation num rique 2D effectu es avec FlexPDE FlexPDE Figure 111 11 124 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS 0 40 E Simulations num riques _ Mod le ANS Ce 0 35 0 30 0 25 0 20 3 8 0 15 0 10 0 05 0 00 dL nm a b Figure III 11 a Kit de simulation FlexPDE pour la validation du mod le de capacit de recouvrement Coy b Trac de la variation de capacit de recouvrement en fonction de la longueur de recouvrement dL avec notre mod le et comparaison avec les simulations num riques III C 3 Capacit de bords externes Cor La capacit de bords externes est une capacit entre deux lectrodes perpendiculaires Pour l valuer il nous suffit donc d utiliser l quation 11 34 avec x1 X2 Y1 Y2 0 tox tsp He 2 min Hg t 2 tox min Hg t ymin Hetsp
32. donc pour les applications type syst me sur puce Pour les circuits plus charg s davantage repr sentatif des circuits type microprocesseurs le niveau de courant plus lev d bit par l architecture Trigate notamment gr ce au d veloppement de la largeur lectrique lui donne l avantage sur l architecture FDSOI MASTAR _ VA ne permet cependant pas de tenir compte des sp cificit s de chaque architecture concernant les niveaux m talliques des interconnexions Les effets de proximit d un transistor avec ses voisins sont difficiles pr voir sans caract risation lectrique et ne sont galement pas pris en compte par MASTAR VA La feuille de route ITRS et la course la miniaturisation ne s arr teront pas pour le n ud 16nm En de la question de l architecture restera ouverte On peut se demander si l architecture FDSOI garantira toujours un contr le lectrostatique suffisant mais galement si l architecture Trigate ne sera pas trop impact e par les capacit s parasites Si les transistors FDSOI sont trop impact s par les effets canaux courts on peut envisager l introduction de l architecture double grille planaire qui permettra d am liorer le contr le lectrostatique tout en conservant une technologie planaire La r duction des capacit s parasites sur l architecture Trigate pourra se faire au travers d un passage au mat riau faible permittivit pour les espaceurs ou par un travail sur le proc d de fabrication
33. e Pour les deux valeurs de charge de sortie tudi e ici le FDSOI avec utilisation du FBB est l architecture la plus efficace nerg tiquement Pour une charge de sortie de 2fF a le Trigate est moins efficace nerg tiquement que le FDSOI alors que pour une charge de sortie de 5fF b ces deux architectures pr sentent le m me compromis puissance dynamique fr quence Ce comportement s explique toujours par la p nalit capacitive de architecture Trigate qui est de plus en plus crant e par la charge de sortie quand celle ci augmente 1 0E 10 6 0E 09 N N I I z g 7 5 0E 09 T 3 0E 09 NT oO irs LL BULK BULK FD FD FD_FBB FD_FBB FO3 2fF TRIGATE FO3 5fF TRIGATE 0 0E 00 0 0E 00 0 0E 00 3 0E 04 6 0E 04 0 00E 00 3 00E 04 6 00E 04 Pdyn W Pdyn W a b Figure VI 7 Trac de la fr quence en fonction de la puissance dynamique pour un anneau r sonnant d inverseur FanOut 3 avec une charge en sortie de 2fF a et 5fF b La Figure VI 8 montre la variation de la fuite statique d un anneau r sonnant d inverseur FanOut 3 avec la tension d alimentation Vaa Ce graphe montre que l utilisation du FBB le FDSOI a un impact sur la fuite statique du circuit elle sera sept fois sup rieure a celle du FDSOI sans utilisation du FBB quelle que soit la tension d alimentation l cart est constant car ils ont le m me DIBL Si on la compare celle de l architecture Trigate
34. e Si celle ci est compressive elle am liore la mobilit effective des trous donc du PMOS et d grade celle des lectrons donc du NMOS e A l inverse si elle est tensile la contrainte d grade la mobilit effective des trous donc du PMOS alors qu elle am liore celle des lectrons donc du NMOS ontrainte unlaxiaie Mobility Curve compressive selon L Strained Si Mobility Curve Contrainte biaxiale en tension selon WxE Effective Field Ey Moins d lectrons Plus de trous l gers la Electrons perte en mobilit transverse dans le sens de masse de conduction faible et fort champ la conduction la masse de dims conduction augmente Trous gain x2 en mobilit Universal Mobility Curve Strained Si Mobility Curve Contrainte uniaxiale en tension selon L Contrainte biaxiale compressive selon WxE Effective Mobility Her Effective Field E Plus d lectrons transverse Moins de trous l gers Electrons gain x2 en dans sens de la la masse de mobilit Trous perte en mobilit faible et fort champ conduction la masse de conduction augmente conduction diminue Figure 1 35 Analyse de l impact d une contrainte uniaxale suivant la longueur de grille sur la mobilit des porteurs Skotnicki08 Une contrainte uniaxiale peut tre obtenue par l interm diaire d une couche contrainte ou liner qui enveloppe la grille Ghani 03 On citera par exemple la
35. e de xd 45 vdd qmd inv l tage suivant Lentr e du premier inverseur et la sortie x5 5 out ydd gad inv du dernier sont les entr e sortie du sous circuit ends gt 15 invertors xi 1 2 ydd gid invo Connexion de 3 chaines de x2 2 3 vdd gad iny5 5 inverseurs en un anneaux x3 3 1 ydd qnd iny5 r sonnant 15 tages Figure 26 Copie d cran d une netlist fichier cir avec d finition de sous circuits 4 Description d une librairie de MASTAR VA hdl mastar va D finition du transistor e Electrodes d entr e sortie D Drain G Grille S Source et B Bulk Substrat fmacro nfet D G S B w 80 0e 9 1 20 0e 9 nf 1 0 as 0 ad 0 ps 0 pd 0 nrd 0 nkS 0 dtemp 0 sa 0 sb 0 sd 0 ptwell 1 par 1 psw_acv_sign 1 plnest 1 plorient 1 pdevdops 1 pdevlgeos 1 pdevwgeos 1 pld200 1 p_vta 0 pecrit l1 sca 0 scb 0 sec 0 u0 mult 1 pre_layout_local 1 p la 0 lpeenr 0 covpeenr 0 ngcon 1 wrxenr 0 Mismatch Variations for NFET L Longueur de grille param phimn 4 559 0 0 DEV gauss 20e 3 ee teat nc T ea D finition des lois de W largeuraultransictor Pere ren 3019 0 0 DEV gauss 2617 variations statistiques des eae eae enor e rue param tres technologiques EMA n utilis par MASTAR VA kkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkkt D finition du transistor et de ses lectrodes d entr e sortie NCH XJ FINPITCH TYPEGATE ZETA2 ACTIV _CBSCR ALPHAMUEFF Lstrain CPP G
36. finir les sources de variabilit dues au proc d de fabrication nous avons utilis les donn es de la litt rature puis v rifi que MASTAR VA donnait bien les m mes distributions de tension de seuil que celles report es par GSS b et GSS c obtenues par simulations atomistiques Nous avons ensuite effectu 500 simulations de cellules SRAM en incluant la variabilit et extrait les distributions de SNM Nous avons alors d montr que l architecture conventionnelle tait tr s affect e par la variabilit et pr sente un cart type de SNM deux fois sup rieur a ceux extrait pour l architecture FDSOI et Trigate Enfin nous avons propos une m thode pour extraire la tension minimale assurant le fonctionnement d un r seau de cellules SRAM not e Vin Nous avons ainsi d montr que l architecture conventionnelle sur substrat massif pr sente une valeur de Vin sup rieure la tension d alimentation nominale V 1n 1 19V gt 0 8V V 4 et qu elle ne peut donc pas assurer le fonctionnement d un r seau de cellules SRAM pour le n ud technologique 16nm du fait d une trop grande sensibilit la variabilit due au proc d de fabrication Les valeurs de Vm extraites pour les architectures FDSOI et Trigate sont quant elle tr s proches 0 6V Elles fournissent donc des cellules SRAM fonctionnelles au n ud 16nm pr sentant une robustesse la variabilit similaire Afin de poursuivre la miniaturisation apr s le n ud 20nm la que
37. grons la densit surfacique de courant de d rive donn e par quation l 28 sur la surface du canal de conduction A On consid rera que le champ 25 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures lectrique E est unidimensionnel et qu il est donn par la relation E dV y dy o V y est le potentiel en un point y du canal On consid rera galement que la densit de porteur ne d pend que de x et y et sera not n x y Cette surface A est donn e par le produit de la largeur du canal de conduction donc a la largeur du transistor W selon l axe z par l paisseur du canal de conduction que nous noterons x selon l axe x Les dimensions et axes sont indiqu s sur la Figure l 9 L int grale double valuer est alors la suivante W Xi dV y larit Sfp o Winn y dxdz Eq 1 29 Tous les param tres tant ind pendant de z l int gration suivant cet axe est tr s simple On consid re ensuite que la mobilit des lectrons un est ind pendante de x et qu elle peut tre remplac e par la mobilit effective ep Taur 98 La mobilit effective uer fait l objet du paragraphe suivant On a alors Ke rxi larity qWberp J n x y dx Eq I 30 Or par d finition la charge d inversion par unit de surface de grille en y est li e la densit de porteurs minoritaires par Qinv y q J n x y dx Eq I 31 Le courant de d rive en y s exprime alors dV
38. les performances logiques des trois architectures CMOS concurrentes pour le n ud technologique 20nm l architecture conventionnelle sur substrat massif le FDSOI et le Trigate par l utilisation d un simulateur de circuit conventionnel ELDO Pour tre int grable dans ce type de simulateur un mod le de transistor doit fournir des caract ristiques courant tension parfaitement continues tout comme ses d riv es mais galement un mod le de charges intrins ques devant tre lui aussi continu ainsi que ces d riv es en fonction des polarisations Le mod le de courant drain source d crit au cours du chapitre II r pond parfaitement cette premi re exigence Comme sugg r dans BSIM nous avons d riv notre mod le de charge partir du mod le de courant drain source Pour que le mod le de charge soit complet nous lui avons ajout les expressions des charges extrins ques c est dire les capacit s parasites donn es par le chapitre III Ce mod le compact que nous nommons MASTAR VA est ensuite impl ment en VerilogA et peut tre utilis avec 211 Chapitre V Evaluation des performances avec des outils de CAO conventionnels un simulateur de circuit comme ELDO MASTAR_VA est un outil pr dictif universel pour chaque technologie CMOS et flexible Il permet l valuation des performances statiques et dynamiques des circuits logiques des performances de cellules SRAM et de la robustesse la variabilit des arc
39. oxyde de grille et le canal du dispositif e Cpi est la capacit grille epitaxie Il s agit de la capacit entre la grille et l pitaxie source drain travers l espaceur Coca Est la capacit grille contact Il s agit de la capacit entre la grille et le contact travers l espaceur e Cest la capacit de jonction Il s agit de la capacit due la jonction PN form e par les source drains et le substrat e Cbox est la capacit de BOX Il s agit de la capacit entre les source drains et le substrat travers l oxyde enterr Cromer Est la capacit de coin corner en anglais qui est la capacit entre l extension de grille sur STI et le transistor 122 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS contact a b c d Figure III 9 Repr sentation des capacit s parasites sur les architectures planaires a architecture conventionnelle b FDSOI c double grille planaire et d vue de dessus commune chaque architecture planaire sans source drain sur lev pour assurer une lisibilit convenable Ces derniers sont trait s et repr sent s au paragraphe III C 6 La Figure IIl 10 repr sente les dimensions n cessaires au calcul des capacit s parasites sur les architectures transistor sur substrat massif a et FDSOI b avec e L est la longueur de grille e CPP le Contacted Poly Pitch e dLlongueur de recouvrement de la grille et des jon
40. quation III 80 Enfin nous avons trait ici le cas o l pitaxie source drain vient connecter tous les fins entre eux la largeur de l pitaxie est alors gale la largeur du dispositif II est cependant possible d avoir un FinFET ou un Trigate dont les fins ne seraient pas connect es par l pitaxie mais par le contact en ruban La mod lisation des capacit s 142 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS parasites dues a l pitaxie serait alors diff rentes et leurs valeurs plus faibles Cette estimation pourrait tre effectu e en calculant la capacit entre grille et pitaxie entre les fins la composante sur le fin ne serait pas affect e par analogie avec la mod lisation du sch ma de contact prise dans le cas planaire III C 5 b Contact IILD 7 Validation La plupart des quations sont d j valid es dans la partie concernant les dispositifs planaires III C nous choisissons donc d effectuer des simulations 3D avec l outil Raphael Raphael et d en extraire uniquement la capacit entre la grille et le fin C r et la capacit entre la grille et l epitaxie Ce Figure 11 30 kit de simulation 3D Raphael utilis pour valider le mod le de capacit parasites sur les dispositifs non planaires Afin de simuler des structures r alistes les dimensions utilis es sont d duites de Kawazaki 09 La Figure III 31 repr sente la variation des capacit
41. que les caract ristiques courant tension sont les m me dans chaque cas Discret NMOS en hau D lai normalis Discret PMOS en haut 20 40 60 80 100 tct2c NM Figure IV 28 Trac de la variation du d lai de chaque inverseur normalis par celui de l inverseur 2D avec contact prise en fonction de tctzc pour les deux sch mas de contact prise plug et en ruban BAR 172 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple IV C 7 Impact du couplage dynamique entre transistor du haut et transistor du bas dans l inverseur 3D Dans le paragraphe pr c dent nous avons consid r que les variations de dimensions de l inverseur 3D avaient d impact uniquement sur le d lai au travers des capacit s parasites Il a cependant t d montr par Batude 11 qu il existe un couplage lectrostatique entre le canal du transistor du haut et la grille du transistor du bas a travers l oxyde enterr Ce couplage se traduit par un d calage de la tension de seuil du transistor du haut proportionnel a la polarisation de grille Il est a noter que comme nous travaillons dans un inverseur les grilles sont connect es et nous pouvons donc bien parler de la polarisation de grille car elle est commune aux deux transistors Ce d calage de tension de seuil d pend de la distance entre la grille du transistor du bas et le canal du transistor du haut t t
42. rant que en accord avec la loi de Moore cette derni re est divis e par deux tous les deux n uds CPP 128nm pour le n ud 32nm Chen 08 e La tension d alimentation nominale du n ud 16nm est fix e 0 8V en consid rant une r duction de 100mV par rapport au n ud 20nm Cho 11 224 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm e l paisseur d oxyde quivalente en r gime d inversion est fix e t 1 2nm La r duction de cette dimension est faible par rapport au n ud 20nm t y 1 3nm car un affinement trop important de l oxyde de grille aurait des cons quences trop importantes sur les fuites de grille e La longueur de grille est fix e 20nm Pour les n uds technologiques CMOS avanc s la longueur de grille ne correspond plus la valeur du n ud technologique i e n ud 22nm L 30nm Auth 12 n ud 20nm L 26nm Shang 12 Pour les dimensions sp cifiques chaque architecture nous proc dons de la mani re suivante e l paisseur de jonction pour l architecture conventionnelle sur substrat massif X l paisseur du film de silicium t pour l architecture FDSOI et l paisseur du fin pour l architecture Trigate t nous utiliserons Skotnicki 08 qui donne des r gles simples qui permettent de d terminer ces dimensions partir de tiny et L en assurant un contr le lectrostatique de la grille sur le canal correct et donc des dispositifs fonctionnels e La hauteur de fin pour
43. s Ce et Cg en fonction de l paisseur de l espaceur pour deux FinFETs dont les dimensions sont pr cis es dans la Figure 111 31 On constate que notre mod le parvient a bien reproduire les r sultats de simulations 0 04 Mod le E Simulations num ric 0 03 E 0 02 O 0 01 0 00 0 10 20 30 0 10 20 30 Tsp nm Tsp nm a b t 1nm FP 56nm t 10nm et h 30nm t 2nm FP 40nm t 10nm et h 30nm Figure III 31 Trac de la variation des capacit s Cgfin et Cgepi pour deux FinFETs distincts II D 8 Capacit corner Ccorner La capacit de coin Cooner Est identique au cas planaire et sera valu e directement avec les quations III 53 IIl 59 III C 7 143 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS HI D 9 Capacit de jonction ou d oxyde enterr Cj ou Cbox Pour les valuer les capacit s de jonctions substrat massif classique ou de BOX substrat SOI il suffira d utiliser directement les r sultats donn s dans le paragraphe III C 8 IILE Raffinement du mod le Les mod les d crits ci dessus pour l valuation des capacit s parasites pour les dispositifs planaires III C et non planaires III D donnent une bonne premi re estimation cependant certaines hypoth ses peuvent tre revues afin de mieux repr senter la r alit morphologique des dispositifs impos e par les proc d s d int gration Dans cette partie nous allons ra
44. tre r partis sur plusieurs niveaux relachant la contrainte sur leurs dimensions comme la longueur de grille Satisfaire Gordon Moore et sa fameuse loi semble possible pour encore quelques n uds technologiques avec l introduction de nouvelles architectures et de nouveaux mat riaux Mais la question qui m me avec MASTAR VA reste en suspens est jusqu a quand 240 Ang 07 AntoniadisO1 Arnaud 04 Arnaud 09 Arnaud 11 Arora 93 Auth 08 Auth 12 BIBLIOGRAPHIE K W Ang K J Chui C H Tung G Samudra N Balasubramanian and Y C Yeo Enhanced Carrier Transport in Strained Bulk N MOSFETs with Silicon Carbon Source Drain Stressors IEEE VLSI TSA conference proceedings 2007 D A Antoniadis J Diomehri and A Lochtefeld Electron velocity in sub 50 nm channel mosfets In IEEE International Conference on Simulation of Semiconductor Processes and Devices 2001 pages 156 161 F Arnaud B Durie B Tavel L Pain J Todeachini M Jurdi Y Laplanche F Boeuf F Salvettio D Lenable J P Reynard F Wacquan P Morin N Emonet D Barge M Bidaud D Ceccarelli P Vannier Y Loque H Leninger F Judong C Perrot Guilmesu R Palla A Beverina V DeJonghe M Broekaart V Vachellerie R A Bianchi B Borot T Devoivre N Bicair D Roy M Denuis K Rochereau R Difrenra N Planes H Brut L Vishnobulta Low Cost 65nm CMOS Platform for Low Power amp General Purpose Applications in
45. y larit qWhett as Qinv W Eq I 32 La variable y est interchangeable avec V tant que V est une fonction de y seulement On a alors l galit Ki aa larit Wher Qin WV Weep Qinv V Eq I 33 En multipliant chaque terme de l quation 1 33 par dy puis en int grant sur la longueur du canal donc de y 0 a y L et de V 0 V V on a alors l int grale suivante L V dv o larit dy ie s Whest gy Qinv V dy Eq I 34 Finalement le courant de d rive entre source et drain est donn par l expression larift Heff T L Lra Qinv V dV Eq I 35 La proc dure expos e ci dessus menant a l quation 1 35 est la double int gration de Pao et Sah Pao 66 Enfin pour aboutir l expression du courant de d rive nous crivons la charge d inversion avec la formule simple tir e de la th orie classique de la capacit MOS Qinv V Cox Vg Vin V Eq I 36 O V est le potentiel le long du canal avec V 0 0 polarisation de la source et V L V polarisation du drain Finalement en reportant l quation 1 36 dans 1 35 on a par une simple int gration W V larift HeffCox T ve Vth va Va Eq I 37 26 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures l quation I 37 donne une variation de courant de d rive est donc lin aire avec V et parabolique avec Vg avec un maximum atteint pour Vy V Vin Tant que Vy lt V Vin on parle de r g
46. 0 Cette remarque a un impact sur le comportement de la tension de seuil V avec la polarisation de la face arri re Vb On mod lise cet effet en crivant la tension de seuil comme la somme de la tension de seuil V nul et d un terme proportionnel Vg Ensuite Noel 11 propose d estimer la pente de la courbe V V not e y l aide de deux simples diviseurs capacitifs repr sentant chacun un type de conduction Ces derniers sont repr sent s sur la Figure Il 17 a b Figure 1 17 Diviseur capacitif repr sentatif de la conduction face avant a et face arri re b utilis pour calculer l impact de la polarisation sur la face arri re Finalement en tenant compte de la couche de d pl tion dans le plan de masse le param tre y de l quation Il 75 est valu en distinguant quatre cas en fonction de la polarisation V et du type du plan de masse Pour un NMOS les valeurs du param tre y sont donn es dans la Figure II 18 81 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Plan de masse Plan de masse de type N de type P ChoxCsi y Choxeq Csi Cox Csi T Choxeq y Cox CsitCpox _ Choxeq Cox Csi Chox Cox Csi CoxCsi CoxCsi Figure 11 18 Valeur du param tre de couplage y pour un NMOS en fonction du type du plan de masse et de la polarisation de la face arri re Cboxe4 est la capacit quivalente de l oxyde en
47. 103 a tsitsi a 0 tsi b tsitsi b 0 tsi c tsitsi c 0tsi CF t 1 nae Eq 11 104 CROIENT RIVE KT TU F tsj X a x tsi De erf e 5 Eq II 105 G CRE far ar ta v2 Ne 2V2kKT A AVT _ tsi vee T b x tsi e o erf a a Eq II 106 _ ym qAF x CLASS C X tsi erf eGrr Eq I1 107 qFx Gta gt Eq II 108 Ou erf x est la fonction erreur usuellement d finie par erf x ah e 7 dz Eq II 109 L approximation de champ lectrique constant dans le film est valable pour les films minces mais devient fausse quand le film s largit Pour assurer la validit de notre expression du facteur de correction nous le normalisons par sa valeur pour un film pais 100nm l o les effets quantiques sont n gligeables L allure de notre facteur de correction est repr sent e sur la Figure 11 34 a Enfin pour inclure cette correction quantique dans notre expression de tension de seuil canal long Eq Il 99 nous recherchons la valeur du potentiel de surface stn pour laquelle notre charge d inversion corrig e par le facteur de correction de l quation 11 104 atteint la valeur donn e par notre crit re de seuil Eq Il 53 qui est naturellement le m me avec et sans prise en compte des effets quantiques On a alors dPsthq CF ta an el kT Qith Eq II 110 D ou l expression du potentiel de surface au seuil tenant compte du confinement quantique k es
48. 5 nm 4 40E 01 6 38E 01 5 10E 01 Figure IV 12 R sum des capacit s de chaque dispositif pour chaque architecture IV B 5 Estimation du d lai et variation avec lor et Vaa Avec les caract ristiques courant tension de chaque dispositif de chaque architecture et les valeurs de toutes les capacit s nous pouvons valuer le d lai de propagation d un inverseur dans chaque cas partir de la m thode d crite au cours des paragraphes IV A 1 et IV A 2 De cette mani re on peut tracer les courbes de la Figure IV 13 qui repr sente le d lai de propagation d un inverseur en fonction du courant de fuite l pour une tension d alimentation Vgg 1V puis celles de la Figure IV 14 qui repr sentent le d lai en fonction de la tension d alimentation pour deux valeurs de fuite statique lo 1nA um a et log 1UA um b VaaZ 1V 20 Delay ps 0 mI bot III pt 1 tiiity 1 LLL 1 0E 10 1 0E 09 1 0E 08 1 0E 07 loff A um Figure IV 13 d lai de propagation d un inverseur en fonction du courant de fuite Io Vaa 1V et en fonction de la tension d alimentation Vaa b 161 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple 120 20 100 m UT 80 60 Delay ps Delay ps m O 40 20 IFQW 1nm 0 4 0 6 0 8 1 Vdd V Vdd V Figure IV 14 d
49. 60 80 Hg nm b t 2nm t 20nm et L 40nm 0 60 g Simulations num riques 0 50 ZA o pP O C fF um O 0 20 0 10 0 00 0 20 40 60 80 Hg nm d tx 4nm t 10nm et L 40nm Figure I 18 Variations des capacit s parasites entre la grille et le contact en fonction de l paisseur d espaceur a c puis la hauteur de grille b d obtenues par simulations num riques et par le mod le corrig 130 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS III C 5 b Contact a prise Pour la mod lisation du sch ma de contact a prise plug en anglais nous consid rons pour simplifier les calculs que chaque contact est un carr de c t L Figure III 14 alors qu en r alit ils sont plut t de forme circulaire ou elliptique Ensuite nous distinguons deux r gions e Region 1 La grille fait face au contact la composante Cana donn e par l quation Ill 45 peut tre utilis en rempla ant la largeur du transistor W par la largeur du contact L Figure III 14 e R gion 2 La grille fait face a un vide entre deux contacts et il existe une nouvelle capacit parasite Coccafringe qui est form e de deux lectrodes perpendiculaires la grille et le flanc du contact Pour le contact situ au bord de l active cette capacit sera nomm e Cyccafinge edge Figure III 19 a Active Espaceur Grille 5 Active Espaceur Grille a Figure 11 19 Illustration des deux
50. A Dube S Kanakasabapathy S Schmitz A Inada S Seo M Raymond Z Zhang A Yagishita J Demarest J Li M Hopstaken N Berliner A Upham R Johnson S Holmes T Standaert M Smalley N Zamdmer Z Ren T Wu H Bu V Paruchuri D Sadana V Narayanan W Haensch J O Neill T Hook M Khare B Doris ETSOI CMOS for System on Chip Applications Featuring 22nm Gate Length Sub 100nm Gate Pitch and 0 08um2 SRAM Cell in VLSI Symp Tech Dig 2011 pp 128 129 243 Bibliographie Chipworks Cho 11 Choi 11 Colinge 90 Coquand 12 Dennard 74 Dewey 12 Duallogic D4 2 Diouf 11 Dupr 08 Durand 66 Intels 22 nm Tri gate Transistors Exposed accessible en ligne via http Awww chipworks com en technical competitive analysis resources technology blog 2012 04 intel e2 80 99s 22 nm tri gate transistors exposed H J Cho K l Seo W C Jeong Y H Kim Y D Lim W W Jang J G Hong S D Suk M Li C Ryou H S Rhee J G Lee H S Kang Y S Son C L Cheng S H Hong W S Yang S W Nam J H Ahn D H Lee S Park M Sadaaki D H Cha D W Kim S P Sim S Hyun C G Koh B C Lee S G Lee M C Kim Y K Bae B Yoon S B Kang J S Hong S Choi D K Sohn J S Yoon and C Chung Bulk Planar 20nm High K Metal Gate CMOS Technology Platform for Low Power and High Performance Applications IEDM Tech Dig pp 350 353 2011 H Choi J Lee and W Sung
51. A partir de ces potentiels le mod le compact doit fournir une description du comportement statique au simulateur par l interm diaire de trois courants e Le courant drain source las valu dans le chapitre Il e Les courants substrat source et substrat drain consid r nul dans notre cas e Les courants de grille consid r s nul leur prise en compte peut tre r alis e similairement MASTAR Pour prendre en compte l impact de la r sistance d acc s cot source et cot drain sur le courant il est commun d introduire deux n uds internes D Vg et S V directement aux bornes du g n rateur de courant drain source cf Figure V 1 Ce g n rateur de courant symbolise le transistor MOSFET id al i e r sistance d acc s nulle et le courant qu il d bite est donc valu l aide du mod le d crit dans le paragraphe II D en prenant pour tension drain source Vy V 4 V En pla ant une r sistance entre l lectrode liant le dispositif au reste du circuit S et D et l lectrode interne S et D on prend en compte la chute de tension due la r sistance d acc s Le mod le doit aussi procurer au simulateur une description du comportement dynamique du transistor Il y a ici le choix entre deux solutions 178 Chapitre V Evaluation des performances avec des outils de CAO conventionnels e Cinq capacit s La capacit grille source Css La capacit grille drain Cga La capacit
52. A partir de la diff rentes approches peuvent tre utilis es pour aboutir l expression de la tension de seuil tenant compte des effets canaux courts Nous allons en pr senter deux la premi re est utilis e dans le logiciel MASTAR MASTAR propose des expressions tr s simples des param tres SCE et DIBL obtenues gr ce a de nombreuses approximations entrainant des impr cisions dans certains cas La seconde d velopp e au cours de cette these propose des expressions plus complexes mais obtenues avec le moins d approximations possibles IT A 3 b M thode MASTAR Pour simplifier l expression du dopage effectif afin de supprimer sa d pendance en x il est propos dans Gautier 03 de consid rer la longueur des lignes de courant L x constante et gale la longueur lectrique du transistor 63 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS et de remplacer le potentiel sur la cathode virtuelle qyc x dans l expression de V x par sa valeur moyenne estim e 3 4 4 L expression du dopage effectif est donc r duite a x si 1 1 1 Non Non 2 8 Vo 2 29a 2 EPa ps tioo Eq 11 15 Ensuite pour obtenir une expression de l effet SCE seul on fixe V 0 te Esi Non Nen 2555 a Eq 11 16 En rempla ant le dopage canal Nen par le dopage effectif Ny dans l expression de la tension de seuil canal long Eq Il 6 ona 2qNch E
53. Cgepi Cette capacit est due a l utilisation de source drain sur lev s n cessaires pour les architectures film mince pour des raisons de r sistance d acc s et de siliciuration mais galement utilis es dans l architecture sur substrat massif pour induire de la contrainte m canique et am liorer le transport Comme repr sent sur la Figure III 21 cette capacit est divis e en deux composantes e Ci Capacit entre le flan de grille et le flanc de l pitaxie il s agit donc d une capacit a lectrodes parall les e Cyepi2 la capacit entre le flan de grille et le dessus de l pitaxie il s agit s une capacit a lectrodes perpendiculaires On consid re dans cette partie que les deux espaceurs sont constitu s du m me mat riau donc m me permittivit et que l pitaxie est droite ne pr sente pas de facettes dues aux plans de croissance cristalline Une mod lisation plus r aliste mais aussi plus complexe sera propos e au paragraphe IILE Les expressions de capacit de ce paragraphe sont valables pour les trois architectures planaires 132 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Figure I 21 Repr sentation de la capacit grille pitaxie et de ses dimensions sp cifiques Par un m me raisonnement que pour la capacit grille contact dans le cas d un contact en ruban IlII C 5 b l pitaxie jouant le r le de la grille et la grille le
54. G Z z 4 A O 100 100 0 50 100 150 c d L nm Figure Il 27 Trac du DIBL d un NMOS avec un plan de masse de type N en fonction de la longueur de grille L pour une EOT de 1nm et pour diff rentes valeurs de tsi 5 10 15 et 20nm a DIBL pour tpox 5nm b DIBL pour tbox 10nm c DIBL pour tpox 25nm et d DIBL pour tpox 145nm 89 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS La mod lisation du DIBL est am lior e pour les paisseurs d oxyde enterr e importante t gt 25nm Cependant le mod le n est toujours pas tr s pr cis pour les paisseurs de film de silicium importantes t gt 15nm Ceci s explique par notre approximation de potentiel constant dans le film de silicium et gal sa valeur en surface qui est vraie pour les films minces mais devient inexacte lorsque le canal est plus pais mod le mod le B simulation B simulation DIBL mV mod le B simulation B simulation N DIBL mV 0 50 100 150 C d Figure I 28 Trac du DIBL d un NMOS avec un plan de masse de type P en fonction de la longueur de grille L pour une EOT de 1nm et pour diff rentes valeurs de tsi 5 10 15 et 20nm a DIBL pour tbox 5nm b DIBL pour tbox 10nm c DIBL pour tbox 25nm et d DIBL pour tpox 145nm II B 4 Pente sous le seuil Comme pour le transistor conventionnel sur substrat massif 11 A 4 no
55. Ge pMOSFETs with self align Ni based metal S D using direct wafer bonding VLSI Tech Dig 60 61 2011 Z Yuan A Nainani A Kumar X Guan B R Bennett J B Boos M G Ancona and K C Saraswat InGaSb Single Channel Solution for Realizing Ill V CMOS VLSI Tech Dig 185 186 2012 L Zhang H W Guo C Zhang W Zhang S J Ding Characterization of low dielectric constant SiCON films grown PECVD under different RF power in ICSICT international conference 2008 proceedings pp 788 791 253 PUBLICATIONS DE L AUTEUR Articles de journaux e J Lacord J L Huguenin S Monfray R Coquand T Skotnicki G Ghibaudo and F Boeuf Comparative Study of Circuit Perspectives for Multi gate Structures at sub 10nm Node in Solid State Electronics Journal 2012 e J Lacord J L Huguenin T Skotnicki G Ghibaudo and F Boeuf Simple and Efficient MASTAR Threshold Voltage and Subthreshold Slope Models for Low Doped Double Gate MOSFET in Transaction on Electron Devices 2012 e J Lacord G Ghibaudo and F Boeuf Comprehensive and Accurate Parasitic Capacitance Models for Two and Three Dimensional CMOS Device Structures in Transaction on Electron Devices 2012 Articles de conf rences internationales e J L Huguenin J Lacord S Monfray R Coquand T Skotnicki G Ghibaudo et F Boeuf 2011 Comparative study of circuit perspectives for multi gate structures at sub 10nm node In Euro
56. IIl 32 b nous allons corriger uniquement Cana et conserver les m mes quations pour les autres composantes Cgepi top and Cos Nous consid rons alors que Cgepifat eSt compos e de capacit s lectrodes parall les l mentaires gales a Espacer Aisa eee ao yay pour une hauteur y On somme ensuite ces composantes l mentaires en Integrant ces capacites 1 tan a l mentaires de y t 2 t Y Hepi pour obtenir la capacit totale Il est noter que l int gration ne d bute pas de 0 pour prendre en compte la correction due Co cf correction de Cpecafiat en ll C 5 Pour une facette d angle a on obtient Eq III 84 Han _ rMepi spacer sateepigat St oY y ttox 1 tan a 144 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Cette expression est int grable analytiquement t Hepi 1 WEgpacertan a In Eq I 85 oxt gt titano C Nous tudions uniquement l intervalle d angle de facettes compris entre 45 et 90 90 correspondant au cas trait en III C 6 typique des pitaxies silicium effectu es sur substrat 100 en proc dant a des simulations 2D avec des variations de hauteur d pitaxie Hepi et d angle de facettle a par pas de 15 La Figure III 33 montre la somme des capacit s grille pitaxie facett e et de bords externes On peut remarquer que le mod le reproduit bien l impact des variations d paisseur d espaceur et d
57. Jean Luc Autran et Jean Michel Sallese en tant que rapporteurs et enfin Thierry Poiroux en tant qu invit de marque pour avoir lu ce long manuscrit d y avoir pos un regard critique et bienveillant mais galement pour leurs questions auxquelles j aurais sans doute pu r pondre de mani re moins concise Un grand merci G rard Ghibaudo mon directeur de th se mais aussi celui de nombreux autres th sards et galement directeur de l IMEP LAHC Difficile d tre original pour remercier G rard tant les avis de ses th sardbs anciens et nouveaux sont unanimes Comme tout le monde donc je vais saluer son excellent encadrement son impressionnante disponibilit malgr ses nombreuses activit s et sa r activit Il est en effet rare qu un mail envoy G rard n ait pas de r ponse dans l heure qui suit et qu un papier soit lu et corrig en plus d une journ e deux pour un chapitre de manuscrit Notons que l chelle de temps ST est tout autre Je vais galement saluer le sens physique aigu de G rard dont une simple phrase peut n cessiter plusieurs semaines de r flexion pour la comprendre L exemple du fameux C 2 illustre parfaitement ces propos Enfin merci G rard pour les nombreux coups de main lors de mes travaux de mod lisation lectrostatique quantique courant et capacit s parasites mais galement de simulation et de m avoir fait d couvrir les joies de la TCAD du pauvre L IMEP LAHC ne
58. M Bost P Charvat G Glass T Hoffmann K Johnson C Kenyon J Klaus B Mcintyre K Mistry A Murthy J Sandford M Silberstein S Sivakumar P Smith K Zawadzki S Thompson et M Bohr A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors In International Electron Devices Meeting Technical Digest pages 978 981 2003 B Guillaumot X Garros F Lime K Oshima B Tavel J A Chroboczek P Masson R Truche A M Papon F Martin J F Damlencourt S Maitrejean M Rivoire C Leroux S Cristoloveanu G Ghibaudo J L Autran T Skotnicki S Deleonibus Damascene metal gate and high k integration for advanced CMOS devices In International Electron Devices Meeting Technical Digest 2002 pp 353 356 Rapport en acces libre via http www goldstandardsimulations com index php news blog search simulation analysis of the intel 22nm finfet 25nm template bulk MOSFET Comprehensive simulation study of statistical variability and corresponding advanced statistical compact model parameters extraction and generation Rapport en acc s libre via http www goldstandardsimulations com reports examples Statistical Variability in an Example 22nm FinFET Rapport en acces libre via http www goldstandardsimulations com reports examples R Gwoziecki and T Skotnicki Physics of the subthreshold slope Initial improvement and final degradation in sh
59. Modeling and optimization of fringe capacitance of nanoscale DGMOS devices IEEE Trans Electron Devices vol 52 no 2 pp 256 262 Feb 2005 E Batail Etude et Int gration de Dispositifs MOS a canal de conduction haute mobilit obtenus en technologie Silicon On Nothing Germanium On Nothing These de doctorat de l institut polytechnique de grenoble soutenue publiquement en 2009 P Batude et al Enabling 3D monolithic integration Proceedings of the Electro Chemical Society ECS spring meeting VOL 16 p 47 2008 P Batude M Vinet A Pouydebasque C Le Royer B Previtali C Tabone J M Hartmann L Sanchez L Baud V Carron A Toffoli F Allain V Mazzocchi D Lafond O Thomas O Cueto N Bouzaida D Fleury A Amara S Deleonibus and O Faynot Advances in 3D CMOS Sequential Integration in IEDM Tech Dig 2009 pp 345 348 P Batude M Vinet A Pouydebasque C Le Royer B Previtali C Tabone L Clavelier S Michaud A Valentian O Thomas O Rozeau P Coudrain C Leyris K Romanjek X Garros L Sanchez L Baud A Roman V Carron H Grampeix E Augendre A Toffoli F Allain P Grosgeorges V Mazzochi L Tosti F Andrieu J M Hartmann D Lafond S Deleonibus and O Faynot GeO and SOI 3D monolithic cell integrations for high density applications VLSI symp Tech Dig 2009 p166 167 P Batude M Vinet C Xu B Previtali C Tabone C Le Royer L Sanchez L Ba
60. No 2 Ar Vos 2 Pa Psth 2y Pa Pstn Vos Pa Pstn Eq 11 77 Dans un transistor FDSOI le canal est d paisseur t et est totalement d pl t Nous pouvons donc consid rer que la profondeur de d pl tion vaut t En proc dant comme dans le cas du transistor sur substrat massif II A 3 b on obtient les expressions de l effet canal court et du DIBL not DIBLyp7 8Esitsi SCE 0 7 T2 Pa Pst Eq Il 78 asst DIBLypr JV Eq 11 79 O 0 7 est un param tre d ajustement d termin par simulations num riques Pour prouver notre m thode nous comparons les valeurs des param tres SCE et DIBL obtenues par notre mod le analytique simple des simulations num riques 2D Synopsys 300 mod le B simulation DIBL mV N O O p b DIBL mV C L nm d L nm 100 150 Figure 1 21 Trac du SCE et du DIBL d un NMOS avec un plan de masse de type N en fonction de la longueur de grille L pour une EOT de 1nm et pour diff rentes valeurs de ts 5 10 15 et 20nm a SCE pour tpox 5nm b SCE pour tpox 145nm c DIBL pour tpox 5nm et d DIBL pour tpox 5nm 84 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 300 N DIBL mV 100 b 300 mod le B simulation 200 DIBL mV 100 100 50 L nm L nm c d Figure Il 22 Trac du SCE et du DIBL d un NMOS
61. SS In 10 TE In 10 vs Eq 11 96 En d rivant l quation 11 96 on obtient l expression analytique de la pente sous le seuil ss In 10 co 2 ue Yostoure Eq 11 97 q CoxL Vos a Pa P O w est le potentiel de surface que nous choisissons de fixer p 0 75xq pour garantir que notre expression est valu e en r gime de faible inversion La Figure Il 29 montre que notre mod le reproduit bien les simulations num riques 2D pour les oxydes enterr s minces t lt 10nm ao ao ES Trin 140 140 meu B simulation 130 130 i 120 _ 120 110 D 110 100 z A 00 100 N 90 80 70 80 60 0 50 100 L nm a b Figure 11 29 Trac de la pente sous le seuil ne fonction de la longueur de grille pour un NMOS avec un plan de masse de type P pour diff rentes paisseurs de film de silicium tsi et d oxyde enterr tpox a tbox 5nm et b thox 10nm Cependant pour les oxydes enterr s plus pais notre mod le analytique n est plus pr cis mais donne tout de m me une premi re approximation Figure Il 30 91 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 150 0 20 40 60 80 100 L nm Figure II 30 Trac de la pente sous le seuil ne fonction de la longueur de grille pour un NMOS avec un plan de masse de type P pour diff rentes paisseurs de film de silicium t pour une paisseur d oxyde enterr tbox
62. Sah Effects of diffusion current on characteristics of metal oxide insulator semiconductor transistors Solid State Electronics Journal Vol 9 Issue 10 pp 927 937 October 66 F Payet F Boeuf C Ortolland and T Skotnicki Nonuniform Mobility Enhancement Techniques and Their Impact on Device Performance IEEE Trans Electron Devices vol 55 no 4 pp 1050 1058 Apr 2008 N Planes V Huard C Laviron O Callen J Bonnouvrier O Menut S Haendler M Haond and F Boeuf Process Architecture for Spatial and Temporal Variability Improvement of SRAM Circuits at the 45nm node in International Conference on SSDM 2008 N Planes O Weber V Barral S Haendler D Noblet D Croain M Bocat P O Sassoulas X Federspiel A Cros A Bajolet E Richard B Dumont P Perreau D Petit D Golanski C Fenouillet B ranger N Guillot M Rafik V Huard S Puget X Montagner M A Jaud O Rozeau O Saxod F Wacquant F Monsieur D Barge L Pinzelli M Mellier F Boeuf F Arnaud and M Haond 28nm FDSOI Technology Platform for High Speed Low Voltage Digital Applications VLSI Tech Dig 133 134 2012 R Plonsey and R E Collin Principles and Applications of Electromagnetic Fields New York McGraw Hill 1961 T Poiroux M Vinet O Faynot J Widiez J Lolivier T Ernst B Previtali S Deleonibus Multiple gate devices advantages and challenges in Microelectronic Engineering 80 2005
63. Trigate B et le FDSOI avec et sans l utilisation de FBB par le m me type de graphe memes 10 Vaa V a 06 07 08 09 10 11 12 Vaa V c Charge en sortie de l inverseur FO3 fF Charge en sortie de l inverseur FO3 fF p pour le FDSOI est 20 30 plus que pour le Trigate A Ww pour le ADSOI est 30 40 plus faible que pour le Trigate A N Ha Charge en sortie de l inverseur FO3 fF 0 6 0 7 0 8 0 9 1 1 1 1 2 Vaa V b o Paya f pour le FDSOI avec FBB est 10 5 m 52 5 Q R 2 3 Y Payn f pour le FDSOI avec FBB est 20 plus faible que pour le Trigate a 2 5 2 E a e Payn f pour le FDSOI avec FBB est 30 40 plus faible que pour le Trigate A bo Os 0 6 07 08 09 1 11 12 Vaa V d Figure V 35 Cartographie de la comparaison de fr quence d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage chaque bande correspond a 1 entre le FDSOI et le Trigate A a et le FDSOI avec FBB et le Trigate A c Cartographie de la comparaison d efficacit nerg tique Pdyn f d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage entre le FDSOI et le Trigate A b et le FDSOI avec FBB et le Trigate A d La Figure V 35 montre que le Trigate A est plus rapide que l architecture FDSOI quand la tension d alim
64. V Evaluation des performances avec des outils de CAO conventionnels n taient pas valables pour les inverseurs FO1 Figure V 29 Enfin le gain en fr quence compris entre 10 et 15 obtenu avec l utilisation du FBB sur l architecture FDSOI se paie par une augmentation de puissance dynamique d environ 30 a Vgg 0 9V La Figure V 32 b pr sente la variation de puissance dynamique avec la valeur de la charge en sortie de chaque tage pour chaque architecture a la tension d alimentation nominale du noeud technologique 20nm Vgg 0 9V Ce graphe d montre a nouveau que l architecture Trigate est la plus consommatrice d nergie en r gime dynamique et ce quelle que soit la charge en sortie de chaque tage 6 0E 04 2 6E 04 B TRIGATE_A 4 FD 5 0E 04 BULK Jj 4 FD 2 1E 04 FD FBB M j 4 0E 04 A TRIGATE_A Vea s 3 0E 04 TRIGATE_B T 1 6E 04 gt gt ge pe Q J a 2 0E 04 1 1E 04 1 0E 04 0 0E 00 6 0E 05 0 2 4 6 8 10 Vdd V Charge fF Figure V 32 a trac de la puissance dynamique Pam en fonction de la tension d alimentation Vaa pour un anneau r sonnant d inverseur FanOut 1 avec une charge fixe en sortie de valeur 2fF b Trac de la puissance dynamique Payn pour un anneau r sonnant d inverseur FanOut 1 en fonction de la valeur de la charge fixe en sortie tension d alimentation constante Vaa 0 9V Pour une analyse plus fine il faut lier fr quence et puissance dyna
65. Va est n cessaire pour une bonne estimation du courant effectif le et donc pour avoir une premiere id e du d lai Enfin notre but final tant d utiliser ces mod les dans un simulateur de circuit conventionnel comme ELDO ELDO une continuit parfaite est indispensable entre les r gimes de diffusion et de d rive sur les ly V mais galement pour les d riv es de ce courant par rapport aux polarisations de grille et de drain respectivement nomm es gm et gy Le mod le propos dans cette partie r pond cette probl matique IL D 1 M thodologie Dans la litt rature il existe deux grandes familles de mod le compact fournissant des caract ristiques courant tension de transistor MOSFETs les mod les en potentiel de surface ou Q W type PSP PSP et les mod les bas s sur la tension de seuil et le raccord des diff rents r gimes type BSIM BSIM La premi re cat gorie utilis e par Khakifirooz 09 et Wei 12 permet d obtenir les caract ristiques courant tension ainsi que leur d riv es continues qui reproduisent des mesures silicium publi es Figure 11 38 Dans cette m thode les I V sont construites a partir du courant Ios qui doit tre connu ou valu d une autre mani re de la pente sous le seuil du DIBL et de la vitesse de saturation et ne n cessite donc pas de connaitre la tension de seuil Il en r sulte que ce mod le ne peut reproduire directement l impact de certains param tres technologiques comm
66. Y Y2 0 tox Lele 2 X et en prenant pour permittivit de di lectrique la permittivit du silicium on obtient Lelec 2 J 2 L min elec x 2 toxmin 2 Xj Cit W s sh 0 35 i in x Eq HI 41 tox tox Il a cependant t montr par Pregaldiny 02 que la capacit de bords internes n est pas constante et d pend fortement de la polarisation de grille En effet consid rer C constant revient consid rer le silicium du canal du transistor comme un isolant parfait En r alit C est n gligeable en accumulation et en inversion car elle est crant e respectivement par les charges d accumulation et d inversion Elle atteint ensuite son maximum donn e par l quation IIl 41 en r gime de d pl tion Pour prendre en compte cet crantage nous utilisons les travaux de Fleury 09 Cifmax Cox VS EE Eq 11 42 il s Cox Cge Gan a Cgc Vg Cmin i OU Cifmax est donn par l quation III 41 C est la capacit de grille en inversion forte Cmin la valeur minimum de la capacit de grille et C V la capacit grille canal Pour pouvoir valider cette approche nous commen ons par simuler et extraire la capacit C V avec le kit de simulation FlexPDE repr sent sur la Figure 111 13 a Ensuite nous utilisons l quation IIl 42 o C est donn par l quation IIl 41 et C V et Cmin extrait des simulations Enfin nous comparons la courbe obtenue aux simulations sur
67. a l avantage de proposer des expressions tr s simples qui donnent une bonne estimation de l lectrostatique d un transistor conventionnel sur substrat massif Cependant les expressions ci dessus ne tiennent pas compte de l effet de la profondeur des jonctions source drain X sur les param tres SCE et DIBL Or il est bien connu que la dimension Xj a un impact important sur le contr le des effets canaux courts Pour prendre en compte cet effet Gautier 03 remarque que la longueur lectrique moyenne est diminu e si la profondeur de jonction augmente Par observation g om trique il value cette d pendance comme proportionnelle 1 X 7 L d o les nouvelles expressions de DIBL et SCE Esi toxTde x SCE 0 64 1 Pa Eq I 26 Esi toxTde x DIBL 0 8 fo 4 Vas Eq II 27 Ou 0 64 et 0 8 sont des param tres d ajustement donn s par Gautier 03 et d terminer d apr s simulation num riques Pour v rifier si cette m thode est bien pr dictive pour l valuation de la tension de seuil et des effets canaux courts en fonction des principaux param tres technologiques nous avons effectu des simulations num rique 2D avec l outil Synopsys Synopsys en faisant varier le dopage canal N4 l paisseur d oxyde de grille quivalente EOT et la profondeur de jonction Xi 350 800 300 _ 4 700 gt N 3 18cm 250 a 600 gt EOT 1nm S 500 200 400 en c Annn 150 gt S 300 Z
68. afin de r duire les dimensions du Trigate li es aux capacit s parasites comme la hauteur de grille mais surtout le Finpitch La poursuite de la miniaturisation des technologies CMOS apr s le n ud 7nm verra sans doute l introduction de mat riaux haute mobilit pour garantir une am lioration des courants caract ristiques loen et ler par l interm diaire d architecture Ol On Insulator en anglais pour sur isolant ou d architecture Trigate afin de conserver un contr le lectrostatique de la grille sur le canal suffisant Il sera donc int ressant d adapter MASTAR VA afin de pouvoir valuer les performances de circuits bas s sur une technologie non silicium La pr dictivit de MASTAR VA ne pourra tre assur e que part une mod lisation pr cise des param tres lectrostatiques associ e une bonne valuation analytique des param tres de transport Ces deux aspects devront naturellement tenir compte des sp cificit s de chaque mat riau haute mobilit comme la modification de la permittivit l augmentation du darkspace puis les changements de masse effective et de structures de bandes 239 Conclusion g n rale Une solution en rupture avec la m thode habituelle de l industrie de la micro lectronique d assurer la croissance de la densit d int gration des transistors serait de commencer a tirer avantage de la troisieme dimension avec par exemple l int gration 3D monolithique Les transistors pourraient alors
69. architecture donn e 185 Chapitre V Evaluation des performances avec des outils de CAO conventionnels V A 6 Validation de la m thode par comparaison avec un mod le SPICE Nous avons montr que les simulations convergent dans le paragraphe V A 3 Il faut maintenant valider que les performances dynamiques qu il pr voit sont justes Pour ce faire nous reproduisons les caract ristiques courant tension extraites d un mod le industriel ajust sur des mesures silicium repr sentatives du n ud 20nm pour deux architectures conventionnel sur substrat massif et FDSOI Ensuite nous valuons les capacit s parasites en entrant les dimensions de l architecture consid r es dans le mod le industriel Enfin nous effectuons des simulations pour diff rentes tension d alimentation de chemin critiques DDR3 pour l architecture conventionnelle sur substrat massif et d anneaux r sonnants d inverseur FanOut 1 avec MASTAR VA et le mod le industriel SPICE Nous extrayons de ces simulations e La fr quence not e freq qui traduit la vitesse de l architecture pour un circuit donn e Le courant de fuite statique Ij On trace plut t la puissance statique P a lstaXVaa qui est representative de la consommation statique e Le courant dynamique not l4 On pr f re souvent tracer la puissance dynamique Payn laynXVaa qui est repr sentative de la consommation dynamique e Pour le chemin critique DDR3 un courant moyen Imean est extrai
70. aujourd hui une quipe plus nombreuse plus de jeunes th sards mais aussi des vieux tr s pluridisciplinaire et menant des projets tant amont que de d veloppement industriel Je commencerai alors par remercier le chef de cette grande quipe Fr d ric B uf qui fut surtout mon encadrant pendant ces trois ans 2 mois d int rim R flexion faite je vais plut t commencer par ne pas le remercier pour avoir t absent pour mes deux premiers jours premier jour en tant que th sard qui a en fait dur plusieurs semaines et premier jour en tant qu int rimaire Je ne le remercie galement pas pour m avoir mis en retard cause d une sordide histoire de choix de restaurant pour ma premi re pr sentation en conf rence qui plus est dans un pays ou le retard est difficilement envisageable gt le Japon A part a je remercie Fred pour son tr s bon encadrement son humour gras sa bonne humeur sa crainte du sport des sport extr mes la marche pied et de la neige son gros cot geek qui me d passe souvent sa connaissance approfondie de toutes les s ries TV existantes ayant exist ou allant exister petit conseil ne jamais lui parler d une s rie ou d un film que vous comptez voir prochainement et le fait qu il ait vu les deux trilogies Star Wars au cin ma d s leur sortie oui m me l pisode IV ont contribu alimenter nos nombreuses conversations Remerciements absolument pas professionnelles J
71. brique de base des circuits int gr s produits en technologie CMOS Complementary Metal Oxyde Semiconductor Ce transistor tres sch matiquement repr sent sur la Figure l 1 a est compos de quatre lectrodes la grille G le drain D la source S et le substrat B Il a simplement pour fonction de selon la polarisation de commande appliqu e sur la grille laisser passer ou bloquer un courant entre la source et le drain On r sume alors souvent son fonctionnement a celui d un interrupteur command en tension En effet le champ lectrique vertical dit champ de grille d la polarisation de l lectrode de commande vient moduler la densit de porteurs dans le semiconducteur ce qui mene aux deux tats de fonctionnement fondamentaux du transistor MOSFET id al e l tat bloqu aucun courant ne circule entre source et drain Figure I 1 b e l tat passant un canal de conduction est form par l action du champ lectrique vertical et sous l action du champ longitudinal d la polarisation du drain et de la source les porteurs du canal de conduction sont mis en mouvement Un courant de porteurs circule alors entre source et drain las il s agit d lectrons pour un NMOS et de trous pour un PMOS Figure l 1 c G lectrons ds Etat Tr Etat passant a b c Figure I 1 a Sch ma tr s simplifi d un transistor MOSFET b Illustration de l tat passant dans le cas d un NMOS c illustrati
72. canal de conduction des deux zones de charge d espace ainsi form es sont alors moins bien contr l es par la grille car d pl t es sous l action de la source ou du drain Pour les transistors canal long l extension des zones de charges d espace est n gligeable devant la longueur de grille et ce ph nom ne n a pas d effet sur le comportement lectrique du transistor Figure l 14 a Lorsque la longueur de grille est r duite l extension des zones de charge d espace n est plus n gligeable devant la longueur de grille La grille commence alors perdre une partie de son contr le lectrostatique Figure l 14 b Enfin si de plus une polarisation est appliqu e sur le drain la source est g n ralement la masse la zone de charge d espace cot drain s tend encore plus dans le substrat et son extension est d autant plus grande que la polarisation de drain est forte Figure 1 14 c jusqu ventuellement superposition entre les zones de charge d espace Le contr le lectrostatique est donc encore r duit par la polarisation de drain dans le cas d un transistor canal court a b Figure I 14 Illustration de l extension de la zone de charge d espace cot source et drain pour a un transistor canal long b un transistor canal court avec une polarisation de drain Va n gligeable c un transistor canal court avec une polarisation de drain VA forte Les pointill s indiquent l extension de la zone de
73. cette capacit nous utilisons Plonsey 61 C W0 35 In Eq I 33 Ixi y4 Avec W largeur de la capacit dimensions selon l axe z sur Figure Ill 8 a et 0 35 un param tre d ajustement obtenu par simulation num rique 121 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS En d finitive la capacit de deux lectrodes perpendiculaires de dimensions donn es par la Figure Il 8 a s par es par un isolant de permittivit et de largeur W selon l axe z est valu e par la somme des quations IIl 28 et III 33 x min y2 x2 2 2 y1 min y2 x2 Fret a a waste ans pi y1l pi yi C 2W lt sh 1 TU xi y4 L quation III 34 n est valable que si x y Si nous sommes dans le cas x y nous sommes dans le cas ou les lignes de champs sont circulaires et les travaux de Suzuki 99 et des quations semblables a IIl 4 sont a utiliser Enfin cette quation permet d obtenir des r sultats plus pr cis que les pr c dents travaux propos s dans la litt rature notamment par Wei 11 pour plusieurs raisons e Nous n avons pas cherch a simplifier les expressions alors que les pr c dentes tudes ont toutes cherch es liminer le sinus hyperbolique r ciproque Pour ce faire elles ont utilis la d finition exponentielle de cette fonction et ont trop simplifi le r sultat Bansal 05 e Le terme min x y2 traduit le fait que
74. charge d espace La perte de contr le lectrostatique de la grille dans le cas d un transistor canal court se traduit par un abaissement de la tension de seuil En effet le rapprochement des zones de charge d espace a pour effet d abaisser la barri re de potentiel entre la source et le drain La r duction de tension de seuil associ e a ce premier effet d fini le param tre SCE Short Channel Effect effet canal court en francais Si de plus une polarisation est appliqu e sur le drain la barri re de potentiel entre source et drain est encore r duite La diminution de tension de seuil correspondante d finit le param tre DIBL Drain Induced Barrier Lowering abaissement de barri re due a la polarisation de drain en francais La tension de seuil d un transistor a canal court s crit alors Vin Viniong SCE DIBL Eq 1 47 OU Viniong est la tension de seuil du transistor canal long donn e par l quation 1 15 32 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Barri re AE orn ee ee Sen Roper oe eee Leo pe ere potentiel Effet canal Effet canal court court avecVd gt 0 Canal long Oo UO 7 UO Figure I 15 Illustration de l abaissement de barri re de potentiel entre source et drain donc de tension de seuil due a la r duction de longueur de grille SCE puis a la polarisation du drain DIBL La tension de seuil d pend donc d une part de
75. courts SCE et DIBL sont encore faibles la tension de seuil augmente Ensuite lorsque la longueur de grille est agressive les effets canaux courts deviennent tr s important et l augmentation de dopage moyen ne suffit plus les compenser et la croissance de la tension de seuil avec le dopage moyen commence s att nuer Enfin lorsque les poches recouvrent l int gralit du canal le dopage moyen reste constant si on diminue encore la longueur de grille et la variation de tension de seuil est uniquement r gie par les effets canaux courts 7 0E 18 1 000 6 0E 18 2 5 E c Sans poche S 5 0E 18 750 z ooo lt O Ge Sans poche 3 0E 18 500 10 100 1 000 10 100 1 000 a L nm b L nm Figure I 26 a Variation du dopage moyen avec la longueur de grille avec et sans poches b variation de la tension de seuil en r gime lin aire avec et sans poche La Figure 1 26 b montre que les implantations poches permettent bien d am liorer le contr le des effets canaux courts 41 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures I D 1 c Jonctions fines Gautier 03 indique que l analyse des lignes de champs entre source et drain montre que ces derni res sont plus courtes dans le cas de jonctions profondes On peut donc en d duire que la longueur lectrique moyenne est r duite si la jonction est profonde i e X fort et que les effets canaux courts SCE et DIBL sont plus importants dans le
76. d un espace entre deux fins Thx l paisseur d oxyde enterr BOX e Hepi la hauteur d epitaxie pour les source drains sur lev s partir du haut du fin e W la largeur de l extension de grille sur le STI cf Figure III 9 d e Ng nombre de fin du dispositif De plus les permittivit s des mat riaux sont n cessaires aux calculs ult rieurs nous noterons _ la permitivi du SiO Espacer la permitivi de l espaceur e la permitivi du silicium pmp la permitivi de l oxyde de remplissage epox la permitivi de l oxyde enterr BOX b Figure III 28 Repr sentation des dimensions sur un dispositif non planaire sur une vue en coupe a et sur une vue de dessus b Enfin la Figure III 29 illustre la diff rence entre un FinFET et un Trigate Pour assurer la configuration double grille d un FinFET Figure IIIl 29 a un masque dur souvent en nitrure est d pos sur le fin Pour le Trigate Figure 111 29 b on souhaite que les trois faces du fin soient directement contr l es par la grille c est la raison pour laquelle on trouve l empilement di lectrique m tal sur le fin 138 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS a b Figure IIJ 29 Illustration de la distinction entre FinFET a et Trigate b III D 2 Capacit de recouvrement Cov Pour la capacit de recouvrement C dans le cas du FinFET on proc de e
77. dans le semiconducteur de type P Qsc en fonction de la valeur du potentiel de surface s mettant en vidence les trois r gimes de fonctionnement Pour tracer la variation de charge en fonction de la tension effectivement appliqu e sur la grille il faut tenir compte du travail de sortie du m tal mais galement de la chute de potentiel dans l oxyde de grille Pour tenir compte du travail de sortie du m tal il faut valuer la tension de bandes plates qui correspond la tension de grille appliquer pour amener la structure MOS en r gime de bandes plates Le r gime dit de bandes plates est atteint lorsque les bandes d nergie de la structure MOS sont plates A partir du diagramme de bandes d nergie l quilibre thermodynamique repr sent sur la Figure l 5 dans le cas d un NMOS on obtient l expression de la tension de bandes plates Vreg E Ves Pm Xs gt Pr Eq 1 1 De mani re duale on obtient la tension de bandes plates pour un PMOS E Ves Pm Xs gt Pr Eq 1 2 19 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures ee ee ee un 1 m Niveau du Vide Grille Oxyde Semiconducteur Figure I 5 Diagramme de bandes d nergie l quilibre thermodynamique obtenu pour un NMOS silicium de type P Avec e m travail de sortie du m tal de la grille gal la diff rence entre le niveau du vide et du potentiel de Fermi du m tal
78. de grille en SiO d paisseur 1 7nm la longueur de grille nominale est de 40nm la profondeur de jonction Xj est environ de 15nm la r sistance d acc s Rac est de 180Q um la correction du courant de drain par la r sistance d acc s sera explicit dans le chapitre IV et la tension d alimentation nominale est de 1 1V En entrant ces param tres dans notre mod le et en ajustant le facteur de contrainte devant la mobilit cette technologie est contrainte par un liner tensile et par la SMT Josse 06 nous obtenons les courbes de la Figure Il 47 106 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 1 0E 03 2 0E 05 4 mod le 1 4E 05 _ 6 0E 04 _ 1 2E 05 lt Z 1 0E 05 D D 4 0E 04 8 0E 06 6 0E 06 2 0E 04 4 0E 06 2 0E 06 0 0E 00 0 0E 00 1 0E 04 mesures C40 0225 2 8e pane H 1 0E 06 pe 2 OST T O 1 0E 07 L 1 0E 08 D 1 0E 09 1 0E 10 1 0E 11 1 0E 12 Id A Vg V 0 0015 3 0E 05 mesures C40 2 5E 05 mod le mod le 0 001 2 0E 05 1 5E 05 gm A V gm A V 1 0E 05 5 0E 06 0 0E 00 107 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS soto pi mod le mod le 4 0E 04 D __6 0E 06 3 0E 04 T D DT i 4 0E 06 Uf 1 0E 04 2 0E 06 K K 0 0E 00 0 0E 00 Vd V 0 002 3 0E 05 e mesures C40 mesures C40 mod l
79. des inverseurs a base de Trigate A et B et celle d un inverseur FDSOI en fonction de la valeur de la charge en sortie de l inverseur obtenu par un calcul analytique simple IV A 2 Par cons quent pour les valeurs de charge de sortie lev e c est la quantit de courant d bit e qui va le plus influer sur la vitesse du circuit ce qui justifie que l architecture Trigate devient plus performante Cependant l utilisation du FBB permet l architecture FDSOI de rester comparable aux deux architectures Trigate m me pour des valeurs de charge de sortie lev e Cela est confirm par la Figure V 25 d qui montre la variation de fr quence avec la valeur de la charge de sortie a la tension d alimentation nominale du n ud 20nm soit Vag 0 9V mais galement par les tableaux de la Figure V 25 e et f qui montrent les carts de fr quence entre les architectures Trigate et le FDSOI Figure V 25 e puis avec le FDSOI avec l utilisation du FBB Figure V 25 f N anmoins l utilisation du FBB sur l architecture FDSOI a un impact sur la fuite statique du circuit comme le montre la Figure V 27 La fuite statique sera cinq fois sup rieure pour le FDSOI avec utilisation du FBB que pour le FDSOI sans FBB quelle que soit la tension d alimentation l cart est constant car ils ont le m me DIBL Si on le compare au Trigate B le FDSOI avec FBB aura une fuite trois fois sup rieure et ce quel que soit la tension d alimentation toujours parce qu
80. dons de la m me mani re mais cette fois avec x1 V1 X2 V2 0 tox Wow W ext 2 Ccormercontact HgEspacer sh l Eq I 53 Wa 2 2 Wexttox SOOO 0 35 esr In n2 Eq III 54 2 1 Ccornerg ge L ESTI sh tox R tox 134 Chapitre IIl Evaluation analytique des capacit s parasites dans les structures CMOS Pour les deux derni res composantes la transformation conforme ne peut tre utilis e directement car les lectrodes ne sont pas dans le m me plan Nous choisissons alors d adapter cette m thode Pour la composante Coornersp NOUS divisons l extension de grilles en n tranches d coupage illustr sur la Figure IIl 24 a et nous appliquons la transformation conforme sur chaque tranche II nous suffit ensuite d ajouter les valeurs de capacit obtenue sur chaque tranche Avec H n tant l paisseur d une tranche l mentaire et en adaptant la m thode d crite dans la partie III B 3 en utilisant l quation 11 34 avec X1 Y X2 Y2 iH_ N tox Wex Wex on obtient Hg 2 i 2 toxWext Wext 2 B Hg 18 tes 1 Ccornersp Di hy spacer sh Eq 11 55 Ou i est un nombre entier plus i est grand meilleure est la pr cision Ccornercontacttop Peut tre mod lis par une m thode similaire au calcul de Cronersp Nous choisissons de couper l extension de grilles galement en n tranches mais cette fois dans le sens de l extension de grille Figure IIl 24 b donc l pa
81. drains de chaque fin de Space_epi 20nm Cette architecture est illustr e sur la Figure V 15 a c Figure V 15 a Sch ma en vue en coupe perpendiculairement au fin travers la grille b Sch ma en vue en coupe dans le sens du fin de l architecture Trigate avec ses dimensions caract ristiques b Sch ma en vue de dessus de l architecture Trigate avec ses dimensions caract ristiques Les dimensions de l architecture Trigate sont r sum es dans la Figure V 16 192 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Trigate A type Hypotheses Vdd V 08 08 Auth 12 L nm Auth 12 CPP nm 90 90 Auth 12 Finpitch nm 60 60 Auth 12 h i nm Auth 12 t nm Auth 12 EOT nm 09 09 Auth 12 tom 40 40 Bag Space epi nm 20 2 Finpitch t ts nm 7 7 Estim e sur Auth 12 pcca nm 20 20 Estim e sur Auth 12 H nm ars Estim e sur Auth 12 DIBL mV 45 45 Auth 12 SS mV dec Auth 12 lon HA uM Auth 12 lo A m 584 Auth 12 le nA um 60 6o Auth 12 Figure V 16 R sum des param tres technologiques consid r s pour la mod lisation de l architecture Trigate A Avant de g n rer les caract ristiques courant tension de cette architecture partir de MASTAR VA il faut savoir comment sont normalis es les valeurs de courant vis es donn es dans Auth 12 Pour les dispositifs multi grilles
82. du PMOS de l architecture FDSOI Figure V 12 1 0E 02 2 0E 03 1 0E 03 1 5E 03 1 0E 04 0 ere gt 1 0E 03 T 1 0E 06 5 0E 04 ane V DIBL 75mV V DIBL 130mV V 1 0E 08 2S 95mv dec SS 80mv dec 0 0E 00 1 0 0 5 0 0 0 5 1 0 1 0 05 0 0 05 1 0 Vg V Vd V Figure V 13 Caract ristiques courant tension de l architecture FDSOI obtenues par MASTAR VA V B 2 c L architecture Trigate Pour d finir l architecture Trigate nous utiliserons les performances statiques donn es dans Auth 12 ainsi que les principales dimensions Cependant l estimation des dimensions de cette architecture est moins imm diate que pour les architectures planaires du fait de la nature 3D du Trigate Nous allons l effectuer en analysant les photos prises au microscope lectronique transmission donn es dans Auth 12 ainsi que celles donn es par 190 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Chipworks La Figure V 4 a montre une vue en coupe dans le fin donn e par Auth 12 Les dimensions indiqu es sur la photo sont donn es par Auth 12 Or notre mod le de tension de seuil II C n est valable que pour un transistor double grille et il y en a trois dans le cas du Trigate N anmoins au vue de du rapport de forme du fin H t 73 on peut estimer que la troisi me grille celle qui est sur le fin naura pas d effet sur l lectrostatique du dispositif On constate gal
83. du darkspace De plus la r duction de l oxyde se paie par une complexification du proc d de fabrication mais galement par l apparition de nouvelle composante de fuite a travers la grille La th orie classique indique que l oxyde de grille forme une barri re infranchissable pour les porteurs minoritaires Cependant selon la th orie quantique certains peuvent la franchir par effet tunnel et constitu s un courant Ce courant dit courant de fuite de grille devient non n gligeable lorsque l paisseur d oxyde de grille devient tr s faible t lt 2nm et peut devenir comparable au courant lo La fuite de grille peut alors devenir la principale source de fuite du transistor comme illustr e par la Figure 1 21 qui compare la variation de fuite de grille mesur e par Chen 08 en fonction de l paisseur quivalente d oxyde de grille en inversion a deux valeurs typiques d application basse consommation de courant pour une longueur de grille de 30nm 10 T ln 1nA um S 1 z 0 4 l 0 1nA um D 2 0 01 P 0 001 Allure donn e par Chen 08 0 0001 1 15 2 25 3 Tinv nm Figure I 21 Comparaison la variation de fuite de grille mesur e par Chen 08 en fonction de l paisseur quivalente d oxyde de grille en inversion a deux valeurs typiques d application basse consommation de courant loff pour une longueur de grille de 30nm I C 4 R duction de la distance grille contact La r duction du pas de r p tition d
84. du fait des DIBL diff rents de chacune 100 100 E 10 10 9 9 1 1 500 1000 1500 200 400 600 800 1000 lon HA um leff LA um a b 100 100 q T 10 lt 10 5 1 1 500 1000 1500 200 400 600 800 lon m C d Figure VI 2 Comparaison des compromis Ion loft a c et Tere Tore b d pour chaque architecture de dispositif VI B 3 Evaluation des capacit s parasites Pour estimer les capacit s parasites de chaque architecture il faut en premier lieu connaitre chaque dimension Pour ce n ud technologique nous consid rons que l architecture conventionnelle sur substrat massif et l architecture FDSOI sont les m mes que pour le n ud pr c dent Par contre pour l architecture Trigate nous consid rerons que l pitaxie source drain vient joindre tous les fins car les dimensions sont trop agressives notamment l espace entre deux fins 32nm pour permettre une discr tisation des source drains Comme pour le chapitre pr c dent les dimensions sont estim es a partir des r gles simples nonc es dans le chapitre IIl et r sum es dans la figure IIl 37 Les dimensions ainsi obtenues sont r sum es dans le tableau de la Figure VI 4 218 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm Figure VI 3 R sum des dimensions consid r es pour l valuation des capacit s parasites de chaque architecture En utilisant les mod les analytiques d
85. est plus difficile d obtenir des longueurs de grilles tr s agressives e La morphologie de cette architecture due l utilisation de plusieurs fins pour un m me dispositif rend galement les longueurs de grille agressives difficiles obtenir L utilisation d une grille rel ch e permet un tr s bon contr le des effets canaux courts DIBL et pente sous le seuil tr s faibles Cependant la capacit de grille intrins que sera plus lev e car directement proportionnelle la longueur de grille tout comme les capacit s parasites car la distance grille contact sera r duite Cette augmentation importante de capacit aura un effet important sur la vitesse d un circuit c est la raison pour laquelle nous tudierons une autre architecture de Trigate Trigate B sur laquelle nous allons r duire la longueur de grille Pour d terminer cette longueur nous allons chercher la valeur qui permet d avoir un DIBL comparable a celui du FDSOI soit environ 100mV V De cette mani re on obtient L 24nm En utilisant la pr dictivit de 194 Chapitre V Evaluation des performances avec des outils de CAO conventionnels MASTAR VA pour lectrostatique en conservant le niveau de contrainte d termin pour le Trigate A et en incluant la d gradation de transport due la r duction de la longueur de grille type L Bidal 09 on obtient les performances statiques de cette seconde architecture Trigate Trigate B Ces derni res ai
86. examiner le comportement en vitesse des inverseurs FO3 en fonction de la tension d alimentation V4 La Figure VI 5 a repr sente la variation de fr quence d un anneau r sonnant FO3 sans charge en sortie Comme dans le chapitre pr c dent on remarque que l architecture est p nalis e par ces capacit s parasites Cependant pour les faibles tensions d alimentation Vgy lt 0 65V l excellente lectrostatique de cette architecture notamment son faible DIBL lui permet d tre plus rapide que le FDSOI Enfin quelle que soit la tension d alimentation l architecture FDSOI avec FBB est la plus rapide gr ce sa faible capacit totale et son niveau de courant d bit lev Comme dans le chapitre pr c dent lorsque la charge de sortie augmente la p nalit capacitive de l architecture Trigate est crant e Figure V 26 et le Trigate devient plus rapide que le FDSOI pour une charge de sortie de 2fF Figure VI 5 b puis peu pr s quivalent au FDSOI avec FBB pour 5fF Figure VI 5 c Enfin la Figure VI 5 d repr sente la fr quence d un anneau r sonnant FO3 en fonction de la valeur de la charge en sortie de chaque tage pour la tension d alimentation nominale du n ud 14nm c est dire Vag 0 8V Ce graphe confirme les remarques pr c dentes l architecture FDSOI avec FBB est la plus performante en terme de vitesse et que l architecture Trigate est a peu pr s quivalente celle ci uniquement pour les charge de sortie lev
87. fixe la sortie de chaque tage Ce circuit est illustr sur la Figure V 4 d Les anneaux r sonnants d inverseurs qui n apportent gu re plus d informations concernant la vitesse d une technologie mais qui permet de tester la robustesse du mod le et sa convergence Ce type de circuit est Illustr sur Figure V 4 e Des chaines constitu es de portes logiques un peu plus complexes des portes non et en anglais NAND Figure V 4 b et des portes non ou en anglais NOR Figure V 4 c Les r sultats de ces simulations n apportent peu voire pas d information suppl mentaire compar s a ceux obtenus avec les inverseurs Comme ces simulations sont bien plus longues a effectuer par le simulateur temps multipli par 5 car chaque tage compte un plus grand nombre de transistors que pour une chaine d inverseur nous avons choisi d exploiter uniquement les r sultats des chaines d inverseurs Ces simulations ont cependant permis d prouver la robustesse du mod le Des cellules m moires SRAM Static Random Access Memory Figure V 4 f constitu es de deux inverseurs t te b che et de deux transistor d acc s soit au total six transistors o 2 PG Pass Gate les transistors d acc s qui sont des NMOS o 2 PD Pull Down le PMOS de chaque inverseur o 2 PU Pull Up le NMOS de chaque inverseur 182 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Des bascules FLIP FLOP qui ont pe
88. fr quence donn e On remarque galement que le Trigate B pr sente une meilleure efficacit nerg tique que le Trigate A ce qui s explique ais ment par la longueur de grille plus agressive du Trigate B donc sa valeur de capacit plus faible De plus le Trigate B pr sente pratiquement le m me compromis fr quence puissance dynamique que le FDSOI m me si l galit des fr quences pour les deux architectures et donc des puissances dynamiques est obtenue pour des tensions d alimentation diff rentes Vugep VaatrigatestlOOMV Enfin ce graphe confirme que l architecture conventionnelle sur substrat massif BULK pr sente des performances en retrait Comme pour la vitesse du circuit Figure V 25 lorsque la valeur de la charge de sortie augmente la situation devient favorable l architecture Trigate car l impact des capacit s grille et parasites est crant et la performance du circuit est alors davantage corr l e au niveau de courant d bit par le transistor Cette remarque explique la Figure V 29 b o l on constate que le Trigate B devient l architecture la plus performante m me si il se situe sur le m me compromis fr quence puissance dynamique que le FDSOI avec FBB pour les puissances dynamiques inf rieures 2x10 W Cependant le FDSOI avec FBB pr sente toujours une meilleure efficacit nerg tique que le Trigate A qui est sur un compromis semblable au FDSOI Ceci s explique toujours par la longueur de grille re
89. inverseur 3D avec les deux principaux param tres qui vont influer sur leurs valeurs tp et tcp Mais galement sur la densit d int gration de l inverseur 3D tech Comme le NMOS et le PMOS ont un r le dual nous tudierons les cas o le NMOS est le transistor du bas puis le transistor du haut et r ciproquement pour le PMOS La Figure IV 26 a repr sente la variation de Cwiring AVEC tem Sa valeur de d pend pas de ty pour les deux sch mas de contacts et en modifiant le type du transistor du haut On constate que le cas contact en ruban avec le PMOS en transistor est le plus impact ce qui s explique par la plus grande largeur du PMOS comparer au NMOS et par le fait que le sch ma contact en ruban est le plus capacitif On peut aussi remarquer que l inverseur 3D avec le sch ma de contact prise ne semble pas impact par le type du transistor du haut et que la capacit suppl mentaire due la 3D est assez faible La Figure IV 26 b repr sente les variations de Cy et de C C 1 Cs 2 Cs 3 avec la distance entre les deux niveaux de transistor tpw nouveau le cas o le PMOS est le transistor du haut est le plus impact cause de largeur plus importante du PMOS pour la composante Cw La capacit C n est pas impact e par le type du transistor du haut et varie tr s peu en fonction de tp Ces composantes ne d pendent pas de la distance entre les 170 Chapitre IV Application des mod les de capacit s parasites
90. je n aurais pas pu relier mon manuscrit Je remercie galement le centre de doc de ST Crolles Crolles Doccenter pour sa r activit et pour m avoir fourni de tr s anciens livres de math matiques appliqu es qui m ont avec le recul t indispensables Bien que des travaux de th se se doivent d tre r alis s en grande partie seul de surcro t sur un sujet de mod lisation ils se doivent galement d tre le fruit d interactions Sachant que tout oubli fortuit sera sans doute volontaire et dans un ordre certainement chaotique en Process Integration je remercie Manu Josse de m avoir permis de mettre un premier pied ST en m accueillant en tant que stagiaire de m avoir encadr avec rigueur et p dagogie de m avoir familiaris avec l ambiance crolloise notamment son vocabulaire franglis difficilement accessible sans mode d emploi et d avoir assist ma soutenance chose promise trois ans plus t t lors de son d part pour Fishkill Un peu dans la m me optique merci a Michel Haond qui fut le manager de l quipe o j ai Remerciements effectu ce m me stage et pour les discussions pendant ma th se a propos du benchmark FDSOI vs Trigate ou nous avons beaucoup abord la fameuse question normalis par finpitch ou par Welec les puristes comprendront Toujours en Process Integration je remercie Olivier Weber et Nicolas Planes pour avoir r pondu a mes petites questions sur l architecture et la techn
91. l tape finale de planarisation de la grille C est l int gration choisie par Mistry 07 Une autre diff rence entre ces deux types int gration est la pr sence de l empilement de di lectrique haute permittivit sur les flancs de la grille uniquement dans le cas de l int gration gate last Figure I 28 Ceci peut sembler anecdotique mais aura son importance dans valuation des capacit s parasites Chapitre III mpilement de di lectrique aute permittivit Grille channel ration gate first Chen 08 a b Figure I 28 Photos prise au microscope lectronique par transmission montrant la pr sence de l empilement de di lectrique haute permittivit pour l int gration gate last b contrairement l int gration gate first a L int gration de grille m tallique cr e galement un nouveau levier d ajustement de la tension de seuil par l interm diaire de son travail de sortie diff rent de celui du polysilicium Figure 1 29 Travail de sortie eV Figure I 29 Travaux de sortie m sur silicium de diff rents m taux et alliages d apr s Skotnicki 08 Nous avons galement vu dans le paragraphe I C 3 d que la r duction de l paisseur d oxyde de grille se heurtait la limite due l augmentation des fuites de grille L introduction de di lectrique haute permittivit High K en 43 Chapitre Le transistor MOSFET fonctionnement miniaturisation et archite
92. l architecture Trigate est d termin e partir de l paisseur du fin t et du rapport de forme h t 2 5 donn par Kawazaki 09 Les param tres technologiques nonc s ci dessus sont r sum es dans le tableau de la Figure VI 11 BUK FDSOI FinFET a toon am E 6 8618 Figure VI 11 Tableau r sumant les param tres technologiques des trois architectures utilis s pour l valuation des performances SRAM Pour ensuite ajuster les parametres de transport et de r sistance d acces de chaque structure il faut nous donner une sp cification de performance statique c est dire un compromis lon lo typique du n ud 16nm Ne disposant d aucune publication pour ce n ud technologique nous avons choisi d extrapoler sa valeur a partir de performances statiques typiques du n ud 20nm report es dans la litt rature par Cho 11 pour l architecture conventionnelle sur substrat massif e Nous fixons le courant de fuite l 5nA um e Nous consid rons une am lioration du courant de saturation de 20 entre le n ud 20nm et le n ud 16nm a fuite constante e On obtient alors les valeurs de courant de saturation lon cibl es pour le n ud 16nm Iog 5nA um et Vag 0 8V pour les deux types de transistors o NMOS 1 1104 uA um o PMOS 1 1032 pA um Avec les param tres technologiques de la Figure VI 11 ins r s dans MASTAR VA les architectes FDSOI et Trigate parviennent atteindre nos sp cifications Io lo pour
93. la dissipation thermique limite du boitier La tension d alimentation est alors fix e pour atteindre cette limite Enfin n oublions pas les quelques limitation de notre m thodologie MASTAR VA ne permet pas de tenir compte des effets de proximit par exemple la contrainte induite par le transistor voisin qui peut modifier la mobilit ni des sp cificit s de chaque architecture concernant les interconnections m talliques Ces aspects sont pris en 212 Chapitre V Evaluation des performances avec des outils de CAO conventionnels compte par les mod les SPICE industriels que MASTAR VA n a pas vocation a remplacer mais pour des technoglogies dont le d veloppement est d j avanc 213 214 CHAPITRE VI EVALUATION DES PERFORMANCES AU N UD 14 16 NM Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm VI A Contexte Dans ce dernier chapitre nous allons utiliser la pr dictivit de MASTAR VA pour comparer les performances logiques des architectures conventionnelles sur substrat massif FDSOI et Trigate VI B de mani re analogue au chapitre pr c dent Nous inclurons l impact de la variabilit des param tres technologiques due au proc d de fabrication de ces architectures sur les performances de cellules SRAM six transistors 0 VI B Estimation des performances logiques au n ud 14nm Dans cette partie nous allons commencer par d finir les param tres technologiques de chaque ar
94. le n ud 16nm Par contre pour que l architecture 225 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm conventionnelle sur substrat massif atteigne la valeur cibl e de l n la contrainte sur le courant de fuite doit tre rel ch e d un facteur 20 pour le NMOS et 6 pour le PMOS Ceci est illustr sur la Figure VI 12 ainsi que la m thode d extrapolation des sp cifications de performances statiques du n ud 16nm partir de celles du n ud 20nm 1 E 03 1 E 03 1 E 02 1 E 02 T 1 E 01 T 1 F 01 gt 16nm Lots 20 2 20 16nm lon lott 1 E 00 L 1 E 00 H i I I I I 1 E 01 1 E 01 500 1000 1500 500 1000 1500 lon A m lon A m a b Figure VI 12 Compromis Ion lof illustrant la m thodologie d extrapolation des sp cifications de performances statiques pour le n ud 16nm a partir de celles du n ud 20nm Ces graphes illustrent galement que l architecture conventionnelle sur substrat massif ne peut pas atteindre les valeurs de courant de saturation sp cifi e sans rel cher le contrainte sur le courant de fuite Io a NMOS b PMOS VI C 2 D finition des dessins de cellule SRAM La seconde tape est de d finir les dessins de cellules SRAM construites a partir de chaque architectures de transistor afin de garantir une comparaison quitable d une part et avec du sens d autre part La premi re
95. le niveau de fuite 222 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm statique sera quatre fois sup rieur a Vgg 0 5V et neuf fois sup rieur Vgg 1 2V ce qui s explique par l excellent DIBL de l architecture Trigate Cependant comme dans le chapitre pr c dent il faut mentionner que le FBB n est utilis que lorsque que la performance i e la vitesse est n cessaire au circuit Par cons quent l augmentation de fuite statique due au FBB report e dans la Figure VI 8 est en fait une limite maximum et la valeur r elle d augmentation de fuite est tr s d pendante du circuit 1 0E 05 1 0E 06 Istat A 1 0E 07 Trigate FO3 1 0E 08 0 5 06 0 7 0 8 09 1 411 1 2 Vaa V Figure VI 8 Variation de la fuite statique de l anneau r sonnant d inverseur FanOut 3 avec la tension d alimentation Vaa Enfin comme dans le chapitre pr c dent pour une analyse plus fine sur l espace complet d fini par les tensions d alimentation tudi es d une part et des charges en sortie de chaque tage d autre part nous tra ons les cartographies des carts en fr quence et en efficacit nerg tique P4 f entre le FDSOI et le Trigate Figure VI 9 puis entre le FDSOI avec FBB et le Trigate Figure VI 10 Sur la Figure VI 9 a on remarque que l espace favorable au Trigate se situe pour les tensions d alimentation faibles et pour les charges en sortie de chaque tage lev es Ceci s explique pa
96. le seuil S est galement am lior e comme l indique l quation 1 23 Ces remarques sont vraies pour des paisseurs de SiO importantes i e t gt 2nm donc jusqu au n ud 45nm o t 1 7nm Josse 06 En dessous il faut tenir compte de deux ph nom nes parasites la polyd pl tion de grille pour les grilles en polysilicium et la prise en compte des effets quantiques sur la distribution des porteurs minoritaires plus commun ment appel darkspace I C 3 a La polyd pl tion de grille Pour les grilles en polysilicium dop d g n rescence une charge de d pl tion se forme dans la grille l interface grille oxyde de grille en r action la charge pr sente dans le silicium On notera l paisseur de cette zone d pl tion tyoiydep Ce ph nom ne mis en vidence par exemple par Josse 99 se traduit du point de vue lectrique par un paississement de l oxyde de grille Afin de garder le formalisme pr c demment d fini il est courant de raisonner en paisseur d oxyde de grille quivalente EOT Equivalent Oxide Thickness L EOT est calcul e en consid rant qu il s agit de l paisseur de la couche de SiO de la capacit quivalente form e par la mise en s rie de la capacit de polyd pl tion Cyoiydep et de la capacit d oxyde de grille Cox Formellement 1 1 1 EOT t tpolyd C Cox Cpolydep Esio2 ESsiO2 Esi A ESiO2 36 Chapitre Le transistor MOSFET fonctionnement miniaturi
97. le seuil des architectures conventionnelles sur substrat massif FDSOI et double grille faiblement dop par une mod lisation pr dictive et pr cise des param tres lectrostatiques tension de seuil effet canaux courts SCE et DIBL et pente sous le seuil Celle ci tiendra compte des variations de chaque param tre technologique de chaque type de dispositif Le r gime au del du seuil sera quant lui valu par la th orie classique du courant de d rive partir des lois de mobilit s universelles corrig es pour tenir compte par exemple des contraintes m caniques apport es par le proc d de fabrication Enfin la continuit entre chaque r gime de fonctionnement sera garantie par l utilisation de tension effective Ces mod les seront ensuite valid s par simulation num rique 2D et par caract risations lectriques lorsque celles ci sont disponibles Le troisi me chapitre sera d di l valuation des capacit s parasites pour les principales architectures CMOS planaires architecture conventionnelle sur substrat massif FDSOI et double grille planaire et non planaires FinFET et Trigate Apr s le d veloppement d une m thode g n rique d estimation des capacit s parasites nous fournirons les expressions analytiques de chaque composante capacitive en tenant compte des toutes derni res briques technologiques Le quatri me chapitre proposera une m thode it rative et num rique d estimation du d lai de propagati
98. me grille doit tre prise en compte L i L min 2 Tai 2t min 2 Ti 2 2 J Sl Ox 2 J Sl Cifmax z oN fin sisi sh7 ee eee 0 35 Esi Cay tox L L min z Hsi 2t min 2 Hsi Nein Tsi Ts 0 35 i i x 2 1 de T Nein Tsi Esi sh tox P Eq Il 74 II D 5 Capacit grille contact Cpcca Nous nous contenterons ici de mod liser la capacit grille contact dans le cas du sch ma de contact en ruban car les dispositifs 3D sont attendus pour le n ud 22nm pour lequel plus aucune plateforme CMOS n utilisera de contacts prise Si n cessaire la mod lisation des capacit s parasites dues aux contacts prise pourra tre effectu e en couplant ce paragraphe a celui traitant le cas des dispositifs planaires III C 5 La difficult est ici de d terminer la zone o les lignes de champs sont rectilignes entre le contact et la grille Par un raisonnement analogue au paragraphe III C 5 a la capacit grille contact est donn e par Chcca NfinCpcca gat NfinCpccatop Eq HI 75 Hepi tmask 2 min FP Hg Hepittmask 2 Espacer C Eq 111 76 pecanar q Lg Lg 2 min HE 2tspmin Hm FP Lg a 1 re 2 Cpcca op FPEpma sh 0 35 pma In x Eq III 77 Les quations de capacit grille contact pour le Trigate sont obtenues en rempla ant simplement l paisseur du masque dur tas par l paisseur d oxyde de grille dans les quations III 76 et IIl 77 III D 6 Ca
99. mod le de poches utilis dans MASTAR oim moe o iom moe 350 7 z7 Poly depletion non 0 nm oul 0 4 nm 600 Vtlin mV Vtlin mV w w BR ui ui 250 10 100 1000 10000 L nm 140 300 C32 120 250 100 p _ 200 gt gt E so Foi ES 150 60 a j 100 j RES j PN 100 1000 10000 L nm 73 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 200 m me m A O O0 N S mV dec S mV dec oo 20 200 2000 20000 L nm L nm Figure I1 11 Comparaison de l approche exacte de mod lisation avec les mesures effectu es sur les technologies ST 65 colonne de gauche et 32 nm colonne de droite Le mod le propos dans cette partie permet donc bien de reproduire les caract ristiques lectrostatiques d une plateforme CMOS compl te quel que soit l empilement de grille utilis e I A 6 Validation du comportement en temp rature Nous allons utiliser ce mod le pour des simulations de circuit le comportement en temp rature de ce mod le est par cons quent primordial Pour le valider nous avons effectu des mesures sur un transistor long et un transistor court de technologie CMOS 40nm pour diff rentes temp ratures de 0 a 125 C Notre mod le de tension reproduit bien les mesures et le comportement en temp rature de c
100. nfet W WIDTH 1E 6 L LENGTH 1E 6 gt valeur est affect e dans la netlist D finition de l analyse gt DC DG G 01 00 01 w0 05 1 01 0 gt On trace une V par V 0 1 par pas de 10mV pour deux valeurs de V 50mV et 1V defwave de gm abs deriv 1 D gt Calcul de la transconductance partir du courant de drain PLOT DC I VS Param tres de sortie tracer BLOT DC I vD gt VS courant traversant la source PLOT DC win e VD courant traversant le drain e w gm transconductance Ces courbes sont visualisable avec l outils Ezwave de Mentor Figure 24 Copie d cran d une netlist fichier cir permettant de tracer une courbe Iq Vz 257 Annexe En effectuant une simulation avec ELDO de cette netlist nomm e IdVg cir par la commande Eldo IdVg cir ezwave Les courbes V et g V trac es partir de la librairie MastarLibrary lib s affichent par l interm diaire de l outils de visualisation de courbe de Mentor Ezwave On obtient alors les courbes repr sent es sur la capture d cran ci dessous 240 0U 220 0U 200 0U 180 0U 160 0U 140 0U 120 0U 100 0U 60 0U 60 0U 40 0U 100 0uU 10 0 J 1 0U 100 0N 10 0N 1 0N 100 0P 400 0U 350 0U 300 0U 250 0U 200 0U 150 0U 100 0U 50 0U 0 0U 50 00 I EL Figure 25 Capture d cran repr sentant les courbes trac es par l interm diaire du fich
101. par les valeurs d cart type de la SNM Osnm Figure VI 20 qui sont pratiquement identiques pour le FDSOI et le Trigate tout en tant deux fois plus faibles que celle de l architecture conventionnelle sur substrat massif BULK FDSOI _Trigate Va os 08 08 oulm 68 30 34 Ar mV um 24 103 148 SNM mV 186 osmim 50 23 26 Area um 0 049 Figure VI 20 R sum des performances SRAM en incluant la variabilit VI C 5 Extraction de la tension minimale d alimentation Vain Afin de d terminer si les cellules SRAM d crites ci dessus sont fonctionnelles nous allons proposer dans ce dernier paragraphe une m thode pour extraire la tension d alimentation minimale pour laquelle un r seau de cellules reste fonctionnel Vmi Consid rons tout d abord que les valeurs de SNM suivent une distribution gaussienne dont la valeur moyenne sera la valeur obtenue sans prise en compte de la variabilit not e SNM mean et l cart type sera de valeur Osym Figure VI 20 La probabilit que la valeur de marge au bruit statique soit gale a SNM est alors donn e par l quation _ SNM SNMmean 1 e 20SNM Eq VI 4 P SNM 230 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm Par cons quent la probabilit qu il y ait une erreur dans la cellule c est dire SNM lt O est donn e par l int grale _ SNM SNMmean 1 Poitfail San f e 2esnm d
102. possible pour aboutir une expression finale compl tement analytique de la tension de seuil Dans l quation de la tension de seuil canal long Eq Il 4 il est clair que le dopage effectif n a d impact que sur le terme de charge de depletion Q amp Le probl me du calcul de la tension de seuil comprenant les effets canaux courts est donc r duit au calcul d une charge de d pl tion effective que nous noterons dans la suite Que On commence donc par crire l quation de Poisson 2D sur la cathode virtuelle x yc x et on remplace le dopage canal par le dopage effectif Nan x donn par l quation Il 13 14 d Non si qe 2 Na 2575 Vos 2 a P 24 pa P Vos Pa Ft Eq Il 28 Esi Afin de pouvoir int grer analytiquement cette expression il est n cessaire de faire une hypoth se forte sur la longueur des lignes de courant L x comme illustr sur la Figure Il 6 66 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Figure II 6 Illustration de l approximation faite sur la longueur L x dans le processus de mod lisation Gr ce cette hypoth se nous sommes d sormais capables de mener l int gration de l quation de Poisson de mani re analytique De plus partir du n ud CMOS 45nm la profondeur de d pl tion est g n ralement plus grande que la profondeur de jonction car cette derni re est r duite pour permettre un mei
103. pour des films de silicium tr s fin inf rieur 5nm Ramey 03 La Figure 11 19 repr sente la variation de la tension de seuil avec l paisseur du film de silicium pour diff rentes valeurs d paisseur d oxyde enterr et les deux types de plan de masse et la Figure Il 20 montre les variations de tension de seuil avec la polarisation de la face arri re pour les m mes g om tries et pour les deux types de plan de masse Pour un NMOS avec plan de masse de type P Figure 11 19 b on constate que le mod le reproduit bien les simulations num riques de tension de seuil canal long pour des variations d paisseur de film de silicium t Cependant si le plan de masse est de type N le mod le est moins pr cis mais donne tout de m me une approximation premier ordre correcte Enfin le comportement de la tension de seuil avec la polarisation de la face arri re est bien pris en compte par le mod le m me si l accord entre valeurs de tension de seuil obtenues par mod le et par simulations num riques n est pas parfait 82 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS mod le thox onm simulation tsi nm tsi nm a b Figure 11 19 Variation de la tension de seuil d un NMOS a canal long avec l paisseur du film de silicium pour une polarisation de plan de masse nulle et quatre paisseurs d oxyde enterr a plan de masse de type N et b plan de masse de
104. pour une m me ann e Comme les capacit s parasites d un FinFET sont tr s d pendantes du dessin du transistor hs t FP essentiellement le paragraphe suivant propose une comparaison un peu plus pouss e de ces deux architectures en termes de capacit s parasites 147 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Tendance de PITRS 2009 2011 2013 2015 2017 2019 2021 Ann e Figure III 38 Evolution du ratio Ctt Cinv avec l ann e valu avec notre mod le analytique puis par l ITRS Nous montrons ici que les capacit s parasites sont sous estim es par l ITRS ILF 2 Comparaison FinFET Double grille planaire Dans ce paragraphe nous comparerons les capacit s parasites entre double grille planaire et FinFET pour un n ud technologique sub 10nm en utilisant comme donn e de base les dimensions donn es par ITRS pour l ann e 2017 cf Figure III 36 Comme au paragraphe III F 1 les autres dimensions sont estim es avec les r gles r sum es dans la Figure III 37 Nous choisissons pour largeur encombrement sur la puce nominale des dispositifs W 110nm pour le NMOS et W 150nm pour le PMOS puis nous d finissons trois dessins de FinFET Le cas A vise comparer les deux types d approches planaires et non planaires encombrement quivalent En estimant que l encombrement d un FinFET vaut N FP on obtient facilement le nombre de fin du transistor Le cas B cherche c
105. pp 378 385 A Pouydebasque C Charbuillet R Gwoziecki and T Skotnicki Refinement of the Subthreshold Slope Modeling for Advanced Bulk CMOS Devices in IEEE Trans Electron Devices vol 54 no 10 Oct 2007 pp2723 2729 http pspmodel asu edu spc htm F Pregaldiny C Lallement A Mathiot A simple efficient model ofparasitic capacitances of deep submicron LDD MOSFETs Solid State Electronics v 46 n 12 p 2191 8 Dec 2002 M Radosavljevic G Dewey D Basu J Boardman B Chu Kung J M Fastenau S Kabehie J Kavalieros V Le W K Liu D Lubyshev M Metz K Millard N Mukherjee L Pan R Pillarisetty W Rachmady U Shah H W Then and R Chau Electrostatics Improvement in 3 D Tri gate Over Ultra Thin Body Planar InGaAs Quantum Well Field Effect Transistors with High K Gate Dielectric and Scaled Gate to Drain Gate to Source Separation In International Electron Devices Meeting Technical Digest 2011 pp 765 768 250 Bibliographie Rafhay 10 Ramey 03 Raphael Rios 94 Shang 12 Shrivastava 82 Skotnicki 88 a Skotnicki 88 b Skotnicki 94 Skotnicki 00 Skotnicki 08 Q Rafhay R Clerc J Coignus G Pananakakis and G Ghibaudo Dark Space Quantum Capacitance and Inversion Capacitance in Si Ge GaAs and In0 53Ga0 47As nMOS Capacitors in ULIS conference 2010 S M Ramey and D K Ferry Threshold Voltage Calculation in Ultrathin Film SOI MO
106. prise en compte des r sistances d acc s cot source et cot drain s effectue par l introduction de n uds virtuels D et S qui sont directement aux bornes du canal et reli s aux lectrodes de source S et de drain D par une r sistance gale la r sistance d acc s Vs S R S y w D R D Vi CD EE VE Figure 28 Le sch ma quivalent du transistor vu par le simulateur 260 Annexe 5 b Structure du mod le Le modele se d compose en 6 sections 5 b 1 D finition des constantes D finition des constantes physiques utilis es par le mod le Nom Description Valeur 6 197974e 11 F m 3 14159265358979323846 Masse relative effective de l lectron 1 084 Masse relative effective d un trou 0 549 Constante de Planck 6 6261e 34 REFTEMP Temperature de reference 27 C 300 15 K Tableau 1 Description des constantes Nom FRS pp O 5 b 2 Initialisation du mod le Cette section a pour objectif de calculer les diff rentes constantes qui sont fonction des conditions de simulations et des param tres technologiques du transistor donn s dans le fichier lib Cette section d bute par le mot cl begin initializeModel Un chantillon des constantes calcul es est list ci dessous e Valeur de la largeur de la bande interdite E e Concentration en porteurs intrins que n e Longueur lectrique du transistor Lx e EOT e Potentiel de Fermi Q e Pot
107. qui comptait 2300 transistors sur une surface de 10mm et une puissance de calcul quivalente au 30 tonnes et 167m de l ENIAC Electronic Numerical Integrator Analyser and Computer premier ordinateur enti rement lectronique con u en 1946 Moore r valua sa pr diction En 1975 il non a que le nombre de transistors contenu sur une puce doit doubler tous les deux ans Depuis maintenant presque quarante ans l industrie de la micro lectronique s est fix e comme leitmotiv de suivre cette loi et la densit d int gration est pass e de 230 transistors par mm en 1971 pratiquement 9 millions de transistors par mm en 2012 soit pratiquement un facteur 40000 en 40 ans La miniaturisation des transistors permet d abord de r duire leur co t de production mais permet aussi un gain en performance Dennard 74 Associ e une r duction de tension d alimentation la consommation est galement abaiss e Ceci est rest vrai jusqu au n ud 90nm soit jusqu au d but des ann es 2000 En effet apr s le passage de la barri re des 100nm de la longueur de grille minimale d une technologie les effets parasites li s la miniaturisation sont devenus non n gligeables et sont d sormais un frein la performance Il s agit principalement de l effet canal court des fuites de grille de la d gradation du transport des capacit s parasites et des effets quantiques Des solutions technologiques telles que par exemple l int gration d e
108. r le de du contact on obtient facilement tsp1 W Hepitox 5 Espacer tsp1 Ca Eq I 51 2 Ww W gepiz WEspacer Sh 1 O39 pacer zm x Eq HI 52 tsp1 La Figure Ill 22 a repr sente le kit de simulation FlexPDE utilis pour valider notre mod le Il n est pas possible de tracer la variation de la capacit grille pitaxie car les capacit s Cpcca et C ont un impact sur la forme des lignes de champs et donc sur la valeur de la capacit grille pitaxie C C est la raison pour laquelle nous comparons la capacit totale CortCpccatCeepi obtenue par mod lisation et par simulation sur la Figure 11 22 Comme les expressions de Cr et Ca sont valid es dans le paragraphe pr c dent III C 6 nous validons bien notre mod le de capacit grille pitaxie pour les variations des paisseurs des deux espaceurs et de la hauteur d pitaxie Model simulation Hepi tsp2 a 20nm 10nm 0 40 20 nm 20 nm 10nm 10nm 10nm 20 nm wo Ctot fF um O WwW O 0 25 0 20 0 15 0 5 10 15 20 25 a b tsp1 nm Figure IIl 22 a Kit de simulation FlexPDE b Trac de la capacit totale Co CccatC epi en fonction de l paisseur du premier espaceur pour diff rentes valeur de hauteur d pitaxie et d paisseur du second espaceur 133 Chapitre IIl Evaluation analytique des capacit s parasites dans les structures CMOS II C 7 Capacit de coin Ccorner La capacit de coin Corn
109. r sistance d acc s les source drains sur lev s sont introduit par Intel pour le n ud 90nm Mistry 04 puis deviennent un standard partir du n ud 20nm Figure 1 33 a Cependant leur introduction g n re l apparition d une nouvelle composante de capacit parasite repr sent e sur la Figure 33 b Cette 45 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures derni re joue un r le pr pond rant car la distance qui la s pare de la grille est plus faible que la distance grille contact Cocca ge a d apres Shang 12 b Figure I 33 a Photos prises au microscope lectronique par transmission montrant les source drains sur lev s de la technologie CMOS 20nm pr sent e par Shang 12 b Repr sentation sch matique des diff rentes capacit s parasites sur un transistor pr sentant des source drains sur lev s Afin de limiter cette nouvelle capacit parasite il est propos d utiliser des pitaxies avec une facette pour la formation des source drains dans le but d augmenter la distance entre la grille et l pitaxie et donc de r duire la capacit grille pitaxie Figure I 34 a Ce type d int gration est utilis par Cheng 11 73 S D sur lev s avec facette 75 Grille a b Figure I 34 a repr sentation sch matique de source drains form s par une pitaxie pr sentant une facette b Photo prise au microscope lectronique par transmission mont
110. repr sente le nombre d inverseur connect la sortie d un tage Pour FO 1 le sch ma de la chaine d inverseur est celui de la Figure 1V 1 Pour FO 3 trois inverseurs sont connect s la sortie de chaque tage un qui compose la chaine son entr e est connect e la sortie du pr c dent et sa sortie l entr e du suivant et deux qui sont connect s un n ud flottant Un inverseur FO 3 est repr sent sur la Figure IV 3 flottant INV Entr e INV Sortie INV flottant Figure IV 3 sch ma de principe d une chaine d inverseur avec une valeur de FanOut FO 3 L int r t d augmenter le FanOut est d tre plus repr sentatif de la performance de circuit plus complexe et donc de la performance d une architecture de dispositif dans un circuit r el La valeur de FanOut sera prise en compte dans l expression de la capacit totale de l inverseur Comme les tensions appliqu es aux bornes de Cg la grille et le drain respectivement l entr e et la sortie de l inverseur varient dans une direction oppos e pendant la commutation il faut inclure un multiplicateur M 2 pour tenir compte de l effet Miller Ca MCgq C Eq IV 3 Pour la commutation de l tat haut l tat bas Voy passe de Vaa Vug 2 alors que pour la commutation de l tat bas a l tat haut Vou augmente de Vaa 2 a Vaa Donc au premier ordre la capacit de jonction Cj est valu e comme la moyenne entre les valeurs C V
111. ristiques courant tension ont donc t effectu es sur des dispositifs avec un espaceur de 1nm faible r sistance courant de saturation lev puis avec un espaceur de 5nm haute r sistance courant de saturation r duit La Figure IV 5 r sume les param tres lectriques extraits de ces simulations Espaceur 1 nm Espaceur 5 nm Espaceur 1 nm SS Figure IV 5 R sum des param tres lectriques extraits par simulation Monte Carlo Dualogic D4 2 IV B 2 Adaptation du mod le CMOS silicium pour reproduire les simulations Monte Carlo IFQW Pour valuer les performances au niveau circuit des IFQW simul s par Duallogic D4 2 il faut en premier lieu reproduire les la V et ly Vy extraits des simulations avec notre mod le de courant pr sent au cours du paragraphe II D Pour ce faire nous commen ons par injecter dans le mod le les dimensions connues c est dire la longueur de grille L 20nm dans chaque cas et l paisseur d oxyde effective en inversion tiny Cette derni re n est pas donn e directement mais on peut y remonter ais ment partir de la valeur de la capacit grille canal donn e dans la Figure IV 5 en remarquant que C sjo2 tinv Comme nous ne disposons pas de mod le de l lectrostatique de ce type de transistor nous entrons directement les valeurs de DIBL et de pente sous le seuil extraites des simulations dans le mod le Pour obtenir les bonnes valeurs de pour chaque dispositif nous nous donn
112. rive li on a W Voteff 1 d Vq Lic C E 1 Et v Ea II 131 Avec Va V ds si Va lt Vasat Va V dsat sinon O Vasat est la tension de saturation de drain donn e par 1 Vasat asa Eq H 132 LEc Vat 2kT On obtient alors des caract ristiques ly V et g V obtenue par d rivation num rique parfaitement continues ces derni res sont repr sent es sur la Figure Il 43 103 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 1 0E 03 1 6E 05 1 4E 05 8 0E 04 1 2E 05 6 0E 04 1 0E 05 lt L 8 0E 06 D ORUS 6 0E 06 2 0E 04 4 0E 06 2 0E 06 0 0E 00 0 0E 00 1 0E 02 1 0E 04 1 0E 03 1 0E 05 mien 1 0E 06 1 0E 05 TE 1 0E 06 lt x L 1 0E 08 1 0E 07 5 ae 1 0E 09 1 0E 09 SUELO 1 0E 10 1 0E 11 1 0E 11 1 0E 12 0 0 0 0015 3 0E 05 2 5E 05 _ 0 001 _ 2 0E 05 gt gt 1 5E 05 E 0 0005 1 0E 05 5 0E 06 0 0 0E 00 0 0 5 1 1 5 0 0 0 5 1 0 1 5 Vg Vg Figure II 43 Ia Vg et gm Vg trac es pour deux valeurs de Va 0 1V et 1 1V d montrant la parfaite continuit de nos quations Colonne de gauche transistor court colonne de droite transistor long La continuit des l4 V est assur e de cette mani re il reste maintenant travailler sur les la Va I D 4 Raccord r gime lin aire satur En tra ant les 1 V avec l quation 11 131 il apparait une discontinuit lors de la transition entre le r gime lin aire e
113. s sont pr sent s dans les deux paragraphes ci dessous 115 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Conducteur Conducteur Tr Conducteur lsolant Conducteur Isolant a b Figure III 4 repr sentation sch matique des deux cas de capacit s parasites a Capacit form e par deux lectrodes parall les b Capacit form e par deux lectrodes perpendiculaires Les fl ches noires repr sentent la forme des lignes de champs lectriques IIT A 1 Capacit form e par deux lectrodes parall les La mod lisation est ici tr s simple car on se trouve dans le cas classique du condensateur plan Figure III 4 a o les lignes de champ lectrique sont perpendiculaires aux lectrodes et rectilignes La capacit surfacique C en F m est donn e par C Eq II 1 Im O est la permittivit de l isolant et t l paisseur de cet isolant IIT A 2 Capacit form e par deux lectrodes perpendiculaires Dans ce cas comme indiqu sch matiquement par la Figure Ill 4 b les lignes de champs ne sont plus rectilignes et donc l quation du condensateur plan ne peut plus tre utilis e De pr c dents travaux traitent cette question en faisant l hypoth se que les lignes de champs sont des cercles Elmasry 82 Shrivastava 82 Suzuki 99 ce qui pr suppose que les lectrodes sont de m me dimension Par une simple int gration ils obtiennent des expressions analytiq
114. se limitant pas G rard je tiens remercier Rapha l Clerc et Quentin Rafhay pour nos discussions et nos monthly absolument pas mensuels concernant les IlII V pour l essentiel Merci eux deux galement pour m avoir impliqu dans l organisation de la conf rence ULIS 2012 Grenoble hormis la pr paration des sacs Enfin merci Annaick Moreau pour l organisation de mes missions Basculons cot ST o j tais int gr dans l quipe advanced devices dans le service Process Integration Je vais commencer par remercier Thomas Skotnicki manager de l quipe advanced devices lors des premiers mois de ma th se Merci Thomas d avoir invent MASTAR et la VDT sans quoi ma th se aurait t tr s diff rente si elle avait exist ainsi que pour nos quelques discussions sur le courant et la tension de seuil de transistors divers En r ponse la question pi ge laquelle je n ai souvent que partiellement r pondu MASTAR a d abord signifi Model for Analog and digital Simulation of mos TrAnsistoRs cf papier IEDM de 1994 puis Model for Assessments of cmoS Technologies And Roadmap peu pr s lorsqu il a t adopt par l ITRS pour l tablissement des roadmaps d but 2005 Merci galement Olivier Noblanc manager du service Process Integration pour sa sympathie et sa bienveillance Un grand merci Estelle Di Rago assistante du service qui a forc ment la solution nos soucis administratifs et sans qui
115. t r alis au sein de l quipe R amp D avanc e de STMicroelectronics Crolles en collaboration avec l Institut de Micro lectronique Electromagn tisme et Photoniques IMEP LAHC de Grenoble 13 14 CHAPITRE I LE TRANSISTOR MOSFET FONCTIONNEMENT MINIATURISATION ET ARCHITECTURES Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Ce chapitre a pour objectif de d finir les diff rents concepts th oriques et les param tres relatifs au transistor MOSFET M tal Oxyde Semiconducteur Nous commencerons par d crire l architecture conventionnelle sur substrat massif classique BULK id al c est dire sans aucun effet parasite Ensuite nous expliciterons les effets de la course la miniaturisation sur le fonctionnement du transistor MOSFET id al Nous d taillerons par la suite les solutions technologiques apport es l architecture conventionnelle sur substrat massif classique pour lutter contre ces effets dits parasites Enfin la r duction des dimensions de n uds en n uds de l architecture conventionnelle sur substrat massif ne procurant plus suffisamment de gain en performance nous d crirons les nouvelles architectures de transistor MOSFET envisag es I A Le Transistor MOSFET id al A 1 Principe de fonctionnement Le transistor a effet de champ M tal Oxyde Semiconducteur MOSFET pour Metal Oxide Semiconductor Field Effect Transistor en anglais est la
116. une grille et d un contact CPP implique une r duction de la distance entre la grille et le contact et donc une augmentation de la capacit entre la grille et le contact Les capacit s parasites ne sont cependant pas limit es a la capacit grille contact ces derni res sont repr sent es sur la Figure 1 22 chacune sera d taill e au cours du chapitre III 38 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures a b Figure I 22 Repr sentation des capacit s parasites sur une vue en coupe a et une vue de dessus b Wei 11 propose un mod le simple pour valuer chacune des composantes puis trace leur volution en fonction de l ann e d apr s les donn es de le feuille de route ITRS ITRS Figure 1 23 a On remarque que le poids des parasites sur la capacit totale du dispositif augmente de n ud en n ud et ne doivent pas tre n glig s car leur somme est d j gale C c est dire Cox pour l ann e 2010 Afin d valuer leur impact sur le d lai de l inverseur et donc sur la vitesse d un circuit Wei 11 propose une m thode pour valuer la capacit quivalente C du transistor comprenant les capacit s parasites Le d lai peut alors tre obtenu par l quation q affad Eq I 57 leff La Figure l 23 b montre la variation du d lai de l inverseur avec le n ud technologique valu e avec l quation l 40 donc sans prise en compte des capaci
117. 0 Comme pr c demment Figure V 30 a lorsque la charge de sortie est nulle l architecture Trigate 204 Chapitre V Evaluation des performances avec des outils de CAO conventionnels est p nalis e par ses capacit s et le FDSOI est plus rapide m me sans FBB quelle que soit la tension d alimentation Il faut tout de m me mentionner que dans cette configuration l cart en fr quence entre les architectures Trigate et FDSOI est plus important que pour les inverseurs FanOut 1 Ceci s explique par le poids plus important des capacit s des transistors dans la vitesse d un inverseur FanOut 3 que pour un inverseur FanOut 1 1 6E 10 1 0E 10 1 4E 10 8 0E 09 1 2E 10 T 1 0E 10 K A T 6 0E 09 8 0E 09 Ca AT N 9 rs R u 4 0E 09 Trigate A 6 0E 09 2 0E 09 4 0E 09 lt FO3 2fF 2 0E 09 0 0E 00 0 6 0 7 08 09 1 1 1 1 2 Vag V a b 6 0E 09 1 4E 10 eBULK 5 0E 09 nee ED FEE oe 1 0E 10 mY FD Pois pS TRIGATE_A N 8 0E 09 S TRIGATE B 3 0E 09 co i 6 0E 09 2 0E 09 ere OE 1 0E 09 4 2 0E 09 i SS _ FO3 5fF FO3 V 0 9V 0 0E 00 0 0E 00 0 2 4 6 8 10 Additional load fF c d VS FD FBB 39 5 32 5 22 2 O3 1f 38 5 24 2 14 2 03 3 0 03 1f 03 2f 03 3f 03 5f 03 10f e f Figure V 30 Trac la variation de fr quence avec la tension d alimentation Va des anneaux r sonnants d inverseur FanOut 3 pour trois valeurs de charge de sortie O
118. 0 50 100 150 200 L nm L nm a b 1400 1200 1000 800 po a a Ge P eS X 20nm EOT 2nm x PE ignes mod le Lignes mod le Symboles simulations 0 Symboles simulations 600 Vtlin mV Vtlin mV Lg nm c d Figure II 7 Trac de la tension de seuil en r gime lin aire Va 0 1V en fonction de la longueur de grille Lg pour diff rentes valeurs de dopage canal Nen profondeur de jonction X et d EOT a EOT 1nm Nea 3 18cm3 b EOT 1nm N n 8 18cm c EOT 2nm Nen 3 18cm d EOT 2nm N n 8 18cm La Figure Il 7 repr sente la tension de seuil en lin raire Vuin Vgs 0 1V en fonction de la longueur de grille pour diff rentes valeurs de dopage canal d EOT et de profondeur de jonction Cette approche permet une meilleure prise en compte de l effet du dopage et de la profondeur de jonction m me si le mod le n est pas tr s pr cis dans le cas EOT 2nm et Xj 20nm Ceci s explique par la valeur rel ch e de EOT menant a des effets canaux courts tr s forts mais galement par la valeur assez importante de profondeur de jonction pour laquelle l approximation parabolique du potentiel n est plus tout fait exacte 69 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 350 800 N 3 18cm 600 250 _ gt EOT 1nm gt 500 200 100 F 150 5 300 2 S 100
119. 00 111 00 BAE O 6AE O1 4 0E 01 I 19 n m BOX F nm GP Sidop As 10721 GP poly dop As 1e21cm gt Figure Il 23 Simulations num riques repr sentant la cartographie des courbes iso potentielles dans un transistor FDSOI a canal court pour deux paisseurs d oxyde enterr 10 et 50nm extraites de Gallon 07 mettant en vidence le couplage lectrostatique entre le drain et le canal travers l oxyde enterr Ce couplage lectrostatique a d j t mis en vidence dans la litt rature notamment par Ernst 07 et on parle de Fringing Field Pour mod liser le DIBL nous allons consid rer qu il se d compose en deux composantes ind pendantes Figure Il 24 La premi re mod lisant les effets canaux courts travers le canal sera mod lis e par l quation Il 79 La seconde traduira l effet du couplage lectrostatique entre le drain et le canal travers l oxyde enterr et son effet sur la tension de seuil sera mod lis par une technique expos e par Ernst 07 Ce dernier propose de traduire ce couplage par une capacit Th or me de superposition confirmation par simulations num riques Figure I 24 Structure quivalente consid r e pour la mod lisation du DIBL Cette capacit form e par les lignes de champs lectriques entre le drain et le canal ne peut tre calcul e dans le rep re cart sien classique Le rep re doit donc tre transform pour rendre une valua
120. 10mm Z 95 90 o Xe20nm 3 85 Y 85 oe N D 75 70 70 Symboles simulations 0 50 100 150 200 L nm a b ds 90 120 88 115 86 110 g 84 o 105 T D ee T E 9s Il Sel ae n n 74 80 72 Lignes mod le 75 Lignes mod le Symboles simulations Symboles simulations 70 70 g ay 100 150 200 0 50 100 150 200 L nm L nm c d 200 200 N 38 18cm N 8 18cm 180 180 EOT 2nm EOT 2nm EN El Vxsionm D o 140 140 X 10nm 120 I v N 120 LL wes oe 3 100 BL eee 4 100 de j MS aate a 80 tignes mode te 80 Lignes mod le m Symboles simulations m Symboles simulations 0 20 40 60 80 100 0 20 40 60 80 100 Lg nm Lg nm e f Figure II 9 Comparaison de l approche mastar de mod lisation de la pente sous le seuil SSiin lin aire a Va 0 1V et SSsat satur Va Vaa 1V avec les simulations num riques 2D en fonction de la longueur de grille Lz pour diff rents EOT profondeur de jonction Xj et dopage canal Nen II A 4 b M thode exacte Dans cette deuxi me approche nous allons utiliser la charge de d pl tion effective calcul e gr ce la deuxi me approche donc les quations II 38 ou Il 41 en fonction de la valeur de la profondeur de d pl tion mais en 71 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS consid rant le potentiel de surface comme une variable et non plus comme une constante
121. 2 a v 5 a O qrigate 7 gt f Go Py wae pour le FDSOI est 30 a 40 plus 4 c faible que pour le Trigate B 0 Ro gt 0 6 0 7 0 8 0 9 1 1 1 1 2 Q Vad V a b 10 amp i on 2 LL 5 5 n O 3 5 2 2 2 ie a a c c a Payn f pour le FDSOI avec FBB est ah a 30 lt O plus faible que pour l Trigate B 0 O 0 6 07 08 09 10 11 12 06 07 08 09 1 11 12 Vaa V Vaa V c d Figure V 36 Cartographie de la comparaison de fr quence d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage chaque bande correspond a 1 entre le FDSOI et le Trigate B a et le FDSOI avec FBB et le Trigate B c Cartographie de la comparaison d efficacit nerg tique Pdyn f d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage entre le FDSOI et le Trigate B b et le FDSOI avec FBB et le Trigate B d La comparaison entre le Trigate B et le FDSOI est moins favorable au FDSOI Figure V 36 En effet la longueur de grille plus agressive du Trigate B 24nm alors qu elle valait 30nm pour le Trigate A a deux effets e La p nalit capacitive est r duite en comparaison du FDSOI e Le DIBL est plus fort Le Trigate B sera alors plus comp titif pour les tensions d alimentation lev es Par cons quent le domaine des faibles tensions d alimentation ne
122. 200 50 100 r 0 0 50 100 150 200 L nm a b Figure II 8 Trac de la tension de seuil en r gime satur Va Vaa 1V en fonction de la longueur de grille Lg pour diff rentes valeurs de dopage canal Nen profondeur de jonction Xj et d EOT a EOT 1nm Ne 3 18cm b EOT 1nm Nx 8 18cm La Figure Il 8 montre que cette m thode de r solution de la VDT permet aussi une bonne pr diction de la tension en satur e incluant donc le DIBL Enfin on peut remarquer sur la Figure Il 8 que le mod le ne donne pas de valeur pour les longueurs de grille inf rieure 30nm sur le graphe de a et 20nm sur le graphe de b En effet la charge de d pl tion effective donn e par les quations II 38 et Il 41 n a pas de valeur num rique car le terme sous la racine est n gatif Cela correspond approximativement la longueur de grille pour laquelle les effets canaux courts sont forts et o le dopage effectif est faible et devient n gatif On est alors proche du r gime de per age volumique qui selon Skotnicki 88 b correspond au moment o le dopage effectif de la VDT devient n gatif et o la tension de seuil conventionnelle n a plus vraiment de sens II A 4 Pente sous le seuil Comme pour les effets canaux courts sur la tension de seuil la pente sous le seuil sera calcul e par 2 m thodes distinctes l une d ores et d j impl ment dans Mastar MASTAR et l autre partant de la charge de d pl tion calcul e dans le paragra
123. 2009 T Skotnicki et F Boeuf How can high mobility channel materials boost or degrade performance in advanced CMOS Invited paper in VLSI tech Dig 2010 Suzuki K Parasitic capacitance of submicrometer MOSFET s IEEE Trans Electron Dev vol 46 no 9 1895 900 sept 1999 K Suzuki et S Pidin Short Channel Single Gate SOI MOSFET Model IEEE Trans Electron Devices vol 50 no 5 pp 1297 1305 May 2003 www synopsys com S M Sze Physics of Semiconductor Devices 2 Edition 1981 S Takagi A Toriumi M lwase H Tango On the Universality of inversion layer mobility in Si MOSFETs IEEE Trans Electron Devices vol 41 no 12 pp 2357 2362 Dec 1994 Y Taur and T H Ning Fundamentals of Modern VLSI Devices Cambridge U K Cambridge Univ Press 1998 P K Tiwari C R Panda A Agarwal P Sharma S Jit Modelling of doping dependent subthreshold swing of symmetric double gate MOSFETs IET Circuits Devices and Systems vol 4 pp 337 345 2010 T Toyabe S Asai Analytical Models of Threshold Voltage and Breakdown Voltage of Short Channel MOSFET s Derived from Two Dimensional Analysis IEEE Trans Electron Devices vol 26 no 4 pp 453 461 Dec 1979 Y P Tsividis Operation and modeling of the MOS transistor MacGraw Hill Edition 1987 T Ueno H S Rhee S H Lee H Lee D S Shin Y S Jin S Maeda N I Lee Dramatically Enhanced Performance of Reces
124. 25nm I B 5 Validation du comportement en temp rature Comme pour l architecture sur substrat massif il faut valider le comportement en temp rature II A 6 de ce mod le Pour le valider nous avons effectu des mesures sur un transistor de longueur 7Onm puis un de longueur 1um typique du n ud technologie CMOS 28nm pour diff rentes temp ratures de 50 a 350K Notre mod le de tension reproduit bien les mesures effectu es sur le transistor de longueur L 7Onm Figure II 31 a mais est moins pr cis pour le transistor canal long L 1um Figure II 31 b et le comportement en temp rature de ce mod le est donc bien valid 150 100 ul Vtsat mV Vtsat mV T K Figure 11 31 Trac de la tension de seuil en fonction de la temp rature obtenu par mesure de transistors typiques du n ud technologique 28nm Notre mod le reproduit les mesures effectu es sur un transistor de longueur 70nm a et est un peu moins pr cis pour un transistor FDSOI canal long L 1um b 92 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS I C Tension de seuil et lectrostatique de l architecture Double grille faiblement dop e I C 1 Crit re d inversion Comme pour les transistors FDSOI II B 1 le crit re de seuil usuel de l architecture conventionnelle sur substrat massif p 2x ne peut pas tre utilis dans la mod lisation de la tension de seuil d u
125. 38 N 6 1991 L R Hite H Lu T W Houston D S Hurta W E Bailey An SEU resistant 256K SOI SRAM IEEE Trans Nucl Sci Vol 39 pp 2121 1992 J L Huguenin S Monfray G Bidal S Denorme P Perreau N Loubet Y Campidelli M P Samson C Arvet K Benotmane F Leverd P Gouraud B Le Gratiet C De Butet L Pinzelli R Beneyton S Barnola T Morel A Hali maoui F Boeuf G Ghibaudo T Skotnicki Ultra Thin 4nm Gate All Around CMOS devices with High k Metal for Low Power Multimedia Applications International Conference on SSDM 2010 J L Huguenin S Monfray J M Hartmann V Destefanis V Delaye M P Samson P Boulitreau Y Morand P Brianceau C Arvet P Gautier T Skotnicki G Ghibaudo and F Boeuf Performance of Localized SOI MOS Devices on 110 substrates Impact of Channel Direction IEEE Electron Device Letters 32 8 pp 996 999 2011 www itrs net E Josse and T Skotnicki Polysilicon gate with depletion or metallic gate with buried channel what evil worse In International Electron Devices Meeting Technical Digest 1999 E Josse S Parihar O Callen P Ferreira C Monget A Farcy M Zaleski D Villanueva R Ranica M Bidaud D Barge C Laviron N Auriac C Le Cam S Harrison S Warrick F Leverd P Gouraud S Zoll F Guyader E Perrin E Baylac J Belledent B Icard B Minghetti S Manakli L Pain V Huard G Ribes K Rocherea
126. 50 100 L nm L nm a b 350 350 EOT 1nm 300 300 on a perro t 7nm 250 gt a ast 10nm j Wo l so c l E m 150 Symboles simulation 150 numerique 2D 50 Traits continus Mod le 100 0 0 50 100 0 50 100 L nm L nm c d Figure II 35 a c Tension de seuil en r gime lin aire Van extrait Va 0 1V donc image du param tre SCE et b d DIBL Va Vaa 0 7V en fonction de la longueur de grille pour des transistors double grille non dop s et pour deux valeurs d EOT 97 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Pour valider d finitivement nos expressions nous les comparons aux mesures effectu es par Huguenin 10 sur des dispositifs double grille non dop Figure Il 36 Ce dernier a t capable d extraire une courbe DIBL L pour un dispositif pr sentant un canal de 7nm et une EOT de 2 2nm que nous comparons l expression analytique donn e par l Eq 11 117 Figure 11 36 a Vue en coupe TEM Microscopie Electronique a Transmission d un des transistors double grille mesur par Huguenin 10 b Comparaison des courbes DIBL L obtenues par mesures et par notre quation analytique 11 117 Va 1V II C 4 Pente sous le seuil Pour obtenir une expression de la pente sous le seuil dans un dispositif double grille nous proc derons comme pour le transistor FDSOI et nous aboutirons la m me expression donn e par l quatio
127. 68 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Ces nouvelles composantes se divisent en trois groupes e Les capacit s dues la proximit entre le contact de source du transistor du haut et celui du transistor du bas Cette capacit se d compose en quatre composantes C a Cz repr sent es sur la Figure IV 25 a e La capacit due la proximit entre la grille du transistor du bas et le canal du transistor du haut Cpt repr sent e sur la Figure IV 25 a e La capacit due la proximit entre le contact qui connecte les deux grilles et le canal du transistor du haut C Cs 3 repr sent e sur Figure IV 25 b Ces capacit s sont mod lis es gr ce la m thode propos e dans le chapitre III III A et nous nous concentrerons ici sur le sch ma de contacts prise C est la capacit lectrodes parall les entre les contacts de source partir du haut du l pitaxie jusqu au premier niveau de m tallisation tCt2Cb otwiL 3 2 Hgttox Hepi Le C ca a He ttor Hepi TG be Eq IV 11 tct2cb Estat2ch e2 tct2cb tat2cb C est la capacit lectrodes perpendiculaires entre le contact de la source du transistor du bas et le haut de l pitaxie formant la source du transistor du haut Par analogie avec la capacit entre le haut de la grille et le contact III C 5 ona C esl sh FI CEE ineco mi 0 35 Jy x 2
128. 88 En appliquant la fonction de transformation l expression du potentiel complexe dans le rep re transform e on obtient l expression du potentiel complexe V dans le rep re initial V x iy In 1 exp x w Eq 11 89 Transformation de Schwarz Christoffel Plan de masse C E Figure Il 26 repr sentation sch matique de la transformation de Schwarz Christoffel utilis e pour la mod lisation du couplage lectrostatique entre le drain et le canal travers l oxyde enterr Pour aboutir l expression de la capacit de couplage Cr Ernst 07 propose de prendre la partie r elle du potentiel complexe donn e par l quation Il 89 apr s y avoir appliqu e une translation de x L 2 pour se placer sur le drain De cette mani re l expression du potentiel de perturbation due la polarisation de drain est obtenue Ensuite l expression analytique du champ lectrique est obtenue de mani re analytique partir de sa d finition Enfin la capacit Cpp est obtenue par sa d finition partir du champ lectrique et du potentiel Crr Eq I 90 O est la permittivit de l oxyde enterr Ey le champ lectrique obtenu a partir du potentiel de perturbation et V4 la polarisation de drain Les d tails de ce calcul sont donn s dans Ernst 07 Finalement ona Crr 2 Eq 11 91 boxeq exp z 1 OU tboxeg Est l paisseur d oxyde lectrique quivalente te
129. A e german UN view one one one ene peri ene nein een eine A E 56 LE CONCEUSION DUC APRES Re net a tisane by te des Ge 57 CHAPITRE II MODELISATION ANALYTIQUE DES CARACTERISTIQUES STATIQUES DES DIFFERENTES ARCHITECTURES CMOS scsicvsseccccurcesscosreastncxseesctscecececsced ceuzevencanzanserstosatesacesveesennssenssoruecaniens 59 II A TENSION DE SEUIL ET ELECTROSTATIQUE DE L ARCHITECTURE CONVENTIONNELLE SUR SUBSTRAT MASSIF PN AE E EAEE E A AEAEE 60 Sommaire HA SGTICCHOG UAV CF SOM SE ne di nn ae E de nie 60 UAZ Tnne e Seuk nal TON anainn ua iE oa anA Ra Nina 61 WAS defects ConGuxccourts SCE Cl E a A O 62 IEA Dente SOUSICSCUllzcacacadancustacacseananduauducudusetesusuancuaueneuauanausuanancansaes 70 WAS Comparaison x mesures SHICIIIN ESS RUN dede detre idees 73 ILA 6 Validation du comportement en temp rature rennes 74 II B TENSION DE SEUIL ET ELECTROSTATIQUE DE L ARCHITECTURE FDSOI uucescecesceccssssssesssssseessessessnssessesseseenees 74 ILB 1 Critere d inversion srsiniananniraminionniatatiiiiann sanirintiintaneiaiaiinatsan nanda 74 B2 Tenstonsde seuilcanali long aoa N aA 76 IBS Lets canaux courts SCE Ct DIB ieccncusnacananeuacannntnauduacaaanauacaeneaeauauneaes 84 IB 4 Pente sous le seuilisssrananmnnaramintunnantatanatann sanininininioneiatniitaiseninands 90 ILB 5 Validation du comportement en temp rature amp srssssssssssessssssessssssssssssssnsscssessssssssnsssssssssassssassssnssssnssesss 92 II C TENSION DE
130. CAO conventionnels Cependant cette description ne tient compte que des charges intrins ques du transistor c est dire entre les n uds virtuels D et S et la grille G Il faut galement d crire les charges dues aux n uds r els c est dire le drain et la source D et S On parle alors de charges extrins ques et celle ci sont d termin es par les capacit s parasites dont toutes les composantes sont mod lis es dans le chapitre Ill quelle que soit l architecture Nous aurons alors deux charges additionnelles donn es par les quations e Pour les architectures planaires Qgse z Cof Cov Csepi T Cocca Cone Eq V 9 Qede Cof Cov Cgepi Cocca T Coma d Eq V 10 e Pour les architectures non planaires Qese Corin Cov Cgepi Chcca Coma Eq V 11 Qede Cofin T Cov Csepi Cocca Comer NVa Eq V 12 OU Qgse et Qgae sont les charges extrins ques entre respectivement la grille puis la source et la grille et le drain La Figure V 2 repr sente la variation des capacit s totales extrins ques et intrins ques en fonction des polarisations de grille et de drain On constate bien que les courbes obtenues sont continues et seront donc utilisables dans un simulateur de circuit conventionnel 1 2E 01 1 6E 01 1 4E 01 1 0E 01 1 2E 01 8 0E 02 1 0E 01 6 0E 02 8 0E 02 O OU 6 0E 02 4 0E 02 4 0E 02 2 0E 02 gt 0 0E 00 0 0E 00 a b 1 6E 01 2 5E 01 1 4E 01 2 0E 01 1 2E 01 _ 1 0
131. CMOS II A II B et II C nous sommes capables d valuer la tension de seuil le DIBL et la pente sous le seuil de chaque architectutre Concernant le transport nous utiliserons les equations de mobilit universelle donn es par Takagi 94 car chaque dispositif utilise un canal silicium et l impact des contraintes sur la mobilit sera valu l aide de travaux comme Payet 08 et traduit par un facteur multiplicatif de la mobilit Enfin la continuit sera assur e par des fonctions de continuit s d crites ci dessous IL D 2 Transport Pour obtenir la valeur de la mobilit pour chaque valeur de polarisation nous utilisons les formules classiques reproduisant les courbes de mobilit universelle donn e par Takagi 94 Comme indiqu sur la Figure II 40 a la mobilit effective se d compose en trois termes e u sr pour Surface Roughness r gime d interaction des porteurs avec les rugosit s de surface NMOS Ur 600 Eep Eq 11 118 PMOS Ur 140 Ese Eq 11 119 e U ac pour Acoustic Phonons r gime d interaction des porteurs avec les phonons acoustiques NMOS ac 460 Borg Eq 11 120 PMOS Mac 90 Boge Eq 11 121 e Ucp Cbs pour Coulomb scattering r gime d interaction des porteurs avec les centres coulombiens NMOS Ucbs TS Eq II 122 1 97 500 0 7 1017 PMOS Ucbs Eq II 123 100 Chapitre Il Mod lisation analytique des caract ristiques statique
132. D n est pas suffisante et nous choisissons alors l outil Raphael Raphael pour effectuer des simulations 3D Comme ce type de simulation est assez lourd nous n avons fait des variations que du nombre de contacts les autres d pendances comme la distance grille contact peuvent tre consid r es comme valid es dans le paragraphe Ill C 5 a Le kit de simulations utilis est repr sent sur la a kit de simulation Raphael utilis pour valider notre mod le de capacit grille contact dans le cas de contacts prise b Comparaison des valeurs de capacit s grille contact obtenues par simulations Raphael et par notre mod le analytique pour diff rents nombre de contact Figure I11 20 a et la comparaison entre mod le est simulation est r sum e dans le tableau de la Figure 1II 20 b On constate que notre mod le reproduit bien les simulations L 46nm t 33nm CA mod le Cocca simulation 1 49e 17F 1 64e 17F 2 98e 17 F 3 28e 17 F contact 447e 17F 4 92e 17 F HORS 7 45e 17 F 8 20e 17 F grille 1 49e 16 F 1 64 16 F b t 33nm C2C 72nm H 80nm C 37nm et L 46nm L a Figure III 20 a kit de simulation Raphael utilis pour valider notre mod le de capacit grille contact dans le cas de contacts prise b Comparaison des valeurs de capacit s grille contact obtenues par simulations Raphael et par notre mod le analytique pour diff rents nombre de contact III C 6 Capacit grille source drain epitaxi s
133. DDR3 pour chaque architecture La comparaison en vitesse donne des r sultats analogues a ceux obtenus sur les anneaux r sonnants FanOut 3 Le Trigate A est avantag par son faible DIBL pour les basses valeurs de tension d alimentation mais cette faible valeur de DIBL devient un inconv nient pour les tensions d alimentation plus forte gt 0 9V Du fait de la p nalit capacitive de l architecture Trigate Le FDSOI avec FBB est l architecture la plus rapide quel que soit la tension d alimentation alors que le FDSOI sans FBB est plus rapide que le Trigate A pour Vgg gt 0 8V et que le Trigate B pour Vyy gt 0 9V Enfin on peut remarquer que les carts en fr quence sont plus faibles que ceux obtenus pour les anneaux r sonnants Cela s explique ais ment par notre estimation du nombre de fin correspondant la largeur de chaque dispositif du chemin critique en arrondissant l entier sup rieur qui provoque une l g re surestimation du courant d bit par chaque dispositif Trigate 6 0E 09 1 0E 04 FD w FBB gt FD w FBB 5 0E 09 1 0E 05 N 4 0E 09 T 8 3 0E 09 1 0E 06 2 0E 09 1 0E 09 1 0E 07 Vdd V Vdd V a b Figure V 37 Variation de la fr quence a et du courant de fuite statique b extraites de simulations de chemin critique DDR3 pour chaque architecture V C Conclusion du chapitre Dans ce chapitre nous avons valu puis compar
134. DIBL sont plus faibles si le dopage est fort Figure 1 16 b et par cons quent la grille a un meilleur contr le lectrostatique sur le canal si le dopage est lev 33 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures 800 300 _ 200 z S 400 N n 3 18cm al gt o A 100 Non 8 1 8cm 0 10 100 1000 0 Lg nm 10 100 1000 L nm a b Figure I 16 a illustration de la variation de la tension de seuil avec la longueur de grille et avec la polarisation de drain Examinons maintenant l effet des param tres SCE et DIBL sur les caract ristiques courant tension du transistor MOSFET La Figure I 17 a pr sente les courbes log li V en r gime lin aire V4 50mV et satur Vg Vug pour un transistor long et pour un transistor court Comme attendu pour le transistor long la polarisation de drain Vg n a pas d effet sur le r gime sous le seuil V lt V la tension de seuil et le courant de fuite l sont constants Puis lorsque la longueur de grille est r duite la tension de seuil du transistor diminue a cause de l effet SCE courbe rouge puis baisse encore lorsqu une polarisation de drain est appliqu e cause de l effet DIBL courbe verte Ces deux abaissements successifs de tension de seuil provoquent l augmentation du courant de fuite Io mais galement du courant de saturation l n Il faut tout de m me noter qu une part d
135. E 01 1 5E 01 T w 8 0E 02 1 0E 01 6 0E 02 4 0E 02 5 0E 02 2 0E 02 ae 0 0E 00 1 0 0 8 0 6 0 4 0 2 0 0 Vv Vd V c d Figure V 2 Capacit s intrins ques d un transistor MOSFET pour le NMOS a b et pour le PMOS c d Le mod le compact ainsi obtenu est nomm MASTAR VA 181 Chapitre V Evaluation des performances avec des outils de CAO conventionnels V A 2 Flot de simulation A partir de la description de l architecture d une technologie CMOS nous pouvons d sormais donner les caract ristiques statiques et dynamiques du couple NMOS PMOS de cette technologie puis d valuer les performances circuit au travers de simulations effectu es avec un simulateur de circuit conventionnel ELDO Le flot de simulation de MASTAR VA est illustr par la Figure V 3 Description du transistor gt architecture gt Valeur des principaux param tres technologiques Calcul de l lectrostatique Calcul du transport Calcul des caract ristiques courant tension continues Calcul des charges Calcul des charges extrins ques intrins ques Simulation de circuit avec outil de CAO conventionnel Figure V 3 flot de simulation de MASTAR VA V A 3 Circuits disponibles Avec MASTAR VA nous pouvons simuler de nombreux circuits Les chaines d inverseurs d crits au cours du chapitre IV pour diff rents FanOut Pour tre encore plus repr sentatif des circuits r els nous avons plac une charge
136. Eq IV 12 T tAt2Cb T tAt2Cb min min tm Hg tox Hepi tAt2cb C3 et Cafringe NON repr sent s sur la Figure IV 25 sont les capacit s entre le contact de source du transistor du bas et le bord d active et de l pitaxie formant la source du transistor du haut Par analogie avec la capacit grille contact prise III C 5 b EzLe tsi Hepi tAt2Cb C Eq IV 13 tAt2Cb tAt2Cb 4 min Cs Le 2t min Cs Lc Tsi Hepi TsitHepi 3tringe x Tsi Hepi s sh a 0 35 3 D x sept Eq IV 14 C est la capacir entre le bas de la zone active du transistor du haut et le contact sur la source du transistor du bas Par la meme analogie que dans le calcul de C on a CG Lf sh _ ace 0 35 g In x Eq IV 15 At2Cb T tAt2Cb min min tpox tpe C2G Leatop tct2cb tach Enfin la somme de ces composantes donne une p nalit capacitive fixe pour le d lai de l inverseur car les polarisations des lectrodes sont constantes l une V4 l autre a OV quel que soit l tat du circuit Cette p nalit est donn e par Cwiring Ci C C3 C3 fringe C Eq IV 16 169 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Ces quations IV 11 IV 15 donnent la valeur des capacit s parasites additionnelles pour l inverseur 3D dans le cas o les transistors utilisent des contacts prise Dans le cas des c
137. Esi Nc x TS x tei Ezk tsi 2 Eq 11 59 Nous consid rerons dans un premier temps le cas simple ou le potentiel est gal la polarisation de la face arri re V L expression du champ E est obtenu par continuit du vecteur d placement du champ lectrique a une interface entre deux mat riau et en consid rant le champ constant dans l oxyde enterr Epox En notant E gt la valeur du champ lectrique en x t dans le silicium et E la valeur du champ lectrique en x t dans l oxyde enterr ona EE Eos Esio2 Epox Eq I 60 Le champ dans l oxyde enterr tant constant on peut crire Epox 22 Eq 11 61 tbox 77 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS En combinant les quations Il 60 et Il 61 on obtient l expression de Es P gt Estpox Vb Eq Il 62 ox En injectant les expressions de E Eq Il 58 et de gt Eq Il 62 dans l expression du potentiel dans le canal Eq Il 59 et en l valuant en surface en x 0 on obtient l expression analytique du potentiel de surface Q 2 ps aisi p Phi E Mest ot Vp Eq 11 63 S1 Ox Esi si En r arrangeant l quation Il 63 on peut crire l expression du produit du champ lectrique en surface E avec la permittivite du silicium i CsiCbox 1 1 SE lt br 0 Vp qNentsi Eq 11 64 Csi Cbox Cbox
138. F Aussenac C Arvet S Barnola J M Hartmann G Garnier F Allain J P Colonna M Rivoire L Baud S Pauliac V Loup T Chevolleau P Rivallin B Guillaumot G Ghibaudo O Faynot T Ernst et S Deleonibus 15nm diameter 3d stacked nanowires with independent gates operation PhiFET In International Electron Devices Meeting Technical Digest pages 749 752 2008 E Durand Electrostatique Tome 2 probl mes g n raux conducteurs Editions Masson et Cie 1966 244 Bibliographie ELDO ELDO UDM manual Elmasry 82 Ernst 99 Ernst 99 Ernst 02 Ernst 07 Fenouillet 11 Fenouillet 12 Fischetti 01 Flandre 10 Fleury 09 FlexPDE ELDO www mentor com Eldo UDM GUDM User s Manual www mentor com M Elmasry Capacitance Evaluation in MOSFET VLSI IEEE Electron Device Lett vol 3 no 1 jan 82 pp 6 7 T Ernst D Munteanu S Cristoloveanu T Ouisse S Horiguchi Y Ono Investigation of SOI MOSFETs with ultimate thickness Microelectronics Engineering Vol 48 pp 339 342 1999 T Ernst and S Cristoloveanu The GP concept for the reduction of short channel effect in fully depleted SOI devcies SOI Technology and Device IX Electrochem Soc Pennington pp 329 1999 T Ernst C Tinella C Raynaud S Cristoloveanu Fringing fields in sub 0 1 Im fully depleted SOI MOSFETs optimization of the device architecture Solid State Electr
139. Ghani T Glassman R Grover W Han D Hanken M Hattendorf P Hentges R Heussner J Hicks D Ingerly P Jain S Jaloviar R James D Jones J Jopling S Joshi C Kenyon H Liu R McFadden B Mcintyre J Neirynck C Parker L Pipes l Post S Pradhan M Prince S Ramey T Reynolds J Roesler J Sandford J Seiple P 241 Bibliographie Bacarani 99 Balestra 87 Banerjee 01 Bansal 05 Batail 09 Batude 08 Batude 09 a Batude 09 b Batude 11 Smith C Thomas D Towner T Troeger C Weber P Yashar K Zawadzki and K Mistry A 22nm High Performance and Low Power CMOS Technology Featuring Fully Depleted Tri Gate Transistors Self Aligned Contacts and High Density MIM Capacitors VLSI Tech Dig 131 132 2012 G Baccarani S Reggiani A Compact Double Gate MOSFET Model Comprising Quantum Mechanical and Nonstatic Effects in IEEE Trans Electron Devices vol 46 no 8 Aug 1999 pp 1656 1666 F Balestra S Cristoloveanu et al Double gate silicon on insulator transistor with volume inversion a new device with greatly enhaced performance Electron Devices Letter Vol 8 N 9 pp 410 1987 Banerjee S J Souri P Kapur K C Saraswat 3 D ICs a novel chip design for improving deep submicrometer interconnect performance and systems on chip integration Proceedings of the IEEE vol 89 no 5 pp 602 633 May 2001 A Bansal B C Paul and K Roy
140. I Multi grille Figure 111 36 volution des donn es de l ITRS avec l ann e pour chaque architecture Les cases rouges signifient que l architecture ne sera pas utilis e pour cette ann e Pour une valuation simple des capacit s parasites nous consid rons pour chaque architecture e Contacts en ruban e Epitaxies align es avec le contact e Espaceurs constitu s d un unique mat riau e Epitaxies non facett es Ensuite nous estimons les dimensions qui ne sont pas inscrites sur la feuille de route ITRS mais n cessaire a l valuation des capacit s parasites avec les r gles simples r sum es dans la Figure II 37 m Param tres Evaluation Ca T a OoOo H 3x Fe tat Hy FP Nein O tm ty Figure I 37 R gles simples pour l estimation des dimensions pour chaque architecture partir des donn es de l ITRS Enfin nous pouvons estim es les capacit s parasites pour chaque architecture pour chaque ann e Nous repr sentons sur la Figure 111 38 l volution du ratio Ctot Cinv avec capacit totale du transistor Crot Coar Cinv Cpar Covt CoftCirtCpccatCcorner pour les dispositifs planaires Cpar CovtCetintCirtCpecat Cgepit Ccorner pour le FinFET et Cinw la capacit de grille intrins que On constate que le poids des parasites sur la capacit totale d un transistor est sous estim par l ITRS De plus il semble que le double grille planaire pr sente moins de capacit s parasites que le FinFET
141. Il est important de remarquer la valeur tr s lev de la capacit grille de l IFQW PMOS canal Ge qui correspond une paisseur tr s fine de tiny 0 83nm indiqu sur la Figure IV 5 Cette valeur tait n cessaire pour garantir un niveau de performance comp titif i e le et Ion Mais sera aussi comme nous le verrons dans le paragraphe IV B 6 une grande limitation de ces dispositifs en terme de fuite A contrario le IFQW NMOS canal InGaAs a une capacit de grille relativement faible tiny 18 5A ce qui peut tre expliqu par la valeur tr s lev e de la distance entre la couche d inversion et l interface oxyde semi conducteur darkspace dans les mat riaux III V Skotnicki 10 Rafhay 10 160 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple La capacit grille drain C 4 repr sente approximativement les capacit s parasites sur chaque dispositif Pour les IFQW elle a t extraite des simulations Monte Carlo de Duallogic D4 2 et estim e grace aux expressions du chapitre Ill pour les r f rences silicium On peut alors d duire la capacit totale de chaque transistor Cot par l quation IV 7 paragraphe IV A 2 Ces trois valeurs de capacit s sont r sum es dans le tableau de la Figure IV 12 pour chaque architecture Dispositif Ctot fF III V espaceur 1 nm 2 24E 01 Ill V espaceur 5 nm 2 04E 01 4 49E 01 3 86E 01 Ge espaceur 1 nm 5 54E 01 Ge espaceur
142. MOSFET correspond donc au passage en r gime d inversion forte de la capacit MOS Afin d obtenir l expression de la tension de seuil nous devons lier la polarisation de grille V au potentiel de surface dont nous connaissons la valeur au seuil gr ce l quation l 9 Ecrivons alors la loi de Gauss dans le semiconducteur de la capacit MOS repr sent e sur Figure l 3 Cox Vg Ves Ps Qace Qaep Qinv Eq I 10 Avec C capacit de l oxyde grille donn par la relation Cox sio2 tox Or au seuil on se trouve la limite entre les r gimes d inversion faible et d inversion forte la charge d accumulation Q est donc n gligeable De plus la variation de charge d inversion Qin est encore faible devant celle de d pletion Q4 et peut donc tre n glig e L quation 1 10 peut donc tre r duite comme Cox Ve Vre Ps Qaep Eq I 11 La tension de seuil Vi est la polarisation de grille V pour laquelle on a l galit 2 En isolant V dans l quation l 11 puis en se pla ant au seuil ona Vin Vex 2pr 22 Eq I 12 21 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures La derni re inconnue est la valeur de la charge de d pl tion au seuil Celle ci est valu e avec son expression classique donn e dans la litt rature Sze 81 Qadep ANch Tdep Eq I 13 Avec Taep Fes Eq I 14 Finalement la tension de seuil est donn e par l ex
143. Nowak W Haensch J Cai The effective drive current in CMOS inverters In International Electron Devices Meeting Technical Digest 2002 pp 121 124 J P Noel O Thomas M A Jaud O Weber T Poiroux C Fenouillet Beranger P Rivallin P Scheiblin F Andrieu M Vinet O Rozeau F Boeuf O Faynot and A Amara Multi VT UTBB FDSOI Device Architectures for Low Power CMOS Circuit IEEE Trans Electron Devices vol 58 no 8 pp 2473 2482 Aug 2011 Y Omura S Horiguchi M Tabe and K Kishi Quantum Mechanical Effects on the Threshold Voltage of Ultrathin SOI nMOSFET s Electron Devices Letter Vol 14 N 12 pp 569 571 1993 P Packan S Akbar M Armstrong D Bergstrom M Brazier H Deshpande K Dev G Ding T Ghani O Golonzka W Han J He R Heussner R James J Jopling C Kenyon S H Lee M Liu S Lodha B Mattis A Murthy L Neiberg J Neirynck S Pae C Parker L 249 Bibliographie Pao 66 Payet 08 Planes 08 Planes 12 Plonsey 61 Poirroux 05 Pouydebasque 07 PSP Pregaldiny 02 Radosavljevic 11 Pipes J Sebastian J Seiple B Sell A Sharma S Sivakumar B Song A St Amour K Tone T Troeger C Weber K Zhang Y Luo S Natarajan High Performance 32nm Logic Technology Featuring 2nd Generation High k Metal Gate Transistors In International Electron Devices Meeting Technical Digest 2009 pp 659 663 H C Pao C T
144. OS sera r duit lorsque le d lai sera calcul 1 0E 07 1 0E 07 1 0E 08 oo 5 F 3 x 5 5 1 0E 09 1 0E 09 1 0E 10 1 0E 10 0 500 1000 1500 O 200 400 600 800 1000 leff LA um leff LA um a b Figure IV 10 Repr sentation du courant effectif Ief en fonction du courant de fuite Iof pour chaque architecture a NMOS b PMOS Le tableau de la Figure IV 11 repr sente les carts des valeurs de courant effectifs en prenant pour r f rence le transistor sur substrat silicium massif BULK On constate bien que l cart entre le courant effectif quivalent de IFQW NMOS avec un espaceur de 1nm et celui des r f rences silicium est bien r duit compar l cart qu il y a entre les courants effectifs des NMOS On peut aussi constater que l IFQW avec un espaceur de 5nm n est absolument pas comp titif quelle que soit la m trique observ e Aleff vs Bulk Silicium Aleff Bulk Silicium Aleff Bulk Silicium loff nA umn FDSOI silicium 38 2 15 33 Figure IV 11 Repr sentation de la variation du courant effectif des NMOS des PMOS et du courant effectif quivalent donn e par l quation IV 10 pour chaque architecture en prenant pour r f rence le transistor sur substrat silicium massif BULK IV B 4 Evaluation des capacit s parasites La Figure IV 12 est un r sum des capacit s valu es pour chaque dispositif
145. OSFET fonctionnement miniaturisation et architectures Dans un tel dispositif la couche de di lectrique enterr le BOX vient limiter physiquement la profondeur de d pl tion dans le canal l paisseur du film de silicium Ceci a deux cons quences qui constituent deux des principaux avantages de cette structure les effets canaux courts sont mieux contr l s et il est possible de travailler avec des canaux non dop s Le deuxi me point permet aux dispositifs FDSOI de s affranchir de la principale source de variabilit des transistors BULK le RDF pour Random Doping fluctuation fluctuation al atoire due au dopage et d atteindre des records de robustesse la variabilit A 0 88mV report par Weber 08 Dans une mod lisation au premier ordre des effets canaux courts on peut remplacer les termes T4 profondeur de d pl tion et Xj profondeur de jonction du mod le de l architecture conventionnelle sur substrat massif Eq l 59 et 1 60 par l paisseur de film de silicium t Skotnicki 08 MASTAR ce qui donne SCE 1 Sh Esp Eq 1 63 DIBL 1 Sh sty Eq 1 64 Sachant que pour les derni res technologies conventionnelles sur substrat massif la profondeur de jonction est d environ 10nm et que la profondeur de d pl tion est d environ 20 nm on voit rapidement gr ce aux quations l 63 et l 64 que pour un transistor FDSOI avec un film de silicium de 10nm peu agressif on gagne d j un facteur 2 sur
146. PN tox_phys Lpocket LNOM TSE AS SD eom nfet D finition des valeurs des param tres technologiques Figure 27 Capture d cran d une librairie appelant le mod le MASTAR VA TINY HSI EPSILONOXYDE ZETAL P CBSCR_FITPARAM kpocket kchannel TBOX SS Fitting FD alpha ksub activeStressLoc ARCHITECTURE DIBL Fitting FD FIT JG activ_pocket DIBL Fitting DG HEPI SA GradStress TYPE NGP ACTIV_JG NPOCKET LOV C26 AD SS_ Fitting DG HG SE 259 Annexe 5 Description du corps du modele Il est maintenant temps de d crire le corps du mod le c est dire le contenu du fichier mastar va Cette partie se d compose en quatre paragraphes 5 a Sch ma quivalent du transistor vu par le simulateur Le sch ma quivalent du transistor est donn ci dessous Les lectrodes d ent es sortie du transistor sont e G Grille e D Drain e S Source e B Substrat Les param tres de sortie calcul s par le mod le sont divis s en deux groupes e Les param tres statiques O las courant drain source O lgs courant grille source O lga Courant grille drain e Les param tres dynamiques o Q Charge de grille o Q Charge de source o Qy charge de drain o Q Charge de substrat Les valeurs de ces 4 charges sont utilis es par le simulateur pour d terminer les valeurs des capacit s repr sent es sur le sch ma quivalent La
147. SEUIL ET ELECTROSTATIQUE DE L ARCHITECTURE DOUBLE GRILLE FAIBLEMENT DOPEE 93 ICI Gritered Inversion iccivectiniseccsintns ic diucdinc aa a n aA aA EAE daddies adnate 93 C2 Jensionrdeseuii Canal ONG orsina AE AANE AE E eit 93 ILES LeS CandU N courts SCE TET DIB ER entrer a e a E 96 CA Pene SOUS Te SOU iera A 98 ILC 5 Validation du comportement en temp rature rennes 98 IKD MOD LISATION DU COURANT DE DRAIN RSS Se es en me 99 TED MOCAOUO OO ER ena ealin eat aaananinndnnataaataaainaalinediaaaiaaaihadaaiteds 99 IDZ TQS DO Ceemannenennsenennnnenanmenunannonnia na anima 100 Dos ROCCO D abie OF C MAVET SION RSS Ben en entente nee 101 II D 4 Raccord r gime INEAILC SACULE ssssssssssssssnssssnssrsassnsssnssnssrensenssensenssrensenssvensenssencensansncsnsavenssssvenssrenseass 104 TED COMM GTOISON OU SCUM En eine han nonen onda 106 ILE CONCLUSION DU CHAPITRE reenter PRE en en or RT En ne ee aies eee ee eee eee 110 CHAPITRE III EVALUATION ANALYTIQUE DES CAPACITES PARASITES DANS LES STRUCTURES CMOS iona ea aED EEEa TE aaa TEE ATER SEE SADAN 113 ULA METHODOLOGIE aremania a dd A aces 115 IILA 1 Capacit form e par deux lectrodes parall les mms 116 IILA Z Capacit form e par deux lectrodes perpendiculaires sn 116 MLB CATRANS FORMATION CONFORMER menant a a a hentai 116 HLB Dem Uoma DrODIOM R ESS Me ne Sn Need nn 116 ILB La fonction de transformation sn ne Bane eeu uae uae 118 IILB 3 Expression de la capa
148. SFETs Using the Effective Potential IEEE Trans Electron Devices vol 2 no 3 pp 121 125 Sep 2003 Raphael www synopsis com R Rios N D Arora Determination of ultra thin gate oxide thicknesses for CMOS structures using quantum effects IEDM Tech Dig 1994 pp 613 616 H Shang S Jain E Josse E Alptekin M H Nam S W Kim K H Cho I Kim Y Liu X Yang X Wu J Ciavatti N S Kim R Vega L Kang H V Meer S Samavedam M Celik S Soss H Utomo R Ramachandran W Lai V Sardesai C Tran J Y Kim Y H Park W L Tan T Shimizu R Joy J Strane K Tabakman F Lalanne P Montanini K Babich J B Kim L Economikos W Cote C Reddy M Belyansky R Arndt U Kwon K Wong D Koli D Levedakis J W Lee J Muncy S Krishnan D Schepis X Chen B D Kim C Tian B P Linder E Cartier V Narayanan G Northrop O Menut J Meiring A Thomas M Aminpur S H Park K Y Lee B Y Kim S H Rhee B Hamieh R Srivastava R Koshy C Goldberg M Pallachalil M Chae A Ogino T Watanabe M Oh H Mallela D Codi P Malinge M Weybright R Mann A Mittal M Eller S Lian R Divakaruni S Bukofsky J D Kim J Sudijono W Neumueller F Matsuoka R Sampson High Performance Bulk Planar 20nm CMOS Technology for Low Power Mobile Applications VLSI Tech Dig 129 130 2012 R Shrivastava and K Fitzpatrick A simple model for the overlap capacitance of a VLSIMOS devic
149. SNM Eq VI 5 Avec le changement de variable suivant 1 SNM SNMmean x a eee dx en Eq VI 6 L int grale de l quation VI 5 peut se simplifier comme i SNMmean gt Phitfail 5 Jgs 77 dz Eq VI 7 L quation VI 7 est int grable analytiquement par d finition de la fonction erreur et est donn e par l quation Puitfail erf a erf co 1 erf Eq VI 8 OU Z 0snm SNM La fonctionnalit du r seau de cellules SRAM est donc li e au param tre Z d fini ci dessus Il nous faut d sormais estimer sa valeur la limite de fonctionnalit du r seau de cellules et ce en fonction de la taille de ce r seau Si nous consid rons un r seau de cellules SRAM compl tement fonctionnel le nombre d erreur Nps est donc strictement inf rieur 1 De plus le nombre d erreur est donn par le produit du nombre de points m moire N du r seau de cellule SRAM par la probabilit d avoir une erreur P itfai Ceci nous donne l in quation 1 Nbitfail NpitsPbitfai lt 1 Phittair lt None Eq VI 9 En rempla ant Phitrai par son expression Eq VI 8 et en r solvant l quation ainsi obtenue la limite de la fonctionnalit i e on remplace le symbole gt par dans Eq VI 9 on a alors expression de Z en fonction de la taille du r seau de cellules SRAM 2 Z V2 erf71 1 Eq VI 10 Nbits Dans cette tude nous consid rons des r seaux de cellules SRAM de taill
150. SOI rouge et un transistor planaire bleu obtenu par simulations num riques dans Lee 11 Par cons quent l option d am lioration de la vitesse d un circuit par polarisation de la face arri re ne sera tudi e que pour l architecture FDSOI avec un d calage de tension de seuil de 7OmV V V B 7 Ring d inverseur FO1 avec charge additionnelle de sortie variable Nous commen ons par effectuer des simulations d anneaux r sonnants d inverseur FanOut 1 Figure V 4 e avec une charge de sortie fixe dont la valeur sera comprise entre O et 10fF De ces simulations on extrait d abord la fr quence repr sentatif de la vitesse en fonction de la tension d alimentation et de la valeur de la charge en sortie Sur la Figure V 25 a repr sentant la variation de la fr quence en fonction de la tension d alimentation pour l anneau r sonnant d inverseurs FanOut1 on constate que l architecture conventionnelle sur substrat massif est la moins comp titive De plus l architecture FDSOI est la plus performante en termes de fr quence et ce m me sans utilisation du FBB Ceci s explique par la faible valeur de capacit du FDSOI et de son niveau de courant comparable aux deux architectures Trigate tudi es Concernant l architecture Trigate on remarque que le Trigate A est plus rapide que le Trigate B pour les faibles valeurs de V gg ce qui s explique par l excellente lectrostatique du Trigate A Cependant si nous nous tournons vers les valeu
151. STAR VA 195 Chapitre V Evaluation des performances avec des outils de CAO conventionnels V B 3 Comparaison des performances statiques Nous pouvons commencer a comparer les architectures du point de vue performance statique Sur la Figure V 20 nous avons repr sent les compromis Ion log et les lors pour les quatre architectures d crites au paragraphe V B 2 pour une m me tension d alimentation Vu fix e 0 8V pour tre align e sur la publication de Auth 12 On constate que le courant de saturation lon du NMOS FDSOI est proche de celui des deux Trigates contrairement au PMOS En ce qui concerne le courant effectif lo le Trigate A est bien meilleur gr ce son excellent DIBL alors que le Trigate B est p nalis par sa valeur plus forte de DIBL mais reste tout de m me meilleur que le FDSOI Bien que le PMOS de l architecture conventionnelle sur substrat massif BULK soit comp titif son NMOS l est trop peu pour envisager de bonnes performances dynamiques 100 Trigate B ji BULK Ar a A rigate wv A z s s z I X FDSOI me E o NMOS V 0 8V PMOS V 0 8V 800 900 1000 1100 1200 1300 700 800 900 1000 1100 1200 lon LA um lon A m a b Trigate B a _ BULK SN Trigate A _ lt 7 A g ra FDSOI D D x D NMOS V 0 8V 400 500 600 700 800 300 400 500 600 700 leff UA um leff LA um c d Figure V 20 Compromis Ion loff a NMOS et b PMOS Jet
152. T id al g I B Le transistor MOSFET r el Le fonctionnement du transistor n est cependant pas id al e A l tat bloqu V lt V le courant drain source n est pas nul Son valuation classique est d velopp e au cours du paragraphe I B 1 e A l tat passant V gt V4 le courant drain source ne sature pas parfaitement La description du comportement du courant las dans cet tat est donn e par le paragraphe B 2 22 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures La non id alit du transistor MOSFET m ne la notion de d lai de commutation non nul car le basculement entre l tat passant et l tat bloqu n est pas instantan Ceci fait l objet du paragraphe I B 4 I B 1 R gime sous le seuil Ioff et Pente sous le seuil Sous le seuil donc pour V lt V le courant drain source n est pas nul Du fait du gradient de porteurs minoritaires entre source et drain un courant de diffusion se met en place En consid rant que les porteurs minoritaires ne diffusent que selon une dimension l axe x la densit de courant surfacique entre source et drain associ e pour un NMOS est donn e par l quation classique Jaitt qd 209 Eq I 16 Ou n x est la densit d lectron et D est le constante de diffusion des lectrons donn e par la relation d Einstein D Hn Eq I 17 O un est la mobilit des lectrons En int grant l quation 1 16 sur la
153. Trigate chaque bande correspond a 1 b Cartographie de la comparaison d efficacit nerg tique Payn f d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage entre le FDSOI avec FBB et le Trigate VI C Performance SRAM Nous proposons dans cette partie de comparer les performances SRAM des trois architectures au n ud 14nm Dans une plateforme CMOS les transistors utilis s dans les parties logiques et m moire SRAM d un m me circuit ne subissent pas exactement le m me proc d de fabrication Ils ne pr sentent donc pas les m mes performances statiques et nous commencerons donc par d finir les dispositifs qui seront compar s dans cette partie Nous d terminerons ensuite les r gles de dessin de chaque cellule SRAM au n ud 14nm pour chaque architecture de dispositif puis d finirons les sources de variabilit dans chaque cas Enfin nous proc derons des simulations des cellules SRAM d finies en tenant compte de la variabilit et comparerons leur performance VI C 1 D finition des dispositifs Pour d finir les dispositifs des cellules SRAM la premi re tape est de se donner les principaux param tres technologiques de chaque architecture Commen ons par les param tres que nous consid rerons commun chaque architecture e Le pas de r p tition d une grille et d un contact sera gal a CPP 64nm Nous obtenons cette valeur en consid
154. UNIVERSITE DE GRENOBLE THESE Pour obtenir le grade de DOCTEUR DE L UNIVERSITE DE GRENOBLE Sp cialit Nano Electronique et Nano Technologies Arr t minist riel 7 aodt 2006 Pr sent e par Joris LACORD Th se dirig e par G rard GHIBAUDO et co encadr e par Frederic BOEUF pr par e au sein de l Institut de Micro lectronique Electromagnetisme et Photonique IMEP LAHC et STMicroelectronics Crolles dans l Ecole Doctorale Electronique Electrotechnique et Automatique et Traitement du Signal EEATS D veloppement de modeles pour l valuation des performances circuit des technologies CMOS avanc es sub 20nm Th se soutenue publiquement le 18 d cembre 2012 devant le jury compos de Mr Francis CALMON Pr INSA de Lyon Pr sident Mr Jean Luc AUTRAN Pr Universit de Aix Marseille Rapporteur Mr Jean Michel SALLESE Pr EPFL Lausanne Suisse Rapporteur Mr Fr d ric BOEUF Ing STMicroelectronics Crolles Co encadrant Mr G rard GHIBAUDO Dr CNRS Alpes IMEP LAHC INPG Directeur de th se Mr Thierry POIROUX Ing CEA LETI Grenoble Invit Remerciements Ces travaux de these ont t effectu s en convention CIFRE entre STMicroelectronics et le laboratoire IMEP LAHC je tiens donc a remercier leurs dirigeants ainsi que toutes les personnes ayant rendu ces travaux possibles Je tiens ensuite a remercier les membres du jury de ma soutenance Francis Calmon en tant que pr sident
155. UTATION DES PERFORMANCES AVEC DES OUTILS DE CAO CONVENTIONNELS Chapitre V Evaluation des performances avec des outils de CAO conventionnels Dans ce chapitre nous allons commencer par expliquer comment utiliser les mod les pr sent s dans les chapitres Il et Ill pour d finir un mod le compact pour leur int gration dans un simulateur de circuit conventionnel comme ELDO On peut alors se demander pourquoi ne pas plut t utiliser les mod les SPICE industriels classiques au lieu de d velopper un nouveau mod le La r ponse est que le mod le compact que nous allons pr senter dans ce chapitre nomm MASTAR VA est utilisable pour toutes les architectures de transistor CMOS contrairement au mod le SPICE industriel et qu il est pr dictif pour les param tres lectrostatiques de chaque architecture mais galement pour les capacit s parasites ce qui n est pas le cas non plus pour les mod les SPICE industriels De plus MASTAR VA est beaucoup plus flexible et peut tre adapt pour la simulation de transistor plus exotiques comme les IFQW III V Ge pr sent s dans le chapitre IV Enfin MASTAR VA est plus facile calibrer car il ne comporte que tr s peu de param tres pour d crire une architecture pour l essentiel des param tres technologiques contrairement aux mod les SPICE industriels qui n cessitent l entr e de plusieurs centaines de param tres Cependant MASTAR VA n a pas vocation remplacer un mod le industr
156. VATIADIIICC eeesssessssssesssssnssssnssssssnssnssssnssssssnssnssssnsssessassssssnssnssssnsenssssnsesaes 228 VI C 4 Simulations de cellules SRAM incluant la variabilit ciecsecscsessesessssessessssessesssssessesescessssessssensssensenss 229 VI C 5 Extraction de la tension minimale d alimentation Vin 230 VED CONCLUSION DU CHAP Ri ES RS nn de dd nn 233 CONCLUSION GENERALE a ssnemonsses sentence senc tnt essence 235 BIBLIOGRAPHIE a ns mise tte ns need este Se nu sance cie niense 241 PUBLICATIONS DET AUTEUR cccanccncs canes scceceexiosnceesscenenacacacassesstesnsbhacecoceactsanesacasaossaseaaeis 255 ANNEXE sein a E A ssesasanianscotscyaaasuasacaasuaseanes 257 10 INTRODUCTION GENERALE Le transistor a effet de champ MOSFET Metal Oxide Semiconductor Field Effect Transistor est le produit manufactur le plus vendu sur le march international II constitue l l ment central des circuits int gr s con us a partir des technologies CMOS Complementary Metal Oxide Semiconductor et on d nombre aujourd hui plus d un milliard de transistors sur une m me puce Pour parvenir cette prouesse technologique l industrie de la micro lectronique vit au rythme effr n dict par la loi empirique nonc e par Gordon Moore co fondateur d Intel en 1965 Celui ci indiquait que la complexit des semiconducteurs devait doubler tous les ans co t constant Apr s la commercialisation du premier microprocesseur en 1971 par Intel Intel 4004
157. VLSI Symp Tech Dig 2004 pp 10 11 F Arnaud A Thean M Eller M Lipinski Y W Teh M Ostermayr K Kang N S Kim K Ohuchi J P Han D R Nair J Lian S Uchimura S Kohler S Miyaki P Ferreira J H Park M Hamaguchi K Miyashita R Augur Q Zhang K Strahrenberg S ElGhouli J Bonnouvrier F Matsuoka R Lindsay J Sudijono F S Johnson J H Ku M Sekine A Steegen R Sampson Competitive and Cost Effective high k based 28nm CMOS Technology for Low Power Applications IEDM Tech Dig pp 651 654 2009 F Arnaud S Colquhoun A L Mareau S Kohler S Jeannot F Hasbani R Paulin S Cremer C Charbuillet G Druais P Scheer Technology Circuit Convergence for Full SOC Platform in 28 nm and Beyond IEDM Tech Dig pp 374 377 2011 N Arora MOSFET Models for VLSI circuit Simulation Theory and Practice Springler Verlag Wien New York 1993 C Auth A Cappellani J S Chun A Dalis A Davis T Ghani G Glass T Glassman M Harper M Hattendorf P Hentges S Jaloviar S Joshi J Klaus K Kuhn D Lavric M Lu H Mariappan K Mistry B Norris N Rahhal orabi P Ranade J Sandford L Shifren V Souw K Tone F Tambwe A Thompson D Towner T Troeger P Vandervoorn C Wallace J Wiedemer C Wiegand 45nm High k Metal Gate Strain Enhanced Transistors in VLSI Symp Tech Dig 2008 pp 128 129 C Auth C Allen A Blattner D Bergstrom M Brazier M Bost M Buehler V Chikarmane T
158. X le calcul de la charge de d pl tion est simplifi On int gre cette fois de x 0 X T4ep o ON a L x L 2 PTE dx Es Eq 11 40 Comme pr c demment on peut lier champ lectrique en surface et charge de d pl tion effective Tdep do d7p 12 V eed Qadep S1 dx dx2 X Tdep do q 2 mel 0 dx Esi Esj fn 2 Vos 2 Pa P X 2y Pa PI Vos Pa oe dx Eq 11 41 68 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Comme pr c demment l int grale sous la racine est int grable analytiquement ce qui permet galement d aboutir une expression analytique de la tension de seuil Esi 2 prim 0 prim Taep Cox Avec 0 2 f and P Taep 0 L expression finale de la tension de seuil tenant compte des effets canaux courts et du DIBL est donc compl tement analytique Eq Il 39 et 11 42 Elle est obtenue avec une seule approximation sur la longueur des lignes de courant et ne n cessite pas de param tre d ajustement Pour valider cette approche nous avons compar les r sultats du mod le aux m me simulations qu utilis es dans le paragraphe II A 3 a 1 350 800 300 700 N prem e 3 gt er nm gt 500 Non 8 18cm E 200 E oo PK EOT inm 400 D 2 150 Lee ee 7 300 ai 100 z D Poo o a A Sees statins 7 Se Sif 0 Symboles simulations 0 Symboles simulations 0 50 100 150 200
159. X d qd X d ai fr x JE Nen 2 Vos 2 Pa P X 2 a PI Vos Pa P X dx Eq 11 34 dx dx dx Esi qL 67 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Le terme de droite de l galit 11 34 admet pour primitive analytique la fonction prim x prim x en POS 2 f in pa p x 2S fC Vos t20 P Fpa Pa Va Ga P Vatpa PE Va 20a 2p x DACA Eq 11 35 Et donc fo de de gy 4 rim X prim 0 Eq 11 36 0 ax axe 2 2 P j ZP q Il ne reste alors calculer que la valeur du potentiel sur la cathode virtuelle en x 0 donc en surface et en x X Pour le potentiel de surface on cherche calculer la tension de seuil donc sa valeur est connue et gale 24 Pour le second on int gre deux fois l quation de Poisson de x X a X T4ep et on obtient Ne p X Get Eq 11 37 E Finalement la charge de d pl tion effective au seuil tenant compte des effets canaux courts est donn e par 2 Ne Qdep Ssi a ene x 2 prim x Xj prim x 0 Eq I 38 Par consequent la tension de seul incluant SCE et DIBL dans le cas o X lt Taep s crit 2 si Nc Vin Vm 25 os es Taep x 2 prim x Xj prim x 0 Eq I 39 Maintenant si nous sommes dans le cas o la profondeur de d pl tion est inf rieure la profondeur de jonction Taep lt
160. _ KT dt Pstha i In a Eq II 111 95 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Enfin en r injectant l quation 11 111 dans l expression de tension de seuil canal long classique Eq 11 99 on obtient l expression de la tension de seuil canal long avec prise en compte des effets de confinement quantique Vtiong Vin O aT ae Pine Eq II 112 Pour valider notre approche nous avons proc d des simulations Poisson Schrodinger 1D bas e sur les travaux de Garetto 10 et compar les r sultats obtenus par l expression analytique 11 112 sur la Figure 11 34 b On peut y voir que notre mod le reproduit bien les simulations en fixant A 2nm On peut galement constater que n gliger les effets quantiques courbes pointill es sur la Figure II 34 b pour les films minces m nent de grandes erreurs 1 2 650 Symboles PS 1D simulations 1 600 Pointill s Mod le classique Traits continus Mod le quantique 0 8 550 gt 0 6 500 as t gt 10nm gt 0 4 Effets 450 quantiques 0 2 pr dominants n gligeables on gt CF t 1 o gt CF t lt 1 tsi ach 0 10 20 0 10 20 30 tsi nm Tsi nm a b Figure 1 34 a Allure du facteur de correction pour deux valeurs d EOT b Comparaison du mod le de tension de seuil canal long tenant compte des effets quantiques avec les simulat
161. a charge de sortie pour la tension d alimentation nominale du n ud 20nm soit Vaa 0 9V 3 8 7 3 Mais quand la charge de sortie augmente 2fF b et 5fF c l cart de fr quence entre FDSOI et Trigate se r duit et le Trigate peut m me devenir plus rapide que le FDSOI Ceci s explique par la valeur importante de la charge fixe qui vient cranter l effet des capacit s du transistor i e capacit s grille et parasites sur la fr quence du circuit Pour mettre en vidence ce ph nom ne d crantage des capacit s du transistor par la valeur de la charge en sortie de chaque tage par un calcul analytique simple nous utilisons l quation IV A 2 pour estimer la 201 Chapitre V Evaluation des performances avec des outils de CAO conventionnels capacit totale de chaque inverseur puis nous tra ons sur la Figure V 26 la variation de l cart entre les capacit s totales des inverseurs a base de Trigate A et B et celle d un inverseur FDSOI en fonction de la valeur de la charge en sortie de l inverseur On constate bien que l cart entre les capacit s totales des inverseurs Trigate et FDSOI passe de 150 i e Crot rrigate 2 5XCtot rpso1 pour Une charge de sortie nulle a 15 pour une charge de 10fF 160 P 0 S 120 Trigate A Trigate B u 80 wn gt 9 lt 40 0 0 2 4 6 8 10 Charge fF Figure V 26 Variation de l cart entre les capacit s totales
162. acique 227 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm BULK FDSO Trigate _WPU 50nm 55nm 60nm Sp cification LPU 25nm 20nm 20nm SNM 185mV WPG 42nmm 40nm 60nm LPG 30nm 26nm 30nm Area 0 047um 0 046um 0 049um SNM 186mV 182mV 186mV Vread V 0 0 2 0 4 0 6 0 8 Vin V a Figure VI 15 a d finition de la SNM Static Noise Margin sur une courbe papillon tension d entr e en fonction de la tension de sortie typique d une cellule SRAM b Dessins de cellules SRAM obtenus pour chaque architecture de transistor Il faut remarquer ici que du fait de notre contrainte portant sur la surface de la cellule SRAM la cellule SRAM construite a partir de transistor Trigate est limit e des transistors a un seul fin Dans ce cas l ajustement de la cellule pourra tre effectu seulement au travers de la longueur de grille des transistors pour atteindre la valeur de SNM sp cifi e contrairement au cas planaire o chacune des largeurs des trois transistors de la cellule pourra tre librement modifi e Nous pouvons alors effectuer des simulations des cellules SRAM donn es par la Figure VI 15 b en utilisant MASTAR VA au travers d un simulateur de circuit conventionnel ELDO On peut alors tracer la variation de la SNM en fonction de la tension d alimentation Vaa dans chaque cas Figure VI 16 300
163. act ristiques du m tal de grille au travers de l estimation de la tension de bandes plates Vz e Pour le transistor conventionnel sur substrat massif le dopage canal Nen et la profondeur de jonction X e Pour le transistor FDSOI l paisseur de film de silicium t l paisseur d oxyde enterr t le dopage du plan de masse Ne et son type et la polarisation de la face arri re V e Pour le transistor double grille faiblement dop l paisseur du film de silicium ts Chaque mod le est valid par simulations num riques 2D synopsis et par caract risations lectriques quand celles ci tait disponibles Le r gime au del du seuil est ensuite d crit par une mod lisation classique du courant de d rive o la mobilit effective est estim e par les lois universelles de Takagi 94 L effet d am lioration du transport par contrainte m canique est pris en compte avec les travaux de Payet 08 et la d gradation de mobilit effective due la longueur de grille est prise en compte par le simple mod le de Bidal 09 Les effets de confinement quantique sur la charge d inversion i e darkspace sont mod lis s par l interm diaire du param tre tiw 1 C 3 c Enfin l objectif tant de pr voir les performances circuit par l utilisation d un outil de CAO conventionnel la continuit des caract ristiques courant tension lg V et l Va et de leurs d riv es g Vz et ga Vi est indispensable Nous avons alors propos les expre
164. ai J Kuss B Linder L Grenouillet S Mehta P Khare N Berliner T Levin S Kanakasabapathy A Upham R Sreenivasan Y Le Tiec N Posseme J Li J Demarest M Smalley E Leobandung S Monfray F Boeuf T Skotnicki K Ishimaru M Takayanagi W Kleemeier H Bu S Luning6 T Hook M Khare G Shahidi B Doris R Sampson Impact of Back Bias on Ultra Thin Body and BOX UTBB Devices VLSI Tech Dig 160 161 2011 C C McAndrew J J Victory Accuracy of Approximations in MOSFET Charge Models IEEE Transaction On Electron Devices Vol 49 No 1 Jan 2002 MASTAR disponible en ligne sur http www itrs net models htm 248 Bibliographie Mathieu 04 Meyer 71 Mistry 04 Mistry 07 Monfray 10 Munteanu 05 Na 02 Noel 11 Omura 93 Packan 09 H Mathieu Phyisque des semiconducteurs et des composants lectroniques ditions Dunod 2004 J Meyer MOS models and circuit simulation RCA Review 32 pp 42 63 1971 K Misty M Armstrong C Auth S Cea T Coan T Ghani T Hoffmann A Murthy J Sandford R Shaheed K Zawadzki K Zhang S Thompson and M Bohr Delaying Forever Uniaxial Strained Silicon Transistors in a 90nm CMOS Technology in Symposium on VLSI Technology Digest of Technical Papers pages 50 51 2004 K Mistry C Allen C Auth B Beattie D Bergstrom M Bost M Brazier M Buehler A Cappellani R Chau C H Choi
165. ale Commutation r elle a T t b Figure I 12 a sch ma d un inverseur CMOS b illustration de la commutation d un inverseur dans le cas id al et dans le cas r el La commutation de l inverseur est repr sent e sur la Figure I 12 b dans le cas id al et dans le cas r el Par un raisonnement tres simple Skotnicki 00 on a souvent valu le d lai de commutation d un transistor par la relation pa Oe dd Eq I 41 lon En tudiant la trajectoire du courant drain source lors de la commutation il a t montr dans Na 02 que dans le cas particulier d une chaine d inverseur simple le courant n atteint jamais la valeur l n et que par cons quent l quation 1 39 n est pas un bon indicateur du d lai En consid rant que la commutation est irr versible lorsque la tension de drain a d pass la valeur V4 2 Skotnicki 09 on peut tracer les trajectoires des commutations de 29 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures l inverseur vers l tat bas puis vers l tat haut La Figure 1 13 a montre le flux de courant sur le sch ma de l inverseur lors de la commutation l tat bas et la trajectoire du courant de drain du PMOS superpos e ses caract ristiques l4 V De la m me fa on la Figure 1 13 b montre le flux de courant sur le sch ma de l inverseur lors de la commutation l tat haut et la trajectoire du courant de drain du NMOS superpos e
166. angle de facette 0 30 0 20 Mod le x Mod le m Simulations num riques E Simulations num riques 0 25 4 D ae Q s T t 5nm ve T E E t 10nm Vee 0 20 a UO UO 0 15 0 10 0 10 45 60 75 90 45 60 75 90 Facet angle Facet angle a b Figure III 33 Comparaison des valeurs de la somme Cor Cyepina obtenue par notre mod le et par simulation num riques FlexPDE pour des variations d angle de facette d paisseur d espaceur et de hauteur d pitaxie Cette expression Eq IIl 85 peut tre ais ment adapt e au cas des dispositifs non planaires IILE 2 Espaceur multi couche Nous avons consid r pr c demment que l espaceur entre grille et contact tait compos d un unique mat riau ce qui n est pas le cas pour un transistor r el En effet il y a habituellement une couche d arr t de gravure en SiO entre la grille et l espaceur nitrure De plus dans une approche gate last il y a une couche de di lectrique haute permittivit sur les flancs de grille entre le m tal de la grille et l espaceur La mod lisation de la structure d espaceur a deux couches est effectu e en d finissant des structures quivalentes qui vont d pendre des valeurs des permittivit s des couches et 3 1 amp la composante lectrode perpendiculaire C s est confin e pr s de la grille et est n gligeable dans le second es
167. ans ce cas plut t une forme de cuvette bords abrupts Math matiquement pour des longueurs de grille agressives le potentiel est mieux reproduit par une fonction a base d exponentielles Toyabe 79 62 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS p y 2 VA y by c L x Vost Pq Cathode virtuelle Cathode virtuelle courant m 0 L m b a Figure Il 3 a repr sentation des deux rep res de la VDT b repr sentation des conditions aux limites de l approximation de potentiel parabolique pour le calcul du dopage effectif En rempla ant par son expression dans la d finition du dopage effectif ona Nooo eN eN 2S y x Eq II 11 ch X ch q dy a ch qL x ps X q Pour d terminer Vps x on utilise les conditions aux limites expos es sur la Figure Il 3 soit A la source p m aq Au drain p m Vps Pa A la cathode virtuelle m yc x Par d finition F y m 0 Eq 11 12 Avec L x longueur de la ligne de courant passant par x yc x potentiel sur la cathode virtuelle en x et m la position de la cathode virtuelle sur l axe y Apr s r solution du syst me d quations ona Vos x Vpst 2 a Pvc x 2 Pa Pvc X Vos Pa Pvc X Eq I 13 Par consequent le dopage effectif s exprime Nan Non 263 Vos 2 pa Pyc x 2 Pa Pvc X Vos Pa Pvc X Eq Il 14
168. aquelle l ITRS ITRS International Technology Roadmap for Semiconductor a choisi MASTAR afin d tablir ses feuilles de route MASTAR ne permet cependant pas l valuation de performances des technologies CMOS non planaires donc 3D qui mergent compter du n ud technologie 20nm De plus il ne tient pas pr cis ment compte de l impact des capacit s du dispositif tout comme l effet des interconnexions m talliques entre transistors sur la vitesse et la consommation dynamique du circuit De plus MASTAR est intrins quement limit a des circuits tr s voire trop simples des inverseurs qui ne sont pas suffisamment repr sentatifs d un v ritable circuit On peut alors envisager d utiliser des mod les SPICE industriels comme BSIM qui permettent de simuler et de concevoir les circuits int gr s Cependant ces mod les sont calibr s a partir de caract risations lectriques par l interm diaire de centaines de param tres d ajustement pas toujours physiquement justifiable pour reproduire parfaitement le comportement lectrique d une architecture donn e d un n ud technologique donn et d une application donn e On comprend alors ais ment que ce type de mod le est peu flexible et peu pr dictif donc difficilement utilisable pour valuer et comparer les performances de diff rentes architectures de transistor MOSFET sur le long terme Aujourd hui plusieurs architectures de transistors planaires ou non sont en con
169. ar simulations num riques 2D 5 0 ILE Applications Dans cette derni re partie nous allons utiliser les mod les d velopp s au cours de ce chapitre dans deux courtes tudes l estimation des capacit s parasites suivant la feuille de route ITRS et la comparaison des capacit s parasites sur dispositifs double grille le double grille planaire et le FinFET ILF 1 Estimation des parasites suivant la feuille de route ITRS En suivant les projections de la feuille de route ITRS ITRS nous avons valu les capacit s parasites pour les architectures sur substrat massif BULK FDSOI double grille planaire DG et FinFET jusqu en 2021 pour les technologies Low Standby Power Il doit tre mentionn que l ITRS ne distingue pas les diff rents types de dispositifs multi grilles et par cons quent FinFET et DG planaire sont inclus dans ce m me groupe Pour chaque ann e nous utilisons les r gles de dessin fournies par l ITRS a savoir la longueur de grille L l EOT la profondeur de jonction X pour l architecture conventionnelle sur substrat massif BULK ou l paisseur du film t de silicium pour les architectures films minces et la moiti du pas de r p tition du premier niveau de m tallisation en anglais M1 contacted half pitch Leur volution est montr e sur la Figure III 36 146 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS 013 2017 Bulk FDSO
170. ation 3D g n re beaucoup d int r t pour r soudre les limites fondamentales de la r duction des dimensions des interconnections dans les technologies CMOS avanc es qui conduisent une augmentation du d lai RC Banerjee 01 L int gration 3D monolithique par opposition avec l int gration parall le TSV 3D est la seule solution technologique permettant de b n ficier compl tement du potentiel de la troisi me dimension a l chelle du transistor gr ce sa grande pr cision d alignement Fukushima 09 Batude 08 164 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple L int gration 3D monolithique peut tre utilis e de deux mani res diff rentes Figure IV 19 e Dans une approche de miniaturisation More Moore o elle permettra d int grer d avantage de transistor par unit de surface tout en relachant la contrainte sur la r duction lat rale des dimensions du transistor comme la longueur de grille par exemple Par cons quent les effets n fastes de la r duction des dimensions de n ud en n ud pour suivre la loi de Moore comme le contr le lectrostatique de la grille sur le canal seraient r duits Batude 11 e Dans une approche de diversification More than Moore elle permettrait de co int grer des transistors utilisant des mat riaux pour le canal diff rents comme d montrer par Batude 09 b qui a co int gr NMOS en silicium et PMOS en
171. ation and employing only physical parameters IEEE Trans Electron Devices vol 56 no 8 pp 1674 1680 Aug 2009 A Khakifirooz K Cheng T Nagumo N Loubet T Adam A Reznicek J Kuss D Shahrjerdi R Sreenivasan S Ponoth H He P Kulkarni Q Liu P Hashemi P Khare S Luning S Mehta J Gimbert Y Zhu Z Zhu J Li A Madan T Levin F Monsieur T Yamamoto S Naczas S Schmitz S Holmes C Aulnette N Daval W Schwarzenbach B Y Nguyen V Paruchuri M Khare G Shahidi and B Doris Strain Engineered Extremely Thin SOI ETSOI for High Performance CMOS VLSI Tech Dig 117 118 2012 C T Lee K K Young Submicrometer near intrinsic thin film SOI complementary MOSFETs in IEEE Trans Electron Devices Vol 36 no 11 Nov 1989 pp 2537 2547 J H Lee Bulk FinFETs Fundamentals Modeling and Application in Sematech Symposium 2011 available online on www sematech org meetings archives symposia 10202 J L Leray E Dupont Nivet J F Peret Y M Coic M Raffaelli A J Auberton Herve et al CMOS SOI hardening at 100 Mrad SiO2 IEEE Trans Nucl Sci Vol 37 pp 2013 1990 H K Lim et J G Fossum Threshold Voltage of thin film Silicon on insulator SOI MOSFETS IEEE Trans on Electron Devices Vol 30 N 10 1983 p1244 1251 Q Liu F Monsieur A Kumar T Yamamoto A Yagishita P Kulkarni S Ponoth N Loubet K Cheng A Khakifirooz B Haran M Vinet J C
172. atoires qui suivront la distribution statistique pr d finie par l utilisateur Il suffit ensuite de lancer un nombre de simulations suffisant 500 et d extraire les distributions des param tres de sortie estim s par MASTAR VA tension de seuil V courant de saturation lon fr quence d une chaine d inverseurs Le flot de simulation Figure V 6 est alors un peu diff rent de celui illustr par la Figure V 3 Description du transistor Avec prise en gt architecture compte de la gt Valeur des principaux param tres technologiques variabilit G n ration pseudo al atoire des param tres technologiques suivant la distribution statistique d finie repr sentative du proc d de fabrication Calcul de l lectrostatique Calcul du transport Calcul des caract ristiques courant tension continues Calcul des charges Calcul des charges extrins ques intrins ques Simulation de circuit avec outil de CAO conventionnel Figure V 6 flot de simulation de MASTAR VA avec prise en compte de la variabilit due au proc d de fabrication Par cons quent connaissant la distribution statistique suivie par les dimensions du transistor due a la variabilit du proc d de fabrication il est possible d estimer la distribution r sultante des param tres lectriques du transistor ou des performances d un circuit donn Nous pouvons alors valuer la robustesse la variabilit du proc d de fabrication d une
173. avec un plan de masse de type P en fonction de la longueur de grille L pour une EOT de 1nm et pour diff rentes valeurs de tsi 5 10 15 et 20nm a SCE pour tpox 5nm b SCE pour tbox 145nm c DIBL pour tpox 5nm et d DIBL pour tpox 5nm Sur les graphes de les Figure Il 21 a et b NMOS GPN et Figure Il 22 a et b NMOS GPP on remarque que le mod le reproduit bien le comportement du param tre SCE en fonction de la longueur de grille pour diff rentes valeurs d paisseur de film de silicium dans le cas d une paisseur d oxyde enterr mince a et paisse b Ceci valide donc notre mod le du param tre SCE Sur les Figure Il 21 c et Figure Il 23 c on valide notre mod le de DIBL pour un oxyde enterr mince Cependant dans le cas d un oxyde enterr pais Figure Il 21 d et Figure Il 22 d notre mod le de DIBL n est plus valable quel que soit le type du plan de masse Les simulations num riques effectu es par Gallon 07 Figure Il 23 mettent en vidence l existence d un couplage lectrostatique entre le canal et le drain travers l oxyde enterr Ce couplage qui est d autant plus grand que l oxyde enterr est pais n est pas mod lis par la VDT ce qui explique le comportement de notre mod le pour les oxydes enterr s pais t gt 25nm 85 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Elect ostaltcPoterdtial 5E 00 14E
174. c demment en comparant les valeurs de capacit de chaque architecture Figure IV 12 le tiy du PMOS IFQW est tr s faible 0 83 nm Cela tait n cessaire pour garantir un courant de saturation lon Suffisant mais l impact de cette faible valeur de tiw sur toutes les composantes de fuite n a pas t pris en compte dans les simulations Monte Carlo Afin de fournir une analyse plus r aliste nous allons estimer les composantes de fuite omises dans les simulations Monte Carlo e Fuite de substrat par effet tunnel bande bande BTBT pour Band To Band Tunneling Celui ci est valu partir des valeurs extraites par caract risation de transistor sur substrat germanium massif Diouf 11 e Fuite de grille lorsque le transistor est en conduction J lorsque le transistor est bloqu Igor 162 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Pour estimer ces composantes nous partons des valeurs cibl es de fuite dans les SRAM du n ud 28nm Nous utilisons ces valeurs pour tracer les abaques de variations de la fuite en fonction de l paisseur d oxyde de grille EOT donc sans darkspace avec l outil MASTAR 5 Nous faisons donc l approximation que l empilement m tal de grille oxyde enterr m me mat riau est le m me que celui du n ud 28nm La Figure IV 16 repr sente les abaques ainsi obtenues pour la fuite de grille en fonction de l paisseur lectrique d
175. capacit de grille intrins que en inversion Ci et de la capacit parasite grille drain Ca pour chaque architecture en distinguant chaque composante Les capacit s sont normalis es par la largeur de l empreinte sur silicium V B 6 Conditions de simulations Pour tre repr sentatif du n ud 20nm nous consid rerons que les inverseurs seront constitu s de NMOS et de PMOS de m me largeur savoir 169nm Pour les Trigates nous devons d terminer le nombre de fin correspondant cette largeur Pour ne pas d savantager l architecture Trigate nous arrondirons l entier sup rieur le ratio de la largeur de dispositif W vis e ici 169nm et du finpitch formellement Nein ent 1 Eq V 13 Finpitch Nous travaillerons donc avec des Trigates compos s de trois fin dans les inverseurs Pour le chemin critique DDR3 qui est constitu de nombreux transistors de largeurs diff rentes nous utiliserons l quation V 13 pour d terminer le nombre de fin de chaque dispositif Dans les technologies planaires la polarisation de la face arri re est couramment utilis e pour acc l rer un circuit polarisation V gt 0 pour diminuer la tension de seuil et on parle de FBB pour Forward Back Bias ou r duire sa consommation statique polarisation V lt O pour augmenter la tension de seuil et on parle de RBB pour Reverse Back Bias Cependant cette technique est peu efficace sur l architecture conventionnelle sur substrat massif car la
176. cas de jonctions profondes Pour en tenir compte Gautier 03 propose de corriger les quations l 48 et 49 partir d observation g om trique par le terme 1 X L comme suit T x SCE si_ fox _dep 4 4 Ea I 59 Esio2 Le Lel Le Pa q x DIBL lt si_ ox Tae 1 L Va Eq 1 60 Esio2 Lel Lel Lel La Figure l 41 montre les variations de la tension de seuil en r gime lin aire Vin a et du DIBL b avec la longueur de grille trac es avec les quations l 59 et 1 60 Ces deux graphes d montrent que l effet de la profondeur de jonction Xj ne doit pas tre n glig et qu il est int ressant de r duire la profondeur de jonction pour am liorer lectrostatique du transistor Cependant comme nous les verrons dans le paragraphe D 3 r duire la profondeur de jonction a galement pour effet d augmenter la r sistance d acc s du dispositif et donc de d grader notamment le courant de saturation l n 800 400 600 gt gt E G 400 2 200 S a 200 0 0 10 100 1 000 10 100 1 000 L nm L nm a b Figure I 27 Variations de la tension de seuil en r gime lin aire Vuin a et du DIBL b avec la longueur de grille trac es avec les quations I 58 et I 59 I D 2 Empilement di lectrique haute permittivit grille m tallique Comme nous l avons vu dans le paragraphe C 3 la r duction de l paisseur d oxyde de grille est limit e par le darkspace et par la polyd pl tion Le darkspace est i
177. chitecture de dispositif correspondant au n ud 14nm Nous comparerons ensuite les performances statiques obtenues puis valuerons les capacit s parasites de chaque architecture Enfin nous comparerons les performances dynamiques obtenues en nous focalisant uniquement sur des simulations d anneaux r sonnants de FanOut gal a 3 avec une charge de sortie fixe car il s agit du circuit le plus repr sentatif de la performance r elle d un circuit VIB 1 D finition des dispositifs Cette tape est cruciale pour fournir une estimation de performance r aliste Pour l effectuer nous choisissons comme point de d part les cartes mod les r alis es pour l valuation de performance au n ud 20nm Chapitre V Ensuite nous r duisons les dimensions en accord avec une miniaturisation suivant la loi de Moore c est a dire qu elles subissent une r duction de 30 en comparaison du n ud pr c dent e Pas de r p tition d une grille et d un contact CPP 56nm Sa valeur est bien gale la moiti de celle report e pour le n ud 28nm ou CPP 113nm Arnaud 09 Il faut cependant remarquer que si on applique un facteur de 0 7 au CPP report pour la technologie Intel 22nm par Auth 12 on obtient CPP 64nm ce qui correspond davantage au n ud 16nm e Epaisseur lectrique d oxyde de grille en r gime d inversion t 1 2nm e Tension d alimentation nominale V 0 8V Les autres param tres technologiques sont propres chaque a
178. chitectures que nous allons comparer en donnant les dimensions et les performances statiques de chacune Pour une comparaison juste et typique du n ud technologique 20nm nous fixerons le pas de r p tition d une grille et d un contact CPP 90nm V B 2 a L architecture conventionnelle sur substrat massif Pour d finir ce type de dispositifs nous nous baserons sur les travaux de Cho 11 et Shang 12 qui pr sentent des r alisations technologiques de cette architecture au n ud 20nm ainsi que des mesures de caract ristiques statiques La Figure V 8 a pr sente une vue en coupe sch matique de l architecture que nous allons consid rer pour la mod lisation Cette derni re est semblable celle utilis e dans Shang 12 comme le montre la vue en coupe prise au microscope lectronique transmission de la Figure V 8 b 187 Chapitre V Evaluation des performances avec des outils de CAO conventionnels L C 1 i b a Figure V 8 a Sch ma de l architecture conventionnelle sur substrat massif avec ses dimensions caract ristiques b Vue au microscope lectronique transmission TEM en anglais de l architecture utilis e dans Shang 12 Le tableau de la Figure V 9 r sume les param tres technologiques que nous avons choisis pour d finir notre architecture conventionnelle sur substrat massif ainsi que ses performances statiques Ces derniers sont ceux indiqu s dans Shang 12 ou si l informatio
179. chnology node Key words CMOS structure performance assessment analytical modeling FDSOI FinFET Trigate double gate parasitic Capacitance lectrostatic
180. cit dans le nouveau rep re uassesssssssssssssnsssstsnssnssssnssssnssssnsssstssssnssssssssssssnesen 120 HLC CAPACITES PARASITES SUR UN DISPOSITIF PLANAIRE 22228 detente men adarei 122 IILC 1 Composantes parasites sur structures planaires ss ssss ssssrssrsrnssrrnnsrrnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnns 122 ICZ Capacit de recouvrement Corentin ee aa ada dade 124 HUC Capacite de DOFUS externes Cop cS skate ts eet iin ianiai dea ama ax 125 IEA Capacit d pores internes Cirone ienna heehee eee eee NN en nn eae 126 lC S Capacit grille contact Crea taire 127 IILC 6 Capacit grille source drain epitaxi s Cgepi ee seesssserrssserrsererunenorunnnuonunnnonunnnonnnnnnnnnnnnnnnnnnnnnnennnnnens 132 ICG Capacite de com O ome a A A A N 134 ILC8 Capacit de jonction ou d oxyde enterr Cj OU Choxp immense 136 I D CAPACITES PARASITES SUR UN DISPOSITIF NON PLANAIRE ss 137 Sommaire IILD 1 Composantes parasites sur structures SD vissssssesssrersssssesessssssrsrsenssssssssssssssrensnsasassssssssssnsnenensasssssssses 137 HED Capacite de recouvrement Conan anne enna 139 HD2 Capacite GTC TIA CRAN eects be 139 NLDA COPGcile Ge bords internes Ci cc sess bien 140 HLD 5 Capacite grille contact Cpeca nnsnnnsanananasanamnansanmannannasatnanmaasnanatapaatens 141 TED Capacite GTTe CDI CONIC Con riiki Renan ee ia 141 UE 0 VALAA O SR Sd di ere rene nt 143 ULD 8 Capacit corner GC comb atancvancdans
181. contraint et de la SMT B uf 04 La maille cristalline du silicium du canal peut galement tre d form e par le remplacement des source drains en silicium par des source drains en silicium germanium SiGe pour les PMOS Ghani03 Mistry04 ou en silicium carbone SiC pour les NMOS Ang 04 Le d saccord de maille entre le canal de silicium et les source drains en SiGe pour les PMOS ou SiC pour les NMOS induit une contrainte compressive pour les PMOS ou tensile pour les NMOS sur le canal et am liore donc la mobilit des porteurs minoritaires Les int grations de ce type de source drains et le gain qu ils apportent sur la mobilit effective Use sont illustr s sur la Figure l 37 48 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Thompson 05 225 3 140 A O Control n FET tn 2 Fe Si C SDn FET 120 This work E175 150 Me 100 E o 125 gt 80 100 S 75 60 g 50 40 50 1 5 2 0 2 5 0 0 2 94 06 0 8 12 Effective Field MV cm Eerr MVicm a NMOS Source drains SiC Ang 07 b PMOS Source drains SiGe Ghani 03 Figure I 37 Photo prise au microscope lectronique par transmission montrant l int gration des source drains SiC a et SiGe b Graphes lerr Eer report s par la litt rature d montrant le gain apport pour les source drain SiC et SiGe I D 6 b Changement d orientation cristalline Une autre solution pour am liorer le transport d un tra
182. contrainte que nous nous fixons porte sur la surface du point m moire SRAM En effet comme pour la partie logique l encombrement de la partie m moire d un circuit doit tre r duit de n uds technologiques en n uds technologiques Pour obtenir une valeur cible de surface d une cellule SRAM typique du n ud 16nm nous l avons extrapol e sur la courbe repr sentant la surface des cellules SRAM publi e par les industriels pour chaque n ud technologique Figure VI 13 Par extrapolation lin aire sur cette courbe on obtient une surface de 0 04 0 045um pour un point m moire SRAM au n ud 16nm 0 6 Tavel ESDERC 2005 0 5 Josse IEDM 2606 Boeuf VLS 2005 Josse IEDM 2006 Boeuf VLSI 2005 Arnaud VLSI 2009 0 4 0 3 0 2 Surface d une cellule um 0 1 Surface d une cellule 16nm 0 04 0 045um 0 0 65nm 45nm 28 nm 20 nm16 nm node node node node node Figure VI 13 Variation de la surface des cellules SRAM publi e par les industriels en fonction du n ud technologique Par extrapolation lin aire sur cette courbe on obtient une surface de 0 04 0 045um pour un point m moire SRAM au n ud 16nm 226 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm Ensuite pour estimer l encombrement surfacique S des cellules SRAM que nous allons d finir pour chaque architecture nous utiliserons l quation suivante S Heen X Leen Eq VI 1 Hee
183. cot source et cot drain car seulement les capacit s parasites du cot source d pendent de teze et nous avons effectu les calculs pour un contact prise a et en ruban b On constate que la capacit grille pitaxie ne d pend pas du sch ma de contact utilis qu elle est sup rieure pour l inverseur 3D compar l inverseur classique et qu elle augmente avec tcc Ce dernier point tait attendu car lorsque tcc augmente la surface de l lectrode que forme le dessus de l pitaxie augmente A contrario la capacit grille contact est inf rieure pour l inverseur 3D en comparaison de l inverseur 2D et elle diminue lorsque tt augmente car la distance grille contact augmente C fF W Cgepi_s Cgepi_d Cpcca_s Cpcca_d Cgepi_s Cgepi_d Cpcca_s Cpcca_d a b Figure IV 24 Repr sentation des capacit s grille pitaxie Cgepi et grille contact Cpcca en distinguant le cot source indice s et le cot drain indice d a cas contact a prise b cas contact en ruban IV C 5 Capacit s additionnelles dues l int gration 3D Pour l inverseur 3D de nouvelles composantes de capacit s parasites sont a prendre en compte Ces derni res sont repr sent es sur la Figure IV 25 a b Figure V 25 repr sentation des nouvelles composantes de capacit s parasites a prendre en compte pour l inverseur 3D a vue en coupe perpendiculairement la grille b vue en coupe dans le sens de la grille 1
184. couche d arr t de la gravure contact ou CESL pour Contact Etch Stop 47 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Layer Sa mise en place est assez simple car cette couche existe d ja dans le proc d de fabrication conventionnel du transistor MOSFET et il suffit donc d utiliser un mat riau contraint tensile pour les NMOS et compressif pour les PMOS Une autre solution est d utiliser la technique de SMT Stress Memorization Technique Une couche de nitrure sacrificielle est d pos e avant les recuits d activation des source drains et de la grille dans le cas d une grille en polysilicium et vient encapsuler le transistor On proc de ensuite aux recuits et la recristallisation de la grille et des source drains vient appliquer une contrainte tensile sur le canal donc favorable au NMOS Ces deux techniques sont utilis es conjointement pour la technologie 45nm de STMicroelectronics Figure I 36 a et B uf 04 reporte un gain de 20 sur le compromis I on lor Figure 1 36 b nFET device day stdCESL Net Grille gr om Pocus des aus kii eee Tensile Espaceur Couche de nitrure SMT 20 CESL SMT or CE 0 5 1 110612 1 3 14 15 nonnalzed lon a b Figure I 36 a Photo prise au microscope lectronique par transmission montrant l int gration de la couche de SMT b Compromis Ion loff obtenue pour le n ud 45nm avec et sans int gration du CESL
185. ctions overlap en anglais e t l paisseur d oxyde de grille e tpl paisseur de l espaceur e H la hauteur de grille Dans le cas du double grille on distinguera grille du haut et grille du bas en notant leur hauteur respectivement H et Hgv e Hu distance entre le haut de la grille et le premier niveau de m tallisation e Xjla profondeur de jonction pour l architecture sur substrat massif uniquement e t l paisseur de film de silicium pour le FDSOI et le DG e Thx l paisseur d oxyde enterr BOX pour le FDSOI et le DG e Hepi la hauteur d pitaxie pour les source drains sur lev s e W la largeur de l extension de grille sur le STI cf Figure III 9 d e W largeur du transistor 123 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS De plus les permittivit s des mat riaux sont n cessaires aux calculs ult rieurs nous noterons e la permitivi du SiO Espacer la permitivie de l espaceur e la permitivi du silicium pmp la permitivi de l oxyde de remplissage pox la permitivi de l oxyde enterr BOX a b Figure I 10 Repr sentation des dimensions sur l architecture sur substrat massif conventionnelle a et sur l architecture FDSOI b Les dimensions sur le double grille planaire sont semblables celles du FDSOI il suffit de d finir en plus la hauteur de la grille du bas Hgp III C 2 Capacit
186. ctures anglais 4x gt 10 en remplacement du SiO en tant qu oxyde de grille permet d obtenir les m mes valeurs de EOT et de tin Mais avec une paisseur de di lectrique sup rieure Les fuites de grille d pendant exponentiellement de l paisseur de di lectrique et pas a l EOT ni au tiny un di lectrique haute permittivit permet de garantir un m me contr le lectrostatique tout en r duisant le niveau des fuites de grille Figure 1 30 _ 10 5 1 2 01 a 0 01 Di lectrique haute 2 ermittivit 5 0 001 2 0 0001 1 15 2 25 3 Tinv nm Figure I 30 Comparaison de la variation de fuite de grille mesur e par Chen 08 en fonction de l paisseur quivalente d oxyde de grille en inversion pour un oxyde de grille en oxyde de silicium jaune puis en di lectrique haute permittivit Pour conserver une excellente interface avec le silicium le di lectrique haute permittivit son paisseur est not e tx n est pas d pos directement sur le silicium et on d pose d abord une couche de SiO tr s fine lt nm on parle d oxyde pi destal et on note son paisseur toxpied Enfin pour conserver le formalisme pr c dent on continuera raisonner en EOT et tin qui dans le cas d une grille m tallique avec di lectrique haute permittivit HKMG pour High K Metal Gate sont donn s par les quations EOT tox a Le Eq I 61 Cay tox T tik a tps Eq l 62 I D 3 R sistance d acc
187. currence L valuation puis la comparaison de leurs performances au niveau du circuit est indispensable mais est seulement partielle partir des m triques conventionnelles du transistor MOSFET et m me partir de MASTAR Les travaux de cette th se s inscrivent dans ce contexte et proposent la description puis l utilisation d un mod le compact MASTAR VA pr dictif universel c est dire utilisable pour chaque architecture de transistor MOSFET flexible c est dire adaptable des dispositifs plus exotiques et compatible avec les outils de CAO conventionnels comme ELDO Le premier chapitre est consacr a la description du fonctionnement du transistor MOSFET conventionnel sa miniaturisation et les effets parasites qu elle entraine Les solutions technologiques apport es l architecture conventionnelle sur substrat massif du transistor MOSFET sont ensuite explicit es Enfin cette architecture ne pouvant plus apporter le niveau de performance requis pour les n uds technologiques les plus avanc s nous d crirons les architectures envisag es pour poursuivre la miniaturisation du transistor MOSFET Le second chapitre sera consacr l laboration d un mod le compact de tension de seuil et de courant drain source utilisable pour chaque architecture CMOS qui assure la continuit du courant et de ses d riv es entre 12 Introduction G n rale chaque r gime Nous commencerons par d crire les r gimes sous
188. dans la litt rature on parle de back biasing Liu 11 Fenouillet 11 L efficacit du back biasing sur la tension de seuil se mesure en mV V de polarisation de la face arri re V On peut l estimer facilement gr ce un simple diviseur capacitif Les d tails seront donn s dans le chapitre II Pour des dimensions typiques du 20nm pour un transistor FDSOI tj 1 2nm t 6nm et t 15nm on obtient un d calage de V de 70mV V de V alors que pour un transistor BULK t 1 2nm N 4 18cm on a seulement 25mV L efficacit du back biasing pour les transistors FDSOI constitue un norme avantage car il peut tre utilis de mani re constante pour ajuster la tension de seuil si le m tal de grille ne permet pas d atteindre le bon V c est dire la tension de seuil permettant d avoir la valeur de courant l sp cifi e Par contre si le m tal de grille est disponible le back biasing peut tre utilis de mani re dynamique et devient un plus au niveau syst me Lorsque le syst me est au repos on l utilise pour augmenter la tension de seuil et donc r duire la fuite statique on parle alors de RBB Reverse Back Biasing Vg lt O pour un NMOS De mani re duale lorsque le syst me n cessite un niveau de performance maximale la tension de seuil est abaiss e et le courant d bit augmente on parle alors de FBB Forward Back Biasing Vg gt O pour un NMOS 52 Chapitre Le transistor MOSFET fonctionnement miniatu
189. de la performance La nuance entre ces deux types d application est donc aujourd hui tr s l g re et les technologies ne sont plus ou presque plus exclusivement d velopp es pour l une ou l autre Le compromis vitesse consommation est donc le param tre cl d un circuit int gr Au niveau du transistor on le traduit souvent par le compromis niveau de courant d bit niveau de fuite Io los En lui associant la capacit grille C on peut calculer le temps de transit t des porteurs dans le transistor par la simple relation T CVgg lon ce qui est repr sentatif de la vitesse d une technologie Dans l objectif d tablir une feuille de route sur le long terme STMicroelectronics a d velopp en interne un outil de mod lisation nomm MASTAR MASTAR Model for Assessment of cmoS Technologies And Roadmaps Celui ci propose d valuer de mani re simple mais physique ces param tres caract ristiques pour les principales architectures CMOS planaires partir de leurs param tres technologiques Afin d tre plus repr sentatif de la r alit MASTAR permet de tenir compte au premier ordre des capacit s parasites dont par exemple la capacit entre la grille et le contact qui viennent augmenter la capacit totale du dispositif et donc augmenter le temps de transit t Les performances des diff rentes technologies CMOS planaires peuvent donc tre valu es puis compar es de mani re fiable gr ce MASTAR C est la raison pour l
190. des donn es acceptable et suffisamment grand pour fournir des r sultats statistiques repr sentatifs Nous avons ensuite extrait dans chaque cas l cart type des distributions de tension de seuil obtenues avant derni re ligne de la Figure VI 17 Pour l architecture conventionnelle sur substrat massif et l architecture Trigate ces valeurs sont en lignes avec les valeurs obtenues par simulations num riques atomistiques report es par GSS b et GSS c derni re ligne de la Figure VI 17 gt Buik FDSOI FinFET mV O bm oy nm 16 1 Or mV MASTAR VA Or mV 67 2 Simulations Figure VI 17 Tableau r sumant les carts types des param tres technologiques dont nous avons consid r des variations al atoires 6 Les distributions de tension de seuil pour chaque architecture sont repr sent es sur la Figure VI 18 On constate d j que l architecture conventionnelle sur substrat massif semble tre tr s affect e par la variabilit due au proc d de fabrication contrairement au FDSOI et au Trigate 80 80 70 70 60 60 50 50 40 40 Nombre Nombre Nombre 30 30 20 20 10 a b c Figure VI 18 Distributions de tension de seuil obtenues apr s 500 simulations avec g n ration pseudo al atoire des principaux param tres technologiques suivant les distributions gaussiennes pr d finies a architecture conventionnelle sur substrat massif b archi
191. des dopants Ce recuit a galement pour effet de faire diffuser les dopants ce qui m ne a une zone de recouvrement entre la grille d une part et la source et le drain d autre part La longueur de cette zone est alors not e dL et est consid r e identique pour la source et pour le drain Par cet effet la distance entre la source et le drain n est plus gale la longueur de grille Le chemin que parcourent les porteurs dans le canal est donc plus court que la longueur de grille Du point de vue lectrique la longueur du transistor n est plus la longueur de grille mais la longueur dite lectrique La illustr e par la Figure 1 24 donn e par l quation La Lg 2dL Eq I 58 Pour tenir compte des zones de recouvrements dans les quations des param tres du transistor il suffit de remplacer L par La Figure I 24 Illustration des zones de recouvrement de source et drain et de la longueur lectrique Letec I D 1 b Implantation poches Au cours du paragraphe I C 2 nous avons montr que le contr le lectrostatique de la grille sur le canal est am lior si le niveau de dopage canal Nean est augment Donc si Nan augmente les param tres DIBL et SCE sont r duits tout comme la pente sous le seuil S si la longueur de grille est agressive On serait donc tent de doper tr s fortement le canal mais cela aurait pour effet d augmenter la tension de seuil canal long par le terme Quep Co de l quation 1 12 mais ga
192. des effets de proximit par exemple la contrainte induite par le transistor voisin qui peut modifier la mobilit ni des sp cificit s de chaque architecture concernant les interconnections m talliques Dans ce sixi me et dernier chapitre nous avons utilis la pr dictivit de MASTAR VA pour valuer les performances logiques puis SRAM de l architecture conventionnelle sur substrat massif FDSOI et Trigate au n ud 16nm Comme dans le chapitre pr c dent la premi re tape a t de d finir les param tres technologiques de chaque dispositif Celles ci ont t fix es en appliquant globalement la loi de r duction de dimension de Moore sur les architectures d finies pour le n ud technologique 20nm chapitre V Les param tres lectrostatiques sont alors d termin s par MASTAR VA et les param tres de transport et de r sistance d acc s sont extrapol s a partir de ceux du n ud 20nm Nous avons ensuite effectu des simulations d anneaux r sonnants d inverseur FanOut 3 avec une charge en sortie fixe comprise entre O et 10fF et en faisant varier la tension d alimentation Nous avons ainsi d montr que l architecture FDSOI avec FBB tire a nouveau avantage de sa faible valeur de Capacit pour tre la plus rapide dans la plupart des configurations L architecture Trigate est la plus rapide uniquement lorsque la tension d alimentation est faible du fait de son faible DIBL et lorsque la charge en sortie est forte car elle crante
193. donn e par le crit re d inversion Eq Il 53 Formellement dPsth KT qnitsiel E1 Qith a Cox Eq I 54 g KT _ kT aq ox Psh y In ae Eq I 55 IL B 2 Tension de seuil canal long Pour la mod lisation de la tension de seuil dans le cas d un transistor FDSOI canal long nous proc dons comme pour l architecture conventionnelle sur substrat massif et commen ons donc crire la loi de Gauss dans le canal du transistor EsiEs Cox Vg Veg Ps Eq I 56 76 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS O VA est la tension de bandes plates Pour d terminer la tension de seuil il nous suffit alors de remplacer le potentiel de surface par se valeur au seuil donn e par l quation Il 54 V 8 i Vb Figure II 14 Repr sentation sch matique de l architecture FDSOI avec ses principales dimensions et les valeurs de potentiel et de champ lectrique n cessaires la mod lisation Il faut cependant d terminer la valeur du champ de surface correspondante Pour ce faire r solvons l quation de Poisson dans la structure de la Figure Il 14 oO aleh Eq 11 57 En int grant deux fois de x 0 a x t et connaissant les valeurs du potentiel et du champ en x t respectivement gt et E on obtient l expression du champ lectrique en surface puis l quation de variation du potentiel dans le canal E E Tensi Eq 11 58
194. e 165 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Sortie Entr e Figure IV 20 Dessin classique du circuit d un inverseur IV C 2 b L inverseur 3D Pour dessiner un inverseur avec un dessin 3D typique de l int gration 3D monolithique nous basons notre tude sur Batude 09 a qui a d montr la faisabilit technologique de ce type d int gration 3D avec l architecture FDSOI Nous d finissons alors un inverseur 3D sch matiquement repr sent sur la Figure IV 21 avec ses principales dimensions Sur la Figure 1V 21 le NMOS est le transistor du haut et sa source est connect e a la masse OV A contrario la source du PMOS est connect e la tension d alimentation Vaa Les deux drains a gauche sur le sch ma et les deux grilles sont connect s et donnent respectivement la sortie et l entr e de inverseur Un circuit similaire peut tre obtenu en intervertissant NMOS et PMOS On peut constater sur la Figure IV 21 a que le transistor du haut est dessin avec les r gles classiques et agressives utilis es pour un transistor plac dans un circuit classique Par contre comme les contacts sont d port s le transistor du bas a des regles de dessin relach es distance grille contact compar es a un circuit 2D classique haut NMOS bas b a Figure IV 21 Repr sentation de inverseur 3D dans le cas o le NMOS est le transist
195. e IEEE Trans Electron Devices vol ED 29 no 12 pp 1870 1875 Dec 1982 T Skotnicki G Merckel and T Pedron The voltage doping transformation A new approach to the modeling of MOSFET short channel effects IEEE Electron Device Lett vol 9 no 3 pp 109 112 Mar 1988 T Skotnicki G Merkel and T Pedron A New Punchthrough Current Model Based on the Voltage Doping Transformation IEEE Trans Electron Devices vol 35 no 7 pp 1076 1086 Jan 1988 T Skotnicki C Denat P Senn G Merckel and B Hennion A New AnalogDigital CAD Model for sub halfmicron MOSFETs IEDM Tech Dig 1994 pp 165 168 T Skotnicki Circuits int gr s CMOS sur silicium Technique de l ing nieur E2 432 2000 T Skotnicki C Fenouillet Beranger C Gallon F Boeuf S Monfray F Payet A Pouydebasque M Szczap A Farcy F Arnaud S Clerc M Sellier A Cathignol J P Schoellkopf E Perea R Ferrant and H Mingam Innovative materials devices and 251 Bibliographie Skotnicki 09 Skotnicki 10 Suzuki 99 Suzuki 03 Synopsys Sze 81 Takagi 94 Taur 98 Tiwari 10 Toyabe 79 Tsividis 87 Ueno 05 Ward 78 Weber 08 CMOS technologies for low power mobile multimedia IEEE Trans Electron Devices vol 55 no 1 pp 96 130 Jan 2008 T Skotnicki Low Power Logic and Mixed Signal Technologies in a shortcourse given in IEDM conference
196. e mod le 0 0015 2 0E 05 gt gt S S lt 0 001 T TD D 9 1 0E 05 0 0005 0 0 0E 00 0 0 5 1 1 5 Vd V Vd V Figure II 47 Reproduction des caract ristiques courant tension mesur es sur la technologie CMOS 40nm de STMicroelectronics sur le transistor nominal longueur de grille a 40nm et le transistor long L 10um Les Ia Vz sont mesur es Va 0 1V et 1 1V tension d alimentation nominale du 40nm et les Ig Va a Vg 0 4V 1 1V par pas de 100mV On peut donc voir que notre modele reproduit de mani re satisfaisante les mesures effectu es sur la technologie conventionnelle sur substrat massif du noeud 40nm IL D 5 b Transistor FDSOI typique du n ud 28nm Dans ce paragraphe nous reproduisons les caract ristiques courant tension obtenues sur la technologie FDSOI 28nm de STMicroelectronics Planes 12 Nous nous concentrerons cette fois sur le transistor nominal L 24nm Cette technologie utilise un empilement grille m tallique di lectrique haute permittivit dont le tin vaut 1 5nm la tension d alimentation nominale est de 1V l paisseur du film de silicium est t 7nm et celle de l oxyde enterr est de 25nm Enfin des plans de masse ground plane GP sont r alis s par implantation ionique de m me type que les source drains sous le BOX un niveau de dopage de 10 cm En entrant ces param tres dans notre mod le nous obtenons les trac s de la Figure Il 48 108 Chapitre Il Mod lisation analytique de
197. e La seconde tude a pour but d valuer l impact positif ou n gatif des capacit s parasites sur la vitesse d un inverseur construit par int gration 3D monolithique Batude 10 et de la comparer une r f rence planaire classique dans le cadre du n ud technologique 28nm Les performances de la r f rence 2D ont t simplement estim es partir des mod les des chapitre II et Ill Pour tenir compte de la sp cificit de l int gration 3D monolithique nous avons d abord identifi les nouvelles composantes de capacit s parasites dues cette int gration Nous les avons valu es partir de la m thodologie g n rique d estimation de capacit s donn e dans le chapitre Ill Nous avons ensuite int gr ces nouvelles capacit s parasites dans le calcul de la capacit quivalente de l inverseur 3D et avons enfin estim son d lai Afin d obtenir une valuation de d lai plus pertinente et r aliste nous avons inclus dans nos simulations la d pendance dynamique de la tension de seuil du transistor du haut avec la polarisation de grille due au couplage capacitif entre les deux niveaux de transistors L impact de cet effet sur la fuite de l inverseur n a pas t estim mais devrait l tre dans une tude plus approfondie tout comme l effet de la r duction de la longueur des lignes m talliques d interconnexion Il serait alors plus pertinent d adapter un outil de CAO conventionnel 175 176 CHAPITRE V EVAL
198. e gt 5fF 220 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm 2 0E 10 1 0E 10 1 5E 10 i Trigate z z JA cD oD S 1 0E 10 5 0E 09 a gt gt a o RT SU re re 5 0E 09 0 0E 00 0 0E 00 0 5 06 07 08 09 1 1 1 1 2 0 5 06 07 08 09 1 1 1 1 2 Vaa V Vaa V a b 6 0E 09 1 5E 10 BULK FD FD_FBB TRIGATE 1 0E 10 e9 oD c 3 0E 09 o gt gt T 4 i 5 0E 09 0 0E 00 0 0E 00 0 5 06 07 08 09 1 1 1 1 2 0 2 4 6 8 10 Vaa V Charge fF c d Figure VI 5 Trac de la fr quence d un anneau r sonnant FO3 en fonction de la tension d alimentation Vaa a OfF b 2fF et c 5fF d Trac de la fr quence d un anneau r sonnant FO3 en fonction de la valeur de la charge en sortie de chaque tage pour la tension d alimentation nominale du n ud 14nm c est dire Vaa 0 8V La Figure VI 6 a repr sente la variation de puissance dynamique d un anneau raisonnant FO3 avec une charge de sortie 2fF en fonction de la tension d alimentation Vaa On constate que l architecture Trigate est celle qui consomme le plus du fait de sa valeur lev e de capacit La Figure VI 6 b montre la variation de puissance dynamique pour un anneau r sonnant d inverseur FanOut 3 en fonction de la valeur de la charge fixe en sortie a tension d alimentation constante V4g 0 8V On remarque galement que l architecture Trigate est toujours la plus consommatrice Enf
199. e tude ne pr sente que des dispositifs de longueur de grille gale 50um la faisabilit et les performances des transistors courts restent a explorer I F Conclusion du chapitre Au cours de ce premier chapitre nous avons commenc par succinctement d crire le fonctionnement id al du transistor MOSFET et son architecture conventionnelle sur substrat massif Afin de tendre vers le fonctionnement 57 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures r aliste du transistor nous avons ensuite expos les diff rents effets physiques a prendre en compte pour corriger ce mod le simplifi Nous avons alors d fini puis d montr les principaux param tres et quations r gissant son fonctionnement dans chaque r gime Ensuite nous avons explicit les r gles issues de la loi de Moore qui guident la course la miniaturisation des technologies CMOS depuis ces derni res d cennies diviser l encombrement surfacique des circuits par deux entre chaque n ud technologique tout en am liorant la performance des dispositifs et en r duisant leur consommation Les cons quences de cette r duction des dimensions de n ud en n ud sur le fonctionnement du transistor sont ensuite d crites Les effets parasites li s la r duction deviennent un frein la performance pour les n uds technologiques les plus avanc es et nous avons par la suite explicit les solutions technologiques apport es l architectur
200. e III en consid rant l int gration gate last pour le Trigate et l architecture conventionnelle sur substrat massif il y a donc une couche de di lectrique haute permittivit en plus de l espaceur entre le m tal de la grille et l pitaxie et les pitaxies pr sentant des facettes uniquement pour le FDSOI Ces consid rations sont en accord avec les derni res publications sur chacune des trois architectures tudi es Shang 12 Khakifirooz 12 et Auth 12 Nous repr sentons sur la Figure V 23 la somme de la capacit de grille intrins que en inversion C et de la capacit parasite grille drain Csa pour chaque architecture en distinguant chaque composante Cette somme est normalis e par l empreinte sur silicium donc par la largeur du transistor pour les technologies planaires et par Wep Ng xFinPitch pour l architecture Trigate On constate que le Trigate A est tr s p nalis du point de vue capacitif par sa longueur de grille rel ch e 30nm Cependant m me avec une longueur de grille plus agressive cette architecture souffre de capacit s parasites grille drain plus importantes que les technologies planaires comme le montre les valeurs de capacit s du Trigate B 198 Chapitre V Evaluation des performances avec des outils de CAO conventionnels 1 4 E Ccorner 1 2 E Cgepi E Cof or Cgfin 1 E Cov 0 8 D bo 9 0 6 2 z 0 4 FDSOI Bulk Trigate A Trigate B Architecture Figure V 23 Somme de la
201. e N 1OOMbits valeur typique pour les applications syst mes sur puce ce qui m ne une valeur de Z 5 9 Enfin pour aboutir la valeur de la tension d alimentation minimale garantissant la fonctionnalit du r seau de cellule SRAM consid rons que la variation de la SNM en fonction de la tension d alimentation V4 est lin aire On peut alors crire SNM Vja X Vad F B Eq VI 11 O a et B sont extraits des courbes SNM V gg obtenues par simulations sans prise en compte de la variabilit pour chaque architecture Figure VI 16 reproduit sur la Figure VI 21 a avec les valeurs de a et B Cette m thode a d j t propos e par B uf 11 mais nous procurons ici un meilleur d veloppement La Figure VI 21 a montre galement que la variation de SNM avec la tension d alimentation Vaq est bien lin aire tant que Vgg lt 1V 231 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm 300 60 SNM 274Vad m 31 SNM 251V4q 20 50 5 30 SNM 162V 50 m _ z E Trigate 200 s 30 z 3 n i SNM 185mV V 0 8V gt 20 PERN 150 i 10 100 0 05 06 07 08 09 1 11 12 0 20 40 60 80 Vag V Or mV a b Figure VI 21 a Variation de la SNM en fonction de la tension d alimentation Vaq pour chacun des trois dessins de cellules SRAM b Trac des carts types de la SNM osnm en fonction de ceux de la tension de seuil ovr d montrant la proportionnalit de
202. e adapt reproduit bien les Iy V extraites des simulations Monte Carlo 0 0030 Mod le Simulations 0 0025 ___0 0020 Va 1V ZX 0 0015 D InGaAs inm 0 0010 V 0 05V 0 0005 0 0000 0 3 0 0 3 0 6 0 9 Ids A um 1 2E 03 1 0E 03 lations 8 0E 04 6 0E 04 Ids A um 4 0E 04 2 0E 04 0 0E 00 6 0E 04 5 0E 04 Mod le Simulations 4 0E 04 3 0E 04 Ids A um 2 0E 04 1 0E 04 0 0E 00 0 00 0 30 0 90 Ids A um 1 0E 02 1 0E 03 1 0E 04 1 0E 05 1 0E 06 1 0E 07 1 0E 08 1 0E 09 1 0E 10 1 0E 11 1 0E 12 Ids A um 1 0E 02 1 0E 03 1 0E 04 1 0E 05 1 0E 06 Ids A um 1 0E 07 1 0E 08 1 0E 09 1 0E 02 1 0E 03 1 0E 04 1 0E 05 1 0E 06 Ids A um 1 0E 07 1 0E 08 1 0E 09 1 0E 10 1 0E 03 1 0E 04 1 0E 05 1 0E 06 1 0E 07 1 0E 08 1 0E 09 1 0E 10 Modele gt Simulations V 05V InGaAs 1nm 0 3 0 6 0 9 Vgs V 0 0 0 3 0 6 0 9 Vgs V dele lations VaV Fe A 0 0 7 PARLE 0 00 0 30 0 60 0 90 Vgs V Figure IV 7 Ig Vz des quatres IFQW obtenues par simulation Monte Carlo et par notre mod le analytique 158 Chapitre IV Application des m
203. e analytique et nous choisirons alors d utiliser un outil d extraction automatique des parasites dans les interconnexions le PEX pour Parasitics EXtraction A partir du dessin du circuit et des r gles de dessin des interconnexions le PEX fournit les valeurs d un circuit quivalent RC qui va permettre la prise en compte de la perte de vitesse due aux interconnexions et donc permettre une valuation plus r aliste tant sur la vitesse que sur la consommation dynamique d un circuit Ce type d valuation tant tr s complexe nous avons du utiliser ce qui tait disposition au moment de l tude a savoir le PEX d velopp pour l architecture conventionnelle sur substrat massif du n ud 20nm Nous avons consid r que les parasites li s aux interconnexions taient les m mes quelle que soit l architecture des transistors composant les circuits V A 5 D finition de source de variation al atoire des param tres technologiques pour prise en compte de la variabilit L utilisation d un simulateur de circuit conventionnel rend possible simplement l estimation de l impact de la variabilit des dimensions du transistor due au proc d de fabrication longueur de grille dopage au niveau des performances lectriques du transistor tension de seuil courant de fuite de saturation mais galement au niveau des performances du circuit fr quence En effet le simulateur peut g n rer des valeurs de param tres pseudo al
204. e conventionnelle sur substrat massif afin de poursuivre la r duction des dimensions avec un gain en performance Enfin nous avons vu que les am liorations technologiques apport es n taient plus suffisantes pour poursuivre la r duction des dimensions et que comme pr vu par ITRS avec MASTAR MASTAR l introduction de nouvelles architecture de transistor est n cessaire compter du n ud technologique 20nm La description de ces nouvelles architectures de transistor MOSFET a fait l objet de la derni re partie de ce premier chapitre L objectif de ce manuscrit de th se est de d abord fournir une mod lisation pr cise et pr dictive des diff rentes architectures de transistor dans le but de pr dire leur performance statique chapitre Il puis dynamique chapitre III Ces diff rents mod les seront utilis s au travers d une m thode num rique et it rative d valuation du d lai de propagation d une chaine d inverseur chapitre IV Enfin ces mod les seront adapt s et int gr s dans un modele compact que nous nommerons MASTAR_VA afin d utiliser un simulateur de circuit conventionnel ELDO pour pr voir les performances logiques des diff rentes technologies CMOS concurrentes au n ud 20nm chapitre V puis au n ud 16nm en y ajoutant l estimation des performances SRAM chapitre VI 58 CHAPITRE II MODELISATION ANALYTIQUE DES CARACTERISTIQUES STATIQUES DES DIFFERENTES ARCHITECTURES CMOS Chapitre Il
205. e d lai d un inverseur 3D Ce point ne pouvait galement pas tre analys avec notre m thode d tude mais son valuation semble possible avec l utilisation d outils de CAO conventionnels qu il faudra d abord adapter l int gration 3D monolithique notamment la prise en compte de la troisi me dimension IV D Conclusion du chapitre Au cours de ce chapitre nous avons utilis les mod les d velopp s dans les chapitre Il et Ill afin d estimer la vitesse d une chaine d inverseurs Nous avons d abord d crit une m thode it rative et num rique qui permet l estimation du d lai d une chaine d inverseur pour une capacit quivalente de 1fF partir des caract ristiques courant tension d un couple NMOS PMOS d une technologie CMOS donn e obtenues par le mod le analytique du chapitre Il Cette m thode est plus pr cise que la m thode CV l et reste suffisamment rapide quelques secondes de calcul Nous avons ensuite explicit la m thode d estimation de la capacit quivalente d un inverseur Wei 11 Sa valeur est obtenue partir des expressions des capacit s parasites donn es dans le chapitre III Avec cette m thode d valuation de performances nous avons men deux tudes comparatives bien distinctes La premi re a pour objectif d estimer la performance circuit dans le cadre du n ud technologique 20nm obtenue par co int gration de dispositif IFQW III V Ge Hellings 10 et de la comparer d
206. e dans une tude plus approfondie tout comme l effet de la r duction de la longueur des lignes m talliques d interconnexion Il serait alors plus pertinent d adapter un outil de CAO conventionnel Dans ce cinqui me chapitre nous avons valu puis compar les performances logiques des trois architectures CMOS concurrentes pour le n ud technologique 20nm l architecture conventionnelle sur substrat massif le FDSOI et le Trigate par l utilisation d un simulateur de circuit conventionnel ELDO Nous avons adapt et compl t les mod les des chapitre II et Ill afin d tre int grables dans un simulateur de circuit classique ELDO La continuit indispensable des caract ristiques courant tension et de leurs d riv es est assur e par le mod le du second chapitre et le mod le de charge est d riv partir de ce mod le de courant drain source Les expressions de capacit s parasites du troisi me chapitre donnent les valeurs des charges extrins ques Ceci fournit un mod le compact que nous nommons MASTAR VA qui est ensuite impl ment en VerilogA et peut tre utilis dans un simulateur de circuit comme ELDO Les performances statiques et dynamiques des circuits logiques les performances de cellules SRAM et la robustesse la variabilit des architectures CMOS peuvent alors tre valu es Pour l valuation des performances logiques au n ud technologique 20nm nous avons d fini chaque architecture partir de l
207. e l augmentation de courant drain source entre transistor long et court est d la d pendance en 1 L de ce courant La Figure 1 17 b repr sente deux r seaux d I V trac s pour deux transistors MOS pr sentant le m me courant de saturation l n Pour le premier le DIBL est nul courbes bleues alors que pour le second DIBL 100mV courbes rouges On remarque que si le DIBL est non nul le courant drain source en r gime de saturation n est plus constant mais croissant avec Vy Cette croissance de courant de saturation est justifi e par la r duction de tension de seuil d au DIBL qui est de plus en plus importante quand la polarisation de drain augmente Enfin si on extrait le courant effectif ler de ces deux transistors on constate que le courant effectif est sup rieur pour le transistor MOSFET sans DIBL bien que ces deux transistors pr sentent le m me courant de saturation l n Le courant effectif tant repr sentatif du d lai de l inverseur I B 4 on peut donc en d duire que le DIBL a un effet sur le d lai de commutation Pour illustrer cette remarque consid rons deux technologies CMOS l une d finie par lon lei et DIBL et la seconde par lonz ler et DIBL On a alors Si DIBL gt DIBL Eq I 51 lont gt lon lore gt leff2 Eq I 52 Donc loni gt lon P Ty lt To Eq I 53 Une technologie pr sentant le courant de saturation le plus lev n est donc pas forc ment la plus rapides Wei 09 Ces si
208. e le travail de sortie de la grille par exemple et ne peut donc pas tre utilis comme un outil d ing nierie inverse reverse engineering De plus dans ce mod le le courant d bit est peu d pendant de la mobilit mais tr s d pendant de la vitesse de saturation ce qui rend la prise en compte de l effet des contraintes m caniques sur le courant plus complexe Par cons quent il semble difficile d utiliser cette m thode pour des tudes de pr diction de performance x 10 E 1 S A z 5 5 2 3 E E E Sa l E z 2 D a NMOS gt 10 79 0 0 5 1 0 0 5 1 Vd V Vg V x 10 5 1 5 10 5 lt 0 5 z lt b PMOS 0 10 9 ER 1 0 5 0 1 0 5 0 my vom 0 5 1 experimental model V V a b Figure II 38 a figure extraite de Wei 12 montrant que le mod le reproduit la technologie intel 45HP b figure extraite de Khakifirooz 09 montrant que le mod le reproduit la technologie intel 32HP La seconde m thode utilis e entre autre par Skotnicki 94 permet d obtenir les I V partir de la tension de seuil Au seuil donc V V le courant est connu et fix a 10 xW L valeur en amp re qui peut varier en fonction des n uds technologiques Au del du seuil la th orie classique du courant de d rive est utilis e et des quations d pendant de la mobilit sont obtenues En dessous du seuil la th orie classique du cou
209. e modele est donc bien valid Figure 11 12 350 560 mesure Vtsat mV w Vtsat mV Ul pa Transistor court L 40nm Transistor long L 10um 250 460 0 50 100 150 T C T C a b Figure IJ 12 Trac de la tension de seuil en fonction de la temp rature obtenu par mesure de transistors de technologie Notre mod le reproduit les mesures effectu es sur un transistor long a L 10yum et un transistor court b L 40nm II B Tension de seuil et lectrostatique de l architecture FDSOI II B 1 Crit re d inversion Pour une bonne mod lisation de tension de seuil un crit re d inversion adapt l architecture est n cessaire Comme la condition de seuil usuelle de l architecture conventionnelle sur substrat massif est donn e par le potentiel de surface gal deux fois le potentiel de Fermi les premiers travaux de mod lisation de tension de 74 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS seuil du FDSOI ont t effectu s avec cette hypoth se Lim 83 mais galement des plus r cents Suzuki 03 Or les transistors FDSOI utilisent des canaux non dop s ou faiblement dop s c est dire avec un dopage inf rieur a 5e16cm et dans de telles conditions il est montr par Lee 89 que le passage en inversion forte a lieu pour une concentration de porteurs minoritaire sup rieure au dopage canal Comme la condition de s
210. e salue galement son nez pour remettre instantan ment mes tentatives de pr sentation et de papier dans l ordre sa grande ma trise de Powerpoint son aptitude rendre les choses visuelles et sa capacit mod liser divers ph nom nes physiques par des droites ou par des fonctions de Fermi d s que la continuit fait partie du probl me Le second l ment historique de l quipe est Stephane Monfray que je remercie pour sa bonne humeur les conversations surr alistes au caf mais galement pour nos discussions sur les dispos fumeux pour m avoir attendu chaque vendredi matin pour nos fameux weekly mastar et pour ses yeux rayons X indispensables pour lire et analyser les photos TEM avec ou sans transparence m me si ce n est pas coup bien droit Si je garde comme logique l ordre d arriv e dans l quipe je devrais alors parler de Jean Luc Je remercie donc Nathalie Vulliet alias Nath alias mamie affectueusement pour m avoir pay un nombre cons quent de caf s et d avoir donc par ce biais contribu au financement de ma voiture Merci galement Nath d avoir support mon humour douteux concernant notamment son grand ge d avoir tol r mon adresse toute relative avec la poubelle et d avoir organis la soir e barbecue la frontale gentiane g n pi qui reste m morable Dans le m me bureau merci Aur lie Souhaite pour sa bonne humeur et son humour Merci galement notre mino
211. e transistor conventionnel sur substrat massif a et pour le FDSOI b IILD Capacit s parasites sur un dispositif non planaire II D 1 Composantes parasites sur structures 3D La question de la mod lisation des capacit s parasites sur les dispositifs non planaires a d ores et d j t trait notamment par Wu 07 Cependant les auteurs ont utilis la m me m thode que Bansal 05 et Wei 11 leurs formulations sont donc impr cises Enfin dans cette publication toutes les capacit s parasites n cessaires une bonne valuation de performance dynamique n ont pas t mod lis es Pour mod liser les capacit s parasites sur les dispositifs non planaires nous allons utiliser la m me m thode que pour les dispositifs planaires en commen ant par identifier les diff rentes composantes La Figure 11 27 repr sente les diff rentes capacit s sur un FinFET sur SOI cf paragraphe I E 3 si le dispositif est sur substrat massif la seule diff rence en termes de capacit s parasites r sidera dans les capacit s de jonction e Cin est la capacit entre la grille et le fin travers l espaceur Elle est semblable la capacit de bords externes C dans les transistors planaires mais est divis e en quatre composantes distinctes e Cepiest la capacit entre la grille et l pitaxie source drain travers l espaceur Cocca Est la capacit entre la grille et le contact e Cim est la capacit entre la grille et le fi
212. ecture FDSOI et l architecture Trigate peuvent fournir des SRAM fonctionnelles pour le n ud 16nm les Vyin extraits pour chaque architecture sont bien inf rieurs 0 8V De plus ces deux architectures pr sentent une robustesse la variabilit tr s proche avec des valeurs de os d une part et de Vun d autre part tr s proches 232 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm Area um 0 047 0 046 0 049 Vans V 119 0 62 0 64 Figure VI 22 R sum des performances SRAM pour chaque architecture VI D Conclusion du chapitre Dans ce dernier chapitre nous avons utilis la pr dictivit de MASTAR VA pour valuer les performances logiques dans une premi re partie mais galement SRAM dans une seconde partie de l architecture conventionnelle sur substrat massif FDSOI et Trigate au n ud 16nm Comme dans le chapitre pr c dent la premi re tape a t de d finir les param tres technologiques de chaque dispositif Ne disposant d aucune publication pr sentant des dispositifs du n ud technologique 16nm nous avons estim les dimensions de chaque architecture en appliquant globalement la loi de r duction de dimension de Moore sur les architectures d finies pour le n ud technologique 20nm au chapitre V Les param tres lectrostatiques sont alors d termin s par MASTAR VA et les param tres de transport et de r sistance d acc s sont extrapol s partir de ceux du n ud 20nm N
213. eeseceessnsenssnssessessas 164 IV C 1 Contexte de l tude r alisation technologique uussssssssssssssssesssnssrssssnssrssssnsssssssnssssnssssssnssnssssnssssssass 164 IV C 2 Pr sentation et d finition des inverseurs 2D et BD ssssssssssssserssnserrnnsnnrnnsnnrnnsnnnnnsnnrnnennnnnennrnnennnnnens 165 NEC P TOTMANCOStOLIQU RER ANA A E PER in nn stheetans 167 IV C 4 Capacit s des dispositifs dans les deux types d inverseur rennes 167 IV C 5 Capacit s additionnelles dues l int gration 3D uicsesssssssssessssessssssnsssssssnssssnssnssssnssnsessnssesssnssnssssnes 168 IV Co ESUMAUIORQU ane 24 0 ESA Ne NP na ie nn nn sn se 171 IV C 7 Impact du couplage dynamique entre transistor du haut et transistor du bas dans invers CUP G1 nana near rer ie ei ner Rennes 173 IVD CONCEUSION DU CHAPITRE RS RAR et An ete AE Rae 174 CHAPITRE V EVALUTATION DES PERFORMANCES AVEC DES OUTILS DE CAO CONVENTIONNELS SR Sn dt amas tele nie 177 V A METHODOLOGIE ET IMPLEMENTATION DU MODELE MASTAR VA uo eeeeeceseeseseeeeeneeseeseeeeeseeteseeeeataneeteeneanansees 178 V A 1 D finir un dispositif dans un simulateur CAO Qu esecssssesscsssessesssesssnssnessssssnsesssssnssssassnsssssssnsessnsensssnes 178 VAZ Flotdesimula onseren een nn done 182 Sommaire ys ies mmm Greus UPON 0 2 ee Rte ds DR rem tn 182 V A 4 Prise en compte des parasites dans le back end nn 184 V A 5 D finition de source de variation al atoire des param tres technologiques pou
214. effet d am lioration du transport par contrainte m canique est pris en compte avec les travaux de Payet 08 et la d gradation de mobilit effective due la longueur de grille est prise en compte par le simple mod le de Bidal 09 Enfin la continuit entre chaque r gime des caract ristiques courant tension lg V et la Va et de leurs d riv es amp m Ve et ga Va indispensable pour la compatibilit avec les outils de CAO classique est assur e par les expressions de tensions effectives Les caract ristiques courant tension l4 V et la Va et leurs d riv es gm V et ga Va sont finalement valid s par caract risations lectriques pour chaque architecture de transistor d montrant la pertinence et l efficacit du mod le propos Dans notre troisi me chapitre nous avons propos un mod le compl tement analytique de toutes les capacit s parasites de la zone active du transistor jusqu au premier niveau de m tallisation des interconnexions pour les principales architectures CMOS savoir l architecture conventionnelle sur substrat massif le FDSOI le double grille planaire le FinFET et le Trigate Nous avons alors commenc par mettre en place une m thode g n rique d valuation de capacit s en distinguant les deux types de capacit rencontr s dans les architectures CMOS e Les capacit s dont les lectrodes sont parall les estim es par la formule classique du condensateur plan e Les capacit s dont les lectr
215. ement que la section du fin n est pas rectangulaire mais plut t trap zoidale Cependant il a t d montr dans GSS a que l lectrostatique est a peu pr s la m me pour un Trigate section rectangulaire et pour un Trigate a section trap zoidale dans l intervalle de longueur de grille compris entre 20 et 30 nm Figure V 14 b qui est celui sur lequel nous allons focaliser cette tude Les Figure V 14 c et Figure V 14 d pr sentent toutes deux une vue en coupe prise dans le sens du fin Comme Auth 12 donne la valeur de la longueur de grille L 30nm et du pas de r p tition d une grille et d un contact CPP 90nm on parvient a estimer les dimensions de l architecture Trigate notamment dimensions des espaceurs et distance grille contact Enfin au vue de ces photos il est clair que l pitaxie ne pr sente pas de facette 0 20 e e Trapezoidal FinFET gt ae Intervalles de longueur de grille de l tude 1 1 1 1 J 1 1 0006 js 20 25 30 35 40 Lo nm b Trac de variation de la tension de seuil en fonction de la longueur de grille pour un Trigate section rectangulaire courbe rouge et section trap zo dale courbe noire c Vue en coupe entre deux fins Auth 12 d Vue en coupe entre deux fins Chipworks Figure V 14 Vue du Trigate par microscopie lectronique transmission et courbe extraite de simulation 191 Chapitre V Evaluation des performances avec des outils de CAO co
216. ent dynamique du transistor c est dire les valeurs des diff rentes charges Q Qs Q4 et Qh pour un jeu de polarisation donn qui seront utilis es par le simulateur pour obtenir les valeurs des diff rentes capacit s intrins ques du transistor Elle d bute par le mot cl begin evaluateDynamic 5 b 5 Chargements des param tres statiques a chaque n ud du transistor Cette section a pour objectif d indiquer au simulateur les valeurs de chaque parametre statique pour chaque n ud i e chaque lectrode r elle D G S B et virtuelle D S c est dire les valeurs des courants circulant entre chaque noeud Elle d bute par le mot cl begin loadStatic 5 b 6 Chargements des param tres dynamiques a chaque n ud du transistor Cette section a pour objectif d indiquer au simulateur les valeurs de chaque parametre dynamique pour chaque n ud i e chaque lectrode r elle D G S B et virtuelle D S c est dire la valeur de la charge intrins que extrins que gt capacit s parasites sur chaque n ud Elle d bute par le mot cl begin loadDynamic 5 c Param tres du mod le NCH m Dopage canal NLDD m Dopage des LDD NSD m Dopage S D TINV m Epaisseur d oxyde de grille quivalente en inversion XJ m Profondeur de junction pour le BULK de film de silcium pour les architectures a film 262 mince Longueur de grille Largeur physique du transistor Hauteu
217. ent un crit re de seuil Wong 87 Enfin pour d finitivement valider ce crit re de seuil nous avons proc d des simulations num riques sur des dispositifs canaux non dop s en utilisant l outil FlexPDE FlexPDE qui est un solveur d quation aux d riv es partielles Nous avons ensuite trac la variation de la charge d inversion Qin la capacit grille C et de sa d riv e en fonction de la polarisation de grille V Figure Il 13 0 02 7 V V C F umi Qinv C um 6 a gt lt O Q z O O 6 H a b Figure II 13 a Variation de la charge d inversion Qinv la capacit grille C et de sa d riv e en fonction de la polarisation de grille V pour un transistor canal non dop b sch ma quivalent de la capacit grille dans le cas d un transistor non dope la capacit de d pl tion peut tre n glig e La Figure Il 13 montre que la tension de grille correspondant au point d inflexion sur la C V donc le maximum de sa d riv e correspond bien la tension de seuil obtenue par extrapolation sur la charge d inversion Le point d inflexion sur la C V et donc l quation Il 47 sont bien utilisables comme crit re de seuil pour un transistor canal non dop ou faiblement dop comme le FDSOI Cependant pour tre utilisable dans une mod lisation de tension de seuil ce crit re doit tre d velopp En crivant la capacit grille C en fonction de la capaci
218. entation est faible grace au DIBL faible et quand la capacit en sortie de chaque tage augmente ce qui crante la p nalit capacitive du Trigate A cf Figure V 26 Cependant quelles que soient les conditions de simulation l architecture FDSOI pr sente une efficacit nerg tique toujours meilleure que celle du Trigate A de 20 quand le couple V4 charge de sortie est favorable l architecture Trigate et jusqu 50 quand les conditions sont favorables au FDSOI V4 fort capacit en sortie faible 209 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Avec l utilisation du FBB l architecture FDSOI est plus rapide que l architecture Trigate A sauf pour une tension d alimentation gale a 0 6V et une charge de sortie sup rieure a 9fF N anmoins ce gain en vitesse obtenu par l utilisation du FBB se paie en consommation dynamique et donc en efficacit nerg tique Au final l efficacit nerg tique du FDSOI avec FBB est toujours meilleure que celle du Trigate A mais l cart est r duit un intervalle compris entre 10 a 40 les zones favorables au Trigate tant naturellement les m me que lors de la comparaison avec le FDSOI sans FBB et ce pour les m mes raisons 10 Painf pour le FDSOI est 10 20 T plus faible que pou r le Trigate B eo p 2 2 5 5 T a 32 5 Payn f pour le EE est 20 30 0 plus faible Y que pour le Trigate B E aS 4
219. entiel de diode 5 b 3 Evaluation des param tres statiques Cette section a pour objectif de fournir la description du comportement statique du transistor c est dire les valeurs des diff rents courants las ls et lesa pour un jeu de polarisation donn mais galement des capacit s parasites Elle d bute par le mot cl begin evaluateStatic La principale et premi re partie du code de cette section est consacr e l valuation du courant drain source l est organis e de la mani re suivante e R cup ration des diff rentes polarisations 261 Annexe e Calcul des param tres lectrostatiques par des mod les analytiques sp cifiques chaque architecture BULK FDSOI ou Double Triple grille o Tension de seuil o DIBL o Pente sous le seuil e Calcul des param tres de transport avec pour r sultat final la mobilit effective en tenant compte des effets de contraintes et de la longueur de grille e Calcul du courant drain source La seconde partie propose d valuer le courant de fuite de grille donn par les deux composantes suivantes e lgs fuite de grille cote source e lesa fuite de grille cote drain La derni re partie a pour objectif d valuer les capacit s parasites du transistor par les expressions analytiques de chaque composante sp cifiques a chaque architecture 5 b 4 Evaluation des param tres dynamiques Cette section a pour objectif de fournir la description du comportem
220. eo so oo oo team a78 seo 632 oa 709 718 Figure VI 1 Tableau r sumant les param tres technologiques de chaque architecture de transistor puis r sum des performances statiques ainsi obtenus en fixant la fuite I 60nA pum VI B 2 Performance statique Dans ce paragraphe nous comparons les performances statiques ainsi obtenues La Figure VI 2 repr sente les compromis lon loft et lex l estim s pour chaque architecture de dispositifs et pour les deux types de transistor a o NMOS et c d PMOS Tout d abord en ce qui concerne les NMOS on remarque que l architecture conventionnelle sur substrat massif fournit un courant de saturation l n faible en comparaison des deux autres structures 15 de moins que le FDSOI et 30 que le Trigate a l 60nA un Ces carts sont exacerb s si on compare les courants effectifs du fait du fort DIBL de l architecture conventionnelle sur substrat massif Cette 217 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm seconde remarque est galement valable pour la comparaison entre FDSOI et Trigate car le DIBL du FDSOI est bien sup rieur a celui de l architecture Trigate car la longueur de grille est plus agressive pour le FDSOI Pour les transistors PMOS les courants de saturation sont approximativement tous les m mes a l 60nA um Cependant si on se concentre plut t sur les courants effectifs lo les carts se creusent entre chaque architecture
221. er est la capacit due l extension de grille et sur le STI et est repr sent e en vue de dessus sur la Figure III 9 Cette derni re est faible et n a pas d impact pour les dispositifs larges i e W gt 100nm Cependant pour les n uds technologiques avanc s les transistors vont tre de plus en plus troits et la valeur de Corner Ne sera plus n gligeable Cette capacit est mod lis e dans Wei 11 mais l expression propos e tend vers l infini quand W tend vers l infini ce qui n est pas r aliste Afin de proposer une mod lisation fiable et assez simple nous d composons Cner en quatre composantes Figure III 23 Comer so Est la capacit entre les source drains et l extension de grille C est l unique composante que Wei 11 tente de mod liser Ccomer 6 est la capacit entre le bas de l extension de grille et le canal du transistor a travers le STI Ccorner contact ESt la capacit entre le flanc de l extension de grille et le contact Ccorner contact top ESt la capacit entre le dessus de l extension de grille et le contact Figure III 23 repr sentation sch matique des quatre composantes de la capacit de coin Ccorner Nous commen ons par mod liser la composante Corner contact O l quation 11 34 peut tre utilis e directement avec x Vis X2 y2 top Ca Wat Cs Wext CE qui donne Jtspt2 Cs Wext Cs Cs Wext 1 A sh J p Cs Pour la composante Ceorner c NOUS proc
222. er notre mod le compact pour de l valuation de performances logique et SRAM des technologies CMOS Par cons quent pour le NMOS nous travaillerons exclusivement avec des tensions positives n gatives pour le PMOS On peut donc n gliger la charge d accumulation V lt 0 et m me la charge de d pl tion qui aura un faible impact sur les performances de l architecture conventionnelle sur substrat massif et pas d impact du tout sur les architectures films minces car elles utilisent des canaux non dop s Pour simplifier les expressions et assurer la convergence des simulations nous choisirons a 0 5 donc Q Q4 0 5Qin Il reste cependant d terminer une expression continue de la charge d inversion partir de notre expression du courant drain source ll D En consid rant que le courant de drain source respecte l galit W las Mere T Qinv Vas Eq V 7 En utilisant l quation 11 131 on obtient la formule continue de la charge d inversion Qinv Cox foe 2 Vase Eq V 8 1 Vaseff 2 Votert 2kT LEc O tous les termes sont d finis dans le chapitre Il En impl mentant ce mod le de charge pour l utiliser dans le simulateur de circuit conventionnel ELDO on peut tracer les allures des capacit s intrins ques du transistor en fonction de la polarisation de grille puis de la polarisation drain source pour les deux types de transistor NMOS et PMOS 180 Chapitre V Evaluation des performances avec des outils de
223. err Lor c NMOS et d PMOS V B 4 Robustesse a la variabilit Pour terminer l analyse statique nous allons comparer la robustesse des trois architectures la variabilit des param tres technologiques dues au proc d de fabrication en comparant les distributions de tension de seuil obtenues Il faut commencer par d finir de mani re r aliste les distributions statistiques de variations al atoires des param tres technologiques Pour ne pas avoir une tude trop complexe nous d finirons des variations uniquement pour les param tres technologiques cl s savoir la longueur de grille L l paisseur d oxyde de grille t x l paisseur du film de silicium d un transistor FDSOI ou d un fin t la hauteur d un fin uniquement dans le cas du Trigate h la largeur du dispositif uniquement dans le cas planaire W le travail de sortie de la 196 Chapitre V Evaluation des performances avec des outils de CAO conventionnels grille Pms et le dopage canal uniquement dans le cas de transistor sur substrat massif Nen Nous consid rerons chaque distribution Gaussienne centr e autour de la valeur vis e et d cart type e Pour les dimensions de param tres technologiques d finies par gravure nous considererons que l cart type o respecte la loi Boeuf 08 30 12 CD Ou CD Critical Dimension en anglais est la dimension vis e Ceci s applique pour o Lalongueur de grille L o L paisseur de fin t o La ha
224. es Jusqu a pr sent nous avons consid r que le chemin parcouru par les porteurs entre le canal et le contact tait un m tal parfait et que les polarisations appliqu es sur la source et le drain sont celles qu on retrouve aux bornes du canal de conduction Or en r alit il faut tenir compte de la r sistance d acc s repr sent e sur la Figure 1 31 qu on peut d composer en trois principales composantes e La composante dans la zone de silicium dop formant la source ou le drain qui d pend donc du niveau de dopage et de sa profondeur X e La composante due au siliciure li e la qualit du proc d de fabrication e La composante due au contact La r sistance d acc s entraine une chute de potentiel entre le haut du contact i e o sont appliqu s Vy et V et le canal Par cons quent la polarisation drain source effectivement aux bornes du canal est inf rieure la 44 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures polarisation Vy appliqu e ce qui entraine une r duction du courant de saturation Diverses m thodes sont propos es pour en tenir compte dans la litt rature Gautier 03 Taur 98 nous en d taillerons une au cours du chapitre V ure Figure I 31 repr sentation sch matique des composantes de la r sistance d acc s d un transistor MOSFET I D 4 Contact a prise ou Contact ruban Historiquement les transistors MOS sont contact s par de
225. es tudi es dans cette partie IIL C 5 a Contact en ruban Pour la composante entre le flan de grille et le contact on utilise la formule classique du condensateur plan E r C WH SE Eq 111 43 PCCaflat tsp O W est la largeur du transistor mais galement ici la largeur du contact Pour la seconde composante on travaille par analogie avec la capacit de bords externes C En utilisant l quation 11 34 avec x X2 V1 y2 0 Usp L 2 Hw Lg 2 Lg min m 2tspmin Hm 2 C WE a Sh PCCat6p pmd w Lg 0 35 Emma In x Eq Ill 44 Usp tsp Pour valider notre approche nous utilisons nouveau FlexPDE avec les kits de simulation repr sent s sur la Figure 1II 15 Le premier nous permet d extraire la somme CortCoccatiae et le second nous permet d obtenir la somme CortCoccatlatt Coccatop te b fe Figure III 15 a kit de simulation pour la validation de la capacit grille contact sans la composante Cpccatop b kit de simulation pour la validation de la capacit grille contact compl te On peut alors tracer les variations de ces sommes avec l paisseur d espaceur Figure Ill 16 a et avec la hauteur de grille Figure III 16 b 128 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS 1 0 A A a a6 E Simulations num riques 9 39 g Simulations num riques i F 0 8 0 30 _ 0 7 0 25
226. es de champ Figure Il 3 a Pour simplifier les calculs ult rieurs on choisit de placer l origine du rep re curviligne sur la cathode virtuelle c est a dire sur l axe x ou le potentiel est minimum Il a t d montr dans Skotnicki 88 a que l quation de Poisson 2D dans le rep re curviligne x y peut s crire comme dans le rep re cart sien classique a B a savoir 2 a q Eq II 8 d i En remarquant que a est une fonction de x et ne d pend donc pas de y sur la cathode virtuelle donc sur la courbe x 0 on peut r crire l quation de Poisson 2 2 oe ghch T gh Eq II 9 2 2 dx Esi dy Esi O Na x est une fonction de x uniquement et d finit le dopage effectif qui va traduire l abaissement de barri re du champ lectrique entre source et drain Pour d terminer l expression du dopage effectif on consid re que le potentiel est une parabole entre source et drain dans le rep re curviligne x y comme repr sent sur la Figure Il 3 b L expression du potentiel est alors y 2 say by c Eq II 10 Ceci constitue la premi re approximation de cette m thode qui a l avantage de fournir des expressions finales tres simples qui permettent de sentir l impact des param tres technologiques sur le comportement lectrique du transistor L inconv nient de cette approximation est qu elle est de moins en moins vraie quand la longueur de grille diminue le potentiel ayant d
227. es performances au n ud 20nm V B 1 Contexte Le n ud technologique 20nm sera le seul n ud o trois architectures diff rentes seront d velopp es industriellement STMicroelectronics IBM Samsung et Global Foundries ont conjointement pr sent leur plateforme CMOS utilisant l architecture conventionnelle sur substrat massif Shang 12 STMicroelectronics a galement pr sent sa plateforme FDSOI pour le n ud 28nm Planes 12 et a annonc le d veloppement d une plateforme CMOS 20nm avec l architecture FDSOI Enfin Intel a pr sent sa plateforme 22nm utilisant l architecture Trigate Auth 12 Il est donc parfaitement justifi d une part et int ressant d autre part de comparer les performances de ces trois architectures pour des circuits typique du n ud 20nm Pour garantir une comparaison quitable les trois architectures seront align es au m me niveau de fuite statique a leur tension d alimentation nominale Pour plut t tudier l aspect performance i e vitesse nous nous fixons un niveau de fuite statique lev L 60nA um Enfin pour tre repr sentatif de l tat de l art des performances pour chaque architecture nous d finirons nos structures de mani re reproduire les derni res et meilleures performances report es dans la litt rature savoir la pente sous le seuil SS le DIBL et le compromis lon loft V B 2 D finition des dispositifs Dans ce paragraphe nous proposons de d finir les trois ar
228. es r f rences silicium transistor conventionnel sur substrat massif et FDSOI Les mod les des chapitre II et Ill ont t utilis tel quel pour les r f rences silicium Pour les dispositifs IFQW le mod le de courant drain source et plus particuli rement la correction due la r sistance d acc s a d tre modifi e pour pouvoir reproduire les caract ristiques courant tension obtenues par simulations num riques Monte Carlo Les dispositifs IFQW ne sont pas des transistors MOS classiques et ne pr sentent pas de zone de recouvrement entre la source ou le drain et la grille La longueur lectrique de ces dispositifs est sup rieure la longueur de grille on parle de dispositif pr sentant un underlap en anglais ce qui justifie d une part la valeur lev e de r sistance d acc s sur ces dispositifs et d autre part la d pendance de sa valeur avec la tension de drain Nous avons ensuite pu d montrer que la co int gration de dispositifs IFQW III V Ge pouvait permettre des d lais de propagation d inverseur tr s 174 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple courts mais ce d lai est tr s impact par la variabilit du proc d de fabrication notamment celle de l paisseur de l espaceur Enfin ce type de dispositif pr sente un niveau de fuite trop lev caus par le tiw tr s faible n cessaire aux PMOS pour les applications syst mes sur puc
229. essLoc Activation 1 de l effet du liner contraint sur la mobilit kchannel Facteur d am lioration de la mobilit d au canal CPP m Contacted Poly Pitch TYPE Type du transistor NMOS ou PMOS TBOX m Epaisseur de l oxyde enterr Identifie l architecture consid r e BULK without Raised S D BULK with Raised S D FDSOI no _Rs d ARCHITECTURE FDSOIL with _Rs d DG no _Rs d DG with Rs d FINFET with Rs d Trigate_with_Rs d Type d implantation du Ground Plane pour FDSOI uniquement GPN e 1 GPN e 0 GPP NGP m Dopage du GP L m W m HSI m FINPITCH m RS Q um TYPEOXYDE EPSILONOXYDE GAMMA P 0 A KVS CBSCR_FITPARAM ACTIV_CBSCR KSTR ALPHAMUEFF kmuMax sub x gt 3 PE gt lt M kpocket Lstrain m GradStress 263 Annexe DIBL_FITTING_FD Param tre d ajustement du DIBL pour le mod le lectrostatique FDSOI P tre d ajustement de la pente sous le seuil pour le mod le lectrostatique SS_FITTING_ FD ss DS P ii s LOV m Entr e manuelle de la longueur de la zone de recouvrement des jonctions sous la grille DIBL Fitting DG Param tre d ajustement du DIBL pour le mod le lectrostatique Double grille Sa Param tre d ajustement de la pente sous le seuil pour le mod le lectrostatique EN Double grille simulateur ol simulateur simulateur simulateur
230. estimation du d lai d un circuit simple deux contacts de source t et leurs valeurs sont tr s faibles Elles n auront que peu de poids dans le calcul de la vitesse de l inverseur 0 18 0 015 0 16 Terco 100 nm 20 40 60 80 100 0 20 40 60 tbt nm a toch NM b Figure IV 26 Variation de Cwiring avec tctz pour l inverseur 3D dans les sch mas de contact prise plug et en ruban BAR a et des autres composantes avec t b IV C 6 Estimation du d lai Pour estimer le d lai nous disposons d j des caract ristiques courant tension de chaque transistor paragraphe IV C 3 Il ne manque alors que la capacit totale quivalente de chaque inverseur Pour l inverseur 2D nous utilisons directement l expression donn e par le paragraphe IV A 2 Pour l inverseur 3D il nous faut adapter cette expression La capacit Ci joue le r le d une capacit fixe i e quelle que soit les valeurs de polarisation suppl mentaire Cette capacit existe pour chaque tage le terme ajouter la capacit totale de l inverseur 2D est la valeur de Cwiring Multipli e par la valeur du FanOut Cy joue le r le d une capacit de BOX et remplacera donc la capacit de BOX dans l expression de la capacit quivalente du transistor du haut Enfin C vient en compl ment de la capacit de coin Ceorner du transistor du haut et doit tre prise en compte de la m me mani re En distin
231. euil p 2xp d coule de l galit entre densit de porteurs minoritaires et majoritaires cf II A 1 il est d sormais clair que pour des dispositifs canaux faiblement dop s dont les transistors FDSOI cette condition ne sera pas utilisable et que le seuil a lieu pour un potentiel de surface sup rieur 24 Pour cette raison des travaux plus r cents proposent d utiliser d autre crit re d inversion Dans Chen 03 les auteurs ont effectu des simulations num riques pour d terminer la valeur de la charge d inversion au seuil sur le transistor canal long et ils utilisent pour remonter la tension de seuil On peut justifier cette approche en la consid rant quivalent l extraction de tension de seuil courant constant D autres travaux Han 08 Poiroux 05 d finissent le seuil par l galit entre capacit d inversion et capacit d oxyde de grille t ce qui est justifi par Tsividis 87 et aboutissent alors un crit re de seuil donnant une condition sur la valeur de la capacit d inversion au seuil Dans notre cas pour obtenir un crit re de seuil avec du sens physique nous choisissons d utiliser le point d inflexion sur la courbe capacit grille tension C V qu on traduit math matiquement par l quation d Cg dVg 0 Eq Il 47 Il est montr dans Flandre 10 que le point d inflexion de la C V est quivalent au maximum de la d riv e de la transconductance qui est galem
232. eviennent de moins en moins idoines quand la valeur de Nan diminue Enfin les variations d effet canal court dues aux variations de profondeur de jonction sont sous estim es par cette m thode de mod lisation 350 800 300 700 250 _ 600 gt gt 500 E 200 400 GS 150 2 300 100 200 50 Lignes mod le 100 0 Symboles simulations 0 0 50 100 150 200 L nm a b Figure II 5 Trac de la tension de seuil en r gime satur Visa Va Vaa 1V en fonction de la longueur de grille Le pour diff rentes profondeur de jonction et d EOT obtenue avec le mod le MASTAR et par simulation num rique 2D a EOT 1nm Na 3 18cm b EOT 1nm Nx 8 18cm La Figure Il 5 repr sente l volution de la tension de seuil en r gime satur e Viat incluant donc l effet du DIBL avec la longueur de grille pour deux valeurs de dopage canal et deux valeurs de profondeur de jonction On voit bien que Visa est assez bien mod lis pour les jonctions fines Par contre la d gradation de DIBL qui a lieu lorsque la jonction est plus profonde est sous estim e par le mod le IT A 3 c Approche exacte Afin d tre plus pr dictif sur l lectrostatique du transistor conventionnel sur substrat massif nous proposons dans cette sous partie une nouvelle mani re de r soudre l quation de Poisson 2D avec la VDT mais cette fois en effectuant aucun d veloppement de Taylor et le moins d approximations
233. fF a 2fF b et 5fF c d Trac de la variation de fr quence avec la valeur de la charge de sortie a la tension d alimentation nominale du noeud 20nm soit Vaa 0 9V Ecart en fr quence entre chaque architecture en comparaison du FDSOI e et du FDSOI avec FBB f en fonction de la charge de sortie pour la tension d alimentation nominale du noeud 20nm soit Vaa 0 9V VS FDSOI 205 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Lorsque la charge de sortie augmente 2fF Figure V 30 b et 5fF Figure V 30 c l architecture Trigate devient plus performante mais contrairement au cas FanOut 1 reste moins rapide que l architecture FDSOI avec utilisation du FBB Le faible DIBL du Trigate A lui permet toujours d tre plus rapide que le Trigate B pour les faibles tensions d alimentation Cependant sa grille de longueur 30nm le p nalise du point de vue capacitif et son faible DIBL n induit pas une chute de tension de seuil assez importante quand la tension d alimentation augmente pour conserver cet avantage et le Trigate B est plus rapide pour les tensions d alimentation sup rieures 0 6V La Figure V 30 d repr sente la variation de fr quence de chaque architecture Vgg 0 9V en fonction de la valeur de la charge en sortie et les Figure V 30 e et f repr sentent l cart en de fr quence entre chaque architecture et le FDSOI e et le FDSOI avec FBB f On constate que a cette
234. face arri re il suffit de remplacer la polarisation de la face arri re V par sa valeur V corrig e par la tension de bandes plates face arri re Veep Vi Vp Vice Eq Il 66 O Vaep est valu e par analogie avec la tension de bandes plates classique de la grille En fonction du type de dopage du plan de masse ona Type de transistor PMOS NMOS Plan de masse 7 kT ni Vipcp In type N q NGPpNch Plan de masse type P 78 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS S il existe une couche de d pl tion les conditions de son existence seront donn es plus tard l interface plan de masse oxyde enterr la structure mod liser n est plus celle de la Figure Il 14 et le potentiel est diff rent de la polarisation de la face arri re V La structure mod liser est donc celle repr sent e ci dessous Figure Il 15 Ve ET X Vo Figure 11 15 Structure consid rer si il existe une couche de d pl tion l interface plan de masse oxyde enterr La nouvelle inconnue d terminer est donc l paisseur de cette couche de d pl tion t Cette derni re est valu e avec la formule classique d une couche de d pl tion dans un semiconducteur 2E sj tsub anap Psub V Eq I 67 Enfin pour connaitre t u il suffit de d terminer u Pour ce faire il faut r soudre nouveau l quation de Poiss
235. fective d un trou La prise en compte de la d pendance de tous ces param tres avec la temp rature est fastidieuse mais n cessaire pour pr voir la variation de tension de seuil A 4 La tension de seuil La tension de seuil d un transistor MOSFET est la tension de grille pour laquelle le transistor passe de l tat bloqu l tat passant Il s agit donc de la tension pour laquelle le canal de conduction entre source et drain se forme Dans un transistor MOSFET le courant est d aux porteurs minoritaires par cons quent l tat passant du transistor MOSFET correspond au r gime d inversion de la capacit MOS Cette remarque ne suffit pas connaitre l emplacement exact du seuil Pour que le transistor soit bel et bien l tat passant la quantit de charge d inversion doit tre suffisante De mani re quantitative cela signifie que la quantit de porteurs minoritaires de densit n doit tre sup rieure la quantit de dopants ionis s des accepteurs pour un NMOS de densit gale au niveau de dopage Na Le seuil est donc donn par l galit entre ces deux quantit s Formellement en utilisant la statistique de Fermi pour les distributions de porteurs Mathieu 04 on obtient qa ps pr dr Ns nje kT Nop n eKxT Eq I 8 En r solvant cette quation on obtient la valeur du potentiel de surface au seuil Ps 2 X Qf Eq I 9 Le passage de l tat bloqu l tat passant du transistor
236. ffiner notre mod le pour prendre en compte des situations qu il est probable de rencontrer dans les technologies CMOS avanc es Nous nous concentrerons ici sur les dispositifs planaires sachant que les quations obtenues pourront ais ment tre adapt es au cas des FinFETs ou des Trigate IILE 1 Source drain pitaxi s avec facettes Dans les technologies CMOS r centes les source drains sont r alis es par des pitaxies qui peuvent pr senter des facettes Ce type d pitaxie est en train de devenir un standard compter du n ud technologique 28nm ce qui est confirm par de r centes publications pour des dispositifs FDSOI Cheng 11 ou Trigate Auth 12 Les capacit s parasites dues ce type d pitaxie sont naturellement diff rentes et leurs valeurs plus faibles Nous proposons dans ce paragraphe de corriger le mod le pour les dispositifs planaires et la Figure III 32 repr sente les dimensions et capacit s parasites pour une pitaxie facett e d angle a a b Figure I 32 a repr sentation des dimensions n cessaires a la description et a la mod lisation des capacit s parasites pour des source drains pr sentant une facette d angle a b Capacit s parasites a mod liser pour une pitaxie facett e d angle a repr sent e sur une cartographie d iso potentielles obtenue par FlexPDE Comme langle de la facette n impacte que la composante lectrodes parall les de la capacit grille pitaxie Figure
237. gale a 24 Formellement on a Tuep 2Esi me gt Quep donn e par Eq Il 38 Taep 2Esi ne lt Xj gt Quep donn e par Eq Il 41 En d rivant la charge de d pl tion et en r injectant dans l quation Il 44 on obtient la valeur de la pente sous le seuil en fonction du potentiel de surface Pour avoir sa valeur dans le r gime de faible inversion on choisit de valuer pour 1 5xq La Figure 11 10 repr sente l volution de pente sous le seuil avec la longueur de grille obtenue avec cette m thode de mod lisation Bien que toujours imparfaite cette formulation permet une meilleure prise en compte de l impact des param tres technologiques sur la pente sous le seuil ae N 8 18cm 105 7 g S 2 S 100 gt Soal Mo 2 D 85 80 75 Lignes mod le Symboles simulations 70 0 50 100 150 200 L a b dl 120 X 10nm Non 8 1 8cm 110 J F EOT 1nm J 100 gt 90 3 80 un 70 60 0 50 100 150 200 L nm c d 200 N 3 1 8cm N 8 18cms 180 EOT 2nm 160 O O F El X tonm gt 140 gt E T 120 P v a 100 wr vT 80 ignes mod le 60 Symboles simulations 0 20 40 60 80 100 0 20 40 60 80 100 Lg nm Lg nm e f Figure II 10 Comparaison de l approche exacte de mod lisation de la pente sous le seuil lin aire a Va 0 1V et satur Va Vaa 1V avec les simulations num riques 2D en fonctio
238. germanium Cette approche ouvre la voie une nouvelle mani re d envisager la co int gration III V Ge e Probl mes dds la r duction des dimensions a Effets canaux courts a D lai dans les interconnections a Variabilit a Co t de d veloppement de de fabriaction Int gration h t rog ne MinattniSation More Moore Diversitication More than Moore Figure IV 19 Illustration des deux principales mani res de tirer avantage de l int gration 3D monolithique Batude 11 La faisabilit technologique est d ores et d j d montr e mais deux questions restent en suspens e L int gration 3D monolithique est elle affect e par des probl mes d auto chauffement e L int gration 3D monolithique est elle p nalis e par les capacit s parasites entre les deux niveaux de transistor Dans ce paragraphe nous allons r pondre la seconde interrogation en valuant la vitesse d un inverseur construit avec l int gration 3D monolithique et la comparer un inverseur classique planaire 2D IV C 2 Pr sentation et d finition des inverseurs 2D et 3D IV C 2 a L inverseur classique 2D Dans cette tude nous avons choisi pour r f rence un inverseur classique planaire Le dessin layout en anglais classique de son circuit est repr sent sur la Figure IV 20 Les grilles des transistors sont connect es pour donner l entr e de l inverseur et les drains sont aussi connect s pour donner la sorti
239. grille est un canal cylindrique compl tement enrob par la grille La forme carr rectangulaire ou circulaire du canal d pend du proc d de fabrication et plus particuli rement des recuits Coquand 12 Comme pour le Trigate et le FinFET les nanofils sont couramment utilis s en mode multi doigts mais galement en matrice pour pouvoir d biter des niveaux de courant important Dupr 08 LE 5 Mat riau III V et germanium Les mat riaux dit haute mobilit High Mobility Material sont attrayant car ils pr sentent une mobilit bien sup rieure celle du silicium gr ce a leur faible masse effective Figure l 47 56 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Masse effective des lectrons la 0 191 0 08 0 067 0 023 0 073 0 012 plus faible m m Masse effective des trous lourds 0 53 0 35 0 62 0 85 0 45 Mph Mo Masse effective des trous l gers 0 043 0 074 0 027 0 089 0 015 Mh Mo Mobilit des lectrons ui cm V 1 s 1 77000 Mobilit des trous u cm V s 200 450 Ratio Hn Hp 28 2 3 233 10 Gap E eV 300K 1 12 0 66 143 0 36 127 017 Concentration de porteur 101 2 1013 3 10 8 101 3 10 2 1016 intrins que n cm Permittivit relative 15 15 16 8 Figure I 47 Propri t de quelques mat riaux semi conducteurs de type IV et II V Cependant tous ces mat riaux alternatifs ont galement une permittivit sup
240. grille substrat C consid r e nulle dans notre tude La capacit substrat source C consid r e nulle dans notre tude La capacit substrat drain C4 consid r e nulle dans notre tude O O 07 6 e Trois charges o Charge de source Q o Charge de drain Qa o Charge de grille Q Sachant que ces deux descriptions sont li es par les relations suivantes a5 cee et 2 Ci av S114 Eq V 1 co nes Ci av Si 1 Eq V 2 Ou les indices i et j repr sentent les lectrodes concern es Vo Grille a V S R R D Va FRE l l TD e He Dan I l B V b b Figure V 1 sch ma quivalente du transistor MOSFET pour le simulateur dans le cas o le r gime dynamique est d crit par les cinq capacit s a puis par les trois charges b 179 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Pour tre utilisable dans le simulateur de circuit conventionnel la description du r gime dynamique doit satisfaire les contraintes suivantes e Les capacit s doivent tre sym triques et r ciproques e La conservation de la charge doit tre respect e e Les expressions doivent tre continues ainsi que leurs d riv es Le mod le de Meyer Meyer 71 r pond cette probl matique en donnant des expressions analytiques assez simples de chacune des seize capacit s intrins ques du transistor MOSFET Arora 93 Cependant cette approche ne garantit pas la con
241. guant bien cot source et cot drain pour le transistor du bas la capacit totale quivalente de l inverseur est donn e par Cror Ctottop Ctotpot Cwiring FO Eq IV 21 Comae ae Cor F Cp T Cenk pee T pen Sr omah A ge oa On 0 25 2G ye 20 gee C par ces T Csepi Coccag DE Chccas T Ccornerq ASC 2Cov 2Cof Cgepig Cgepis Coccag T Chccas Ccornerq Cnet Eq IV 22 ere P Cocea T Coomer 2 Opp 0 252 ag t 2Cr t 2Cr F 2Co F 2Ciea T ZCamer t 0 75 Cge 2Coy 2Cof 2Cgepi 2Cpeca 2Ccorner Eq IV 23 OU Ciottop Et Crotbor Sont respectivement les capacit s quivalentes du transistor du haut et de celui du bas Chaque terme des quations IV 21 IV 23 est d crit dans le chapitre III 171 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Nous pouvons alors tracer la variation des capacit s effectives de chaque inverseur 3D et la comparer aux r f rences 2D contact prise et contact en ruban La Figure IV 27 repr sente la variation de la capacit effective de chaque inverseur Cror normalis e par la capacit effective de l inverseur 2D utilisant des contacts prise 1 4 1 4 1 3 1 3 5 5 Q F 1 2 O D 5 1 2 N v E z 1 1 O E 1 1 z 2 Discret NMOS en haut Discret PMOS en haut M pa 60 80 10 toc NM b tct2c nm 1 20 40 60 80 100 0 9 0 Figure IV 27 Trac de la variation de la capacit effecti
242. gure Ill 1 a la distance grille contact est troitement li e CPP et L En consid rant que cette distance est gale la largeur d un contact on peut l estimer CPP L 3 En se r f rant aux valeurs attendues par l ITRS on voit bien que la distance va galement norm ment diminuer pour atteindre environ 6nm en 2021 e La diminution de la distance grille contact implique une augmentation de la capacit parasite grille drain e Dans les technologies CMOS avanc es la longueur de grille est rel ch e car les effets canaux courts deviennent difficiles contr ler le n ud technologique ne correspond plus la longueur de grille Par cons quent la distance grille contact est encore plus faible et la capacit parasite grille drain encore plus importante e Dans la course la performance les source drains sont d sormais r alis s par pitaxie on parle de source drains sur lev s pour limiter la r sistance d acc s Cette nouvelle architecture de jonction provoque une nouvelle augmentation de la capacit parasite grille drain Par ces remarques on constate que les capacit s parasites vont tre de plus en plus importantes ce qui a t anticip il y a d j quelques ann es Figure III 2 et vont devenir un des principaux freins la performance I C 4 C est la raison pour laquelle une mod lisation pr cise des capacit s parasites sur chaque architecture est indispensable pour pouvoir effectuer une val
243. hapitre III Evaluation analytique des capacit s parasites dans les structures CMOS L quation IIl 15 donne bien l quation param trique classique d une ellipse en fixant y et la famille de courbes obtenues pour diff rentes valeurs de y est un syst me d ellipses confocales de foyer 1 De la m me mani re on peut d montrer que la famille de courbes obtenues en isolant x est un syst me d hyperboles confocales x2 y cos x 2 sin x 2 ch y sh y 1 Eq III 16 La Figure Ill 7 repr sente le rep re cart sien initial et le rep re obtenu par transformation conforme trac avec les quations Ill 15 et III 16 Hyperboles x constante i Ellipses y constante y Figure III 7 Repr sentation du rep re cart sien initial et du rep re obtenu par transformation conforme trac avec les quations III 15 et III 16 A partir des deux quations pr c dentes nous allons pouvoir isoler x et y et les exprimer en fonction de x y Plonsey 61 Pour isoler x on remarque que x y 1 sh y cos x 1 Eq I 17 x y 1 4x sh y cos x 1 Eq I 18 En soustrayant la racine de l quation III 16 l quation III 15 et en appliquant au radical de cette somme la fonction cosinus r ciproque on parvient a exprimer x en fonction de x y x cos PRES x2 y2 1 2 4x2 1 Eit Eq III 19 Par un raisonnement ana
244. hitectures CMOS Pour l valuation des performances logiques au n ud technologique 20nm nous avons d fini chaque architecture partir de l tat de l art donn par de r centes publications d industriels Intel STMicroelectronics Samsung et IBM tant pour les performances des transistors l l et le lo que pour le choix des param tres technologiques Remarquant que l architecture Trigate de Auth 12 pr sente une longueur de grille rel ch e en comparaison des autres architectures ce qui lui procure un avantage du point de vue lectrostatique DIBL et pente sous le seuil mais un inconv nient du point de vue capacit intrins que et extrins que nous avons choisi de d finir une seconde architecture Trigate avec une longueur de grille plus agressive qui reproduit approximativement l lectrostatique de l architecture FDSOI Enfin la polarisation de la face arri re n ayant pas d effet sur les deux autres architectures tudi es nous n avons valu son effet de que sur l architecture FDSOI Nous avons ensuite effectu des simulations d anneaux r sonnants d inverseur de FanOut 1 puis FanOut 3 avec une charge fixe en sortie comprise entre O et 10fF et en faisant varier la tension d alimentation V4 Nous avons alors d montr que l architecture conventionnelle sur substrat massif pr sente des performances en retrait Nous avons galement montr que l architecture Trigate avec la longueur de grille rel ch e est la
245. i 2 Lpp C2G Eq VI 2 polyspace Leet 2 Wpp Wu Le lt lt polyendcap gt NP Eq VI 3 OU Lee et Hee Sont repr sent s sur le dessin classique d une cellule SRAM Figure VI 14 a ainsi que chaque dimension n cessaire leur valuation Les dimensions ne d pendant pas du dessin de la cellule sont estim es partir des valeurs de longueur de grille L et de pas de r p tition d un contact CPP suivant les r gles simples nonc es dans la Figure VI 14 b Len Equation CPP Liam 3 ____A2A CPP L 3 NP 2 CPP L 3 b Figure VI 14 a Dessin classique d une cellule SRAM avec ces principales dimensions n cessaires l valuation de son encombrement surfacique b R gles simples donn es au cour du chapitre III pour l estimation des dimensions a partir des valeurs de longueur de grille L et de pas de r p tition d un contact CPP Enfin pour ajuster chaque dessin de cellule SRAM nous choisissons de cibler une valeur de SNM Static Noise Margin marge de bruit statique en fran ais d finie sur la Figure VI 15 a la tension d alimentation nominale du n ud 16nm soit Vi 0 8V Nous la fixons a une valeur typique garantissant le fonctionnement de la cellule soit SNM 185mV comme d montr par Planes 08 pour le n ud 45nm Nous choisirons donc d ajuster nos cellules SRAM de mani re atteindre SNM 185mV V4 gg 0 8V tout en respectant la contrainte d encombrement surf
246. i de la capacit a lectrode perpendiculaire en consid rant les lignes de champs circulaires En r injectant L x dans l quation III 2 on a _ a b e e Electrodes parall les Eq II 3 t e Electrodes perpendiculaires C In Eq III 4 On remarque que l quation III 4 correspond aux r sultats obtenus dans Suzuki 99 et ne donnera donc pas satisfaction Comme nous l avons mentionn dans le paragraphe III A 2 nous allons consid rer que les lignes de champs sont de forme elliptique Nous justifions ce choix par la litt rature Bansal 05 et Wei 11 mais galement en effectuant des simulations num riques Comme le montre la Figure Ill 5 b les surfaces iso potentielles dans une capacit a lectrodes perpendiculaires sont tres semblables a des hyperboles Les lignes de champs lectriques tant par d finition perpendiculaires aux surfaces iso potentielles le champ lectrique est donn par le gradient du potentiel on peut alors justifier la forme elliptique des lignes de champs lectriques Par cons quent le L x utiliser dans l quation III 2 sera le quart du p rim tre d une ellipse Du fait de la complexit de l expression du p rim tre d une ellipse l quation IIl 2 ne pourra pas tre int gr e analytiquement dans ce cas C est la raison pour laquelle il est indispensable de passer par une transformation conforme et Lignes de champs rectilignes L x t Lignes de champs circula
247. i universelle et que sa valeur peut donc tre connue partir de cette loi La Figure l 11 montrent les lois universelles de variation de la mobilit effective pour les lectrons a et pour les trous b dans le silicium extraites de Takagi 94 On remarque que la mobilit effective diminue quand le dopage augmente ce qui tait attendu car la mobilit est inversement proportionnelle la probabilit d interaction des porteurs et que cette probabilit augmente avec la valeur du dopage Formellement si le dopage augmente le terme 7 de l quation l 40 diminue donc la mobilit effective galement Les quations des lois universelles de mobilit seront donn es dans le chapitre Il 28 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Ma ten SE si 3 9 ioh a 7 0210 7 2x10 gt LE i E 5 a z T a O ELECTRON at 0 1 1 0 0 4 1 0 EFFECTIVE FIELD MV cm EFFECTIVE FIELD MV cm a d apres Takagi 94 b d apr s Takagi 94 Figure I 11 Lois universelles de variation de la mobilit effective pour les lectrons a et pour les trous b dans le silicium extraites de Takagi 94 I B 4 D lai Inverseur et Courant Effectif Leff Afin d valuer la vitesse d une technologie CMOS il est commun d utiliser le d lai t d un inverseur sch ma de principe donn sur la Figure 1 12 a Vad PMOS in out NMOS 1 Commutation id
248. iadaiacavanadnaataanenuannaaaanaaanadennnanan 143 III D 9 Capacit de jonction ou d oxyde enterr Cj OU Chox rrsssssssesssssssesssnssrssssnssssnssnsssssssssssnssssssnsssessnss 144 HEES RAFFINEMENT DUMODELE Le en ie te in 144 IILE 1 Source drain pitaxi s avec facettes nininini A A 144 HE2 Espaceur muU COU Cota 25st aaah ha alee un 145 HEES NA RTT PONS eee rsa Nh aia cc ees dt ee 146 IILE 1 Estimation des parasites suivant la feuille de route ITRS wsesssssssssssssssesssessssssesssnssesssnssnesssnes 146 IILE 2 Comparaison FinFET Double grille planaire rires 148 MEG CONCLUSION DU CHAPITRE RU US A a a aaa tierce N 149 CHAPITRE IV APPLICATION DES MODELES DE CAPACITES PARASITES ESTIMATION DU DELAUD UN CIRCUIT SIMP LE decir a TEE aN Eae Eaa eens 151 IVAs METHODE DE RESOLUTION cetera aa a a cet cl 152 IVA Determination du delarpour CEE 152 IVAZ Calcul Geld Capacit equivalente er nace atau catalina tinea aad 153 IV B EVALUATION DE PERFORMANCE DISPOSITIFS I V GE IFQW nn 155 RL CORRE de D a M CR E ee ee er er na 155 IV B 2 Adaptation du mod le CMOS silicium pour reproduire les simulations Monte Carlo IFQW 156 Vbo COnStrUCHONUES TE ENCES SCUM En n enn A A DR E NN 159 IV B 4 Evaluation des capacit s parasites nn 160 IV B 5 Estimation du d lai et variation avec Loff et Vad rennes 161 WBO Es mauonmdela Junetina a N NN 162 IV C EVALUATION DE PERFORMANCE D UN INVERSEUR 3D MONOLITHIQUE wascsssescesseessessessessess
249. iel car il ne tient notamment pas compte de l effet de la largeur des dispositifs et des effets de proximit li s aux autres transistors tous deux indispensables la conception de circuit Par cons quent MASTAR VA sera seulement utilis pour de l valuation de performance au niveau circuit Nous utiliserons ensuite cet outil pour comparer les performances dynamiques des trois architectures concurrentes au n ud 20nm e L architecture conventionnelle sur substrat massif BULK Shang 12 e L architecture FDSOI Khakifirooz 12 e L architecture Trigate Auth 12 V A M thodologie et impl mentation du mod le MASTAR VA VA 1 D finir un dispositif dans un simulateur CAO Pour impl menter un mod le compact d crivant le comportement d un transistor MOSFET dans un simulateur de circuit conventionnel comme ELDO les premi res questions se poser sont les suivantes e Comment le simulateur consid re t il un transistor e De quelles grandeurs d crivant le comportement du transistor le simulateur a t il besoin Les r ponses ces questions se trouvent dans la documentation du simulateur ELDO concernant les mod les d finis par l utilisateur UDM pour User Defined Model ELDO UDM manual Pour le simulateur le transistor MOSFET est un dispositif quatre lectrodes le drain D la source S la grille G et le substrat B A chaque lectrode est associ un potentiel V4 Vs Ve Vp qui est une variable d entr e
250. ient les valeurs des param tres n cessaires au mod le fichier va pour g n rer le comportement lectrique du transistor Mod le qui contient l ensemble des quations d crivant le comportement lectrique statique dynamique du transistor param tres extraire tracer Les transistors composant le circuit sont d finis dans le fichier lib Fichier cir Fichier lib Fichier va Figure 23 Flot d utilisation de MASTAR VA 2 Exemple d utilisation de MASTAR VA Trac d une Ia V Ci dessous est repr sent e une copie d cran d une netlist fichier cir permettant de tracer une courbe I V Trac d une courbe 1d Yg ere ligne doit toujours tre un commentaire symbole l b home 1772 Verilogi models MastarLibrary 1lib p gt Appel de la librairie param WIDTH 0 14 D finition de param tre de param LENGTH 2 2e 02 la netlist ici largeur du transistor longueur de grille polarisation drain source et grille source param VDS Dessin du circuit 1 seul transistor dans cet exemple XM1 nom du dispositif ici un transistor D GS 0 connexion des lectrodes du 0 0 Definition des polarisations entre les noeuds de la netlist Dans cet exemple source et bulk n ud S et B sont la masse dispositif aux noeuds du circuit nfet type du transistor d fini dans la librairie fichier lib W L param tres du transistor dont la xl D GS 0
251. ier IdVg cir Sur la Figure 3 ona e _ VS est le courant qui traverse l lectrode de source e VD non repr sent ici le courant qui traverse l lectrode de drain donc I VS I VD e W GM est la transconductance 3 D finition d un inverseur dans l environnement de CAO Si on souhaite effectuer des simulations d inverseurs mont s en chaines ou en anneaux r sonnants il est pr f rable de d finir des sous circuits dans la netlist comme illustr ci dessous 258 Annexe D finition du sous circuit mot cl subckt e Inv nom du sous circuit e In out vdd et gnd lectrodes d entr e sortie du sous circuit ici au nombre de 4 Definition d un sous circuit ici un inverseur dans la netlist pour la simplifier Xmn Xmp nom des NMOS PMOS subckt inv in out vdd gnd Out sortie de l inverseur drain des deux En out in gids qad ntet W WH 1E 6 L LN 1E 6 transistors Ep out in vdds wdd poet W WR lE 6 L LP 1E 6 In entr e de l inverseur grille des deux vhsn qnds gnd transistors vhsp vdds wdd Source du NMOS la masse gnas ends Source du PMOS Veg Vaus Substrat des deux transistors la masse subckt invi in out vdd qnd re E er xl in 2 vdd qnd inv D finition d un second sous circuit nomm inv5 qui x2 2 3 ydd gnd inv est une chaine de 5 inverseurs inv de X1 X5 x3 34 ydd qad inv La sortie de chaque inverseur est connect e l entr
252. il est usuel dans la litt rature de normaliser les courants par le p rim tre not Wa qui vaut dans notre cas pour un fin t 2xh 70nm Or par une analyse interne STMicroelectronics ST Rapport Interne il a t d montr que les courants donn s dans la publication de Auth 12 sont normalis s par la largeur de l empreinte physique sur la puce footprint en anglais not Weootprint Pour un seul fin cela correspond au finpitch donc 60nm Dans le cas d une valuation de performance circuit ceci est extr mement important Pour le d montrer valuons le courant de saturation l n absolu d bit par un seul fin lun en WA dans le cas du NMOS lLn 1190uA um pour chaque m thode de normalisation de la valeur de courant de saturation cibl e e Normalisation par la largeur lectrique Ionifin lon tsi 2hsi 1190 10 107 2 30 107 83 3uA e Normalisation par l empreinte physique lonifin Ion Finpitch 1190 60 1073 71 4uA En faisant le ratio des deux valeurs absolues de courant de saturation obtenues pour un fin on constate que l cart est de 17 Donc sachant par ST rapport interne que les courants sont normalis s par l empreinte physique i e par le Finpitch dans Auth 12 nous aurions surestim les performances circuit de l architecture d environ 17 si nous avions consid r que les courants vis s taient normalis s par la largeur lectrique On peut alors tracer les caract ri
253. ilis es dans le chapitre Ill amp a b Figure V 11 a Sch ma de l architecture FDSOI avec ses dimensions caract ristiques b Vue au microscope lectronique transmission TEM en anglais de l architecture utilis e dans Cheng 11 La Figure V 12 donne les param tres technologiques d crivant compl tement l architecture FDSOI 189 Chapitre V Evaluation des performances avec des outils de CAO conventionnels FDSOI type NMOS PMOS Hypoth ses Vaa V Khakifirooz 12 L nm Khakifirooz 12 CPP nm 90 90 Khakifirooz 12 ti nm Z 6 6 Khakifirooz 12 tbox NM Liu11 EOT nm 0 9 09 Khakifirooz 12 typ nm pe le Epitaxie facett e Cheng 11 pcca 3 pcca nm CPP L 3 Estimee sur gam Khakifirooz 12 DIBL mV Khakifirooz 12 SS mV dec 80 95 Khakifirooz 12 lon Aum 1555 1210 Khakifirooz 12 La AS 942 660 Khakifirooz 12 lon Aum 60 60 Khakifirooz 12 Figure V 12 R sum des param tres technologiques consid r s pour la mod lisation de l architecture FDSOI En entrant ces param tres dans MASTAR VA et en ajustant le travail de sortie de la grille pour obtenir la valeur de fuite statique vis e l 60nA um puis les param tres de transport et de r sistance d acc s pour garantir le niveau de courant de saturation donn dans Khakifirooz 12 on peut tracer les caract ristiques courant tension du NMOS et
254. ils ont le m me DIBL Par contre la comparaison de la fuite statique du FDSOI avec FBB avec le Trigate A d pend de la tension d alimentation utilis e En effet la fuite est 3 fois sup rieure pour le FDSOI avec FBB a Vyg 0 9V et 5 fois sup rieure Vgg 1 2V ce qui s explique par l excellent DIBL du Trigate A 1 0E 06 Istat A a fh 1 0E 08 0 6 0 8 1 1 2 Vdd V Figure V 27 Variation de la fuite statique de l anneau r sonnant d inverseur FanOut 1 avec Vaa 202 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Pour que l analyse soit compl te il faut examiner la consommation dynamique travers l extraction du courant dynamique La Figure V 28 montre que la puissance dynamique du Trigate est sup rieure quelle que soit la tension d alimentation a et la charge en sortie de chaque tage b Ceci est d la plus grande valeur de capacit des Trigate A et B compar e aux technologies planaires 4 0E 04 1 8E 04 BULK S TRIGATE _B 3 5E 04 FD E TRIGATE_A FD FD_FBB 1 6E 04 s FD FBB 3 0E 04 3 TRIGATE_A 8 TRIGATE _B 1 4E 04 2 5E 04 BULK T 2 0E 04 gt TD 1 5E 04 1 0E 04 5 0E 05 0 0E 00 7 0 6 0 8 1 0 1 2 Charge fF Vdd V a b Figure V 28 a trac de la puissance dynamique Pam en fonction de la tension d alimentation Vaa pour u
255. ime lin aire ou de r gime ohmique Mais lorsque Vy V Vin l quation 1 36 donne une charge d inversion en y L donc au drain nulle L quation 1 37 de courant de d rive n est alors plus utilisable pour Vy V Vi puis pour Vg gt V V et on peut alors d finir la tension de saturation de drain Vg a Ve Vin Le courant dit de saturation lasat en Va Vasat vaut alors W lasat HeffCox T Vasat Eq I 38 Nous pouvons alors d finir le courant de saturation loan param tre cl d une technologie CMOS qui sera gal au courant drain source valu avec l quation l 38 pour V Vg Vag A tension d alimentation fix e on constate que le courant lon est d autant plus fort que la tension de seuil est faible Vgsa Ve Vin Nous avons vu dans le paragraphe pr c dent que la m me r gle s applique au courant l On estime qu un transistor MOSFET est performant lorsqu il pr sente un courant de fuite lo faible et un courant de saturation lon lev On comprend alors ais ment que le choix de la tension de seuil sera effectu pour satisfaire au mieux le compromis lon loff en fonction de l application vis e e Haute performance type microprocesseur CPU o on cherche avoir le maximum de performance donc de courant l n La fuite Io n est pas une contrainte tres importante car ce type de syst me est connect directement au r seau lectrique La minimisation de consommation n est donc pas prioritaire et le
256. in sur ces deux graphiques l architecture conventionnelle sur substrat massif BULK est celle qui consomme le moins Comme dans le chapitre pr c dent ceci s explique par sa faible valeur de fr quence en comparaison des architectures concurrentes Pour analyser la consommation dynamique il faut donc la repr senter en fonction de la fr quence 221 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm 6 0E 04 2 0E 04 BULK BULK FD FD FD_FBB FD_FBB TRIGATE sr TRIGATE 3 c 3 0E 04 gt me 0 0E 00 0 5 06 0 7 08 09 1 1 1 12 0 2 4 6 8 10 Vaa V Charge fF a b Figure VI 6 a Trac de la puissance dynamique Pam en fonction de la tension d alimentation Vaa pour un anneau r sonnant d inverseur FanOut 3 avec une charge fixe en sortie de valeur 2fF b Trac de la puissance dynamique Pam pour un anneau r sonnant d inverseur FanOut 3 en fonction de la valeur de la charge fixe en sortie tension d alimentation constante Vaa 0 8V La Figure VI 7 repr sente la fr quence en fonction de la puissance dynamique pour chaque architecture pour des anneaux r sonnants FO3 pour une charge de sortie de 2fF a et 5fF b Ces graphes vont traduire l efficacit nerg tique de chaque technologie CMOS en indiquant quelle fr quence peut tre atteinte une consommation donn e et de mani re duale donn e la consommation dynamique une fr quence donn
257. introduction de nouvelles architectures devient indispensable La description de ces nouvelles architectures de transistor MOSFET a fait l objet de la derni re partie de ce premier chapitre Dans un second chapitre nous avons d velopp des modeles analytiques afin d valuer les caract ristiques courant tension des architectures conventionnelles sur substrat massif FDSOI et double grille faiblement dop Les r gimes sous le seuil sont d crits a partir d une mod lisation pr cise et pr dictive de la tension de seuil de l effet canal court SCE du DIBL et de la pente sous le seuil en tenant compte de la sp cifi de chaque technologie L effet de la longueur de grille a t mod lis par l utilisation de la transformation tension dopage VDT Skotnicki 88 a Celle ci a t suffisante pour l architecture conventionnelle sur substrat massif et a d tre 235 Conclusion g n rale adapt e pour les architectures double grille et FDSOI Pour compl ter le mod le de tension de seuil du transistor FDSOI et tenir compte de l effet de l paisseur de l oxyde enterr nous avons adapt les travaux de Ernst 07 Chaque mod le est valid par simulations num riques 2D synopsis et par caract risations lectriques quand celles ci tait disponibles Le r gime au del du seuil est d crit par une mod lisation classique du courant de d rive ou la mobilit effective est estim e par les lois universelles de Takagi 94 L
258. ions Poisson Schrodinger 1D Les pointill s repr sentent le mod le de tension de seuil classique I C 3 Effets canaux courts SCE et DIBL Afin de mod liser les effets canaux courts nous allons nouveau recourir a la VDT Skotnicki 88 Comme pour le mod le de transistor conventionnel sur substrat massif II A 3 la premi re tape est d obtenir une expression idoine du dopage effectif Na et plus pr cis ment comment estimer le potentiel le long de la cathode virtuelle yclx Comme il a t montr dans Munteanu 05 que la variation de potentiel entre la surface i e l interface silicium oxyde de grille en x 0 ou x t et le centre du film est faible au seuil nous choisissons de le consid rer constant Ensuite bien qu il ait t montr que le chemin de conduction en faible inversion conducting path dans Tiwari 10 est situ a une distance de l interface gale a environ 0 1 0 3xt nous choisissons de consid rer le potentiel constant gal sa valeur en surface savoir au seuil Pn Eq 11 55 Enfin comme dans le mod le pour le transistor conventionnel sur substrat massif nous consid rons la longueur des lignes de courant L x gale la longueur lectrique tant qu on se situe entre les jonctions i e x lt X c est dire quel que soit x dans un dispositif double grille L expression du dopage effectif est alors tr s simple Non Non 2 a Vos 2 Pa stn 2y Pa Psth Vns Pa Ps
259. ique cela permet d abaisser la tension de seuil et donc d augmenter la vitesse quand le syst me n cessite un niveau lev de performance ou d augmenter la tension de seuil et donc de r duire la consommation du circuit Le passage l architecture Trigate est une rupture technologique plus violente car on rompt avec le mod le planaire utilis jusqu pr sent en passant une technologie 3D Ceci implique l existence de nouveaux challenges technologiques comme la formation du fin mais galement une nouvelle fa on d appr hender la conception de circuits logiques et SRAM du fait de la discr tisation de la largeur lectrique Cette architecture permet un meilleur contr le lectrostatique que le FDSOI et une plus grande largeur lectrique pour un m me encombrement qu une technologie planaire en g n ral dont le FDSOI Contrairement au FDSOI les techniques de back biasing ne sont pas efficaces pour le Trigate Enfin le choix du substrat reste une question ouverte pour l architecture Trigate l utilisation d un substrat SOI est plus on reuse qu un substrat massif mais permet la r duction des fuites et de conserver un fin non dop Par la m thodologie d crite dans ce manuscrit nous avons d montr que pour les n uds 20 et 16nm l architecture Trigate est tr s impact e par ses capacit s parasites et pr sente des performances l g rement en retrait par rapport l architecture FDSOI pour les circuits faiblement charg s
260. iques obtenus par nos mod les II A et II B nFDSOI pFDSOI nBULK pBULK tinm 2 20 7 20 mb fou ts ou 10 DIBL MA 75 75 140 180 95 220 H em vs 100 60 100 150 ke 08 06 117 115 10 8e17 Figure IV 9 R sum des dimensions utilis es pour les architectures transistor sur substrat massif et FDSOI ainsi que les param tres de transport utilis s et les valeurs des param tres lectrostatiques obtenus par nos mod les En premier lieu nous comparons les courants effectifs de tous les transistors NMOS puis de tous les transistors PMOS La Figure IV 10 repr sente les variations de courant effectif le avec le courant de fuite Io Le dispositif IFQW NMOS Canal InGaAs avec un espaceur de 1nm pr sente un niveau de courant effectif tr s lev s par rapport aux trois autres architectures et cela quelle que soit la fuite statique lof Par contre le courant effectif de 159 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple IFQW PMOS Canal Ge avec un espaceur de 1nm est tr s proche des valeurs obtenues avec les transistors sur substrat massif et FDSOI Sachant qu une meilleure image du d lai est donn e par un courant effectif quivalent donn e par cette quation 1 1 1 Eq IV 10 leffeg leffy leffp Par cons quent nous pouvons d ores et d j pr dire que l cart vu sur les courants effectifs des NM
261. ires NS L x 211x 4 a b Figure III 5 a Repr sentation sch matique des coordonn es pour le calcul d une capacit lectrodes parall les haut et d une capacit lectrodes perpendiculaires en consid rant les lignes de champs circulaires bas b Cartographie des surfaces iso potentielles dans une capacit lectrodes perpendiculaires obtenue par simulations num riques Electrode Dans ces travaux de mod lisation nous allons utiliser une transformation conforme pour transformer le rep re complexe cart sien initial en un nouveau rep re complexe de forme elliptique o le calcul de la capacit lectrodes perpendiculaires sera r duit au calcul classique d une capacit lectrodes parall les Figure III 6 Syst me de coordonn e Syst me de coordonn e Cart sien elliptique x y x y Capacit a electrodes gt Capacit electrodes perpendiculaires paralelles Figure III 6 Principe de la transformation conforme 117 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS IILB 2 La fonction de transformation La premi re tape est donc de choisir la fonction de transformation Plonsey 61 propose d utiliser la fonction F cosinus r ciproque F x jy arcos x jy x jy Eq III 5 F x jy cos x jy x jy Eq III 6 Ensuite il nous faut exprimer les coordonn es du nouveau rep re x
262. isseur d une tranche sera W n Ensuite nous utilisons le th or me de Pythagore pour d finir Hminert i la distance la plus courte pour une tranche donn e du contact au dessus de la grille et Hmaxer i la dimension effective d une tranche Nous utilisons alors l quation III 34 avec X1 Yi X2 V2 0 Hminer i Hmaxeft i H maxerf i _ 2 Wext 1 yHmaxeff 2 HmaXeff Hmineff Ccornercontacttop di TL n Espacer sh Hmineff Eq I 56 Hminer Coti Sext at g Eq Il 57 mineff 1 stl ii sp q H maxeff Cs iWext n tsp L 2 H mineft Ci Eq 1 58 a b Figure I 24 d coupage de l extension de grille pour le calcul de la composante Ccornersp a et de la composante Ccornercontact top D 135 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS La capacit de coin Corner totale est donc donn e par la somme des quatre composantes d crites ci dessus EE rate PC snc corners eet o E Eq I 59 Cette quation est utilisable pour les trois architectures planaires tudi e Nous comparons les r sultats obtenus avec cette quation a ceux obtenus par simulations num riques 3D Raphael Raphael Figure 11 25 Le tableau de cette m me figure nous montre que le mod le propos dans cette partie donne une bonne estimation de la capacit de coin Corner AVEC UN cart entre valeurs obtenues par mod le et par simulation inf rieur 10 Potentia
263. it correspondant l aide de Payet 08 tout en incluant la d gradation de mobilit due la r duction de longueur de grille donn par Bidal 09 De cette mani re les niveaux de courant de saturation obtenus avec MASTAR VA sont proches de ceux report s par Shang 12 Enfin on trace les caract ristiques courant tension du NMOS et du PMOS de l architecture conventionnelle sur substrat massif Figure V 10 1 0E 02 2 0E 03 1 0E 03 1 5E 03 1 0E 04 z 1 0E 05 Z1 0E 03 z T 1 0E 06 AU sn newt DIBL 110mV SS 90mV d SS 90mV d 1 0E 08 2o Sii 0 0E 00 1 0 0 5 0 0 0 5 1 0 Vg V Vd V Figure V 10 Caract ristiques courant tension de l architecture conventionnelle sur substrat massif obtenues par MASTAR VA V B 2 b L architecture FDSOI Pour d finir l architecture FDSOI Figure V 11 b nous utiliserons les performances statiques donn es dans Khakifirooz 12 ainsi que les principales dimensions Les source drains fabriqu s par pitaxies pr sentant une facette sont commun ment utilis es pour les technologies planaires avanc es et nous utiliserons les dimensions de Cheng 11 pour la d crire Figure V 11 b Enfin l paisseur d oxyde enterr n tant pas pr cis e dans Khakifirooz 12 nous utiliserons l paisseur donn e dans Liu 11 Enfin les dimensions non fournies par les diff rentes publications seront estim es comme dans le paragraphe V B 2 a partir des r gles simples ut
264. it de grille intrins que en inversion du NMOS et du PMOS DG FinFET FinFET FinFET Planaire casA cas B cas C Figure III 40 Variation du ratio de la capacit totale d un inverseur sur la somme de la capacit de grille intrins que du NMOS et du PMOS On constate que m me avec des r gles de dessin tr s agressives cas C le FinFET est toujours plus affect par les capacit s parasites que le double grille planaire Par cons quent un FinFET devra fournir plus de courant en mode d inversion qu un double grille planaire pour garantir une m me performance au niveau circuit d lai III G Conclusion du chapitre Poursuivant notre objectif d estimer les performances au niveau circuit nous proposons dans ce chapitre un mod le compl tement analytique de toutes les capacit s parasites de la zone active du transistor jusqu au premier niveau de m tallisation des interconnexions pour les principales architectures CMOS savoir l architecture conventionnelle sur substrat massif le FDSOI le double grille planaire le FinFET et le Trigate Nous avons commenc par distinguer les deux types de capacit s parasites existants pour chaque technologie CMOS e Les capacit s dont les lectrodes sont parall les estim es par la formule classique du condensateur plan 149 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS e Les capacit s dont les lectrodes sont perpendiculaires estim es pa
265. l V cm 1 Wex 70n m Coomer Coaraci Erreu r p C 30 nm mod le simulation GOE 0 1 30e 17 F 1 37e 17F 5 ne L 406nm 5 21e 17F 5 21e 17F 0 0 0E 00 L 790nm 8 63e 17 F 9 66e 17 F 10 b a Figure I 25 a Kit de simulation 3D Raphael b Comparaison des valeurs de Ccomer obtenues par simulations num riques et par notre mod le analytique III C 8 Capacit de jonction ou d oxyde enterr Cj ou Cbox Dans le cas du transistor sur substrat massif la capacit de jonction est valu e avec l quation classique d une jonction PN donn e dans Wei 11 Elle se d compose en deux composantes repr sent es sur la Figure II 26 a ce qui donne formellement 1 dEsiNsaNb 1 Cj W x a cre Ls Eq III 60 N g Np QatVas2 T N est la valeur du dopage dans les LDD et N le dopage du substrat Pour les transistors FDSOI et double grille Figure IIl 26 b les canaux sont non dop s donc la capacit de jonction entre le canal et la source ou le drain est tr s faible La capacit de jonction dans ces architectures est alors r duite une capacit d oxyde enterr BOX car les source drains sont isol s du substrat par le BOX On a alors CPP Lg epox C W box 2 Tox Eq I 61 136 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS CPP a b a Figure IIl 26 repr sentation des composantes de capacit de jonction pour l
266. l ch e du Trigate A qui est responsable d une valeur de capacit tr s importante V B 8 Ring d inverseur FO3 avec charge additionnelle de sortie variable L anneau r sonnant FanOut 1 pr sente l avantage d tre rapide a simuler et de fournir des r sultats assez simple interpr ter N anmoins les performances de ce type de circuit ne sont pas repr sentatives d un circuit r aliste En effet dans un vrai circuit la sortie d un inverseur ou de toute autre cellule standard en charge plusieurs autres et pas une seule comme dans un anneau r sonnant d inverseur FanOut 1 Il est donc plus adapt d analyser les performances circuits d un anneau r sonnant d inverseur FanOut 3 FO3 toujours avec une charge fixe en sortie de chaque tage Dans ce type de circuit chaque tage verra trois inverseurs La capacit quivalente de chaque tage sera donc plus grande et directement proportionnelle aux valeurs de capacit s au niveau du transistor i e grille et parasite La performance de ce type de circuit sera donc davantage corr l e a architecture du dispositif et ces capacit s ce qui est plus repr sentatif de la v ritable performance circuit d une architecture de transistor Comme au cours du paragraphe pr c dent V B 7 nous commen ons par tudier le comportement en fr quence des anneaux r sonnants en fonction de la tension d alimentation V4 et de la charge de sortie de chaque tage Figure V 3
267. l s CMOS architecture valuation de performance mod lisation analytique FDSOI FinFET Trigate double grille capacit parasite lectrostatique TITLE Models developpement for power performance assessment of advanced CMOS technologies sub 20nm ABSTRACT Since the commercialization of the first integrated circuit in 1971 the microelectronic industry has fixed as an objective to reduce MOSFET transistor dimensions following Moore s law As indicated by Dennard this miniaturization automatically improves device performances Starting from the 28 22nm technological node short channel effects are to strong and industrial companies choose to introduce new device structure FDSOI for STMicroelectronics and Trigate for Intel In such a context CMOS technology performance evaluation is key and this thesis proposes to evaluate them at circuit level Specific models for electrostatic parameters and parasitic capacitances for each device structure are developed for each device structure Those models have first been used to evaluate performances of advanced technologies such as III V Ge co integration and 3D monolithic integration and have then been implemented in VerilogA to ensure compatibility with conventional CAD tools such as ELDO This provides a compact model predictive and usable for each device structure which has been used to evaluated logic and SRAM performances of BULK FDSOI and Trigate devices for the 20nm and 16nm te
268. l augmentation de fuite statique due au FBB n est pas aussi forte que celle repr sent e sur la Figure V 31 qui consid re que le FBB est utilis en permanence L augmentation r elle est donc tr s d pendante du circuit consid r e et le graphique ci dessous indique en r alit la valeur maximale d augmentation de fuite statique due au FBB pour l architecture FDSOI 1 0E 05 1 0E 06 Istat A Trigate B 1 0E 08 Vdd V Figure V 31 Variation de la fuite statique de l anneau r sonnant d inverseur FanOut 3 avec Vaa Examinons maintenant la consommation dynamique de chaque architecture La Figure V 32 a montre la variation de puissance dynamique en fonction de la tension d alimentation pour chaque architecture dans le cas d un anneau r sonnant d inverseurs FO3 avec une charge de sortie de 2fF chaque tage On remarque a nouveau que l architecture Trigate est celle qui consomme le plus d nergie en r gime dynamique alors que l architecture conventionnelle sur substrat massif est celle qui consomme le moins du fait de sa frequence bien plus faible que les autres architectures Dans ce type d anneau r sonnant les capacit s des transistors ont plus d impact et on remarque que les deux Trigate pr sentent a peu pres les m mes valeurs de puissance dynamique et que le FDSOI avec FBB pr sente une consommation dynamique plus faible que les Trigate A et B Ces deux constatations 206 Chapitre
269. la Figure 111 13 b ce qui d montre que cette prise en compte de l crantage de la capacit de bords internes est correcte 126 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS E Simulations num riques Mod le Vg V a b Figure III 13 a Kit de simulation FelxPDE b trac de la capacit de bords internes Cir par simulation num rique et avec notre mod le La capacit grille canal C amp V obtenue par simulation est galement trac pour d montrer que la valeur max de Cir est bien en r gime de d pl tion Cette expression peut tre utilis e pour l architecture FDSOI en rempla ant X par t et pour le double grille planaire en rempla ant X par t 2 et en multipliant la valeur obtenue par 2 pour tenir compte de la seconde grille II C 5S Capacit grille contact Cpcca Dans les technologies CMOS actuelles deux sch mas de contact coexistent En effet jusqu au n ud technologique 45nm toutes les plateformes CMOS taient construites avec des contacts prise comme repr sent sur la Figure IIl 14 b Puis compter du 45nm certains ont fait le choix du contact en ruban la largeur du contact est gale la largeur du transistor pour les technologies hautes performances Auth 08 contrairement aux technologies basse consommation Josse 06 qui ont conserv le contact prise pour le n ud suivant galement 32 28nm Planes 12 Arnaud 09 Au n ud 20n
270. la longueur de grille L et d autre part de la polarisation de drain La transformation tension dopage VDT pour Voltage Doping Transformation Skotnicki 88 a traduit abaissement de barri re de potentiel par une diminution du dopage canal De cette mani re la r solution de l quation de Poisson deux dimensions est r duite une dimension les d tails de cette m thode font l objet du paragraphe II A 3 a et permet d obtenir des expressions tr s simples des param tres SCE et DIBL _ _ si_tox Tdep F SCE x 2 pg Eq 1 48 DIBL si tox dep y Eq 1 49 Esio2 Lg Lg OU p est la tension de diode form e par la jonction PN source canal ou canal drain donn e par quation Og Ines Eq 1 50 q nj Avec N niveau de dopage de la source et du drain La Figure 1 a illustre la variation de tension de seuil avec la longueur de grille pour une polarisation de drain faible Vg 50mV ce qui d finit la tension de seuil en r gime lin aire Vipin la d pendance avec la longueur de grille ne vient que du param tre SCE et pour une polarisation de drain forte Vg Vgg 1V ce qui d finit la tension de seuil en r gime de saturation Vinsa la d pendance avec la longueur de grille provient des param tres SCE et DIBL Enfin les quations 1 45 et 46 montrent que les param tres SCE et DIBL sont proportionnels la profondeur de d pl tion Tye Eq I 14 qui est d autant plus faible que le dopage Nan est lev SCE et
271. la valeur de la capacit est limit e par l lectrode la plus petite ce qui n tait pas pris en compte pr c demment II C Capacit s parasites sur un dispositif planaire Nous allons maintenant pouvoir appliquer puis valider les mod les d finis pour les deux types de capacit s identifi es sur les dispositifs CMOS savoir les capacit s lectrodes parall les et les capacit s lectrodes perpendiculaires 1II A 2 et III B IIL C 1 Composantes parasites sur structures planaires Nous allons commencer par identifier chaque capacit parasite sur les trois principales architectures planaires savoir le transistor conventionnel sur substrat massif not BULK le transistor compl tement d pl t sur substrat sur isolant not FDSOI pour Fully Depleted Silicon On Insulator et le double grille planaire DG La Figure IIl 9 repr sente sch matiquement une vue en coupe de chaque architecture planaire o e Cest la capacit de recouvrement overlap en anglais Il s agit de la capacit entre la grille et l extension des jonctions source drain sous la grille travers l oxyde e Cest la capacit de bords externes outer fringe en anglais Il s agit de la capacit entre le flan de grille et les source drain a travers l espaceur e C est la capacit de bords internes inner fringe en anglais Il s agit de la capacit entre la grille et l extension des jonctions source drain sous la grille travers l
272. lai de propagation d une chaine d inverseurs partir des I V du NMOS et du PMOS Elle ne tient cependant pas compte de la capacit quivalente de l inverseur qui varie si on change de dessin du circuit largeur ou longueur des transistors ou si diff rentes architectures de dispositifs sont utilis es Le paragraphe suivant propose une m thode pour valuer la capacit quivalente d un inverseur partir de la capacit de grille et des capacit s parasites de chaque dispositif estim es dans le chapitre III IV A 2 Calcul de la capacit quivalente Cette capacit est valu e partir des travaux expos s dans Wei 11 La capacit totale qui est charg e et d charg e au n ud de sortie est donn e par la somme de trois composantes 153 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple e Cest la capacit de drain de l tage en conduction gale la somme de la capacit grille drain C4 et de la capacit de jonction C e Cla capacit de grille de l tage a charger donc le suivant en incluant les parasites c est dire donn e par la somme C 2C o Cgc est la capacit grille canal e C est la capacit d interconnexion entre les 2 tages Afin d effectuer de meilleures comparaisons de performance dynamique partir d inverseurs il est courant d utiliser diff rentes valeurs de FanOut FO Pour une chaine d inverseurs le FanOut
273. lai de propagation d un inverseur en fonction de la tension d alimentation Vaa pour une fuite L 1nA um a et Iop 1uA um b Il est important de remarquer la grande diff rence entre le d lai de l IFQW avec espaceur 1nm et celui 5nm Ceci pouvait tre attendu apres la d termination du courant effectif quivalent Figure IV 11 Cette derni re confirme que pour que l architecture IFQW soit comp titive son int gration doit tre tr s bien contr l e en termes de variabilit du proc d de fabrication En effet une variation de seulement 4nm de l paisseur de l espaceur de 1nm 5nm a un impact direct sur le d lai de propagation de l inverseur qui peut tre divis par 1 5 dans le meilleur cas et par 3 dans le pire cas La Figure 1V 15 repr sente les variations de d lai de propagation pour chaque architecture en prenant pour r f rences l inverseur construit avec l architecture conventionnelle sur substrat silicium massif BULK pour une tension d alimentation Vyg 1V et deux valeurs de fuite lott Vdd 1V loffN loffP 1nA um loffN loffP 1uA um IFQW espaceur 1nm FDSOI silicium IFQW espaceur 5nm Figure IV 15 Comparaison des d lais de propagation pour chaque architecture en prenant pour r f rence les performances du transistor sur substrat massif pour deux valeurs de fuite statique Iof et une tension d alimentation Vaq 1V IV B 6 Estimation de la fuite totale Comme nous l avons vu pr
274. le tension d alimentation en fran ais On constate que la fin du BULK est pr vue pour 2015 soit pour le n ud 20nm alors que le FD SOI est pr vu pour 2013 galement pour le 20nm Cette architecture sera d crite dans le paragraphe I E 1 Les dispositifs multi grille ou multi gate sont quant eux attendus partir de 2015 soit le n ud 14nm Cependant l ITRS ne pr cise pas si la technologie restera planaire ou non et le nombre de grilles des dispositifs n est pas non plus sp cifi Le double grille planaire sera d crit au paragraphe I E 2 les FinFETs et trigate seront pr sent s au paragraphe E 3 Pour prospecter encore plus loin c est dire au del du n ud 10nm nous d crirons succinctement l architecture a base de nano fils au paragraphe I E 4 Enfin ITRS pr voit compter de 2018 l introduction de mat riaux haute mobilit canaux III V pour les NMOS et Germanium pour les PMOS Ces mat riaux ont une permittivit sup rieure celle du silicium les effets canaux courts sont donc plus difficiles contr ler c est la raison pour laquelle l ITRS ne pr voit leur introduction qu au travers de dispositifs multi grille Il ne faut cependant pas oublier les autres architectures possibles m me avec ce type de mat riau savoir les dispositifs dit Ol pour On Insulator sur isolant semblables l architecture FDSOI mais galement des architectures encore plus innovantes comme les IFQW Implant Free Q
275. le poids des capacit s propres a l architecture Cependant la puissance dynamique et donc la consommation dynamique de l architecture Trigate est toujours bien plus importante que celle du FDSOI m me avec FBB a cause des capacit s parasites importantes La comparaison a puissance dynamique constante est nouveau l avantage de l architecture FDSOI car une tension d alimentation plus importante doit lui tre appliqu e pour atteindre la m me puissance dynamique que l architecture Trigate Enfin comme pour le n ud pr c dent l architecture conventionnelle sur substrat massif pr sente des performances bien en retrait en comparaison des architecture FDSOI et Trigate Pour l estimation de performance SRAM nous avons d fini de nouveaux dispositifs pour chaque architecture car les transistors des parties SRAM et logique d un circuit ne subissent pas exactement les m mes proc d s de fabrication donc n ont ni les m mes param tres technologiques ni les m mes caract ristiques courant tension Les transistors de chaque architecture sont alors d finis en visant une valeur de compromis 1 l extrapol e des performances report es pour le n ud 20nm par Cho 11 Les dessins de chaque cellule SRAM sont ensuite d termin s en visant simultan ment une surface de cellule typique du n ud 16nm et une valeur de marge de bruit statique SNM Static Noise Margin 185mV a la tension d alimentation nominale du n ud 16nm soit Vag 0 8V Pour d
276. lement de r duire la mobilit 1 B 3 donc le courant de saturation lon 1 B 2 L id al serait donc d augmenter la valeur du dopage uniquement pour les longueurs de grille les plus courtes Afin d atteindre cet objectif des zones fortement dop es de m me type que le canal les poches sont r alis es par implantation ionique On parle alors d implantation poche Figure 1 25 40 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Figure I 25 illustration des poches sur un transistor court Les poches n ont pas d effet sur le transistor long car leurs dimensions sont n gligeables devant la longueur de grille Par contre lorsque que la longueur de grille diminue les poches ont pour effet d augmenter le dopage moyen du canal du transistor et donc d am liorer son contr le lectrostatique Enfin lorsque la longueur de grille est tres agressive les poches se rejoignent et le dopage canal n augmente plus lorsque la longueur de grille diminue mais reste constant la valeur gale au niveau de dopage des poches Figure 1 26 a L effet des poches sur la tension de seuil est illustr par la Figure 1 26 b Comme attendu lorsque la longueur de grille est tr s importante les poches n ont pas d effet sur le dopage canal moyen et la tension de seuil est la m me avec et sans poche Puis la longueur de grille est r duite le dopage moyen commence augmenter et comme les effets canaux
277. les param tres SCE et DIBL Il ne faut cependant pas n gliger l effet du BOX En effet les lignes de champs se propagent dans cette couche isolante et il en r sulte un couplage entre le drain et le canal qui vient aggraver le DIBL Dans la litt rature on parle de fringing fields Ernst 02 et Ernst 07 Pour limiter cet effet on cherche utiliser des BOX les plus minces possibles et on parle alors de dispositifs UTBB Ultra Thin Body and BOX pour film et oxyde enterr ultra fin N anmoins pour des paisseurs de BOX suffisamment fines lt 25nm le potentiel l interface BOX substrat est suffisamment important pour cr er une zone de d pl tion cette interface et donc augmenter l paisseur effective d un point de vue lectrostatique du BOX Pour lutter contre cet effet il a t propos d introduire un plan de masse ou ground plane Ernst 99 qui consiste en une couche dop e 10 18cm de type oppos aux sources drains sous le BOX mince Cette couche r alis e par implantation ionique travers le BOX r duit la d pl tion et limite donc l paisseur effective de BOX son paisseur physique On parvient alors limiter le couplage entre drain et canal par l interm diaire du BOX et donc conserver un bon contr le du canal par la grille cf 11 B Enfin l utilisation de BOX mince permet galement de pouvoir contr ler la tension de seuil du dispositif par polarisation de la face arri re
278. lev es gt 5fF car les architectures Trigate tirent avantage du niveau de courant d bit sup rieur au FDSOI m me avec FBB gr ce leurs largeurs lectriques sup rieures Le gain en fr quence apport par l utilisation du FBB 15 se paie par une augmentation de fuite statique de l inverseur d un facteur 5 limite maximum car le FBB n est utilis que lorsque le syst me a besoin de performance quelle que soit la tension d alimentation Vaa En comparant les vitesses d inverseur non plus tension d alimentation constante mais puissance dynamique constante nous avons constat que les carts vus en faveur du FDSOI avec et sans FBB compar s aux architecture Trigate m me tension d alimentation sont exacerb s Ceci tait attendu car le FDSOI pr sente de faibles valeurs de capacit s donc pour que le FDSOI atteigne une m me puissance dynamique que les architectures Trigate il faut lui appliquer une tension d alimentation sup rieure ce qui procure un gain suppl mentaire en fr quence Cette comparaison est r aliste et justifi e car les circuits sont aujourd hui con us pour tre utilis leur maximum de performance et ce maximum est souvent fix par la dissipation thermique limite du boitier La tension d alimentation est alors fix e pour atteindre cette limite 237 Conclusion g n rale Enfin n oublions pas les quelques limitation de notre m thodologie MASTAR_VA ne permet pas de tenir compte
279. licium qui se doit d tre mono cristalline car destin e tre la zone active donc le canal d un transistor MOSFET La Figure 1 40 repr sente une vue sch matique d un substrat SOI avec les noms usuels des principales dimensions Figure I 40 Vue sch matique en coupe d un substrat SOI Les transistors sur substrats SOI ont t utilis s pour la premi re fois dans une application vis e commerciale dans les domaines militaires et spatiaux Leray 90 Hite 92 gr ce leur immunit aux radiations Cependant pour les applications mobiles grand public l immunit aux radiations n est pas la pr occupation premi re et les transistors sur SOI sont utilis s seulement depuis le n ud 28nm Planes 12 dans la configuration UTBB Ultra Thin Body and Box pour film et oxyde enterr ultra fin I E 1 b Le transistor FDSOI Pour les applications CMOS l architecture FDSOI UTBB est utilis e et elle est sch matiquement repr sent e sur la Figure 1 41 Lorsque le film de silicium est fin il est indispensable de r aliser les sources drains par pitaxie pour limiter la r sistance s rie Oxyde de grille a b Figure I 41 a Vue sch matique en coupe d un transistor FDSOI UTBB Les espaceurs entre grille et source drain sur lev s ne sont pas repr sent s pour la clart du sch ma b photo prise au microscope lectronique a transmission d un transistor FDSOI Fenouillet 12 51 Chapitre Le transistor M
280. llement ona x min y2 x2 2 y1 min y2 x2 a Eq I 29 y2 sh xi Y4 y sh X1 Eq III 30 Ixi y7 x 5 Eq I 31 x 0 Eq I 32 De cette mani re une capacit lectrodes perpendiculaires dans le rep re cart sien est quivalente et est valu e comme une capacit lectrodes parall les dans le rep re elliptique transform dont les lectrodes sont s par es par un isolant d paisseur m 2 et de largeurs donn es par la fonction de transformation y X Lignes de champs Isolant lectrique Xo Lignes de Conduct os lectrique Isolant yy Yo y Conducteur a p Figure III 8 Coordonn es pour le calcul d une capacit lectrode perpendiculaires dans le rep re cart sien initial a et dans le rep re elliptique transform b Ce mod le permet de bien mod liser la capacit due aux lignes de champ elliptiques ce qui est le cas des lignes d butant dans le rep re cart sien Figure IIIl 8 a pour x gt x et y gt y Cependant il existe des lignes de champs entre les deux lectrodes qui ne sont pas elliptiques et qui sont localis es dans la partie gris e de la Figure III 8 a Ce couplage entre les deux lectrodes n est pas pris en compte par le mod le pr sent ci dessus et est tr s difficile mod liser proprement car il n est pas possible de faire d hypothese sur la forme des lignes de champs dans cette zone Pour avoir une estimation au premier ordre de
281. lleure contr le lectrostatique nous allons d abord nous focaliser sur ce cas En multipliant le premier terme de l quation de Poisson Eq Il 28 par la d riv e du potentiel par rapport x et en int grant de x 0 x X X x dae e tN T Hy y le e h dx dx dz 2 lt 2 22 x X j a x 0 2 es x X Es Eq ee Ou E est la valeur du champ lectrique l interface silicium oxyde de grille En crivant la loi de Gauss Eq Il 3 et en n gligeant la charge d inversion Qin car nous travaillons autour du seuil on peut crire que E Quiep Esi En rempla ant dans Eq Il 29 on obtient une expression analytique de la charge de d pl tion dp X d d2 Qdep Esi x obo ax we Eq II 30 lt Il reste donc valuer les deux termes sous la racine Le premier est obtenu en int grant Eq Il 28 de x X a X Tgep Dans cette zone on a L x 2 ce qui implique Nen x Nen Tdep d fTdep Nch Jx zz dx Jx q dx Eq 11 31 dep dep Nch q Taen X Eq I 32 dxx Tdep dxx Xj q Esi dep j q 7 LA d 2 s 2 A la limite de la zone de d pl tion le champ est nul donc Q L quation II 32 donne alors l expression x T dep analytique du premier terme de l quation Il 30 do i _ JaNc cs Taep x Eq 11 33 Pour le second terme de l quation Il 30 il faut int grer analytiquement de x 0 x X donc L x L l quation de Poisson transform e avec la VDT
282. logue on parvient isoler y x y 1 ch y sin x 1 Eq I 20 x y 1 4y ch y sin x 1 Eq I 21 119 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS En ajoutant l quation IIl 15 la racine de l quation IIl 16 et en appliquant au radical de cette somme la fonction sinus hyperbolique r ciproque on parvient exprimer y en fonction de x y 24y2 14 x2 y2 1 2 4y2 y sh t See Eq I 22 I B 3 Expression de la capacit dans le nouveau rep re Pour calculer la capacit entre deux lectrodes perpendiculaires s par es par un isolant de permittivit on commence par d finir les dimensions des zones conductrices et des zones isolantes Figure III 8 a La fonction de transformation d crite dans le paragraphe III B 2 n est utilisable que pour un syst me d ellipses confocales plonsey 61 Bansal 05 il est alors n cessaire de transformer la structure initiale pour garantir cette condition Nous choisissons de jouer sur la dimension x le m me raisonnement peut tre effectu en modifiant y3 Sachant que la plus petite ellipse est d finie dans le rep re initial Cart sien par l quation param trique 2 x y 1 Ea I 23 X47 je yi q Et la plus grande ellipse par 2 2 7 Eq III 24 Xi X2 Y1 2 Le foyer f d une ellipse tant d fini par f Ja b Eq I 25
283. m aura lieu un consensus pour ce second sch ma de contact quelle que soit l architecture des transistors choisie et l application vis e Auth 12 Shang 12 Les deux paragraphes suivants proposent la mod lisation des capacit s parasites pour les deux sch mas de contacts alors que les pr c dents travaux sur les capacit s parasites Wei 11 se sont concentr s sur la mod lisation du contact ruban Lorsque la grille fait face au contact la capacit grille contact est divis e en deux composantes Figure II 14 a Crccaflat eSt la capacit entre le flan de grille et le contact Il s agit d une capacit lectrodes parall les e Crccatop Est la capacit entre le dessus de la grille et le contact Il s agit d une capacit lectrodes perpendiculaires Ces deux composantes sont suffisantes pour mod liser les capacit s parasites pour le contact en ruban pour les contacts prise il faudra galement traiter les zones ou il n y a pas de contact face la grille Contact Cccatop Cccatlat Contact prise a b Figure III 14 a Vue sch matique en coupe dans un contact et repr sentation des deux composantes de la capacit grille contact b Repr sentation en vue de dessus des deux sch mas de contact mod lis s 127 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Les expressions d velopp es ci dessous seront communes aux trois architectures planair
284. mation des capacit s parasites Chapitre III il est maintenant possible de s int resser aux performances dynamiques La m thode la plus simple et la plus rapide est d utiliser les travaux de Na 02 qui propose d estimer le d lai de commutation d un inverseur partir du courant effectif I B 4 Afin de gagner en pr cision sur l estimation de ce d lai nous utilisons une r solution num rique et it rative des quations diff rentielles r gissant le fonctionnement d un inverseur IV A 1 Cette m thode est d ores et d j impl ment e dans l outil MASTAR MASTAR Toutefois pour ces deux m thodes il reste une m me inconnue d terminer la capacit quivalente de l inverseur Son calcul tir de Wei 11 sera pr sent au paragraphe IV A 2 Enfin la fin de ce chapitre sera d di e deux tudes comparatives de performance dynamique men es avec cette m thode La premi re est consacr e l tude de performances de dispositifs Ill V compar e des architectures silicium standards IV B La seconde portera sur une comparaison des performances d un inverseur 3D circuit construit par int gration s quentielle 3D monolithique Batude 11 avec un inverseur classique IV A M thode de r solution IV A 1 D termination du d lai pour C 1fF Le principe de cette m thode est de tracer les variations de tension de sortie de chaque inverseur constituant une chaine d inverseur en fonction du temps et d en ex
285. me Madjid Akbal pour sa sympathie son travail je lui dois en partie le mod le de lectrostatique du FDSOI du chapitre Il de ce manuscrit sa pers v rance et pour avoir test ma patience ainsi que mon endurance surtout lors des nombreuses corrections du rapport de stage jusqu leurs limites respectives J esp re l avoir suffisamment arm pour une bonne poursuite en th se Je vais maintenant saluer les th sards qui ont rejoint l quipe durant ces trois ans R mi Onoriu Boris qui restera P core pour moi L opold Arthur Thomas et Gaspard Je les remercie mod r ment pour leurs interminables pr sentations au weekly et leur souhaite bon courage pour terminer leurs theses J ai gard ces derni res lignes pour remercier Jean Luc Huguenin qui a commenc puis termin sa th se un an avant moi Apr s des d buts difficiles dans les locaux recul s du rez de chauss e du b timent B1 bis nous nous sommes apr s un d m nagement et un changement de b timent retrouv s dans l adversit en partageant le m me bureau Bureau qu on peut qualifier sans exag ration d hostile Ce fut malgr tout nos d buts favoris s par l laboration conjointe du mod le de seuil double grille Comment r sumer par des mots ce qui s est pass depuis difficile certes mais nous avons r ussi poursuivre nos travaux respectifs de mani re parfois conjointe dans la bonne humeur et c est un euph misme Je remercie galement Jean L
286. ment proc d de fabrication le principal avantage du double grille planaire est l excellent contr le de l paisseur du film de silicium car d finit par pitaxie alors que son principal inconv nient est l alignement entre les deux grilles Huguenin 10 I E 3 FinFET Trigate Le FinFET en configuration double grille est repr sent sur la Figure 1 43 a Contrairement au double grille planaire I E 2 les canaux de conduction sont verticaux et ressemblent un aileron fin en anglais de requin d o son nom Pour emp cher la conduction sur le dessus du fin et assurer une parfaite configuration double grille un masque dur de nitrure est usuellement d pos Kawazaki 09 Le Trigate Figure 1 43 b est identique au FinFET sauf que le masque dur de nitrure est remplac par l empilement d oxyde de grille ce qui permet bien au fin d tre contr l par trois grilles Ces dispositifs peuvent tre fabriqu s sur substrat bulk conventionnel ou sur SOI cas repr sent sur la Figure 1 43 b Essentiellement pour des raisons conomiques le substrat bulk est choisi 53 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures 3 4 fois moins cher qu un substrat SOI la premi re plateforme CMOS utilisant l architecture Trigate est r alis e sur substrat massif Auth 12 Cependant contrairement au Trigate sur SOI qui est isol du substrat par la couche de di lectrique enterr e le Trigate sur
287. mique La Figure V 33 repr sente la fr quence en fonction de la puissance dynamique pour chaque architecture pour des anneaux r sonnants FO3 avec une charge de sortie de 2fF a et 5fF b Ce type de graphique va traduire l efficacit nerg tique de chaque architecture Dans les deux cas le FDSOI avec FBB est l architecture la plus efficace nerg tiquement m me pour une charge de sortie de 5fF Cependant quand la charge de sortie augmente Figure V 33 b l cart entre FDSOI avec FBB et les deux architectures Trigate se r duit et le Trigate B permet d atteindre des niveaux de fr quence plus lev s que le FDSOI pour une m me consommation dynamique Cependant le Trigate A reste moins performant que le FDSOI car la p nalit capacitive due sa longueur de grille rel ch e est trop importante et n est toujours pas suffisamment att nu e par la charge de sortie de l inverseur 9 0E 09 6 0E 09 8 0E 09 5 0E 09 7 0E 09 6 0E 09 4 0E 09 o 5 0E 09 o 2 2 E 4 0E 09 tai i FD Prem 4 FD_FBB FD _FBB S TRIGATE_A 2 0E 09 _ S TRIGATE_A 2 0E 09 E TRIGATE _B TRIGATE _B BULK e BULK 1 0E 09 1 0E 09 7 7 0 E 00 2 E 04 4 E 04 6 E 04 0 E 00 2 E 04 4 E 04 6 E 04 Pdyn W b Pdyn W a Figure V 33 Trac de la fr quence en fonction de la puissance dynamique pour un anneau r sonnant d inverseur FanOut 3 avec une charge en sortie de 2fF a et 5fF b
288. mit e De cette mani re les architectures ne sont plus compar es a tension d alimentation identique mais consommation dynamique identique ce qui m ne une comparaison plus juste et plus r aliste 203 Chapitre V Evaluation des performances avec des outils de CAO conventionnels 1 4E 10 7 0E 09 FO1 2fF FO1 5fF 1 2E 10 6 0E 09 1 0E 10 A Za 5 0E 09 5 8 0E 09 4 5 4 0E 09 4 co co 6 0E 09 FD 3 0E 09 FD FD_FBB FD_FBB S TRIGATE_A 8 TRIGATE_A 4 0E 09 4 S TRIGATE B 2 0E 09 TRIGATE_B BULK BULK 2 0E 09 B T T T T 1 0E 09 T T T T I 0 E 00 1 E 04 2 04 3 E 04 4 E 04 0 E 00 1 E 04 2 E 04 3 E 04 4 04 Pdyn W Pdyn W a b Figure V 29 Trac de la fr quence en fonction de la puissance dynamique pour un anneau r sonnant d inverseur FanOut 1 avec une charge en sortie de 2fF a et 5fF b La Figure V 29 a montre que dans un anneau r sonnant FanOut 1 avec une charge en sortie de 2fF le FDSOI avec FBB permet d atteindre la fr quence la plus haute quelle que soit la puissance dynamique et de mani re duale pr sente la plus faible consommation dynamique une
289. mpilement grille m tallique di lectrique haute permittivit et l application de contraintes m caniques sont alors apport es afin de r duire l impact de ces effets parasites sur le comportement lectrique du transistor Celles ci vont cependant se r v ler insuffisantes partir des n uds 28nm et 20nm Ces derniers voient l introduction de nouvelles architectures qui vont permettre de poursuivre la miniaturisation du transistor MOSFET la croissance de sa densit d int gration et finalement la loi de Moore Prenons maintenant un peu de hauteur et consid rons le syst me c est dire le circuit int gr dans sa globalit Au d but des ann es 2000 est apparue une distinction entre deux types d application e Les applications haute performance recherchant une vitesse maximale sans trop tenir compte de la consommation car celles ci fonctionnent en tant branch es au r seau lectrique et sont quip es de syst me d vacuation de la chaleur L exemple repr sentatif de ce type d application est le microprocesseur d un ordinateur e Les applications basse consommation recherchant une bonne autonomie au d triment de la performance pure car fonctionnant sur batterie Citons pour exemple le t l phone portable Ces consid rations ne sont aujourd hui plus valables Concernant les applications haute performance on observe compter de 2002 une stagnation des fr quences d horloge En effet le niveau de puissance dissi
290. mples constations d montrent la pertinence du courant effectif et mettent en exergue l importance de comparer les technologies par le compromis courant effectif courant de fuite l l en compl ment et non la place du compromis courant de saturation courant de fuite lon lor 34 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Transistor court a V ad Id A DIBL OmV Transistor long 0 Ve V Vad a b Figure I 17 a Illustration de l effet de la r duction de la longueur de grille sur une des courbes Ig Vz en chelle logarithmique b Illustration de l effet du DIBL sur un r seau d Iq Va et sur le courant effectif Ier On peut galement constater sur la Figure l 17 a que la pente sous le seuil est d grad e par la r duction de longueur de grille Ceci peut tre galement mod lis par la VDT Skotnicki 88 a et deux approches ont d ores et d j t propos es Gwoziecki 02 et Pouydebasque 07 De plus amples d tails th oriques seront donn s dans le paragraphe II A 4 et la Figure 1 18 donnent les variations de pente sous le seuil avec la longueur de grille donn es par Pouydebasque 07 Ces courbes d montrent galement que la pente sous le seuil est moins d grad e par la longueur de grille si d une part l oxyde de grille est fin et d autre part par si le dopage canal est fort Q A o Simulation Tox 1 2nm S D Simulation Tox 2nm z New Model in
291. mposantes des quations IV 5 et 6 sont donn es par le chapitre III et Cg of est la capacit grille substrat l tat OFF Wei 11 Par cons quent en tenant compte de la valeur du FanOut la capacit totale quivalente pour un type de transistor est donn e par Ctot Ca FO Cg Coy Cop Cocca Ccorner M Cj FO 0 25 Cu 2Coy 2Cir 2Cof 2Cpcca 2Ccorner 0 75 Cge 2Cov 2Cof 2Cpcca 2Ccomer Eq IV 7 Enfin en notant C in et Ci les capacit s totales respectivement du NMOS et du PMOS valu es par l quation IV 7 on arrive l expression de la capacit totale de l inverseur Cror Crain T Ctotp f Cint FO Eq IV 8 Pour un circuit tr s simple comme un inverseur les interconnexions entre transistors sont tr s courtes et nous pourrons consid rer que Cim 0 Le d lai de propagation t d une chaine d inverseur peut alors tre simplement valu par T up ot Eq IV 9 OU Ti est le d lai valu pour une capacit quivalente gale 1fF avec la m thode indiqu e dans le paragraphe IV A 1 et Cror est la capacit quivalente de l inverseur donn e par l quation IV 8 IV B Evaluation de performance dispositifs III V Ge IFQW IV B 1 Contexte Les NMOS utilisant des canaux en mat riau III V combin s des PMOS utilisant des canaux germanium sont de s rieux candidats pour les derniers n uds technologiques de la feuille de route CMOS ITRS Cependant comme men
292. n travers les masque dur HM Hard Mask en anglais Cette capacit est propre au FinFET double grille Pour le Trigate le dessus du fin est recouvert de empilement di lectrique de grille m tal et la capacit compte donc comme de la capacit grille classique e C est la capcit de recouvrement overlap en anglais Elle est semblable au cas planaire et n est pas repr sent e sur la Figure II 27 pour ne pas surcharger le sch ma pcca FIN c a b Figure III 27 Repr sentation des diff rentes capacit s parasites dans un FinFET l aide d une vue en coupe dans un fin a vue en perspective b et d une vue de dessus c 137 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS La Figure IIl 28 d finit les dimensions n cessaires valuation des capacit s parasites sur ces dispositifs non planaires e L est la longueur de grille e CPP le Contacted Poly Pitch e dLla longueur de recouvrement de la grille et des jonctions overlap en anglais e t l paisseur d oxyde de grille et l paisseur de l espaceur e H la hauteur de grille Dans le cas du double grille on distinguera grille du haut et grille du bas en notant leur hauteur respectivement Hg et Hep e Hu distance entre le haut de la grille et le premier niveau de m tallisation e tj l paisseur du fin e hla hauteur du fin e FP le finpitch gal la somme de l paisseur d un fin et
293. n anneau r sonnant d inverseur FanOut 1 avec une charge fixe en sortie de valeur 2fF b Trac de la puissance dynamique Payn pour un anneau r sonnant d inverseur FanOut 1 en fonction de la valeur de la charge fixe en sortie tension d alimentation constante Vaa 0 9V On remarque aussi sur la Figure V 28 que l architecture conventionnelle sur substrat massif semble tre celle qui consomme le moins Cependant une bonne approximation de la puissance dynamique est donn e par la formule Payn CVaa f Eq V 14 O C est la capacit quivalente du circuit Va la tension d alimentation et f la fr quence du circuit Nous avons vu pr c demment Figure V 25 que l architecture conventionnelle sur substrat massif n est pas comp titive en terme de vitesse i e fr quence et donc le terme f de l quation V 14 est beaucoup plus faible pour cette architecture ce qui explique sa puissance dynamique inf rieure Il est donc difficile de comparer les puissances dynamiques sans prendre en compte les diff rences de fr quence C est la raison pour laquelle il est usuel de tracer la fr quence du circuit en fonction de la puissance dynamique Ce type de graphique va traduire l efficacit nerg tique d une architecture de transistor c est dire e Quelle puissance dynamique est consomm e pour atteindre une certaine fr quence e Quelle fr quence maximale est il possible d atteindre si la puissance dynamique maximum est li
294. n 11 97 La Figure 11 37 montre que notre mod le reproduit bien les simulations num riques 2D 120 120 Symboles simulation num rique 2D Symboles simulation numerique 2D 110 raits continus Mod le 110 Traits continus Mod le _ 100 t 10nm _ 100 t 10nm T O 90 tj 7nm 90 tj 7nm E 80 t 5nm E g0 t 5nm a V 7 70 lt 70 NS EOT 0 4nm EOT 1nm 60 60 50 50 0 50 100 0 50 100 L nm L nm Figure 11 37 Pente sous le seuil en fonction de la longueur de grille pour trois paisseurs de film de silicium et deux valeurs d EOT Les symboles repr sentent les simulations num riques et les traits continus repr sentent l expression analytique II 75 IL C 5 Validation du comportement en temp rature Ne disposant pas de mesure de tension de seuil en fonction de la temp rature pour l architecture double grille nous n avons pas pu valider le comportement de notre modele en fonction de la temp rature 98 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS I D Mod lisation du courant de drain Grace aux mod les lectrostatiques propos s dans les trois parties pr c dentes il est ais de pr voir les valeurs de fuite l et de courant d bit l n l aide de la th orie classique de courant de d rive diffusion drift diffusion en anglais 1 B 2 pour chaque architecture Cependant un raccord propre entre les r gimes lin aire et satur sur les l4
295. n avec les conditions aux limites sp cifiques a chaque architecture La polarisation de la face arri re n a d effet significatif que pour l architecture FDSOI et nous avons donc mod lis son effet uniquement pour cette architecture Les effets de confinement quantique n ont t pris en compte que pour la tension de seuil canal long du transistor double grille car ils sont significatifs uniquement pour ce type de dispositif pour une paisseur de film de silicium t lt 10nm Nous avons tenu compte de l effet de la longueur de grille par l utilisation de la transformation tension dopage VDT Skotnicki 88 a Celle ci a t suffisante pour l architecture conventionnelle sur substrat massif et cette technique a pu tre adapt e pour le transistor double grille La VDT 110 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS ne tient intrins quement compte que des lignes de champ lectrique incluses dans le canal Afin de mod liser l effet de l paisseur de l oxyde enterr sur la tension de seuil du transistor FDSOI nous avons adapt les travaux de Ernst 07 Pour r sumer l lectrostatique de chaque architecture a t mod lis e en tenant compte des sp cificit s de chaque dispositif et de l effet des diff rents param tres technologiques c est dire e Pour chaque architecture la longueur de grille L l paisseur d oxyde de grille to la temp rature T et les car
296. n de la longueur de grille Lz pour diff rents EOT profondeur de jonction Xj et dopage canal Nen a SSin EOT 1nm Nan 3 18cm2 b SSiin EOT 1nm N n 8 18cm c SSsat EOT 1nm Nx 3 18cm d SSsat EOT 1nm Nx 8 18cm e SSsx EOT 2nm Nn 3 18cm5 f SSsat EOT 2nm Nn 8 18cm 72 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS IT A 5 Comparaison aux mesures silicium Pour d finitivement valider notre mod le de tension de seuil nous allons le comparer des mesures effectu es sur deux technologies CMOS ST le 65 et le 32 nm Le 65nm utilise une grille en polysilicium et le SiO comme mat riau d oxyde de grille il sera donc affect par la d pl tion de grille I C 3 a Le 32nm utilise une grille m tallique et un di lectrique haute permittivit empilement dit HK metal il ne sera donc pas affect par la d pl tion de grille mais il sera n cessaire de raisonner en EOT I C 3 Comme mentionn dans le paragraphe D 1 b les technologies conventionnelles sur substrat massif avanc es utilisent des implantations poches pour limiter l impact des effets canaux courts ce qui conduit un dopage canal moyen d pendant de la longueur de grille Pour tenir compte de cette sp cificit technologique nous remplacons le dopage canal Nan dans nos quations Eq Il 42 et Il 44 par l expression du dopage canal moyen en fonction de la longueur de grille donn par le
297. n n tait pas pr sente dans la publication estim s l aide des r gles simples d finies dans le chapitre IIl Nous nous sommes tout de m me accord s la libert d augmenter la longueur de grille par rapport Shang 12 car nous ne parvenions pas obtenir la valeur de DIBL mesur e dans la publication avec notre mod le analytique Ce dernier point est galement justifi par le fait que la longueur dite design donc dessin e par le concepteur de circuit est tr s souvent diff rente et inf rieure la valeur physique r ellement pr sente sur le silicium BULK NMOS PMOS Hypoth ses Vdd v 09 09 Shang 12 eat sup iour Shang 12 CPP nm 90 90 Shang 12 EOT nm 09 09 Shang 12 L 2 poca 2 CPP L 3 35 Estime sur Shang 12 115 Shang 12 SS mV dec 90 Shang 12 1248 Shang 12 630 Shang 12 lon nA um 60 Shang 12 Figure V 9 R sum des param tres technologiques consid r s pour la mod lisation de l architecture conventionnelle sur substrat massif 188 Chapitre V Evaluation des performances avec des outils de CAO conventionnels On entre alors ces param tres dans MASTAR VA puis on ajuste le travail de sortie de la grille pour obtenir la valeur de fuite statique vis e I 60nA um Pour r gler les param tres de contraintes nous consid rons qu ils sont utilis s au maximum de leur potentiel On d termine alors le facteur d am lioration de la mobil
298. n qui se pose alors est de savoir quelle architecture sera la plus performante sur le plan applicatif et conomique La performance d une technologie CMOS ne se r duit plus au compromis lon lof ni m me au compromis le l Mais la performance circuit traduite par les m triques fr quence puissance dynamique et statique Ceci constitue l objectif de cette these dans laquelle nous avons propos une m thodologie permettant partir des param tres technologiques de cette architecture d valuer la performance circuit d une architecture CMOS par l interm diaire d un simulateur de circuit conventionnel ELDO Au cours du premier chapitre nous avons d crit le fonctionnement id al du transistor MOSFET et son architecture conventionnelle sur substrat massif Nous avons ensuite expos les diff rents effets physiques prendre en compte pour corriger ce mod le simplifi afin de tendre vers le fonctionnement r aliste du transistor MOSFET Nous avons alors d fini puis d montr les principaux param tres et quations r gissant son fonctionnement dans chaque r gime Nous avons par la suite d crit l effet de la r duction des dimensions sur le comportement lectrique du transistor puis les solutions technologiques apport es pour limiter l impact de ces effets parasites sur la performance Malgr ces diverses am liorations technologiques l architecture conventionnelle sur substrat massif atteint ses limites de terme de performance et l
299. n r duisant sa consommation Il est usuel de r duire la tension d alimentation d un n ud l autre et celle ci est not e Via a CPP b Figure I 2 Sch ma de l architecture conventionnelle sur substrat massif a vue en coupe b vue de dessus Cela d crit l architecture conventionnelle sur substrat massif utilis e pendant les premieres d cennies de l industrie de la micro lectronique et jusqu au n ud technologique 20nm Shang 12 17 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures A 3 La capacit MOS La capacit MOS tant l l ment central d un transistor MOSFET il faut donc commencer par d crire son fonctionnement avant d entrer dans la physique du transistor MOSFET complet Celui ci se d compose en trois r gimes distincts d pendant de la valeur du potentiel en surface du semiconducteur l interface avec l isolant i e oxyde de grille Dans le cas d un NMOS donc pour du silicium dop P les porteurs majoritaires sont les trous les minoritaires les lectrons e R gime d accumulation lt 0 Le champ vertical d la grille est orient vers le haut les lectrons sont repouss s de l interface oxyde silicium alors que les trous sont attir s vers oxyde et viennent s accumuler a cette interface La variation de charge d accumulation Q est exponentielle et augmente avec e R gime de d pl tion 0 lt lt Qr es
300. n transistor double grille faiblement dop Pour les m me raisons que dans le paragraphe II B 1 nous choisissons d utiliser comme crit re de seuil le point d inflexion sur la courbe C V ce qui nous donne une valeur de charge d inversion au seuil donn e par l quation Il 53 IL C 2 Tension de seuil canal long Pour mod liser la tension de seuil d un transistor double grille a canal long Figure Il 32 on commence par crire la loi de Gauss dans la moiti du film c est dire de x 0 x t 2 qp qn Se KT gNen Cox Vg Vin pr ps Eq 11 98 o n est la concentration intrins que de porteurs le potentiel de Fermi et Va la tension de bande plate et les autres param tres sont donn s par la Figure Il 32 Le premier terme de l quation II 98 repr sente la charge d inversion et le second la charge de d pl tion Enfin en r injectant dans la loi de Gauss de l quation Il 98 on obtient l quation de la tension de seuil canal long pour un transistor double grille Vtiong Vip Pf a Ps Eq 11 99 O le potentiel de surface au seuil est donn par l quation Il 55 Ce mod le est ensuite valid par simulation num rique 1D effectu e avec l outil FlexPDE FlexPDE en ne r solvant que l quation de Poisson donc en n gligeant les effets quantiques E A Simulations num riques Mod le A oxyde de arille
301. nant compte de la couche de d pl tion dans le plan de masse donn e par l quation Il 74 88 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS En rempla ant la capacit d oxyde enterr par la capacit Cpp dans l expression de la capacit du diviseur capacitif classique on obtient l expression du DIBL d au couplage lectrostatique entre drain et canal travers l oxyde enterr not DIBL CFFCsi B DIBLgr lecit CRH Va Eq I 92 Finalement le DIBL total est donn e par la somme des deux composantes l une donn e par la VDT et lautre donn e par la transformation conforme de Schwarz Christoffel DIBL DIBLypr nDIBLpp Eq Il 93 O n est un param tre d ajustement d termin par simulations num riques visant amplifier l impact du couplage capacitif sur le DIBL pour les films de silicium et oxydes enterr s minces dont l expression est donn e par tsi tbox n eee X Eq I 94 Pour valider notre mod le plus complet de DIBL nous avons proc d des simulations num riques et trac le DIBL en fonction de la longueur de grille pour un NMOS avec plan de masse de type N Figure Il 27 et de type P Figure II 28 300 300 mod le simulation mod le simulation 200 200 gt gt E 5 l l ca O m 100 100 0 0 a b 200 mod le 300 mod le simulation B simulation 200 200 gt
302. ns les transistors MOSFET En effet il s agit ici de joindre deux r gimes d crit par deux quations distinctes et n ayant pour param tre commun que la tension seuil qui jouera le r le de fronti re sup rieure pour le r gime sous le seuil donc du courant de diffusion la paragraphe B 1 et de fronti re inf rieure pour le r gime au del du seuil donc du courant de d rive larit paragraphe B 2 Dans notre cas nous choisissons de fixer la valeur du courant de drain au seuil V V la valeur ln 10 W L ce qui fixe la composante de diffusion et permet d avoir une valeur du courant de fuite Ios Or la composante de diffusion s arr te brutalement V V et la composante de d rive devient brutalement non nulle Il est clair qu une simple somme des composantes ne permet pas d obtenir une courbe continue La Figure 11 41 illustre cette probl matique 101 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 5 00E 04 5 00E 05 _ 5 00E 06 a D 5 00 07 amp I I I 5 00E 08 V V a g t 5 00E 09 i 0 00 0 50 1 00 1 50 Vg V Figure Il 41 Trac des composantes de d rive et de diffusion avec les quations classique en fonction de la polarisation de grille et comparaison avec la courbe compl te du courant drain source mettant en vidence la probl matique du raccord au seuil Pour obtenir une courbe continue nous all
303. nsi que les dimensions de cette architecture sont renseign es sur la Figure V 18 type tepi Vdd V L nm CPP nm Finpitch nm hg nm t nm EOT nm hepi NM nm Space epi nm tp NM pcca nm H nm DIBL mV SS mV dec lon HA um let HA uM lor NA um eo o o a Trigate B Hypotheses Estim e sur Auth 12 Pour obtenir le m me DIBL que le FDSOI Khakifirooz 12 Auth 12 Auth 12 Auth 12 Auth 12 Auth 12 2xt 2Xhepi Finpitch t pcca 2 CPP L 3 Estime sur Auth 12 Projection du modele si epi Projection du mod le D gradation type U L incluse D gradation type U L incluse Ajust avec Pms Figure V 18 R sum des param tres technologiques consid r s pour la mod lisation de l architecture Trigate B En entrant ces parametres dans MASTAR VA on trace les caract ristiques courant tension de cette architecture Trigate B toujours en consid rant que les courants sont normalis s par empreinte physique donc par Weootprint Nein Finpitch avec Ns nombre de fin du dispositif Ces courbes sont repr sent es sur la Figure V 19 1 0E 02 1 0E 03 1 0E 04 1 0E 05 Id A um 1 0E 06 1 0E 07 1 0E 08 DIBL 80mV SS 83mv dec 0 0 Vg V 0 5 1 0 2 0E 03 Trigate B v V 1 5E 03 1 0E 03 Id A um 5 0E 04 0 0E 00 Vd V Figure V 19 Caract ristiques courant tension de l architecture Trigate A obtenues par MA
304. nsistor MOSFET fonctionnement miniaturisation et architectures 1 0E 04 1 0E 05 m 8 0E 06 6 0E 06 id A 4 0E 06 passant 2 0E 06 0 0E 00 0 0 5 1 Vag Vd V a b Figure I 10 trac du courant drain source en fonction de la tension de grille V tension de drain fix e Va Vaa a puis en fonction de la tension de drain Va a tension de grille V fix e Vaa puis par pas de r duction de 100mV b B 3 La mobilit effective ler fort champ de grille La mobilit effective Wem traduit la capacit des porteurs tre mis en mouvement par un champ lectrique Elle est donc repr sentative de du transport dans un transistor MOSFET La vitesse de d rive v des porteurs est alors donn e par la relation V LeffE Eq I 39 Ou E est le champ lectrique entre la source et le drain La mobilit effective est donn e par l expression classique Tr Heff ae Eq I 40 O t est le temps de relaxation c est dire le temps moyen entre deux interactions et m est la masse effective Ce param tre est crucial pour la performance d un transistor car nous avons vu dans le paragraphe pr c dent que le courant de saturation est proportionnel la mobilit effective uer Une mod lisation de ce param tre se r v le tres complexe Fischetti 01 et difficile mettre en place simplement Il a cependant t d montr par Takagi 94 que la mobilit effective Ue suit une lo
305. nsistor MOSFET est de jouer sur l orientation cristalline du mat riau Ceci est d montr par caract risation lectrique par Huguenin 11 Figure 1 38 On remarque que les orientations de canal favorables la mobilit lectrons sont d favorables la mobilit des trous 140 E _ 160 i i 5 120 oe n E 100 gt 120 E E 100 0 a i 80 ili E 60 60 a D w 40 Ir 40 0 5 OE 12 1 0E 13 1 5E4 13 2 0E 13 20 Qinv C cm o 5 0E 12 1 0E 13 p 1 5E 13 2 0E 13 Qinv C cm lt a NMOS b PMOS Figure I 38 Variation de mobilit effective mesur e Huguenin 11 sur substrat 110 pour diff rentes orientations de canal 49 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures I E Vers de nouvelles architectures Bien que nombreuses les innovations technologiques apport es sur l architecture conventionnelle sur substrat massif ne sont plus suffisantes pour permettre d atteindre les sp cifications de performance lon lor et les lore principalement cause du contr le lectrostatique qui est de plus en plus difficile obtenir L introduction de nouvelles architectures et par cons quent la fin des plateformes CMOS bas e sur l architecture conventionnelle sur substrat massif est pr vue par l ITRS ITRS La Figure 1 39 montre les pr dictions de l ITRS donn e par l dition 2011 de sa feuille de route roadmap en anglais pour les dispositifs LOP Low Operating Power faib
306. ntrins que tout semiconducteur et est incompressible Par contre la polyd pl tion n existe que pour les grilles en polysilcium et pour s en affranchir il suffit d utiliser une grille m tallique L introduction des grilles m talliques a eu lieu pour le n ud 45nm pour les technologies d velopp es par Intel Mistry 07 et 32 28nm pour les autres industriels Chen 08 Arnaud 09 Les grilles m talliques peuvent tre int gr es de deux mani res distinctes e L approche dite Gate first l int gration reste la m me mais le mat riau de grille est d sormais un m tal La difficult repose sur la gravure de ce m tal De plus la suite du proc d de fabrication comporte des recuits hautes temp ratures qui peuvent modifier le travail de sortie du m tal de grille Westlinder 04 C est l int gration choisie par Chen 08 Arnaud 09 42 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures e L approche dite Gate last l int gration du transistor est conventionnelle mais la grille en polysilicium est retir e la fin du proc d pour tre remplac par la grille m tallique On parle aussi d approche damascene Guillaumot 02 De cette mani re on s affranchit du probleme de la gravure du m tal De plus le m tal ne voit pas tout le proc d de fabrication et n est pas affect par les recuits haute temp rature La difficult de cette approche r side dans
307. nventionnels Pour simplifier la mod lisation sans perdre en pr cision nous consid rerons que le fin pr sente une section rectangulaire Le calcul du DIBL et de pente sous le seuil effectu avec notre mod le pour t 10nm et EOT 0 9nm donn e par Auth 12 donne les m mes valeurs que celle donn e dans Auth 12 En nous imposant le facteur de forme du fin de Auth 12 3 on arrive a un fin rectangulaire d paisseur tj 10nm et de hauteur de fin h 30nm De cette mani re la surface de conduction pour un fin est a peu pr s la m me que celle qu on peut estimer sur la Figure V 14 a L architecture Trigate propos e par Auth 12 est r alis e sur substrat conventionnel massif Or nous ne disposons pas de mod lisation analytique des m canismes de fuites par le bas du fin travers le substrat Nous consid rerons donc que le Trigate est r alis sur substrat SOI et serons donc un peu optimiste concernant la consommation du dispositif De plus au vue du Finpitch gal a la somme de l paisseur d un fin et d un espace entre deux fins donn par Auth 12 60 nm et la hauteur d pitaxie estim e sur la Figure V 14 d 20nm il semble peu probable que l pitaxie formant les source drains vienne contacter les fins entre eux En effet en consid rant que la croissance de l pitaxie est isotrope et connaissant sa hauteur a partir du haut du fin t 20nm on arrive a une largeur de 40nm soit un espace entre les source
308. o 100 200 50 i 5 100 Lignes mod le ignes mod le 0 Symboles simulations 0 Symboles simulations 0 50 100 150 200 0 50 100 150 200 L nm L nm a b 1400 1200 1000 800 Re 3 ean N n 8 1 8cm EOT 2nm Lignes mod le Symboles simulations Vtlin mV Vtlin mV ignes mod le 400 Symboles simulations 200 0 50 100 150 200 c Lg nm d Le nm Figure II 4 Trac de la tension de seuil en r gime lin aire Viin Va 0 1V en fonction de la longueur de grille Lg pour diff rentes profondeur de jonction et d EOT obtenue avec le mod le MASTAR et par simulation num rique 2D a EOT 1nm N n 3 18cm a EOT 1nm Nx 8 18cm a EOT 2nm N n 3 18cm a EOT 2nm N n 8 18cm 65 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS La Figure Il 4 repr sente la tension de seuil en r gime lin aire Vij extrait V4 0 1V en fonction de la longueur de grille pour diff rentes valeurs de dopage canal d EOT et de profondeur de jonction On constate que la m thode de mod lisation pr c dente ne reproduit pas tr s bien le coude c est dire les valeurs de tensions de seuil o les effets canaux courts commencent compter De plus l cart entre le mod le et la simulation grandit quand le dopage canal diminue cela s explique par les d veloppements de Taylor effectu s pour passer de l quation 11 18 l quation Il 19 qui d
309. od les de capacit s parasites estimation du d lai d un circuit simple Enfin nous d montrons avec la Figure IV 8 qu il est bien indispensable d adapter le mod le de courant pour ne pas surestimer le courant effectif et donc la vitesse de commutation d un inverseur 3 0 Mod le de courant ty Do silicium classique 2 5 P i Pa ly e 2 0 L i o _ On li E Surestimation d 15 de I eff 7 5 i lt 1 5 7 r 2 L T ag 1 P 1 0 Pu 8 4 Modele de courant adapte lt NT T T T VTVC 2 uv SS gt A S 0 0 A nn on o D o o On 1 On 0 0 2 0 4 0 6 0 8 1 Vds V Figure IV 8 Comparaison des valeurs de courant effectif obtenu avec le mod le de courant classique et le mod le adapt IV B 3 Construction des r f rences silicium Le but de de ce paragraphe est de construire deux r f rences silcium pour comparer les performances dynamiques des IFQW des architectures classiques silicium Les dimensions des IFQW simul s sont typiques du n ud 20nm nous choisissons donc de les confronter un inverseur dessin avec des dispositifs MOSFETs sur substrat massif et un inverseur dessin avec des transistors FDSOI tous typiques du n ud 20nm Le tableau de la Figure IV 9 r sume les dimensions utilis es pour ces deux architectures ainsi que les param tres de transport et les valeurs des param tres lectrostat
310. ode de transition entre contact prise et contact en ruban nous tudierons les deux cas La Figure IV 23 rappelle le sch ma en coupe d un transistor FDSOI a et les r gles utilis es pour connaitre chaque dimension b CPP L 12 CPP L 4 RAD t ontact tsp2 tsp1 IOL t Oo otw amp L a b Figure IV 23 a vue en coupe d un transistor et de ses principales dimensions b r gles utilis es pour d terminer chaque dimension 10xL trs 167 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Comme mentionn dans le paragraphe IV C 2 b dans l inverseur 3D le transistor du haut suit les m me r gles de dessin que dans le cas planaire Ses capacit s parasites intrins ques c est dire celles estim es dans le paragraphe IILF ont alors la m me valeur que dans le cas classique 2D Pour le transistor du bas la distance grille contact est rel ch e et les capacit s parasites seront moins importantes Pour les valuer il suffit d utiliser les quations d velopp es dans le chapitre Ill en rempla ant la distance grille contact par la somme tspittsp2tLe a top cf Figure IV 23 La Figure IV 24 compare les valeurs de capacit grille pitaxie et grille contact d un inverseur 3D pour deux valeurs extr mes de la distance entre les deux contacts de sources tc2cp 20 et 100 nm et d un inverseur classique 2D Nous avons choisi de distinguer
311. odes sont perpendiculaires estim es par la transformation de Schwarz Christoffel Plonsey 61 Les expressions de chaque capacit parasite de chaque structure ont t obtenues par cette m thode Afin d tre plus repr sentatif de la r alit des technologies CMOS et de leur volution les mod les ont t raffin s pour tenir compte e Des deux sch mas de contact concurrents le contact prise et le contact ruban e Des source drains r alis s par une pitaxie pr sentant une facette e Des espaceurs plusieurs couches Nous avons ensuite utilis notre mod le pour d montrer que l ITRS sous estime le poids des capacit s parasites Enfin nous avons compar le poids des parasites sur deux architectures de double grille planaire et FinFET et d montr que le FinFET est plus affect par les parasites que le double grille planaire Au cours du quatri me chapitre nous avons utilis les mod les d velopp s dans les second et troisi me chapitres afin d estimer la vitesse d une chaine d inverseurs Nous avons d abord d crit une m thode it rative et num rique qui permet l estimation du d lai d une chaine d inverseur pour une capacit quivalente de 1fF a partir des caract ristiques courant tension d un couple NMOS PMOS Cette m thode est plus pr cise que la m thode CV l et reste suffisamment rapide quelques secondes de calcul Nous avons ensuite explicit la m thode d estimation de la capaci
312. ologie FDSOI et Perrine Batude du LETI pour les discussions sur l int gration 3D le support pour l tude et pour la r daction du papier qui en a d coul ce qui m a permis de d couvrir les US Cot T2D je remercie David Hoguet pour les discussions et l aide apport e pour les simulations num riques 3D Marie Anne Jaud du LETI pour la TCAD FDSOI et le support pour le mod le Clement Tavernier et Francois Wacquant pour le support TCAD et Denis Rideau et Davide Garetto pour les simulations quantiques Toujours en T2D mais cette fois c t modeling je remercie Sophie Puget pour avoir rendu un peu moins longue voire p nible la formation ELDO et pour le temps qu elle m a consacr pour r soudre mes probl mes existentiels avec ELDO UNIX et les netlists Thierry Poiroux pour les discussions sur le Trigate la mod lisation compacte la mod lisation du FDSOI la relecture express une semaine de l int gralit de ce manuscrit et pour la d tection des derni res du moins je l esp re coquilles Patrick Scheer pour les discussions sur le Trigate notons que Patrick a eu le plaisir et le privil ge d tre le premier utilisateur ext rieur de MASTAR VA et le seul ce jour Olivier Rozeau LETI pour m avoir aiguill lors du d but de l impl mentation de MASTAR VA et de m avoir permis d viter quelques pi ges Cl ment Charbuillet pour le support express avec UNIX et SBENCH Herv Jaouen pour son regard critique sur mes t
313. ombrement W commun ment not W sera discr te et non plus continue Ceci est repr sent sur la Figure I 45 o le nombre de Fins N est estim a partir de la largeur d active W i e l encombrement de la hauteur de Fin h i et de son paisseur t en prenant la partie enti re de l expression suivante Nein ent W 1500 1000 lon HA 500 Figure I 45 Ion W pour un dispositif planaire et pour deux dispositifs multi doigts en arrondissant le nombre de fin en dessus et en dessous En consid rant Ion 1000uA um Finpitch 60nm h 30nm et ts 10nm L E 4 Nanofils Pour les n uds les plus avanc s en dessous de 7nm L lt 10nm les effets canaux courts seront si importants qu il sera certainement n cessaire de passer a une architecture permettant un contr le lectrostatique encore meilleur que le Trigate ou le FDSOI Cette architecture pourrait tre le transistor a grille enrobante GAA pour Gate All Around dans la litt rature Huguenin 10 ou le nanofil Coquand 12 repr sent sur laFigure l 46 55 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Tri Gate NW a b Figure I 46 Vue en coupe sch matique et photo prise au microscope lectronique a transmission d un transistor a base de nanofils a section carr a et circulaire b Cette architecture offre la meilleure immunit lectrostatique car le canal est int gralement entour par la
314. omparer les deux types de double grille mais cette fois largeur lectrique quivalente Sachant que la largeur lectrique vaut deux fois l encombrement pour un dispositif double grille planaire et 2 N H pour un FinFET on parvient ais ment d terminer le nombre de fins de chaque FinFET Le cas C a pour objectif de fournir des r gles de dessin d un FinFET permettant d avoir une empreinte et une largeur lectrique quivalente celle du double grille planaire Pour ce faire il est indispensable de jouer sur autre param tre que le nombre de fin et nous choisissons de r duire le FinPitch FP pour pouvoir placer un plus grand nombre de fins dans une m me largeur Il a t n cessaire de r duire le FinPitch jusqu 17nm ce qui constitue une configuraLtion tr s agressive et certainement tr s difficile r aliser sur silicium La Figure Ill 39 propose de r sumer les dimensions de chaque cas tudi 148 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS ee les lets Planaire case case B case C O Ham N A 19 19 19 26 N A Pam va 2 2 17 Figure III 39 dimensions de chaque dispositif tudi Nous pouvons alors valuer les capacit s parasites pour ces quatre dispositifs et repr sentons sur la Figure IIl 40 la variation du ratio Crot inv Cinv OU Ctot inv est la capacit totale d un inverseur donn e dans Wei 11 et C la somme de la capac
315. on donc n ont pas exactement les m mes param tres technologiques ni les m mes caract ristiques courant tension Les transistors de chaque architecture sont alors d finis en visant une valeur de compromis lon lors eXtrapol e des performances report es pour le n ud 20nm par Cho 11 Les dessins de chaque cellule SRAM sont ensuite d termin s en visant simultan ment une surface de cellule typique du n ud 16nm qui est extrapol e sur l volution des cellules SRAM industrielles avec le n ud technologique et une valeur de marge de bruit statique SNM Static Noise Margin 185mV la tension d alimentation nominale du n ud 16nm soit Vaa 0 8V typique des technologies CMOS Planes 08 Pour d finir les sources de variabilit dues au proc d de fabrication nous avons utilis les donn es de la litt rature puis v rifi que MASTAR_VA donnait bien les m mes distributions de tension de seuil que celles report es par GSS b et GSS c obtenues par simulations atomistiques Nous avons ensuite pu effectuer 500 simulations de cellules SRAM en incluant la variabilit et 233 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm extrait les distributions de SNM Nous avons alors d montr que l architecture conventionnelle tait tr s affect e par la variabilit et pr sente un cart type de SNM deux fois sup rieur ceux extrait pour l architecture FDSOI et Trigate Enfin nous avons propos une m thode
316. on mais cette fois avec p V Reprenons le raisonnement pr c dent partir de l expression du potentiel dans le canal Eq Il 59 puis r crivons l galit obtenue a partir de la continuit du vecteur d placement du champ lectrique l interface entre deux mat riaux On applique cette loi l oxyde enterr dans lequel le champ lectrique E est constant Ona Esi 2 EoxEpox EsiEsup Eq I 68 La valeur du champ E est tant donn par l expression _ aNGp Esik Ta sub Eq Il 69 En couplant les quations Il 68 et Il 69 on obtient l expression de E een A ae Eq II 70 Esi Le champ dans l oxyde enterr est consid r constant son expression est connue et permet d obtenir la formule du potentiel 2 2 Psub Ebox thx gt P2 Psub Eboxtbox Eq I 71 79 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS En rempla ant les termes Q et E par leurs expressions Eq 11 70 et Il 71 dans l expression du potentiel dans le canal Eq Il 59 puis en valuant ce potentiel en x 0 on obtient l expression liant le potentiel de surface et le potentiel sup Esi Nentsiz Epxtboxttsi Psub Ps a EE A 2EaNcP Psub E Vi Eq I 72 Notre objectif est de calculer la tension de seuil le potentiel de surface est alors connu et vaut Qn Eq 11 55 En posant X P ub Vp l quation Il 72 devient une quation du second degr
317. on d une chaine d inverseur partir des mod les analytiques d velopp s dans les deuxi me et troisi me chapitres Cette m thode sera ensuite utilis e pour valuer la performance circuit de la co int gration III V Ge de dispositif IFQW Implant Free Quantum Well puis de la comparer a une r f rence silicium architecture conventionnelle sur substrat massif et FDSOI au n ud 20nm Cette m me m thode sera nouveau utilis e pour valuer la performance circuit de l int gration 3D monolithique et de la comparer une r f rence FDSOI dans le cadre du n ud 28nm Le cinqui me chapitre proposera dans un premier temps d adapter les mod les des chapitres Il et IIl aux contraintes d un outil de CAO conventionnel Ceci d finira un mod le compact que nous nommerons MASTAR _ VA A partir de l tat de l art au n ud technologique 20nm nous proposerons ensuite d utiliser MASTAR_VA afin d valuer les performances logiques des trois architectures concurrentes pour ce n ud l architecture conventionnelle sur substrat massif le FDSOI et le Trigate Enfin le sixi me et dernier chapitre de ce manuscrit sera d di la pr diction de performance logique et SRAM en tenant compte de la variabilit due au proc d de fabrication au n ud technologique 16nm des trois m mes architectures Celles ci seront d finies par extrapolation selon la loi de Moore partir des dispositifs d finis au chapitre V Ce travail de th se a
318. on de l tat bloqu A 2 L architecture conventionnelle sur substrat massif BULK Technologiquement le transistor MOSFET Figure l 2 est compos d un empilement m tal oxyde semiconducteur qui constitue une capacit MOS dans laquelle e Le m tal est la grille donc l lectrode de commande du transistor Historiquement elle tait constitu e de polysilicium dop d g n rescence mais dans les technologies CMOS avanc es depuis les n uds 45 16 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures 32nm elle est en m tal Sa longueur param tre cl d une technologie CMOS est not e L et sa polarisation est not e V L oxyde de grille constitue l isolant de la capacit MOS Historiquement ce dernier est en oxyde de silicium SiO Son paisseur d terminante pour le niveau de performance du transistor est not e tox On notera galement sa permittivit Esio Le semiconducteur du silicium constitue la seconde lectrode de la capacit MOS et forme la zone active du transistor dans laquelle le canal de conduction se forme Dans le cas d un NMOS la zone active est dop e P alors que pour un PMOS elle est dop e N dans les deux cas le niveau de dopage Na est usuellement compris entre 10 10 cm La largeur de la zone active est not e W et la polarisation appliqu e sur sa face arri re est not e Vj Pour qu un courant circule des r servoirs de porteurs s
319. onctionnement de la capacit MOS pour un semiconducteur de type P 18 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Pour un silicium de type N les r gimes de fonctionnement sont les m mes mais comme les charges changent de signe i e les dopants ionis s sont des donneurs et les porteurs minoritaires sont des trous donc des charges positives les conditions sur le potentiel de surface sont modifi es Par un raisonnement analogue ona e R gime d accumulation gt 0 e R gime de d pl tion p lt lt 0 e R gime d inversion Q lt 2 0 La Figure l 4 repr sente la variation de la valeur absolue de la charge dans le semiconducteur en chelle logarithmique en fonction de la valeur du potentiel de surface et met en vidence les trois r gimes de fonctionnement pour du silicium de type P Pour tracer cette courbe les expressions analytiques de la charge dans le semiconducteur pour chaque r gime de fonctionnement sont n cessaires et sont obtenues par la r solution de l quation de Poisson coupl e aux distributions de porteurs Les d tails de calcul sont d velopp s dans Mathieu 04 5 0E 00 5 0E 01 Inversion faible m mm mm me me m m mg m m 5 0E 02 D pl tion 5 0E 03 Qsc C m i 5 0E 04 5 0E 05 0 5 0 0 5 1 1 5 ps V Figure I 4 Variation de la valeur absolue de la charge
320. onics Journal 46 pages 373 378 2002 T Ernst R Ritzenthaler O Faynot et S Cristoloveanu A Model of Fringing Fields in Short Channel Planar and Triple Gate SOI MOSFETs IEEE Trans On Electron Devices Vol 54 n 6 pp 1366 1375 juin 2007 C Fenouillet Beranger P Perreau L Tosti O Thomas J P Noel T Benoist O Weber F Andrieu A Bajolet S Haendler M Cass X Garros K K Bourdelle F Boedt O Faynot F Boeuf Low power UTBOX and Back Plane BP FDSOI technology for 32nm node and below in poceedings of ICICDT 2011 C Fenouillet Beranger P Perreau O Weber Ben Akkez A Cros A Bajolet S Haendler P Fonteneau P Gouraud E Richard F Abbate D Barge D Pellissier Tanon B Dumont F Andrieu J Passieux R Bon V Barral D Golanski D Petit N Planes O Bonin W Schwarzenbach T Poiroux O Faynot M Haond F Boeuf Enhancement of Devices Performance of hybrid FDSOI Bulk Technology by using UTBOX sSOI substrates in VLSI Tech Dig 115 116 2012 M V Fischetti D A Neumayer et E A Cartier Effective electron mobility in Si inversion layers in metal oxide semiconductor systems with a high k insulator The role of remote phonon scattering Journal of Applied Physics vol 90 no 9 pages 4587 608 2001 D Flandre V Kilchytska and T Rudenko gm Id Method for Threshold Voltage Extraction Applicable in Advanced MOSFETs With Nonlinear Behavior Above Threshold
321. ons de l architecture conventionnelle sur substrat massif du transistor MOSFET Ensuite la r duction des dimensions du transistor a impliqu la naissance d effets parasites comme les effets canaux courts li s la diminution de longueur de grille et des am liorations technologiques ont t n cessaires Ces derni res ont permis de poursuivre l volution dict e par la loi de Moore pendant encore quelques n uds technologiques Cependant compter du n ud 20nm les am liorations technologiques mises en uvre ne sont plus suffisantes pour contr ler notamment les effets canaux courts et il devient n cessaire d introduire de nouvelles architectures Cela a t pr vu par l ITRS et confirm par les publications de diff rents industriels cette ann e 2012 STMicroelectronics a pr sent sa plateforme CMOS du n ud 28nm utilisant le transistor FDSOI Planes 12 alors que Intel a la sienne bas e sur l architecture Trigate pour le n ud technologique 22nm Auth 12 N oublions tout de m me pas que l alliance d industriels ISDA principalement IBM STMicroelectronics et Samsung a pr sent cette ann e une plateforme CMOS utilisant l architecture conventionnelle sur substrat massif Shang 12 qui sera sans doute la derni re On peut donc remarquer que pour le n ud technologique 20nm trois architectures de transistor seront en concurrence ce qui constituera un fait unique dans l histoire de la micro lectronique La questio
322. ons des libert s sur les valeurs de r sistance d acc s et de mobilit effective De cette mani re nous pouvons reproduire approximativement les l V Cependant les Iy V4y obtenues par notre mod le courbes pointill es violettes sur la Figure IV 6 ne reproduisent absolument pas les simulations Monte 156 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Carlo points bleus sur la Figure IV 6 Ceci s explique par le fait qu il n y a pas de zone de recouvrement entre les jonctions source drain et la grille underlap Ceci a pour effet d augmenter la r sistance d acc s des dispositifs et explique la forme non classique des y Vg Pour tout de m me parvenir les reproduire nous avons d adapter le mod le MOSFETs classique de courant de la mani re suivante e Pour les NMOS Canal InGaAs nous avons introduit une r sistance d acc s variable avec la polarisation de drain dont les allures sont pr sent es sur la Figure IV 6 Pour les PMOS Canal Ge la m thode de correction de la r sistance n tait pas efficace e Nous avons alors choisi de modifier les valeurs de DIBL et de vitesse de saturation k Ceci a pour effet de d grader la correspondance entre simulation et mod le sur les lj V La Figure IV 6 montre que notre mod le adapt courbes rouges reproduit convenablement les 1 V obtenues par simulation points bleus 3 00 Ids mA um
323. ons utiliser une m thode proche de celles utilis es par BSIM et Skotnicki 94 c est dire en utilisant une expression de tension de grille effective donn e par l quation terme1 Vetett ermez Eq 11 127 nin 22a Vegay mao 2S In 1 e 2S termed ny Eq 11 128 note ego 2RTe D Eq II 129 _S_ jp HettCox kT Voff In 10 In 1 d Ith Eq 1 130 Grace cette expression de la tension de grille effective on obtient une tension croissante sous le seuil qui est lin aire et de pente gale la pente sous le seuil S puis apr s le seuil cette tension devient lin aire de pente gale 1 donc m me variation que la tension de grille V De plus en faisant varier la tension de drain le DIBL est bien visible en chelle logarithmique dans le r gime sous le seuil Ces observations sont illustr es par la Figure Il 42 102 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 1 E 01 1 2 1 E 00 1 0 1 E 01 0 8 S 1 E 02 S 5 1 E 03 5 0 6 O O gt gt gt 1 E 04 ja 1 E 05 1 E 06 a 1 E 07 0 0 Vg V a b Figure Il 42 Trac de la tension de grille effective Ver donn par les quations II 127 a II 130 en chelle logarithmique a et en chelle lin aire b En rempla ant la diff rence entre la tension de grille et la tension de seuil V V par la tension de grille effective Voters dans l expression du courant de d
324. ont n cessaires c est le r le de la source et du drain qui sont deux zones fortement dop es usuellement 5 10 107 cm de type oppos la zone active dopage de type N pour un NMOS P pour un PMOS Leurs polarisations sont respectivement not es V et Vy Afin de connecter le transistor au reste du circuit des contacts m talliques sont indispensables et sont plac s sur les quatre lectrodes du dispositif Le contact de grille est g n ralement plac sur le prolongement de la grille sur le STI Shallow Trench Isolation tranch e remplie d oxyde utilis e pour isoler lectriquement le transistor de ses voisins qui est largi pour pouvoir recevoir le contact Figure 1 2 b Les contacts de source et de drain sont plac s sur les zones implant es Le contact de substrat on parle souvent de prise caisson est d port et n est pas repr sent sur la Figure l 2 Dans la course la miniaturisation des technologies CMOS un des enjeux est de r duire l encombrement du transistor donc sa surface Cette derni re est gale au produit de la largeur du transistor par son encombrement dans l autre direction Celle ci est usuellement repr sent e par le CPP Contacted Poly Pitch pas de r p tition d une grille et d un contact repr sent sur la Figure 1 2 Un second enjeu est de fournir une technologie toujours plus performante i e une vitesse des circuits accrue d un n ud technologique l autre tout e
325. ontacts en ruban il suffira d utiliser ces m me quations en rempla ant la largeur des contacts L par la largeur du transistor du haut et de fixer Cafringe 0 La capacit due au contact connectant les deux grilles se d compose en trois composantes e Cest la capacit lectrodes parall les entre le contact et la zone active du transistor du haut e C est la capacit lectrodes perpendiculaires entre le contact et la zone active du transistor du haut a travers le BOX e C 3 est la capacit lectrodes perpendiculaires entre le contact et la zone active analogue Ca fringe I11 C 5 Ces trois composantes s valuent de mani re similaire a la capacit grille contact dans le cas contact prise 1II C 5 b Formellement cela donne CsgitWext 3 min 2 Cse1 Wext min ig ain Cs Leg 3 sh ce 0 35 3 In Tien Eq IV 18 Avec min MiN tyox tbt Wtop min 2 C 1 Wext min Cs sai ice 0 35 3 Tsi Jn x 5 Eq IV 19 Csg Wext TT Csg1i Wext Avec min min cpp L 2 Le Enfin la derni re capacit parasite suppl mentaire dans l inverseur 3D est la capacit entre la grille du transistor du bas et la zone active i e son canal du transistor du haut not e C Elle est valu e simplement comme une capacit d oxyde enterr III C 8 om O S CPP L WE2e3 Eq IV 20 E2tbtt E3tbox On peut alors tracer la variation des capacit s parasites additionnelles dans l
326. or du haut a vue en coupe et b vue de dessus 166 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Le tableau de la Figure IV 22 donne les valeurs des dimensions sp cifiques l inverseur 3D utilis es dans cette tude Est o Figure IV 22 valeurs des dimensions en nanom tre sp cifiques l inverseur 3D IV C 3 Performance statique Les diff rentes d monstrations technologiques de ce type d int gration ont t r alis es avec l architecture FDSOI Batude 11 De plus il a t d montr dans Batude 09 a que l int gration 3D monolithique n alt re pas ou tr s peu les performances statiques des transistors en comparaison des performances obtenus par les m me dispositifs dans une int gration 2D classique Les derni res performances report es pour l architecture FDSOI l ont t par Planes 12 pour le n ud 28nm et ont d ores et d j t reproduites avec notre mod le de courant au cours du chapitre Il Par cons quent pour les deux types d inverseur nous utiliserons les caract ristiques courant tension donn es dans le chapitre II 11 D 5 b IV C 4 Capacit s des dispositifs dans les deux types d inverseur Pour l inverseur 2D nous utilisons directement la m thode d crite dans le chapitre III I A en consid rant les dimensions typiques du n ud 28nm donn es dans Planes 12 Le n ud 28nm tant compris dans la p ri
327. ort CMOS devices in Proc 32nd Eur Solid State Device Res Conf ESDERC 2002 pp 639 642 J Han C Kim Y Choi Universal Potential Model in Tied and Separated Double Gate MOSFETs with Consideration of Symmetric and Asymmetric Structure IEEE Trans Electron Devices vol 55 NO 6 JUNE 2008 pp 1472 1479 246 Bibliographie H nsch 89 Hellings 10 Hisamoto 89 Hisamoto 91 Hite 92 Huguenin 10 Huguenin 11 ITRS Josse 99 Josse 06 Kawasaki 09 W H nsch TH Vogelsang R Kircher and M Orlowski Carrier Transport near Si SiO Interface of a MOSFET Solid State Electronics Vol 32 No 10 pp 839 849 1989 G Hellings L Witters R Krom J Mitard A Hikavyy R Loo A Schulze G Eneman C Kerner J Franco T Chiarella S Takeoka J Tseng W E Wang W Vandervorst P Absil S Biesemans M Heyns K De Meyer M Meuris T Hoffmann Implant Free SiGe Quantum Well pFET A novel highly scalable and low thermal budget device featuring raised source drain and high mobility channel In International Electron Devices Meeting Technical Digest 2010 pp 241 244 D Hisamoto T Kaga et al A fully depleted channel transistor DELTA a novel vertical ultra thin SOI MOSFET IEDM Tech Dig pp 833 1989 D Hisamoto T Kaga E Takeda Impact of the vertical SOI DELTA structure on planar device technology IEEE Trans on Electron Devices Vol
328. ou Vy OV et C Vour Va Vaa Wei 11 La capacit de grille C est galement d pendante de la tension de sortie de l inverseur Pour la commutation de l tat haut l tat bas le PMOS de l tage charger passe de l tat bloqu l tat passant alors que le NMOS de l tat a charger reste l tat passant A l oppos pour la commutation de l tat bas l tat haut le PMOS reste l tat passant alors que le NMOS passe de l tat bloqu l tat passant Pour moyenner la contribution de NMOS et PMOS pour les deux types de commutation la capacit de grille de chaque transistor est donn e par la somme de de la capacit de grille l tat bloqu C o4 et de de la capacit de grille l tat passant C Wei 11 1 87 4 3 C Cooff A Con Eq IV 4 154 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple En consid rant que e Lorsque le transistor est l tat passant la capacit d inner fringe C est n gligeable III C 4 et la capacit grille canal Cg est gale son maximum c est dire Cox e Lorsque le transistor est l tat bloqu la capacit d inner fringe Ci est maximale III C 4 et la capacit grille canal Cg est n gligeable On obtient alors les formulations suivantes Ca Cup ot 2C oy PAGE 2 Ceca 2Ceorner Eq IV 5 Coon Cgc 2Coy 2Cof 2Cpeca 2Ccorner Eq IV 6 Les valeurs des co
329. ous avons ensuite effectu des simulations d anneaux r sonnants d inverseur FanOut 3 avec une charge en sortie fixe comprise entre O et 10fF et en faisant varier la tension d alimentation Nous avons ainsi d montr que l architecture FDSOI avec FBB tire nouveau avantage de sa faible valeur de capacit pour tre la plus rapide dans la plupart des configurations L architecture Trigate est la plus rapide uniquement lorsque la tension d alimentation est faible du fait de son faible DIBL et lorsque la charge en sortie est forte car elle crante le poids des capacit s propres l architecture Cependant la puissance dynamique et donc la consommation dynamique de l architecture Trigate est toujours bien plus importante que celle du FDSOI m me avec FBB a cause des capacit s parasites importantes La comparaison a puissance dynamique constante est nouveau l avantage de l architecture FDSOI car une tension d alimentation plus importante doit lui tre appliqu e pour atteindre la m me puissance dynamique que l architecture Trigate Enfin comme pour le n ud pr c dent l architecture conventionnelle sur substrat massif pr sente des performances bien en retrait en comparaison des architecture FDSOI et Trigate Pour l estimation de performance SRAM nous avons d fini de nouveaux dispositifs pour chaque architecture car les transistors des parties SRAM et logique d un circuit ne subissent pas exactement les m mes proc d s de fabricati
330. out en ayant une mobilit 2 3 fois sup rieure ce qui en fait un excellent candidat Cependant il a t d montr entre autre par Batail 09 que le germanium est tres difficile a int grer notamment pour les transistors courts De plus la faible largeur de sa bande interdite gap g n re davantage de fuite qu une technologie silicium Enfin les mat riaux III V 4 derni res colonnes de la Figure 1 47 pr sentent des mobilit s d lectron impressionnantes jusqu 730 fois sup rieure celle du silicium Cependant la mobilit des trous dans ces mat riaux est assez faible et le ratio Un Up est tr s grand rendant ce type de mat riau inutilisable pour les applications CMOS La seule solution pour introduire ces mat riaux haute mobilit semble tre la co int gration de transistors canaux III V pour les NMOS et canaux germanium pour les PMOS La faisabilit technologique t d montr e par Yokoyama 11 la mobilit mesur e est 3 5x et 2 3x sup rieur au silicium respectivement pour N et PMOS mais pour des transistors tr s longs Longueur de grille sup rieure 20um La faisabilit technologique reste donc d montrer pour des transistors courts et l am lioration de transport quantifier Enfin une r cente tude Yuan 12 d montre qu il est possible d int grer N et PMOS sur un m me substrat In Ga Sb et d obtenir des niveaux de courant comparables pour les deux types de transistor N anmoins cett
331. oxyde de grille EOT lorsque le transistor est en conduction J a et c et pour la fuite de grille lorsque le transistor est bloqu Igor b et d Sur ces graphes l toile rouge d signe la valeur de fuite prendre en compte pour le dispositif concern sachant que pour les NMOS a b EOT 1 4nm et que pour les PMOS c d EOT 0 45nm 1e 001 1e 001 oO amp Jg Alcm 4 8 Igoff nA pm 1e 001 Pour InGaAs IFQW iii J 3 3 A cm Pour InGaAs IFQW loott 1 4 nA um DA oF pa of gr gb gh gb ga AB Ah Ab Ab ak Abad DA oF pa of oP e gh gb pa A Aho abo abo ah Abad a Tox nm b Tox nm e 002 002 Pour Ge IFQW e 005 lao 0 855 nA um e 006 DA oF pa ok pA gb gt gb na ah ab ab ak Abad Jg Alcm Igoff nA um DA gk gm gk DA 06 gh pb a AB Ah AD ad ak ADAG d Toxinm C Tox nm Figure IV 16 Abaques calibr es sur les sp cifications de fuite des cellules SRAMs 28nm courbes noires et extraction des valeurs de fuite de grille pour chaque IFQW tudi toiles rouges Les valeurs de composantes de fuite suppl mentaires prendre en compte sont r sum es dans la Figure IV 17 a La Figure IV 17 b montre que le domaine des applications basse consommation ne semble plus atteignable par les architectures IFQW a cause des composantes de fuite supplementaires 163 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple
332. p e tant dynamique que statique atteint est tel que les boitiers ne peuvent plus vacuer suffisamment de chaleur et sont alors devenus limitants pour la performance La consommation doit donc tre consid r e en tant que telle et devient une contrainte m me pour ce type d application N anmoins l introduction des architectures multi coeur en 2005 a permis de s affranchir de cette limitation et de proposer des microprocesseurs toujours plus performants Concentrons nous maintenant sur les applications basse consommation et regardons le d veloppement du march du t l phone portable sur la derni re d cennie mais galement l volution de son 11 Introduction G n rale usage par l utilisateur final Aujourd hui on t l phone avec son t l phone mais on navigue aussi sur internet on coute de la musique et on regarde des vid os La vitesse d ex cution des applications multim dia est donc devenue un l ment essentiel mais la consommation reste tout de m me une contrainte forte la question de l autonomie existant toujours Les niveaux de performance atteints aujourd hui ont men la m me limitation que celle rencontr e par les applications hautes performances quelques ann es plus t t la puissance thermique que le boitier peut dissiper Les applications basse consommation convergent donc vers le m me mod le que les applications haute performance l architecture multi c ur et ce pour la m me raison la recherche
333. paceur 1 la composante lectrode perpendiculaire Cat est inclue dans les deux couches Ceci conduit aux deux structures quivalentes repr sent es sur la Figure II 34 145 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS t 1 b t a b c Figure I 34 a structure initiale mod liser b structure quivalente pour 1 gt 2 c structure quivalente pour 1 lt E2 Avec ces deux structures quivalentes la capacit de bords externes peut tre valu e avec l quation III 37 en utilisant dans les deux cas la permittivit du premier espaceur La capacit grille contact Ceca est quivalente dans les deux cas a deux capacit s lectrodes parall les respectivement d finie par 4 t et 2 tz connect es en s rie Enfin la correction de hauteur de grille pour Cpcca est estim e partir des simulations num riques 2D FlexPDE et est indiqu e sur la Figure III 34 Le tableau de la Figure III 35 montre la comparaison entre notre mod le analytique 2D et les simulations num riques 2D FlexPDE et d montre la bonne pr cision de notre mod lisation par structure quivalente t Cort Cocca Mod le CortCpeca Simulation 15 nm 4 23E 16 F um 4 35E 16 F um 10nm 20 0 20nm 7 c0 3 81E 16F um 4 01E 16 F um 5 nm 7 20 3 34E 16F um 3 45E 16 F um Figure III 35 comparaison des valeurs de Cor et Cpcca obtenues par mod le analytique et p
334. pacit grille epitaxie Cgepi Comme cela peut tre vu sur la Figure IIl 27 la capacit entre la grille et l pitaxie doit tre divis e en trois composantes Coen betweenfins ESt la capacit entre la grille et l pitaxie comprise entre deux fins du BOX jusqu au haut du fin Figure IIl 27 b Coepi betweenfin2 St la capacit entre la grille et l epitaxie comprise entre deux fins du haut du fin jusqu au haut de l pitaxie Figure III 27 b Cepi onfin Est la capacit entre la grille et l pitaxie au dessus du fin Figure IIl 27 a 141 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS La capacit Coepi petweenfin1 St donc valu e l aide de la formule classique du condensateur plan Similairement au cas planaire o Cyccafia t corrig e en fonction de Ca Ill C 5 a par t 2 on corrige la largeur des lectrodes Coepi betweenfint Par le minimum entre t 2 et FP t 4 cf expression de Cerinside Eq lll 65 Formellement pour un fin ona FP Tj min tsp 2 tox Hgi FP Tsi 2 lox Espacer C 8 P bhetweenfin1 tsp Eq IlI 78 Pour la seconde composante de la capacit entre la grille et l pitaxie entre les fins la mod lisation est plus simple car cette composante n est affect e par aucune autre capacit On obtient alors ais ment pour un fin Hepi FP Tsi 2 tox spacer BPlbetweenfin2 tsp Eq IlI 79 Enfin la com
335. pean Solid State Device Research Conference ESDERC 2011 e J Lacord J L Huguenin G Ghibaudo T Skotnicki and F Boeuf Simple and Efficient MASTAR Threshold Voltage and Subthreshold Slope Models for Double Gate Structures in SSDM conference 2011 e J Lacord D Hoguet D Rideau G Ghibaudo and F Boeuf Accurate and Ready to use Parasitic Capacitances Models for Advanced 2D 3DCMOS Device Structure Comparison in SSDM conference 2011 e T Dutta Q Rafhay R Clerc J Lacord S Monfray G Pananakakis F Boeuf and G Ghibaudo Origins of the Short Channel Effects Increase in III V nMOSFET Technologies in ULIS conference 2012 e J Lacord P Batude G Ghibaudo and F Boeuf Analytical Modeling of Parasitics in Monolithically Integrated 3D Inverters in ICICDT conference 2012 e J Lacord G Ghibaudo and F Boeuf A Comparative Study of Minimal Supply Voltage of 6T SRAM at the 16nm node using MASTAR into a Conventional CAD Environment in SSDM conference 2012 255 Annexe Utilisation de MASTAR VA 1 Sequence de mod lisation dans un outil de CAO conventionnel comme ELDO L utilisation de MASTAR VA et de tout mod le compact pour une simulation avec un simulateur de CAD conventionnel comme ELDO s effectue selon le flot repr sent ci dessous Sous circuit ou netlist contient le dessin du circuit simuler les conditions de polarisation et les Librairie ou carte mod le cont
336. phe II A 3 b dans les quations 11 38 et 11 41 De mani re classique Gwoziecki 02 la pente sous le seuil est d finie par _ dVg _ kT dV dlog Iq q ds Eq 11 43 En crivant la loi de Gauss comme dans l quation II 3 et en n gligeant la charge d inversion Qiny car nous travaillons en r gime de faible inversion ou de d pl tion on a Css 4 _1_AQdep In 10 ie Eq 11 44 Le probleme du calcul de la pente sous le seuil est donc r duit au calcul de la d riv e de la charge de d pl tion probleme que nous aborderons de deux manieres I A 4 a M thode Mastar Afin d obtenir une expression simple il est propos dans Gwoziecki 02 d approximer la d riv e de la charge de d pl tion par son taux de variation entre Qr et 2x S lt n 10 1 Eq 11 45 q Cox Cox PF 70 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS La charge de d pl tion est ensuite valu e l aide la VDT de mani re analogue au calcul de la tension de seuil Pouydebasque 07 2 x Xj Qaep ANchldep 2EsiVas Eq I 46 La Figure Il 9 nous montre que le mod le de pente sous le seuil donne une bonne premi re valuation mais ne reproduit mal les effets des parametres technologiques autres que la longueur de grille 120 120 115 N 3 18cm 115 N 8 18cm 105 105 100 8 00 EX
337. plus rapide pour les faibles tensions d alimentation grace son faible DIBL Mais quand la tension d alimentation augmente le faible DIBL devient un inconv nient pour la performance et cette architecture est de moins en moins comp titive De plus elle est affect e par un niveau de capacit sup rieure toutes les autres architectures ce qui est p nalisant pour les faibles valeurs de charge de sortie Cette p nalit est r duite lorsque la charge en sortie augmente car le poids des capacit s parasites intrins ques au transistor est crant et la vitesse est davantage li e au niveau de courant d bit Ceci explique pourquoi le Trigate avec la longueur de grille plus agressive est plus rapide que la premi re architecture Trigate dans la plupart des configurations DIBL plus lev et capacit s parasites plus faibles pour le Trigate agressif Pour les m mes raisons l architecture FDSOI est plus rapide que les deux architectures Trigate quand la charge de sortie est faible et la tension d alimentation est lev e Avec l utilisation du FBB i e polarisation du substrat en direct s est dire V gt 0 pour un NMOS l architecture FDSOI est la plus rapide sauf pour les charges de sortie tr s lev es gt 5fF car les architectures Trigate tirent avantage du niveau de courant d bit sup rieur au FDSOI m me avec FBB gr ce leurs largeurs lectriques sup rieures Le gain en fr quence apport par l utilisation du FBB
338. polarisation applicable sur la face arri re est limit e 300mV pour ne pas placer la jonction PN entre les caissons et les source drains en conduction Nous tudierons donc l effet de la polarisation de la face arri re uniquement pour l architecture FDSOI et uniquement dans le cas FBB car nous cherchons comparer ici les performances dynamiques Pour l architecture d finie dans la Figure V 12 le d calage de tension de seuil obtenue par la polarisation de la face arri re sera de 7OmV V Enfin pour l architecture Trigate il a t d montr Lee 11 que la polarisation de la face arri re n a pas d effet sur la tension de seuil et ce quel que soit le substrat utilis substrat massif BULK ou SOI La Figure V 24 pr sente les simulations effectu es par Lee 11 qui d montre que la polarisation de la face arri re n a pas d effet sur la tension de seuil d un Trigate 199 Chapitre V Evaluation des performances avec des outils de CAO conventionnels 0 5 18 S V 0 V N 2x10 cm V no 0 39 V T 1 9 nm 0 4 e_o L 50nm V 0 05 V T d RSR e ma gt 0 3 H 100 nm bie _ gt W 20 nm Width 200 nm oo 22451 eV 4 33 eV Bulk FinFET SOI FinFET e Planar MOSFET 04 02 00 02 04 06 Vas V BS 0 1 Figure V 24 Trac de la variation de la tension de seuil en fonction de la polarisation de la face arri re pour un Trigate sur substrat massif noir un Trigate sur
339. posante Ci onfn est valu e similairement a Cgepi_betweenfin Mais la correction de largeur d electrode est cette li e Cfintop Eq III 66 On obtient pour un fin min t Hg tma Espacer Coat Ti Hepi tmask P sk pe Eq I 80 e ePlonfin tsp min tsp Hg tmask Naturellement on remarque que l quation IlI 80 n est plus valable si Hepi tmask r lt 0 Dans ce cas on aura Casepiontin 0 Finalement la capacit grille pitaxie totale est donn e par la somme Cgepi NfinCgate ie a NfinCgepipetweenfin1 F N finCgepipetweenfin2 Eq APRI Pour simplifier les sch mas et les expressions nous avons trait le cas o l pitaxie et le contact sont align s c est dire a la m me distance de la grille Si la situation tudi e ne respecte pas cette condition il suffit d adapter la composante d crite dans le cas planaire par l quation lIl 52 min Hg Hepi tsp2 2 tsp min Hg Hepi tsp2 C FPe sh 1 gate epionfin2 TU a ea FP FP 0 35 Esnacer In x Csp1 Csp1 Eq I 82 O t1 est la distance entre la grille et l pitaxie et la somme t 1 tsp2 la distance entre la grille et le contact cf Figure III 21 La capacit entre grille et pitaxie totale sera alors Csepi E NfinCgate ie NfinCgate gai NfinCgepi Nfin Cepi Eq I 83 nfin2 betweenfin1 betweenfin2 Pour valuer la capacit grille pitaxie pour un Trigate il suffit de remplacer tmask par tox dans l
340. position dans le film de silicium Naass Xx obtenir la formulation quantique n x Delass X no exp 42 Eq 11 100 Ng X naass 1 exp 1 exp ED Eq 11 101 O le second et le troisi me terme de l quation 11 101 sont respectivement la correction quantique pour la grille du haut x 0 et celle du bas x t Pour permettre des expressions compl tement analytique on suppose le champ lectrique constant not F la distribution classique devient Delass X no exp P exp SE Eq 11 102 94 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Les expressions de la charge d inversion en prenant en compte ou non les effets de confinements quantiques sont obtenues en int grant dans le film de silicium de x 0 x tsi les expressions des distributions de porteurs savoir l quation 11 102 pour la charge d inversion classique Qiaass et 11 101 pour la charge d inversion quantique Qia Pour tre utilisable dans notre mod le de tension de seuil nous d finissons un facteur de correction not CF t gal au ratio des deux formulations de la charge d inversion fis na exo 22 exn 224319 1 exp 6 1er 5 a CF ts NN Eh Eq II 103 Qiclass fsi no exp 452 exp 1 si ax En se pla ant au seuil la champ lectrique est connu et vaut 2Qi e On peut alors int grer analytiquement l quation Il
341. pour extraire la tension minimale assurant le fonctionnement d un r seau de cellules SRAM not e Vyin et d montr que l architecture conventionnelle sur substrat massif pr sente une valeur de Vmn Sup rieure la tension d alimentation nominale Vnw 1 19V gt 0 8V V4 Cette architecture ne peut donc pas assurer le fonctionnement d un r seau de cellules SRAM pour le n ud technologique 16nm car elle est trop impact e par la variabilit due au proc d de fabrication Les valeurs de Vmin extraites pour les architectures FDSOI et Trigate sont quant elle tr s proches 0 6V Elles fournissent donc des cellules SRAM fonctionnelles au n ud 16nm pr sentant une robustesse la variabilit similaire 234 CONCLUSION GENERALE Depuis maintenant plus de quatre d cennies le monde de la micro lectronique vit dans le rythme effr n de la loi de Moore Celle ci dicte une r duction de la densit d int gration un facteur deux entre chaque n ud technologique de l l ment central des circuits int gr s le transistor MOSFET Ceci permet soit de r duire la surface des puces soit d accroitre la puissance de calcul ou le nombre de fonctionnalit d une puce en conservant une surface constante La miniaturisation du transistor MOSFET se traduit par un gain en performance Dennard 74 et une r duction de la consommation Jusqu aux ann es 2000 environ ce gain en performance tait fourni uniquement par la r duction des dimensi
342. pr sent es sur la Figure V 22 Comme attendu l architecture conventionnelle sur substrat massif est la plus impact e par la variabilit notamment cause de son canal dop FDSOI et Trigate pr sentent quant eux une robustesse la variabilit comparable bien que le Trigate B soit p nalis par sa longueur de grille plus agressive Il faut cependant remarquer que nous avons consid r un Trigate fabriqu sur substrat SOI donc avec un canal non dop Or Auth 12 utilise des Trigates fabriqu s sur substrat massif conventionnel et ne pourra pr senter des canaux non dop s cause de la diffusion des dopants de la couche de dopage anti per age 197 Chapitre V Evaluation des performances avec des outils de CAO conventionnels dans le fin Notre estimation de distribution de tension de seuil est donc optimiste pour l architecture Trigate car nous ne pouvons pas prendre en compte la variabilit du dopage canal 90 80 70 60 50 40 30 20 10 Nombre Nombre Figure V 22 Distributions de tension de seuil pour chaque architecture obtenue avec MASTAR VA pour 500 tirages al atoires des valeurs des parametres technologiques respectant les distributions donn es dans la Figure V 21 V B 5 Evaluation des capacit s parasites La derni re tape avant d effectuer les simulations de circuit est d estimer les capacit s parasites de chaque architecture Nous utilisons alors les mod les d crits dans le chapitr
343. pression Vin Veg 2r ees Eq 1 15 La tension de seuil de la capacit MOS est donc celle du transistor MOSFET si on n glige l existence de la source et du drain Cela correspond au cas o la longueur de grille est suffisamment importante pour rendre l impact de la source et du drain sur le canal de conduction et donc sur la tension de seuil n gligeable L equation 1 15 donne donc la tension de seuil V pour un transistor NMOS canal long De mani re plus adapt e au transistor MOSFET la tension de seuil est d finie par la tension a appliquer sur la grille pour permettre aux porteurs minoritaires provenant des source drains de franchir la barri re de potentiel existant entre la source et le drain A ce stade en consid rant que le transistor MOSFET se comporte comme un interrupteur command en tension parfait avec un passage de l tat bloqu l tat passant ayant lieu pour V Vi on obtient la caract ristique courant tension id ale de la Figure 1 6 Dans le cas id al le courant drain source las est nul lorsque V lt Vi puis passe brutalement 1 au sens logique V V et reste constant 1 pour V gt V4 Pour un transistor PMOS la tension de seuil est n gative du fait du changement de signe des charges dans le silicium et l quation 1 15 donne la valeur absolue de la tension de seuil du transistor Etat Etat bloqu passant Vin V Figure 1 6 Caract ristique courant tension d un transistor MOSFE
344. r gions a centr e sur R gion 1 b centr e sur R gion 2 mod liser en vue de dessus pour les contacts prise et repr sentation des composantes de capacit s parasites sur une cartographie de surfaces iso potentielles r alis e avec FlexPDE Par cons quent la capacit pour la r gion 1 sera divis e en deux composantes obtenues par analogie avec la mod lisation du contact en ruban 0 en rempla ant la largeur du dispositif par la largeur du contact L C L H m paces Eq III 46 2 tsp pccaflat 8 Lg Lg min m 2tspmin Hi 8 _ 2 i pcca top Le Epmd sh Lg 0 35 Epm In x Eq I 47 Pour la r gion 2 nous utilisons l quation III 34 avec d apr s le sch ma de la Figure III 14 b x1 y1 X2 Y2 0 tsp Ce Le pour Coccairinge sdg et x1 Yr X2 y2 0 Usp C2C 2 Lo pour Che ce qui donne formellement min Cs Lc 2tspmin Cs Le _______ 4 0 35 espacer EIN x Eq III 48 2 1 Cpccafringesage g Hy Esnacer sh t tsp tsp 131 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS 2 a min Le 2tspmin S Lo 35 Hg Hg III r S E n Cpccafringe Hg spacer h tsp t 0 spacer te Eq 49 La capacit grille contact totale est finalement Eq III 50 c PCCAfiat Chcca N C tN Coccatop 2 Ne 1 Cpccagringe t2 PCC fringeedge O N est le nombre de contacts Pour valider cette approche la simulation 2
345. r du fin uniquement pour architecture FinFET Trigate Pas de r p tition d un fin uniquement pour architecture FinFET Trigate R sistance d acc s S D Test si oxyde de grille en SiO ou en mat riau HK Permittivit de l oxyde de grille TYPEGATE Test si grille en polysilicium ou en m tal PHIM V Travail de sortie de la grille DIT cm7 eV Densit d tat d interface ZETA Param tre d ajustement du DIBL pour le mod le BULK ZETA2 Param tre d ajustement du SCE pour le mod le BULK Evaluation de la longueur de la zone de recouvrement des jonctions sous la grille en fonction de la longueur de grille Param tre ajustant le passage en saturation des la Va Proportionnel a la valeur du courant au seuil Parametre de vitesse de saturation Valeur du param tre de l effet d crantage de Coulomb sur la mobilit Activation de l effet d crantage de Coulomb sur la mobilit Param tre de d gradation am lioration de la mobilit effective du a la contrainte Param tre de d gradation de la mobilit due la r duction de longueur de grille Facteur d am lioration maximale de la mobilit par d faut 1 8 pour un NMOS 2 5 pour un PMOS Facteur d am lioration de la mobilit faible champ Facteur d am lioration de la mobilit due aux poches de contrainte i e au liner contraint Longueur de la poche de contrainte r sultante Gradient de contrainte du au liner contraint activeStr
346. r en fonction de Va pour diff rentes valeurs de V et 3 valeurs distinctes du param tre d ajustement p pour illustrer son impact 105 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS En rempla ant Va par Vier dans l quation 11 131 on obtient Ww Veteff _ d Vasert 7 ee 1 aset 1 stat Vaset Eq 11 135 C La Figure 11 46 montre les courbes l V et gy Vqg obtenue par d rivation num rique obtenues partir de l quation 11 135 et prouve que la continuit est assur e entre les deux r gimes 7 0E 04 j 0 002 R gime R gime Satur 6 0E 04 4 45 l 5 0E 04 0 0015 T 4 0E 04 z ead D 3 0E 04 O0 ee 0 0005 1 0E 04 0 0E 00 0 a b Figure II 46 Ig Va a et ga Va b obtenues a partir de quation 11 135 d montrant que la continuit est assur e IL D 5 Comparaison au silicium Pour valider notre mod le nous allons l utiliser pour reproduire les caract ristiques courant tension obtenues par des mesures effectu es sur diff rents n uds technologiques et sur diff rentes architecture IL D 5 a Transistor conventionnel sur substrat massif typique du n ud 40nm Commen ons par reproduire les mesures effectu es sur la technologie conventionnelle sur substrat massif CMOS 40nm shrink de la technologie 45nm Josse 06 de STMicroelectronics Cette technologie utilise une grille en polysilicium donc un travail de sortie de 4 06V et un oxyde
347. r la transformation de Schwarz Christoffel Plonsey 61 Nous avons ainsi pu proposer une m thodologie g n rique permettant l valuation de l int gralit des capacit s parasites des technologies CMOS planaires et non planaires Cette m me m thodologie pourra tre utilis e afin d estimer les capacit s parasites de dispositifs plus exotiques comme des IFQW Hellings 10 Afin d tre plus repr sentatif de la r alit des technologies CMOS et de leur volution nous avons raffin nos mod les pour tenir compte e Des deux sch mas de contact concurrent le contact a prise et le contact ruban e Des source drains r alis s par une pitaxie pr sentant une facette e Des espaceurs plusieurs couches Nous avons ensuite utilis notre mod le pour estimer l volution du poids des parasites sur la capacit totale d un transistor selon la feuille de route ITRS et d mont que ITRS sous estime les capacit s parasites Enfin nous avons compar le poids des parasites sur deux architectures de double grille planaire et FinFET et d montr que le FinFET est plus affect par les parasites que le double grille planaire 150 CHAPITRE IV APPLICATION DES MODELES DE CAPACITES PARASITES ESTIMATION DU DELAI D UN CIRCUIT SIMPLE Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Avec la pr diction des performances statiques Chapitre Il et l esti
348. r le faible DIBL du Trigate pour les faibles Vgg et par la p nalit capacitive du Trigate pour les charges en sortie lev es De plus quelles que soient les conditions l architecture FDSOI est la plus efficace nerg tiquement Figure VI 9 b L cart est compris entre 30 et 50 lorsque le FDSOI est l architecture la plus rapide et entre 10 et 30 lorsqu il s agit du Trigate qui est plus rapide Par cons quent une comparaison m me puissance dynamique et non plus m me tension d alimentation largirait l espace tension d alimentation charge favorable l architecture FDSOI Payn f pour le SOI est 10 Po faible que pou rigate A 2 e IT 9 2 ve ye WwW N wie q d e FO e Ol 1 3 E P our le FDSOI est 40 50 plus faible que pour le Trigate 0 Charge en sortie de l inverseur FO3 fF Charge en sortie de l inverseur FO3 fF 05 06 07 08 09 10 11 12 0 5 06 07 08 09 1 11 12 a Vdd V b Vdd V Figure VI 9 a Cartographie de la comparaison de fr quence d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage entre le FDSOI et le Trigate chaque bande correspond 1 b Cartographie de la comparaison d efficacit nerg tique Payn f d anneaux r sonnants d inverseur FanOut 3 en fonction de la tension d alimentation et de la charge en sortie de chaque tage entre le FDSOI et le Trigate 223
349. r prise en compede la Variabili C RSR en a nn 185 V A 6 Validation de la m thode par comparaison avec un mod le SPICE Lessee 186 V B COMPARAISON DES PERFORMANCES AU N UD ZONM sr 187 VDM D GUL K 2 ee Ce RS RS Sd ie 167 Vib DeINIMORGECS UiS POSTS nan nent ne nian nan nr nnn nn nr nana ns Rips 187 V B 3 Comparaison des performances statiques 196 VBA RODUStESSE Id VORODIAEC SR NES ed ele tit 196 V B 5 Evaluation des capacit s parasites sienne Renn Rennes neue 198 VeBiOs Conditions desiMulations ERA Dennis 199 V B 7 Ring d inverseur FO1 avec charge additionnelle de sortie variable 200 V B 8 Ring d inverseur FO3 avec charge additionnelle de sortie variable 204 D Chemin rigue DDR RER En NA ale ae eas ae a eee 211 VC CONCLUSION DU CHAP PRE en en sieucen 211 CHAPITRE VI EVALUATION DES PERFORMANCES AU N UD 14 16 NM mmmnmrmmnmmnmennenre 215 VAS CONTEXTE ia nt a het Sana 216 VI B ESTIMATION DES PERFORMANCES LOGIQUES AU N UD TANM ussassussssnunnunnunnnnnnnnnunnunnnnnnnnnunnunnnnnnnnnnnnnnnnnnnnnan 216 VEL DORAUIOR GOS CIS O SINS Rand 216 VIEL Performance SANGUE sistema E TE A Aaa 217 VERS FEVGIUGLICH GES CADGCILCS parasites nsan aAA ain ieee 218 VI B 4 Anneaux r sonnants dinverseur FO3 avec charge additionnelle de sortie variable 220 VEG PERFORMANCE SRAM siainen iena de NES en en 224 VC Pomona CS CS DOS TNS RU NN nt 224 VCA Demiomdesaessms ae cellule SRAM rrira a AE E E EE 226 VLC3 D finition des sources de
350. r que la charge d inversion est n gligeable devant la charge de d pl tion et on choisit de se placer dans le cas d une interface parfaite donc avec Q 0 En se pla ant au seuil i e p 2 l quation Il 4 donne l expression de la tension de seuil pour un canal long Viiong Vilong V 22 2 Eq Il 4 En rempla ant Qa4ep par son expression classique Taur 98 au seuil ona Vuong Vp Or 26 Eq Il 5 Ox 61 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Qu on crit usuellement NcnTt Vuong V eee 20 Eq Il 6 2 f Vp Avec Taep Zee ane Eq II 7 Avec V polarisation du substrat et T4 profondeur de la zone de depletion II A 3 Effets canaux courts SCE et DIBL Pour prendre en compte la d pendance avec la longueur de grille nous avons choisi d utiliser la Transformation Tension Dopage ou VDT Voltage Doping Transformation Skotnicki 88 a IT A 3 a La Transformation Tension Dopage VDT La VDT consiste transformer l influence du champ entre la source et le drain sur la barri re de potentiel par une r duction de dopage moyen dans le canal De cette mani re l quation de Poisson 2D peut tre r duite une dimension La premi re tape est de d finir un rep re curviligne ayant pour ordonn e les lignes de courant ou de champ entre source et drain et pour abscisse les courbes perpendiculaire aux lign
351. rant de diffusion est utilis e et on obtient des expressions d pendant de la pente sous le seuil Ce jeu d quations est ensuite math matiquement raccord l aide de fonctions de continuit On obtient alors les caract ristiques 99 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS courant tension uniquement partir de la description technologique du transistor i e dimensions permittivit dopage Cette m thode permet d obtenir un mod le compact et pr dictif donc id al pour notre objectif final qui est de faire de la pr diction de performance N anmoins le mod le fournit par Skotnicki 94 n assure pas une continuit parfaite notamment sur les Iy V autour du seuil et ne peut donc pas tre utilis en tant que tel dans des simulateurs de circuits comme ELDO Le mod le propos dans ce qui suit conserve la m me philosophie que Skotnicki 94 mais en assurant cette fois un parfaite continuit des caract ristiques courant tension et de leurs d riv es Le flot de mod lisation utilis est illustr sur la Figure 11 39 Description du Transistor gt architecture gt Param tres technologiques Calcul de l lectrostatique Calcul du transport Calcul du courant de drain Figure 11 39 flot de mod lisation pour la construction des caract ristiques courant tension Grace aux mod les lectrostatiques d velopp s pour chaque architecture
352. rant les source drains sur lev s r alis s avec une pitaxie pr sentant une facette Cheng 11 Une seconde approche pour r duire cette capacit est de changer le mat riau de l espaceur usuellement en nitrure de silicium permittivit relative 7 par un mat riau a plus faible permittivit comme le SiCON Zhang 08 qui pr sente des permittivit s relatives comprises entre 2 et 3 46 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures I D 6 Am lioration du transport Ce paragraphe a pour but d exposer les diff rentes techniques mises en uvre afin d am liorer le transport dans un transistor MOSFET donc d augmenter la mobilit effective ue et par cons quent le courant de saturation lon ln est proportionnel a Les selon l quation 1 38 Ce gain en mobilit peut tre obtenu en d formant la maille cristalline du canal avec application d une contrainte m canique mais galement par changement d orientation cristalline I D 6 a Application d une contrainte m canique pour d former la maille cristalline L application d une contrainte m canique provoque une d formation de la maille cristalline du silicium entrainant une modification de la structure de bande et de la masse effective Les conditions de contrainte favorables aux lectrons ne sont pas les m mes que celles qui sont favorables aux trous La Figure I 35 illustre l exemple d une contrainte uniaxiale suivant L
353. ravaux et ses fameuses questions qui tuent dont il a le secret Andr Juge pour nos discussions techniques et pointues ainsi que pour l aide apport e pour inclure la variabilit dans mes simulations de circuit puis Vincent Quenette Xavier Monagner Salim El Gouhli Michel Minondo Alexandre Dartigues et Jean R mi pour des coups de mains tant divers que vari s Merci galement Lidwine Chaize et Jean Claude Marin pour les discussions sur le PEX 22 Trigate Anne Laure Mareau pour les netlists SRAM et Andrea Carmine Valente pour le support avec UNIX Pour en finir avec T2D un grand merci Steve Colquhoun pour le temps qu il m a consacr pendant la partie la plus ingrate de ces trois ans c est dire le debbugage de MASTAR VA Steve m a en effet appris comprendre ce qu essayait de me dire ELDO tout comme sa r ciproque et pour les scripts macro simulations extractions et netlists qui m ont norm ment simplifi la vie Cot caract risations lectriques merci Antoine Cros Cheikh Diouf et Imed Ben Akkez pour m avoir fourni quelques mesures sur des vrais dispos qui m ont permis de valider certains mod les notamment I V et effet en temp rature Je vais maintenant clore mes remerciements par l quipe dans laquelle j tais int gr les modules avanc s Equipe qui est pass e du statut de moribond village de quelques irr ductibles gaulois o r gnait un optimisme g n ral et d bordant au d but de ma th se
354. rchitecture et seront d termin s comme suit e L architecture conventionnelle sur substrat massif o La longueur de grille est fix e L 20nm elle valait 26nm pour le n ud pr c dent cf chapitre V o Le dopage est ajust de mani re avoir un contr le des effets canaux courts corrects tout en vitant d aller vers des valeurs trop lev es afin de ne pas trop d grader la mobilit o Les facteurs d am lioration du transport sont les m mes que pour le n ud 20nm car nous avons consid r que les techniques de contrainte taient d j au maximum de leur possibilit au n ud 20nm e L architecture FDSOI o La longueur de grille est fix e L 16nm elle valait 22nm au n ud pr c dent cf chapitre V o l paisseur de film de silicium est jug e constante t 6nm Dans ces gammes d paisseur nous avons estim qu il tait plus simple du point de vue du proc d de fabrication et tout autant efficace pour ce qui est du contr le lectrostatique de r duire l paisseur de l oxyde enterr en conservant la m me paisseur de canal o L paisseur d oxyde enterr est r duite t 10nm o La mobilit est am lior e d un facteur 2 pour le NMOS a canal long gr ce l introduction des substrats SOI contraints SSOI pour Strained Silicon On Insulator Fenouillet 12 ce qui m ne un gain de 50 pour la mobilit du NMOS canal court Pour le PMOS nous consid rerons que la mobilit canal cour
355. rchitectures avec la pente sous le seuil la plus lev e aura la tension de seuil la plus lev e Figure l 8 b ce qui peut tre probl matique pour les transistors MOS utilis s tr s basse tension Log I git Log I gist lth m i l l loff S1 gt 52 gt S3 i Yo oF ot i Ooo off2 off i I I I off3 i i l a b Figure I 8 Illustration de l impact de la pente sous le seuil sur le comportement lectrique du transistor MOSFET a effet de la pente sous le seuil a tension de seuil Vin constante b effet de la pente sous le seuil a courant de fuite Ioff constant B 2 R gime au del du seuil Ion Au del du seuil pour V gt V4 la capacit MOS passe en inversion forte La densit de porteurs minoritaires et donc la charge d inversion augmentent de mani re exponentielle avec la polarisation de grille Le courant drain source est d sormais d aux porteurs minoritaires mis en mouvement par le champ lectrique longitudinal E entre drain et source et on parle alors de courant de d rive drift en anglais Sa densit surfacique est classiquement donn e pour un NMOS par Jarift qN E Eq 1 28 O n est la densit de porteurs minoritaires un la mobilit de lectrons et E le champ lectrique py Figure I 9 structure dimensions et axes consid r s pour le calcul du courant de d rive Pour obtenir l expression du courant de d rive en un point du canal y int
356. ribution de porteurs minoritaires atteint son maximum l interface oxyde de grille silicium alors que dans la th orie quantique le maximum de la distribution est a quelques angstroms de l interface cette distance d pendant du mat riau 1 2nm pour le silicium et on parle alors de darkspace cf I C 3 b Dans le transistor conventionnel sur substrat massif son effet est traduit par une paisseur d oxyde lectrique tin en inversion plus grande que l EOT de 4 en quivalent SiO Or dans le transistor double grille comme le canal est limit par l paisseur du film le confinement quantique a galement un effet sur la charge d inversion gale l int grale de la distribution de porteurs minoritaires qui pour une m me polarisation sera plus faible que dans le cas classique Cela est illustr sur la Figure 11 33 1 4 1 2 y 12 v 1 Q m r a 0 8 E E o 0 8 c 0 6 6 0 6 z E 0 4 2 0 4 A A 2 0 2 A 0 2 O a Quantique 0 0 1 2 3 4 5 0 5 10 15 20 Profondeur nm Profondeur nm J nm b nm Figure 11 33 distribution de porteurs minoritaires dans un transistor double grille pour deux paisseurs de canaux ts 5nm a t 20nm b Pour prendre en compte cet effet nous proposons d introduire A la longueur quantique quantum length en anglais donn e par H nsch 89 Rios 94 qui va nous permettre partir de la formulation classique de la distribution de porteurs minoritaires en fonction de la
357. rieure celle du silicium Les effets canaux courts et notamment le DIBL tant directement proportionnels cette permittivit le contr le lectrostatique pour un m me dispositif sera moins bon s il est fabriqu sur substrat Ill V que sur silicium De plus pour conserver le b n fice apport par une haute mobilit un bon contr le lectrostatique est indispensable c est la raison pour laquelle il est envisag d introduire les mat riaux III V au travers d architecture type lll V Ol pour III V On Insulator en fran ais III V sur isolant Kim 12 Trigate Radosavljevic 11 ou encore IFQW pour Implant Free Quantum Well Hellings 10 et Dewey 12 Cependant les performances mesur es sont souvent moins bonnes qu attendue essentiellement du fait de la mauvaise qualit de l interface oxyde de grille semi conducteur qui entraine des valeurs importantes de D Density of Interface State pour densit d tat d interface alors que ce probl me technologique est inexistant ou presque en technologie silicium grace a l excellente interface Si SiO Enfin pour obtenir une technologie CMOS utilisable et comp titive NMOS et PMOS sont n cessaires et ils doivent avoir des performances i e niveau de courant d bit l n ler comparables Un premier indicateur est la valeur du ratio n p qui serait id alement 1 2 8 pour le silicium La Figure l 47 montre que le germanium a un ratio U U comparable a celui du silicium t
358. rift Diffusion Velocity Saturation Operation IEEE Trans Electron Devices vol 59 no 5 may 2012 pp 1263 1272 J Westlinder T Schram L Pantisano E Cartier A Kerber G S Lujan J Olsson and G Groeseneken On the Thermal Stability of Atomic Layer Deposited TiN as Gate Electrode in MOS Devices in IEEE Electron Device Letters Vol 24 No 9 Sep 2003 H S P Wong M H White T J Krutsick R V Booth Modeling of transconductance degradation and extraction of threshold voltage in thin oxide MOSFETs Solide State Electronics v 30 no 10 Sept 1987 pp 953 968 H S P Wong D J Frank and P M Solomon Device Design Considerations for Double Gate Ground Plane and Single Gated Ultra Thin SO1 MOSFET s at the 25 nm Chiannel Length Generation In 1988 International Electron Devices Meeting Technical Digest pages 407 411 W Wu and M Chan Analysis of geometry dependent parasitics in multifin double gate FinFETs IEEE Trans Electron Devices vol 54 no 4 pp 692 698 Apr 2007 P Yang B D Epler et P K Chatterjee An investigation of the charge conservation problem for mosfet circuit simulation in IEEE Journal of Solid State Circuits Vol SC 18 no 1 Feb 1983 M Yokoyama S H Kim R Zhang N Taoka Y Urabe T Maeda H Takagi T Yasuda H Yamada O Ichikawa N Fukuhara M Hata M Sugiyama Y Nakano M Takenaka and S Takagi CMOS integration of InGaAs nMOSFETs and
359. rigate car elle pr sente un meilleur compromis puissance dynamique fr quence la m me puissance dynamique est atteinte pour une tension d alimentation 100mV plus faible pour le FDSOI que pour le Trigate vsFD 0 6 0 7 os o9 a 11 12 vs FD_FBB 0 6 07 0 8 09 1 11 12 _ Freq Vdd Freq Vdd Freq Vdd Freq Vdd _ TrigateB 5 0 0 75 5 7 0 9 6 2 1 6 3 1 09 gt Freq Vdd Freq Vdd Freq Vdd Freq Vdd _ TrigateB 16 1 0 75 12 0 0 9 11 2 1 10 1 109 _ b Figure V 34 Ecart en fr quence entre chaque architecture pour un anneau r sonnant d inverseurs FanOut 3 avec une charge de sortie de 2fF a m me tension d alimentation a et a m me puissance dynamique b en prenant pour r f rence le FDSOI puis le FDSOI avec FBB 208 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Pour terminer l analyse en prenant en compte vitesse et efficacit nerg tique nous avons repr sent les carts de fr quence entre l architecture FDSOI et le Trigate A Figure V 35 a puis l cart du ratio Payn f entre ces deux m me architectures Figure V 35 b en fonction de la tension d alimentation et de la valeur de la charge en sortie de chaque tage Les m mes graphes sont repr sent s pour comparer le Trigate A et le FDSOI avec utilisation du FBB Figure V 35 c et d La Figure V 36 repr sente la comparaison entre le
360. risation et architectures I E 2 Double grille planaire L architecture est tr s similaire au FDSOI il suffit de remplacer le BOX par une grille comme le montre le sch ma de la Figure I 42 a b Figure I 42 a repr sentation sch matique d un transistor double grille planaire b photo prise au microscope lectronique transmission d un transistor double grille Huguenin 10 En ajoutant cette seconde grille le courant circule non plus sur une mais sur deux interfaces et la largeur lectrique double pour un m me encombrement De plus le contr le lectrostatique du canal est am lior par une mod lisation au premier ordre on peut consid rer que chaque grille contr le la moiti du canal et donc remplacer les profondeurs de d pl tion et de jonction du mod le de l architecture conventionnelle sur substrat massif Eq I 59 et 1 60 par la moiti de l paisseur du film de silicium soit t 2 On obtient alors les quations suivantes pour les param tres SCE et DIBL Skotnicki 08 MASTAR i tox 3 SCE auf a G Mes Eq I 65 i 3 tox gt DIBL auf 2 Eq 1 66 On constate que en comparaison au FDSOI DIBL et SCE sont am lior s d un facteur 2 pour une m me paisseur de canal et une m me longueur de grille La structure pr sent e ci dessus est le cas id al d un double grille planaire et sa faisabilit technologique a t d montr e par Monfray 10 D un point de vue pure
361. rit visible Charles Baudot et sa petite famille pour sa bonne humeur en pause caf et les soir es bi re pizza s rie mais surtout ragots et sa facult changer de nationalit quand a l arrange Merci galement a Pierre Perreau qui a quitt l quipe a peu pr s au milieu de la th se pour rejoindre l obscur monde de l int gration pour sa sympathie son humour et sa discr tion Pour d velopper un peu le cot discret et introverti de Pierre il faut bien comprendre que travailler quelques bureaux de lui comme cela a t mon cas c est un peu comme travailler c t d un marteau piqueur du bruit en permanence et on a l impression qu il manque quelque chose quand il n est plus l Claire Fenouillet B ranger pour sa gentillesse ses ragots et les discussions sur le FDSOI Kinaou Herv qui a t mon premier voisin de bureau qui s est vertu toujours remettre mes stylos bien perpendiculaire au bord du bureau et qui d supporter mon d sordre ambiant Je remercie Kinaou c est Kinaou son pr nom pour le temps qu il m a accord pour m expliquer le code MASTAR et pour avoir fait preuve d une grande patience lors de nos s ances de debbugages Mes travaux de th se ont galement fait l objet de l encadrement d un stage de master 2 Malgr ses nombreuses tentatives de n gociations et le fait qu il ait essay de nombreuses reprises de m enfumer comme un marchand de tapis je remercie ma victi
362. rmis d valuer la robustesse du mod le de charges intrins ques de MASTAR VA Un chemin critique d un contr leur d acces m moire au format DDR3 Arnaud 11 Choi 11 illustr sur la Figure V 4 g Ce circuit est compos d inverseur de bascules qui est repr sentatif de la performance circuit r elle d une architecture un n ud technologique donn Vid Vad Vid A AB A AGB A A pi a Inverseur b Porte NAND c Porte NOR Entree Porte Sortie Porte Porte Porte Porte logique logique logique logique logique C I I I I I d Chaine de portes logiques Porte Porte logique logique e Anneaux r sonnants de portes logiques g Chemin critique DDR3 f Cellule SRAM Figure V 4 Sch ma des diff rents circuits simul s avec de MASTAR VA 183 Chapitre V Evaluation des performances avec des outils de CAO conventionnels Ces circuits ont t simul s et la Figure V 5 repr sente les r sultats de simulations obtenus pour des transistors conventionnels sur substrat massif quelconques Figure V 6 a r sultats de simulations d une chaine d inverseurs la premi re courbe verte en haut du graphe est le signal d entr e cr neau et les courbes suivantes en dessous sont les signaux obtenus en sortie de chaque tage Figure V 6 b r sultats de simulations d une cellule SRAM et trac de la courbe papillon Figure V 6 c r sultats de simulations d
363. rons le plan complexe cart sien initial x y dont l origine se situe l intersection du bas de l oxyde enterr abscisse et du centre du canal ordonn e Figure Il 26 Le rep re n obtenu par la transformation de Schwarz Christofell indiqu e dans Durand 66 est une bande circulaire infinie zone bleue sur le sch ma de droite de la Figure Il 26 dans laquelle le potentiel complexe due a la polarisation d une bande V V entre A et B cf Figure Il 26 est connu et donn par Durand 66 Pour connaitre les relations de passage entre les rep res on applique la d finition de la fonction de transformation de Schwarz Christofell donn e par Durand 66 x iy af dt B aln E in B Eq II 80 Ou a et B sont d termin es par les conditions aux limites e AupointB XV 1s os Eq 11 81 amp in 1 exp it Eq I 82 e Au point D x iy 0 Eq 11 83 in 1 Eq I 84 En injectant les conditions aux limites nonc es ci dessus dans l quation Il 80 on obtient a 2 et B 0 Eq 11 85 TU 8 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Les relations de passage entre les rep res sont donc les suivantes x iy PAIN E in Eq 11 86 E in exp x y Eq 11 87 Comme mentionn ci dessus le potentiel complexe W dans le plan complexe n est connu son expression est donn e par Durand 66 WGE in Ink in 1 Eq II
364. rs plus lev es de Vaa le faible DIBL du Trigate A devient p nalisant car une augmentation de tension d alimentation provoquera une faible baisse de la tension de seuil du Trigate A et le Trigate B devient plus rapide ici pour Vgg 0 65V 200 Chapitre V Evaluation des performances avec des outils de CAO conventionnels aia Trigate B 3 0E 10 AX 1 0E 10 2 5E 10 ED AT E 2 0EH0 ZA AE 4 0E 10 N 8 0E 09 Trigate A o L 1 5E 10 2 6 0E 09 1 0E 10 Bulk 4 0E 09 i OE 0 0E 00 FO1 2fF 0 0E 00 0 6 0 8 Vaa V 1 1 2 a b 8 0E 09 3 0E 10 7 0E 09 2 5E 10 an 6 0E 09 8 TRIGATE_A 5 0E 09 __ 20E 10 AU TRIGATE_B I BULK 5 4 0E 09 5 1 5E 10 AOM LL LL 3 0E 09 sono LAN _FO1 Vaa20 9V_ 1 0E 09 5 0E 09 0 0E 00 FO1 5fF 0 0E 00 06 07 08 09 1 11 12 0 5 10 Vag V Charge fF d VS FD FBB 21 4 8 5 2 9 7 6 0 3 10 6 6 1 3 13 3 17 4 21 9 01 10f 26 4 e f Figure V 25 Trac la variation de fr quence avec la tension d alimentation Va des anneaux r sonnants d inverseur FanOut 1 pour trois valeurs de charge de sortie OfF a 2fF b et 5fF c d Trac de la variation de fr quence avec la valeur de la charge de sortie la tension d alimentation nominale du n ud 20nm soit Vaa 0 9V Ecart en fr quence entre chaque architecture en comparaison du FDSOI e et du FDSOI avec FBB f en fonction de l
365. rtie de chaque tage comprise entre O et 10fF Les inverseurs sont constitu s de NMOS et de PMOS de m me largeur fix e a W 0 12um en consid rant une r duction de 30 par rapport au n ud 20nm Les inverseurs utilisant l architecture Trigate seront constitu s de trois fins ce qui mene a une empreinte physique sur silicium Weooiprine 120nm et donc une largeur lectrique W 168nm Nous choisissons donc de ne pas tudier le comportement des inverseurs FO1 car ces derniers sont moins repr sentatifs de la performance r elle d un circuit De plus pour ce n ud technologique nous ne disposerons pas du chemin critique DDR3 car la conception de ce dernier doit tre effectu e pour chaque n ud technologique et n a pas encore t faite par les quipes de conception Enfin pour la prise en compte du d lai RC dd aux interconnexions des niveaux de m tallisation nous utiliserons le m me PEX Parasitic EXtraction que celui utilis et d velopp pour le n ud 20nm le PEX 14nm n est pas encore disponible car les r gles de dessin et les mat riaux des niveaux de m tallisation ne sont pas encore connus Comme dans le chapitre pr c dent et pour les m mes raisons nous effectuerons des simulations avec polarisation de la face arri re Vaa uniquement pour l architecture FDSOI Au vue des dimensions de cette architecture pour le n ud 14nm le d calage de tension de seuil sera de 100mV V de polarisation de face arri re Commencons par
366. s nous proc derons de la m me mani re nous commencerons par expliciter et justifier le crit re de seuil ou d inversion puis nous proposerons un mod le de tension de seuil pour un canal long et enfin nous tudierons l effet de la r duction de la longueur de grille Pour assurer la compatibilit avec les outils de CAO conventionnels un mod le de courant drain source parfaitement continu ainsi que ses d riv es sera propos dans la partie II D I A Tension de seuil et lectrostatique de l architecture conventionnelle sur substrat massif Dans cette partie nous proposons une mod lisation de l lectrostatique d un transistor conventionnel sur substrat massif a partir de ses param tres technologiques a savoir son paisseur d oxyde de grille t sa longueur de grille L son niveau de dopage canal Nah et sa profondeur de jonction Ces param tres sont repr sent s sur la Figure Il 1 Ve Figure II 1 Sch ma de l architecture conventionnelle sur substrat massif avec la d finition des principaux param tres technologiques et polarisations IJ A 1 Crit re d inversion Usuellement dans les transistors conventionnels sur substrat massif la condition de seuil se traduit par une courbure de bande Figure II 2 a et donc un potentiel de surface donn par expression suivante Ps 20 Eq II 1 60 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS
367. s caract ristiques statiques des diff rentes architectures CMOS 1 2E 03 6 0E 04 e mesures C28 FD ee es 2 1 0E 03 Mod le 5 0E 04 sd te _ 8 0E 04 f _ 4 0E 04 TRA E pe TD on 4 0E 04 S As 2 0E 04 lt hd 1 0E 04 ee 0 0E 00 4 lt a 0 0E 00 Vg V cos Jemeu mesures C28 FD 1 0E 03 mod le eee mesures C28 FD modele 1 0E 05 1 0E 06 1 0E 07 1 0E 08 1 0E 09 1 0E 10 Id A um Id A um 2 5E 03 1 0E 03 mesures C28 FD 2 0E 03 ORe 1 5E 03 5 0E 04 1 0E 03 gm A V um gm A V um 5 0E 04 0 0E 00 0 0E 00 1 0E 03 6 0E 04 mesures C28 FD 8 0E 04 modele 5 0E 04 6 0E 04 4 0E 04 PA 4 0E 04 Hs Mise LS aa ne _ noe 3 0E 04 Id A m Id A um 2 0E 04 0 0E 00 0 0 5 1 Vd V Vd V Figure 11 48 Reproduction des caract ristiques courant tension mesur es sur la technologie CMOS FDSOI 28nm de STMicroelectronics sur le transistor nominal longueur de grille 24nm Les la V sont mesur es Va 0 1V et 1V et les Ia Va V 0 4V 1V par pas de 100mV 109 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS II D 5 c Double Grille planaire Enfin pour valider notre mod le sur la derni re architecture a savoir le double grille nous allons reproduire les mesures effectu es par Huguenin 10 sur un PMOS de longueur de grille L 40nm d paisseur de film de silicium 7nm et de t
368. s contacts dits a prise Mais avec la r duction de la longueur de grille l impact de la r sistance d acc s sur le courant de saturation lon est de plus en plus important et il devient indispensable de r duire la valeur de cette r sistance Une solution est de changer de sch ma de contacts et de passer au contact ruban ou le contact est une barre occupant toute la largeur du transistor Ces deux sch mas de contacts sont repr sent s sch matiquement sur la Figure 1 32 Dans les faits les contacts a prise ont t utilis s par toutes les plateformes CMOS industrielles jusqu au n ud 45nm Puis a compter de ce n ud Intel a choisi de passer au contact ruban Auth 08 et a naturellement conserv ce choix pour les n uds suivants 32nm Packan 09 puis 22nm Auth 12 Les autres industriels ont conserv le contact prise jusqu au n ud 32nm inclus Arnaud 09 et sont pass s au contact ruban partir du n ud 20nm Shang 12 Le gain en r sistance d acc s apport par les contacts ruban est cependant a pond rer car ces derniers impliquent une augmentation importante de la capacit entre la grille et le contact et sont donc p nalisant pour la vitesse de la technologie L valuation de cette p nalit capacitive fera l objet du chapitre III Contact prise Figure I 32 illustration des sch mas des deux sch mas de contact concurrents I D 5 Epitaxie facett e et espaceur faible permittivit Afin de limiter la
369. s des diff rentes architectures CMOS OU Ege est le champ effectif donn par VerVe 1Qdep 1 NMOS Eeft Eq 11 124 6 tiny 3 Cinv tinv Ve Vt 1 Qdep 1 PMOS Eeff Eq 11 125 9 tinv 3 Cinv tinv O Quep est la charge d inversion tin l paisseur d oxyde de grille en inversion i e EOT darkspace et Ciny la capacit d oxyde de grille en inversion Ces trois composantes sont ensuite li es par une loi de Mathiesen mais le terme Uc doit tre corrig du fait de l crantage de la charge de d pl tion par la charge d inversion B uf 09 Chscr Qdep 1 1 1 QitCpscr Qq 1 p p QitCbserQdep Eq 11 126 Heff Hac Hsr HCbs Avec Cr facteur d crantage de la charge de depletion par la charge d inversion Qaep charge de d pl tion et Q charge d inversion Avec cette quation on peut tracer la courbe uet Eet repr sent e sur la Figure 11 40 qui reproduit bien les mesures de Takagi 94 1500 1300 1 Takaqi ___ Mod le 1100 900 mueff cm V s N Q a O O O O 100 0 0 0 5 1 0 1 5 Eeff MV cm a b Figure II 40 a d composition de la mobilit effective ler dans le cas du NMOS b Trac des courbes de mobilit universelle pour diff rentes valeur de dopage canal I D 3 Raccord faible forte inversion Le raccord entre les r gimes de faible et de forte inversion est la principale source de discontinuit dans une mod lisation du courant de drain da
370. s deux param tres Ensuite la limite de fonctionnalit on a e Z 5 9 Vad Vuin En crivant la d finition de Z la limite de fonctionnalit et en rempla ant la valeur moyenne de la SNM SNM mean par son approximation lin aire donn e par l quation VI 11 on obtient l quation SNM _ aVmin B OSNM OSNM 5 9 Eq VI 12 En la r solvant on obtient l expression de la tension d alimentation minimale garantissant la fonctionnalit d un r seau de cellules SRAM de 100Mbits Vmin Ses Eq VI 13 On peut galement exprimer Vin en fonction de l cart type de la tension de seuil en consid rant que Ovr 0 756s u d montr dans notre tude sur la Figure VI 21 b On a alors Vain EE Eq VI 14 L quation VI 14 permet donc d valuer la valeur Vmn d une cellule SRAM d une technologie donn e sans effectuer de simulations SRAM mais en connaissant uniquement l cart type de la distribution de tension de seuil Ovr de cette technologie Le tableau de la Figure VI 22 r sume les performances SRAM de chaque architecture de transistor L extraction du param tre Vmn d montre deux points e L architecture conventionnelle sur substrat massif pr sente un Vyin largement sup rieur a la tension d alimentation nominale du n ud 16nm V yn 1 19V gt 0 8V V jinom Elle ne pourra donc pas fournir de SRAM fonctionnelles pour le n ud 16nm du fait d une sensibilit trop importante la variabilit e L archit
371. s tensions de seuil de ce type de dispositifs sont donc tr s basses e Basse consommation type syst me sur puce SOC o on cherche minimiser la fuite donc le courant lor Car ce type d application fonctionne sur batteries et la question de l autonomie du syst me est primordiale Les tensions de seuil de ce type de dispositif sont donc lev es Il faut tout de m me noter ici que les deux types d application mentionn s ci dessus tendent converger vers une seule et m me technologie du fait du d veloppement des syst mes multim dias sans fils notamment t l phones portables et tablettes num riques qui doivent aujourd hui fournir un niveau de performance tr s lev tout en garantissant une autonomie importante La Figure l 10 repr sente les caract ristiques courant tension d un transistor MOSFET canal long L 10um obtenues par caract risation lectrique Les quations de courant drain source d velopp es dans ce paragraphe pour le r gime au del du seuil V gt V4 et dans le paragraphe pr c dent pour le r gime sous le seuil V lt V peuvent reproduire chaque r gime de fonctionnement mais ne peuvent assurer les raccords continus entre chaque r gime Le d veloppement des raccords de continuit fera l objet des paragraphes II D 3 et II D 4 Nous avons galement indiqu sur la Figure 1 10 tous les param tres lectriques du transistor MOSFET d ores et d j d finis 27 Chapitre Le tra
372. sation et architectures Gautier 03 donne les valeurs usuelles des valeurs de polyd pl tion a prendre en compte NMOS ie tpolydep 0 4nm PMOS ne tpolydep 0 6nm Naturellement la polyd pl tion n est a prendre a compte que pour les grilles en polysilicium I C 3 b Le darkspace Selon la th orie classique en r gime d inversion le maximum de la distribution de porteurs minoritaires est localis l interface oxyde silicium courbe bleue sur la Figure 1 20 N anmoins en r alit donc avec la prise en compte des effets quantiques le maximum de la distribution de porteurs minoritaires est localis a une distance not DS pour darkspace de l interface oxyde silicium courbe rouge sur la Figure 1 20 Ce ph nom ne s explique par la quantification des niveaux d nergie dans le puits triangulaire form par la bande de de conduction Gautier 03 La distance entre l oxyde de grille et le maximum de la distribution de porteurs minoritaires peut tre consid r constante mais d pend du type de transistor Pour le silicium on a e NMOS 2 DS 0 4nm Si e PMOS 2 DS 0 6nm Si Comme pour la polyd pl tion le darkspace a pour effet d paissir l oxyde de grille du point de vue lectrique Il est alors galement commun d introduire une paisseur d oxyde de grille quivalente not e tin donn e par l expression tiny EOT lt 2DS Eq 1 56 ES Classique Quantique tx 0 y
373. scens 16 LAD Lacapacite MOS reorientan na A AE N 18 LAA Laten on de Seul isien iaieiiea 21 LB CETRANSISTORMOSFET REE irrien te 22 LB 1 R gime sous le seuil log et Pente SOUS le seuil ns 23 Ib keg medde dU Seu mierenia aiii 25 LB 3 La mobilit effective Uep fort champ de grille rm 28 LBA D lar Inverseur et Courant Effectif learn a A A 29 LES CREDUCHONIDES DIMENSIONS ne nd ee ta relie 31 TGA kegels de miNiat risa GON SENS US NE CUS et es E 31 LC 2 R duction de id JONQUCUT de OPINION RNA enh NN nn phe ahah nhc 32 I C 3 R duction de l paisseur d oxyde de grille nn 36 ECA Requctionsde ld Gistance orile CONACC sist oon NS Soa ae Sane RAS 38 I D SOLUTIONS TECHNOLOGIQUES POUR POURSUIVRE LA COURSE A LA MINIATURISATION ss 40 LD THOCTIICTIC GC On UON EE nintendo Mandarin 40 D 2 Empilement di lectrique haute permittivit grille m tallique nn 42 DS TROSISCAIN COL CCS ERA DRE 44 LDA Contact prise ou Contact TUDAN rennes GE dora dere door oo OEO OE 45 D 5 Epitaxie facett e et espaceur faible permittivit nn 45 D 6 Ame nora tion ad TANSDOr tn INSIDE a 47 LES VERS DE NOUVELLES ARCHITECTURES ie trentaine td nie nue 50 LE EDSOsrssnnsiunsnenananstinnnanninnntnnminnrinnnidandiinidiiiiniatuidnntinntiiniiiatns 51 LEZ DOUDIC OVINE pIANOINO ESRI E 53 bio EIFEL AE JOO cecce ee eee E E E E E E E E E E S O OT 53 LEE NNO ee rennranatatiiatisntinntanniiiatiiniiiniitiitiiitiiitiietie ttes 55 LE as Ma aud S
374. sed SiGe Source Drain PMOS by In Situ Etch and Regrowth Technique InSERT In Symposium on VLSI Technology Digest of Technical Papers pages 24 25 2005 D E Ward and R W Dutton A Charge Oriented Model for MOS Transistor Capacitances in IEEE Journal of Solid State Circuits Vol SC 13 No 5 Oct 1978 O Weber O Faynot F Andrieu C Buj Dufournet F Allain P Scheiblin J Foucher N Daval D Lafond L Tosti L Brevard O Rozeau C Fenouillet Beranger M Marin F Boeuf D Delprat K Bourdelle B Y Nguyen and S Deleonibus High Immunity to Threshold Voltage Variability in Undoped Ultra Thin FDSOI MOSFETs and its Physical 252 Bibliographie Wei 09 Wei 11 Wei 12 Westlinder 03 Wong 87 Wong 98 Wu 07 Yang 83 Yokoyama 12 Yuan 12 Zhang 08 Understanding In 2008 International Electron Devices Meeting Technical Digest pages 245 248 L Wei F Boeuf D Antoniadis T Skotnicki and H S P Wong Exploration of Device Design Space to Meet Circuit Speed Targeting 22nm and Beyond in International SSDM conference 2009 L Wei F Boeuf T Skotnicki and H S P Wong Parasitic Capacitances Analytical Models and Impact on Circuit Level Performance IEEE Trans Electron Devices vol 58 no 5 May 2011 pp 1361 1370 L Wei O Mysore D Antoniadis Virtual Source Based Self Consistent Current and Charge FET Models From Ballistic to D
375. sera plus une zone favorable au Trigate B Ces deux remarques expliquent les quatre graphes de la Figure V 36 Bien que plus comp titif le Trigate B est toujours p nalis par ces capacit s parasites et quand les conditions lui sont favorables le gain en fr quence 210 Chapitre V Evaluation des performances avec des outils de CAO conventionnels qu apportent cette architecture un co t en terme de consommation dynamique Ce dernier est compris entre 20 et 40 en comparaison au FDSOI et compris entre 0 et 20 en comparaison du FDSOI avec FBB V B 9 Chemin critique DDR3 Nous avons galement pu effectuer des simulations de chemin critique DDR3 avec MASTAR VA pour chaque architecture Ce circuit comprend des dispositifs de diff rentes largeurs le nombre de fins sera obtenu en arrondissant l entier sup rieur le ratio W Finpitch ainsi que diff rentes cellules standards inverseur porte NAND bascule FLIP FLOP L int r t de ce circuit est d tre repr sentatif d un circuit r aliste et va valider les comportements que nous avons pu identifier sur les anneaux r sonnants Cependant le signal de sortie de ce circuit ne permet pas une bonne extraction de la puissance dynamique consomm e et nous pourrons seulement comparer ici vitesse i e fr quence et consommation statique P44 La Figure V 37 montre les variations de la fr quence a et du courant de fuite statique b extraites de simulations de chemin critique
376. servation de la charge Ward 73 Yang 83 et les expressions ne sont pas continues entre tous les r gimes Mac Andrew 02 propose un mod le de charge et de capacit s qui respectent toutes les contraintes nonc es ci dessus Cependant les quations sont tr s complexes et difficiles adapter notre mod le de courant courant et charge doivent tre bien corr l s pour assurer les convergences des simulations puis impl menter au sein d un mod le compact Dans notre cas nous avons choisi la m thode de BSIM qui consiste extraire l expression de la charge d inversion de l expression du courant source drain Le r gime dynamique est donc d crit dans ce cas par les trois charges Dans BSIM des expressions de charge de d pl tion et d accumulation sont ajout es pour d crire tous les r gimes classiques d une capacit MOS La charge totale de grille est alors obtenue par la somme des expressions de charge d inversion Qin d accumulation Q et de d pl tion Q4 chaque charge n cessite des fonctions de raccord pour assurer la continuit Les charges de source et de drain sont ensuite obtenues par la m thode du partage de charge charge partionning en anglais Qs Qinv Qace Qadep Eq V 3 Qinv Qs Qa Eq V 4 Qs AQiny Eq V 5 Qa 1 a Qa Eq V 6 Ou a est le coefficient de partage de charge compris en O et 1 L quation V 3 assure le respect de loi la conservation de la charge Nous allons utilis
377. si 2f Vp Vin Vm 20 Eq 11 17 Cox J2qNch sj 20f Vp 1 278 q ch si Pf b qaNop LPA Cox Vin Vib 2f Eq Il 18 Par un d veloppement de Taylor de la seconde racine on parvient isoler l expression de la tension de seuil canal longa c i i tox Ven Vay 20 LNentsi Gr Vb _ Esi tox fo 208 Vb oo Eq 11 19 Cox Eox L GNch Par d finition du param tre SCE Vin Vinlong SCE Eq I 20 Esi toxTdep SCE gt pa Eq I 21 Eox L Pour le calcul du DIBL on proc de de la m me mani re mais en consid rant V 0 L expression du dopage effectif est alors donn par l quation II 14 Pour r duire son expression et pouvoir isoler la contribution du DIBL il est propos dans Gautier 03 de consid rer les deux cas extr mes e Vis gt Pa Vps x Vos Pa Vos K Pq Vos x Pa Vos Pa Ce qui permet d avoir une m me expression de Va dans tous les cas donnant l expression du dopage effectif suivante Non Nen 255 Vos a Eq 11 22 Enfin en rempla ant le dopage canal N4 par le dopage effectif Na dans l expression de la tension de seuil canal long Eq Il 6 ona ANchTa Esi toxTd Esi toxTd Vin V ADR o a Ta ao ae Eq I 23 Vin Vthiong SCE DIBL Eq I 24 64 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS Par identification DIBL lt RARE V Eq I 25 ar a ds q Cette approche
378. sont trop difficiles contr ler La longueur de grille est donc rel ch e et ne correspond plus a la d nomination du n ud Pour r duire l impact de la longueur de grille sur les param tres lectriques du transistor l paisseur d oxyde de grille est r duite de n ud en n ud afin d am liorer le contr le capacitif de la grille sur le canal paragraphe I C 3 Enfin contrairement la longueur de grille le param tre CPP poursuit sa r duction d un facteur 0 7 de n ud en n ud Par cons quent pour les technologiques les plus avanc s la distance entre la grille et le contact de source ou de drain est r duite d un facteur sup rieur 0 7 ce qui a pour effet d augmenter le poids des capacit s parasites sur la capacit totale du dispositif paragraphe I C 4 31 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures C 2 R duction de la longueur de grille Lorsque la longueur de grille est r duite l impact des zones source et drain sur le canal de conduction ne peut plus tre n glig En effet les interfaces entre source et substrat puis substrat et drain forment deux jonctions PN et une zone de d pl tion se forme chaque interface La th orie classique des jonctions PN nous indique que cette zone de d pl tion ou zone de charge d espace s tend du c t de la jonction qui est le moins dop donc dans le substrat Les parties proches de l oxyde de grille donc l emplacement du
379. ssions de tensions effectives assurant les raccords continus entre chaque r gime de fonctionnement Les caract ristiques courant tension lg V et la Va et leurs d riv es gm V et ga Va sont finalement valid s par caract risations lectriques pour chaque architecture de transistor d montrant la pertinence et l efficacit du mod le propos 111 112 CHAPITRE III EVALUATION ANALYTIQUE DES CAPACITES PARASITES DANS LES STRUCTURES CMOS Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Avec la poursuite de la r duction des dimensions dans le d veloppement des architectures CMOS avanc es et notamment la r duction de longueur de grille de g n ration en g n ration le contr le lectrostatique est de plus en plus difficile assurer La mod lisation de ces effets est propos e par le chapitre Il Cependant cette course la miniaturisation porte aussi sur le pas de r p tition d une grille et d un contact param tre not usuellement CPP pour Contacted Poly Pitch Cette dimension est illustr e sur la Figure IIl 1 a ainsi que les valeurs attendues par l ITRS dans l dition 2010 de sa feuille de route ITRS dans les ann es venir pour L et CPP Figure II 1 b a Figure III 1 a Repr sentation sch matique de la longueur de grille Lg et du Contacted Poly Pitch CPP b Evolution de Lg et CPP pr vue par la feuille de route ITRS 2010 Comme le montre la Fi
380. stion du choix de l architecture sera primordiale Nous savons d ores et d j que l architecture conventionnelle ne sera plus utilis e mais la question reste ouverte pour l architecture FDSOI ou l architecture Trigate Le passage l architecture FDSOI est une rupture technologique mais une rupture que l on peut qualifier de l g re En effet si on fait omission du changement de substrat un transistor FDSOI est tr s semblable un 238 Conclusion g n rale transistor conventionnel sur substrat massif et beaucoup de briques technologiques du proc d de fabrication sont similaires De plus la mani re de concevoir un circuit a base de transistors FDSOI est pratiquement identique a celle d un circuit base de transistors conventionnels sur substrat massif notamment par la continuit de la largeur lectrique gale a la largeur des zones actives pour ces deux types de dispositifs Cette remarque est galement valable pour la d finition des largeurs des dispositifs des cellules SRAM qui peuvent tre ajust es au nanom tre pr t Enfin le d calage de tension de seuil provoqu e par la polarisation de la face arri re d un transistor FDSOI on parle de back biasing est un dernier avantage de cette architecture En l utilisant de mani re statique cela permet d ajuster la tension de seuil en fonction de l application vis e i e le courant de fuite lo s il n existe pas de solution technologique Utiliser de mani re dynam
381. stiques courant tension de cette architecture Trigate A en consid rant que les courants sont normalis s par l empreinte physique donc par Weootprint Nein Finpitch avec Ng nombre de fin du 193 Chapitre V Evaluation des performances avec des outils de CAO conventionnels dispositif Ces courbes sont repr sent es sur la Figure V 17 Le graphe au bas de cette figure montre que MASTAR VA reproduit bien les Iy V report es dans Auth 12 1 0E 02 2 0E 03 1 0E 03 1 5E 03 1 0E 04 1 0E 05 10E 1 0E 03 TD w 1 0E 06 OE 04 1 0E 07 9 0E 0 1 0E 08 1 0 0 5 0 0 0 5 1 0 0 0E 00 Vg V MASTAR VA 1 E 03 1 E 04 E 1 605 4 F a 467 4 1 E 08 SS 72mV dec SS 69mV dec DIBL 50 mV V DIBL 46 mV V 1 E 09 1 0 0 6 0 2 0 2 0 6 1 0 Ves V Figure V 17 Caract ristiques courant tension de l architecture Trigate A obtenues par notre MASTAR VA Le graphe du bas montre que MASTAR VA reproduit bien les Ig Vz report es dans Auth 12 Enfin il faut remarquer la longueur de grille importante que nous avons choisie et qui est la m me que Auth 12 Cette longueur de grille rel ch e pour le n ud 20 nm s explique par deux points e La grille est construite par une int gration de type gate last Ceci permet d induire de la contrainte dans le canal donc d am liorer le transport et le courant de saturation mais il
382. substrat massif Figure I 43 c n est pas isol e naturellement du substrat Il est alors n cessaire de r aliser une couche dop e dite anti per age pour comme son nom l indique viter le ph nom ne de per age entre source et drain par le substrat Skotnicki 88 b Pour tre efficace cette couche doit tre localis e pr s du fin Elle est usuellement r alis e par implantation ionique et le recuit d activation a pour effet de faire diffuser les dopants dans le fin Il n est donc pas possible de travailler avec un fin non dop et ce type de dispositif sera affect par la variabilit li e au dopage RDF Couche anti per age a D 20nm L 30nm f d d apr s Kawazaki 09 Figure I 43 Repr sentation sch matique d un FinFET sur SOI a Trigate sur SOI b et d un Trigate sur substrat conventionnel c d photos prises au microscope lectronique par Kawazaki 09 Enfin certaines applications n cessitent des niveaux de courant lev En technologie planaire on r pond ce besoin en augmentant la largeur des zones actives ce qui augmente de mani re continue la largeur lectrique des dispositifs et donc le niveau de courant d bit Cet ajustement peut tre aussi fin que le proc d de fabrication est pr cis sachant qu aujourd hui les largeurs de zone active sont contr l es 1 nm En ce qui concerne le FinFET ou le Trigate comme la hauteur et la largeur de Fin sont des constan
383. surface du flux de courant not e A et en consid rant que la variation de la densit d lectron est lin aire entre source et drain on peut crire l expression du courant drain source las sous le seuil n 0 n L las GAD L Eq I 18 Avec n 0 et n L tant les densit s d lectrons respectivement a la source et au drain donn es par Sze 81 qaps n 0 noe kT Eq I 19 a ps Va n L noe kT Eq I 20 Pour obtenir l expression du courant drain source sous le seuil comme une fonction de V et Va on commence par substituer les quations l 19 et l 20 dans l 18 Ensuite il faut valuer la surface du flux de courant de diffusion sa largeur est gale la largeur du transistor soit W et son paisseur est donn e par Sze 81 et vaut KT dE E est le champ en surface du semiconducteur donc l interface oxyde semi conducteur et vaut iQ4ep Enfin potentiel de surface et polarisation de grille V sont li s partir de l quation de Gauss Eq l 11 Apr s plusieurs tapes de calculs d taill es notamment dans Sze 81 et Taur 98 on obtient l expression analytique du courant drain source sous le seuil qa Vg Vth qV las UnCox m 1 Ze mkT 1 e KT Eq I 21 Avec m AV AQ Cette expression peut tre galement obtenue en int grant l expression analytique de la charge d inversion en r gime de faible inversion Cette m thode est d velopp e dans Taur 98 Sachant q
384. t quivalente d un inverseur Wei 11 Sa valeur est obtenue partir des expressions des capacit s parasites donn es dans le chapitre Ill Nous avons alors men deux tudes comparatives bien distinctes La premi re a pour objectif d estimer la performance circuit dans le cadre du n ud technologique 20nm obtenue par co int gration de dispositif IFQW III V Ge Hellings 10 et de la comparer des r f rences silicium transistor conventionnel sur substrat massif et FDSOI Nous avons ainsi montr que la co int gration de dispositifs IFQW III V Ge pouvait permettre des d lais de propagation d inverseur tr s courts mais ce d lai est tr s impact par la variabilit du proc d de fabrication notamment celle de l paisseur de 236 Conclusion g n rale l espaceur Enfin ce type de dispositif pr sente un niveau de fuite trop lev pour les applications syst mes sur puce Dans la seconde tude nous avons montr qu un inverseur construit par int gration 3D monolithique Batude 10 pouvait tre plus rapide que la r f rence classique planaire au n ud 28nm Nous avons d au pr alable valuer les nouvelles composantes de capacit s parasites sp cifiques l int gration 3D Nous avons galement int gr la d pendance dynamique de la tension de seuil du transistor de l tage sup rieur avec la polarisation de grille L impact de cet effet sur la fuite de l inverseur n a pas t estim mais devrait l tr
385. t d oxyde Cox et de la capacit d inversion Cin l aide du sch ma de la Figure Il 13 b 75 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS CoxCinv s Caps 7 Coxt Ciny s ed pe De plus sachant que l expression de la charge inversion en fonction du potentiel de surface dans un dispositif a film mince paisseur t i peut s crire approximativement qaps Qinv dtsinie KT Eq 11 49 Avec n concentration de porteurs intrins ques La d riv e de la charge d inversion par rapport au potentiel de surface donc la capacit due la charge d inversion vaut alors dQinv TE Qinv Eq II 50 Cinv Es En crivant la loi de Gauss Eq Il 3 en n gligeant la charge de d pl tion on peut exprimer la d riv e du potentiel de surface par rapport la tension de grille dVg dQiny 1 1 Eq I 51 des d s Cox q Enfin en d composant le calcul de la d riv e de la capacit de grille par rapport la tension de grille comme ci dessous dC dCoc d Seem pets Eq Il 52 dVg d s dVg La r solution de l quation Il 47 donne alors comme crit re de seuil kT Cox Qin 2 Eq Il 53 Ou Qi est la valeur de la charge d inversion au seuil Ensuite pour aboutir l expression du potentiel de surface au seuil Pt on recherche le potentiel de surface pour lequel la charge d inversion de l quation Il 48 atteint la valeur
386. t Il est corr l a la fois au courant statique et au courant dynamique mais un lien clair entre ces trois courants n existe pas il sera alors difficile d extraire une information des valeurs de courant moyen sur un chemin critique DDR3 La Figure V 7 montre que MASTAR VA reproduit bien les variations de fr quence courant dynamique ou moyen et courant statique en fonction de la tension d alimentation Vaa obtenues avec le mod le SPICE industriel 5 0E 09 1 0E 05 MASTAR VA DDR3 BULK 4 0E 09 3 z 3 0E 09 1 0E 06 2 ta 2 0E 09 Ma SPICE MASTAR VA DDR3 BULK 1 0E 09 1 0E 07 0 7 0 8 0 9 1 1 1 1 2 2 0E 09 3 0E 09 4 0E 09 5 0E 09 Vdd V Freq Hz 1 0E 05 8 0E 06 T 6 0E 06 AY MASTAR VA 4 0E 06 DDR3 BULK 2 0E 06 2 0E 09 3 0E 09 4 0E 09 5 0E 09 Freq Hz 186 Chapitre V Evaluation des performances avec des outils de CAO conventionnels 4 0E 10 3 5E 04 MASTAR VA _ Inverseur FDSOI 3 0E 04 3 5E 10 2 5E 04 SPICE 3 0E 10 N 3 2 0E 04 g 2 5E 10 A 5 1 5E 04 2 0E 10 1 0E 04 1 5E 10 5 0E 05 Inverseur FDSOI 1 0E 10 0 0E 00 0 6 07 08 09 1 11 12 0 0E 00 2 0E 10 4 0E 10 Vdd V Freq Hz Figure V 7 comparaison des valeurs de fr quence puissance dynamique et de courant statique obtenues par MASTAR VA et par le mod le industriel SPICE V B Comparaison d
387. t s parasites et avec l quation l 55 donc avec prise en compte des capacit s parasites Ce graphe d montre l importance de tenir compte des capacit s parasites dans les estimations de performances circuit d une technologie CMOS L JG __ Ceorer D lai ps Extrait de Wei 11 32nm 22nm 16nm N ud technologique Extrait de Wei 11 Capacit normalis e par rapport C 2010 2013 2016 Ann e a b Figure I 23 a Repr sentation des capacit s du transistor normalis es par la capacit grille canal Cg i e Cox en fonction de l ann e selon les sp cifications de l ITRS b trac de l volution du d lai avec le n ud technologique avec courbe bleue et sans courbe noire prise en compte de parasites Ces deux graphes sont extraits de Wei 11 39 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures I D Solutions technologiques pour poursuivre la course a la miniaturisation Dans cette partie nous allons d crire les am liorations technologiques n cessaires l architecture conventionnelle sur substrat massif afin de pouvoir poursuivre la r duction de ses dimensions sans tre trop impact e par les effets parasites d crits au paragraphe pr c dent I D 1 Ing nierie de jonction I D 1 a Zone de recouvrement La source et le drain d un transistor MOSFET sont r alis s par implantation ionique suivie d un recuit haute temp rature d activation
388. t 0 0 si i est pair En discr tisant le temps dans l quation IV 1 la pas temporel sera not At on peut facilement tracer la variation de la tension de sortie de chaque tage de la chaine en fonction du temps En initialisant la tension d entr e du premier tage a Vaa pour mettre la chaine dans un tat instable on obtient de mani re it rative la tension de sortie de l tage i pour le temps t avec Vout t At VourG t 1 i C Ip ve Vaa Vout G 1 t Va Vaa VourG t IVe Vour G 1 t Va Vout D At Eq IV 2 O et lp sont les courants drain source traversant respectivement le NMOS et le PMOS calcul s gr ce au paragraphe II D et Vou i t la tension de sortie de l tage i pour le temps t On remarquera galement que Voutli 1 t Vin i t On utilise alors l quation IV 2 pour tracer la variation des tensions de sorties de chacun des i tages ici i 6 d une chaine d inverseur Figure IV 2 Sur cette m me figure est repr sent le d lai de propagation gal deux fois le d lai de commutation de la chaine d inverseur qui est extrait num riquement partir de ce jeu de courbes Temps ps Figure IV 2 Trac des tensions de sorties de chacun des six tages d une chaine d inverseur obtenu avec l quation IV 2 et illustration du d lai de propagation Cette m thode permet donc de connaitre le d
389. t est la m me que pour le n ud pr c dent on fait donc l hypoth se que les 216 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm am liorations technologiques permettront de compenser la perte en mobilit effective sur le PMOS due au substrat SSOI e L architecture Trigate extrapol e a partir du Trigate A du chapitre V o La longueur de grille est fix e L 20nm elle valait 30nm au n ud pr c dent cf chapitre V o l paisseur du fin est r duite t 8nm elle valait 10nm au n ud pr c dent o Nous consid rons que le rapport de forme du fin reste le m me c est dire que le ratio h t 3 Donc la hauteur de fin vaut h 24nm o Le finpitch est r duit 40nm o La mobilit des deux types de transistor est la m me que pour le n ud 20nm car ils semblent que plusieurs techniques de contraintes ont d j t mise en uvre dans Auth 12 notamment par l introduction d pitaxie SiGe qui viennent contraindre le canal et par le d p t du couche de nitrure ou d oxyde qui vient galement exercer une contrainte sur le canal Les informations nonc es ci dessus sont r sum es dans le tableau de la Figure VI 1 ainsi que les param tres lectrostatiques et les courants caract ristiques normalis s par l empreinte physique obtenus avec MASTAR VA we n e n n ww CSCS arm EE twin Caem ao ae s eaa tm ee ee Cse 101 300 90 90 75 75 mu 60 oo
390. t le potentiel de Fermi Le champ de grille a chang de sens et est orient vers le bas les trous sont alors repouss s de l interface oxyde silicium et une zone sans charge mobile s tend partir de l oxyde de grille Cette zone dite de d pl tion sa profondeur est not e T4 est charg e n gativement car elle est uniquement compos e de dopants ionis s des accepteurs ici car le silicium est de type P La variation de charge de d pl tion Que est proportionnelle Js e Regime d inversion gt La zone de d pl tion ne s tend presque plus et le champ vertical est suffisamment fort pour attirer des lectrons des porteurs minoritaires a l interface oxyde silicium La variation de charge du silicium de type P est alors dU aux porteurs minoritaires c est la raison pour laquelle on parle de r gime d inversion Ce r gime est divis en deux parties O lt 2 r gime d inversion faible La croissance de charge d inversion Qiw est d abord faible et reste proportionnelle O Q gt 2 wp r gime d inversion forte La croissance de charge d inversion Qin est nouveau exponentielle et augmente avec Q Ces trois r gimes de fonctionnement sont illustr s sch matiquement sur la Figure l 3 p lt 0 0 lt lt P P gt P m tal oxyde Je Toep e Accumulation D pl tion Inversion i Taep semiconducteur Figure I 3 Illustration sch matique des trois r gimes de f
391. t le r gime satur d limit s par V Vx Figure Il 44 104 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS 7 0E 04 7 I LA 7 R gime Regime Satur 6 0E 04 in ai on OPAT fp 4 4 0E 04 Ids A 3 0E 04 oa Vi eae oa VO 0 0E 00 Vd V Figure II 44 Ia Va obtenues a partir de l quation Il 91 d montrant que la continuit n est pas assur e Comme dans le paragraphe II D 3 nous allons utiliser une tension effective de drain qui sera gale la tension de drain quand celle ci sera inf rieure la tension de saturation de drain pour tendre vers Vasat pour Va gt Vadsat avec une transition continue entre les deux r gimes Cette tension effective est d finie par 1 Vasert Va 1 _ Eq 11 133 Vdsateff 1 Vasateff ae oe Eq I 134 LE 2KT V tefft q O E est le champ critique L la longueur de grille d facteur d effet substrat et p param tre permettant d ajuster la vitesse de passage au r gime de saturation Le trac de Vaser en fonction de Vy pour diff rentes valeurs de V et de p est repr sent sur la Figure Il 45 Vdseff Vdseff V O w N gt o vd V 0 0 5 1 Vd V a b Figure II 45 a Trac de Vaserr en fonction de Va pour diff rentes valeurs de Vg montrant que Vaser Vas puis Vasat lorsque Va gt Vasa en tant continue b Trac de Vaser
392. tat de l art pour les performances des transistors lon lor et les lore Mais aussi pour fixer les param tres technologiques Nous avons ensuite effectu des simulations d anneaux r sonnants d inverseur de FanOut 1 puis FanOut 3 avec une charge fixe en sortie comprise entre O et 10fF et en faisant varier la tension d alimentation Vaa Nous avons alors d montr que l architecture conventionnelle sur substrat massif pr sente des performances en retrait Nous avons galement montr que l architecture Trigate avec la longueur de grille relach e est la plus rapide pour les faibles tensions d alimentation gr ce son faible DIBL Mais lorsque la tension d alimentation augmente le faible DIBL devient un inconv nient pour la performance et cette architecture est de moins en moins comp titive De plus elle est affect e par un niveau de capacit sup rieure toutes les autres architectures ce qui est p nalisant pour les faibles valeurs de charge de sortie Cette p nalit est r duite lorsque la charge en sortie augmente car le poids des capacit s parasites intrins ques au transistor est crant et la vitesse est davantage li e au niveau de courant d bit Ceci explique pourquoi l architecture FDSOI est plus rapide que les deux architectures Trigate quand la charge de sortie est faible et la tension d alimentation est lev e Avec l utilisation du FBB l architecture FDSOI est la plus rapide sauf pour les charges de sortie tr s
393. te d la r duction des dimensions L objet de ce paragraphe est de d crire l effet de la miniaturisation du transistor MOSFET sur ses param tres lectriques puis sur ses caract ristiques courant tension LG 1 R gles de miniaturisation Selon la loi de Moore la densit d int gration des transistors MOSFET doit doubler tous les deux ans donc entre chaque n ud technologique On peut traduire cela en disant que la surface d un transistor doit tre divis e par deux d un n ud l autre En consid rant que la surface d un transistor S est approximativement donn e par le produit de sa largeur W par CPP on peut crire que pour le n ud suivant S W CPP ona EE 2 w2 cpp W CPP Eq 1 46 s 2 Par cons quent on peut consid rer la largeur W et le CPP du transistor sont r duits d un facteur 0 7 d un n ud l autre Si la dimension CPP est r duite d un facteur 0 7 par n ud technologique la longueur de grille doit suivre cette m me loi pour ne pas trop complexifier le proc d de contact Ceci se v rifie historiquement sur les anciens n uds technologiques dont la d nomination correspondait la longueur de grille minimale de la technologie 130nm 90nm 65nm 45nm Boeuf 04 Arnaud 04 Cependant pour les n uds technologiques suivants 32nm 22nm Arnaud09 Cho 11 les effets parasites dus a la r duction de longueur de grille d velopp s dans le paragraphe suivant C 2
394. tecture FDSOI et c architecture Trigate VI C 4 Simulations de cellules SRAM incluant la variabilit Comme pour extraire l cart type de la distribution de tension de seuil Figure VI 18 nous proc dons 500 simulations a la tension d alimentation nominale du n ud 16nm soit Vaa 0 8V avec g n ration al atoire des param tres technologiques suivant les distributions gaussiennes pr d finies afin de tracer les courbes papillons 229 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm pour chaque architecture Figure VI 19 puis d extraire les carts type des distributions de SNM oswm report e dans le tableau de la Figure VI 20 Ces derniers sont des marqueurs de la robustesse a la variabilit d une architecture de transistor 0 8 Trigate Vout V b c Figure VI 19 Distributions de courbes papillon obtenues a Vaa 0 8V apr s 500 simulations avec g n ration pseudo al atoire des principaux param tres technologiques suivant les distributions gaussiennes pr d finies a Architecture conventionnelle sur substrat massif b architecture FDSOI et c architecture Trigate D apr s les courbes papillons Figure VI 19 on constate que l architecture conventionnelle sur substrat massif est tr s impact e par la variabilit alors que les architectures FDSOI et Trigate semblent toutes deux pr senter des performances correctes et quivalentes Ces remarques sont confirm es
395. tension d alimentation Vgg 0 9V nominale du n ud technologique 20nm le FDSOI avec FBB est l architecture la plus rapide sauf si la charge de sortie vaut 10fF ou il s agit du Trigate B Cela s explique par la p nalit capacitive de l architecture Trigate qui a plus de poids sur la fr quence quand la valeur du FanOut augmente Cette remarque explique galement pourquoi le Trigate A n est pas comp titif hormis pour les tensions d alimentation faibles lt 0 6V o sa faible valeur de DIBL constitue un avantage d cisif Enfin chaque graphe de la Figure V 30 confirme que l architecture conventionnelle sur substrat massif BULK n est pas comp titive pour ce n ud technologique Comme dans le paragraphe pr c dent nous devons analyser l impact de l utilisation des techniques de polarisation de la face arri re pour am liorer la performance du circuit sur la fuite statique du circuit Les remarques sont les m mes que pour l anneau r sonnant d inverseur FO1 car la fuite statique est directement proportionnelle la valeur du FanOut et ce quelle que soit l architecture des transistors Par cons quent la fuite statique de l inverseur FO3 est trois sup rieure celle de l inverseur FO1 Figure V 27 simplement parce qu il y a trois fois plus de transistors qui fuient au repos Cependant dans un circuit le FBB n est pas utilis en permanence mais uniquement lorsque le syst me a besoin de performance Par cons quent
396. terr tenant compte de la d pl tion dans le plan de masse et vaut Cboxeq Eox tboxeg OU tboxeq est donn par l quation II 73 Pour tenir compte de cet effet il faut remplacer le terme proportionnel la polarisation de la face arri re dans l quation Il 65 Finalement la tension de seuil d un transistor FDSOI dans le cas d un canal long vaut ChoxeqCsi GNcntsi 1 1 1 V V 1 beset ast V Eq I 76 mene Ep Cox Csi Cboxeq Psth Cox 2Csi Choxeq Yb d Avec e V est donn par l quation Il 66 Choxeq Eox thoxeq OU thoxeg est donn e par l quation Il 74 si les conditions induisent l existence d une couche de d pl tion dans le plan Choxeg Chox Si les conditions n induisent pas l existence d une couche de d pl tion dans le plan de masse e yest donn par la Figure Il 18 Nous avons proc d des simulations num riques sur un transistor FDSOI canal long L 1um pour valider notre mod le en faisant varier l paisseur de film de silicium ts l paisseur d oxyde enterr t le type du plan de masse et sa polarisation Dans chaque cas l EOT vaut 1nm et le dopage du plan de masse vaut 2 18cm dopage typique de l tat de l art Fenouillet 11 Les simulations num riques sont effectu es en r solvant uniquement l quation de Poisson pour viter d impacter les r sultats par les effets quantiques qui ne sont pas pris en compte dans notre mod le et qui n ont de r el effet que
397. tes technologiques et ont un effet direct sur les param tres lectriques du dispositif comme le DIBL par exemple la seule solution pour augmenter la largeur lectrique est d ajouter un ou plusieurs fins et passer en configuration dite multi doigts ou multi finger repr sent e sur la Figure 1 44 Dans ce cas les sources et drains de chaque fin doivent tre connect s entre eux Ceci peut tre r alis de deux fa ons avec l pitaxie source drain qui vient fusionner tous les fins Figure 1 44 a ou avec le contact Figure 44 b Une nouvelle dimension caract ristique apparait le 54 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures Finpitch ou pas de r p tition d un fin qui est gal la somme de l paisseur d un fin et d un espacement entre deux fins Figure 1 44 Cette dimension est essentielle car elle va traduire la densit de fins et donc la densit de courant pour un encombrement donn Figure I 44 Repr sentation sch matique d un FinFET en vue de dessus en configuration multi doigts a cas ou l pitaxie source drain vient fusionner les Fins b cas o c est le contact qui vient connecter les Fins La configuration multi doigts a pour effet de discr tiser la largeur lectrique et donc de discr tiser la densit de courant par unit de largeur d active Par cons quent contrairement aux architectures planaires la variation du lon avec l enc
398. th Eq 11 113 Pour simplifier l expression du dopage effectif nous nous permettons un d veloppement de Taylor de la racine de l quation 11 113 Non Nen 255 2Vps 4 Pa Pstn Eq 11 114 96 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS On peut alors calculer la charge de d pl tion effective pour un transistor double grille en consid rant que la profondeur de d pl tion est limit e par l paisseur du film de silicium t 2 Vps 4 P479 Qadep t q Nen tsi q Nentsi 2 s e Eq I 115 En r injectant dans l quation de tension de seuil canal long Eq Il 99 et par d finition des param tres DIBL et SCE Eq Il 20 et Il 24 on obtient 4 SCE ty tos al Eq 11 116 DIBL tsi tox PS Eq 11 117 Pour valider ces expressions nous avons effectu des simulations num riques 2D avec outil Synopsys Synopsys La Figure 11 35 montre que les expressions 11 116 et Il 117 reproduisent bien les simulations num riques et que notre mod le est bien valide pour deux valeurs d EOT distinctes et trois valeurs d paisseur de film de silicium t en fonction de la longueur de grille 350 150 Symboles simulation num rique 2D ie Traits continus Mod le 100 z hp t 10nm t 10nm I r 250 l z t 7nm a 50 200 Symboles simulation num rique 2D EOT 0 4nm Traits continus Modele 150 0 0 50 100 0
399. tion analytique possible Ernst 07 sugg re d utiliser la transformation de Schwarz Christoffel d crite dans Durand 66 sur une structure simplifi e quivalente Nous cherchons mod liser une composante du DIBL nous nous focaliserons donc sur le drain La J structure quivalente sera donc limit e la moiti du transistor c t drain 86 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS e La composante du DIBL physiquement due au canal est mod lis e par la VDT Dans le cas du calcul de l impact du couplage entre le drain et le canal travers le BOX nous consid rerons que le canal n aura pas d effet et nous fixerons donc son potentiel la masse dans notre structure quivalente e l utilisation de plan de masse dop confine les lignes de champs dans l oxyde enterr et ce dernier n aura que peu d effet sur la forme des lignes de champs lectriques Nous consid rerons donc que ce dernier est la masse dans notre structure quivalente La structure quivalente ainsi obtenue est repr sent e sur la Figure II 25 drain BOX Plan de masse C D E Figure Il 25 Structure quivalente utilis e pour le calcul de la composante du DIBL due au couplage entre drain et canal travers l oxyde enterr BOX Appliquons maintenant la transformation de Schwarz Christoffel cette structure quivalente Comme sugg r e dans Ernst 07 consid
400. tionn dans le paragraphe I E 5 certains param tres viennent mod rer le gain attendu sur les performances comme le DIBL la pente sous le seuil et la capacit de grille qui sont sup rieurs au cas du canal silicium Dans ce paragraphe nous allons effectuer une comparaison de performance dynamique d lai d un inverseur entre des dispositifs puits quantiques IFQW pour Implant Free Quantum Well en anglais utilisant des canaux IIl V Ge et des dispositifs conventionnel sur substrat massif et FDSOI en silicium Nous avons choisi les dispositifs IFQW car nous avons eu acc s des simulations Monte Carlo de ces dispositifs travers Dualogic D4 2 Les dispositifs simul s sont repr sent s sur la Figure IV 4 155 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple tsp L 20Nnm Source Source 20nm 20nm 5 enm INp 53Gao 47AS ue 1 nm Nitrure de silicium Si N Oxyde de silicium SiO Figure IV 4 Repr sentation sch matique des IFQW simul s dans Dualogic D4 2 On remarque que ces IFQW ne pr sentent pas de zone de recouvrement entre les jonctions et la grille en anglais on parle d underlap Par cons quent ce type de dispositif est tr s affect par la r sistance d acc s 1 D 3 Chan 11 et sa valeur est directement li e la distance entre la jonction et le flan de grille donc l paisseur de l espaceur Les simulations de caract
401. traire le d lai de propagation Ce trac est effectu de mani re it rative menant une valuation du d lai est un peu plus longue que la m thode CV4 l donn e par Na 02 Cependant on consid re ici la trajectoire compl te de commutation de l inverseur et n effectuons pas d approximation Nous gagnerons donc en pr cision Le sch ma d un inverseur est indiqu sur la Figure IV 1 a En appliquant la loi de Kirchhoff sur ce circuit on arrive l quation diff rentielle suivante Wei 11 dVout C dt l Vin Vout A la Vin Vout Eq IV 1 O C est la capacit quivalente de l inverseur consid r e ici gal 1fF Vad Vad Vac Entree Sorti de la ortie Entr e a de la cnaine y b a Figure IV 1 a sch ma d un inverseur et ses param tres lectriques b sch ma de principe d une chaine d inverseur 3 tages Pour pouvoir extraire un d lai de propagation il est n cessaire de monter les inverseurs en chaine o la sortie d un inverseur d un tage donn est connect e l entr e de l inverseur de l tage suivant illustr e sur la 152 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple Figure IV 1 b pour une chaine trois tages Ensuite on consid re que la chaine d inverseurs est dans un tat stable avec la tension d entr e de la chaine OV donc Vouli t 0 Vu si i est impair Vour i
402. type P Les lignes continues correspondent aux valeurs obtenues par notre modele et les symboles aux simulations num riques 600 600 lt t 9nm mod le mod le B simulation ty 5nm B simulation OX x 10nm 500 500 400 TN E m _ E 400 sn RE 300 J 300 200 200 Vb V a b 550 650 x t 5nm mod le ss B simulation 550 z E 5 450 h nm OE NN thox 145nm 260 GPP t 5nm ap 0 5 0 0 5 1 0 5 0 0 5 1 Vb V Vb V c d Figure II 20 Variations de la tension de seuil dun NMOS canal long avec la polarisation de la face arri re pour quatre paisseurs d oxyde enterr a plan de masse de type N et tsi 5nm b plan de masse de type N et tsi 15nm c plan de masse de type P et tsi 5nm d plan de masse de type P et t 15nm Les lignes continues correspondent aux valeurs obtenues par notre mod le et les symboles aux simulations num riques 83 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS IL B 3 Effets canaux courts SCE et DIBL Comme pour l architecture conventionnelle sur substrat massif nous allons utiliser la VDT pour mod liser l effet canal court SCE et le DIBL Dans un transistor FDSOI le canal est non dop et on peut consid rer que le potentiel dans le canal donc le long de la cathode virtuelle est constant et vaut au seuil sn On peut crire l expression du dopage effectif correspondante Non
403. u S Bordez C Blanc A Margain D Delille R Pantel K Barla N Cave M Haond A Cost Effective Low Power Platform for the 45 nm Technology Node In International Electron Devices Meeting Technical Digest 2006 pp 1 4 H Kawasaki V S Basker T Yamashita C H Lin Y Zhu J Faltermeier S Schmitz J Cummings S Kanakasabapathy H Adhikari H Jagannathan A Kumar K Maitra J Wang C C Yeh C Wang M Khater M Guillorn N Fuller J Chang L Chang R 247 Bibliographie Kim 12 Khakifirooz 09 Khakifirooz 12 Lee 89 Lee 11 Leray 90 Lim 83 Liu 11 Mac Andrew 02 MASTAR Muralidhar A Yagishita R Miller Q Ouyang Y Zhang V K Paruchuri H Bu B Doris M Takayanagi W Haensch D McHerron J O Neill K Ishimaru Challenges and solutions of FINFET integration in an SRAMP cell and a logic circuit for 22nm node and beyond In International Electron Devices Meeting Technical Digest 2009 pp 1 4 S H Kim M Yokoyama N Taoka R Nakane T Yasuda O Ichikawa N Fukuhara M Hata M Takenaka and S Takagi Sub 60 nm Deeply Scaled Channel Length Extremely Thin Body InxGa1 xAs On Insulator MOSFETs on Si with Ni InGaAs Metal S D and MOS Interface Buffer Engineering VLSI Tech Dig 177 178 2012 A Khakifirooz O M Nayfeh and D Antoniadis A simple semiempirical short channel MOSFET current voltage model continuous across all regions of oper
404. uantum Well Ces derniers feront l objet du paragraphe I E 5 HIS ue Architecture CMOS 2011 2013 2015 2017 2019 2021 2023 Ann e Figure I 39 Pr diction de l utilisation des diff rentes architectures CMOS par l ITRS en fonction de l ann e sur sa roadmap 2011 pour les dispositifs LOP Low Operating Power pour puissance de fonctionnement faible Ces pr dictions sont confirm es quelques ann es pr s par les annonces et diff rentes publications des industriels STMicroelectronics a pr sent sa plateforme CMOS FDSOI pour le n ud 28nm Planes 12 et a annonce le d veloppement du n ud 20nm toujours bas sur l architecture FDSOI Enfin Intel a pr sent sa plateforme 22nm utilisant l architecture Trigate Auth 12 d j commercialis e dans les applications hautes performances micro processeurs et l utilisation de l architecture est pr vue pour les applications mobile ou SOC System On Chip pour Syst me sur Puce 50 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures LE T FDSOI I E 1 a Le substrat SOI Le substrat SOI Silicon On Insulator pour silicium sur isolant se divise en trois couches La premi re la plus paisse est compos e de silicium et sert de substrat m canique La seconde est commun ment appel e BOX Buried OXide pour oxyde enterr et est g n ralement en SiO Enfin la derni re est une fine couche de silicium on parle de film de si
405. uation de performance idoine 114 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS 8 intrinsic channel ps ve 50 Contact capacitance n 7 JE 5 5 O Parasiti arasi ics 48 dominate Total parasitic 8 capacitance S 2 120 100 80 60 40 20 0 Technology node nm Figure III 2 Evolution de la capacit parasite totale et de la capacit grille intrins que d un transistor en fonction du noeud technologique montrant que les capacit s parasites vont d passer la capacit grille autour du noeud 20nm graphe extrait de S E Thompson Mater today 2005 II A M thodologie Pour mod liser ces capacit s parasites la premi re tape consiste d terminer les m thodes de calcul utiliser dans chaque cas On commence donc par repr senter sch matiquement les capacit s parasites sur un transistor sur substrat massif d apr s Wei 11 sur la Figure III 3 Figure III 3 repr sentation des diff rentes capacit s parasites sur un transistor sur substrat massif On peut alors constater qu il existe deux types de capacit s parasites e La capacit form e par deux lectrodes parall les comme la capacit entre la grille et le contact e La capacit form e par deux lectrodes perpendiculaires comme la capacit entre le flan de grille et la source ou le drain travers l espaceur Les m thodes de calcul pour valuer de mani re pr cise ces deux types de capacit
406. uc pour les cot s comme les nombreux trajets en bus mais galement pour les prouvantes soir es au Denfer parfois riches en d couvertes surtout quand nous avons eu le malheur de traverser la rue En bref merci Jean Luc pour les excellents moments que nous avons pass ensemble ST et Remerciements ailleurs son soutien pour avoir cout mes nombreuses raleries via communicator et RL pour la patience dont il a fait preuve pour m expliquer les trucs de jeunes et pour son cot gentil agneau que je crains lui avoir fait perdre j esp re ne pas en tre l unique cause Enfin je remercie mes parents grands parents et s urs pour leur soutien et pour ne pas m avoir pos trop de questions Et pour terminer pour de bon ces remerciements je remercie Rachel ma tr s ch re moiti e d une part d exister et d autre part de m avoir support et de continuer le faire dans la vie de tous les jours Sommaire REMERCIEMENTS SES SR a sab eee nement io 1 SOMMAIRE SSSR SR er Ne om HS ns nn ne te OEE 7 INTRODUCTION GENERALE SSSR nn ons mnt seen 11 CHAPITRE I LE TRANSISTOR MOSFET FONCTIONNEMENT MINIATURISATION ET ARCHITECTURES esse aa none te sr waceestcaaiea eaaensecaeseanadaent 15 LAs LE TRANSLTORMOSFE FIDEA Cinsine Ut A 16 PAST PUC PECE JONCUOnNECMEN antirimak actin oleslemlieclen Retain 16 LA 2 L architecture conventionnelle sur substrat massif BULK ssssssssssssssssssssssssssssssesnssssssscsssssssssssns
407. ud L Brunet A Toffoli F Allain D Lafond F Aussenac O Thomas T Poiroux and O Faynot Demonstration of low temperature 3D sequential FDSOI integration down to 50 nm gate length VLSI symp Tech Dig 2011 p158 159 242 Bibliographie Bidal 09 Boeuf 04 Boeuf 08 Boeuf 09 Boeuf 11 BSIM Chan 11 Chen 03 Chen 08 Cheng 11 G Bidal D Fleury G Ghibaudo F Boeuf et T Skotnicki Guidelines for MOSFET Device optimization accounting for L dependent mobility degradation In Silicon Nano Workshop 2009 F Boeuf F Amaud B Tavel B Duriez M Bidaud P Gouraud C Chaton P Morin J Todeschini M Jurdit L Pain V De Jonghe M T Basso D Sotta F Wacquant J Rosa R El Farhane S Jullian A Conventional 45nm CMOS node Low Cost Platform for General Purpose and Low Power Applications IEDM Tech Dig pp 425 428 2004 F Boeuf M Sellier A Farcy and T Skotnicki An Evaluation of the CMOS Technology Roadmap From the Point of View of Variability Interconnects and Power Dissipation in IEEE Trans Electron Devices vol 55 no6 june 2008 pp 1433 1440 F Boeuf G Ghibaudo et T Skotnicki Impact of Coulomb Scattering on the Characteristics of Nanoscale Devices dans International Conference on SSDM 2009 F Boeuf FDSOI an innovative technology for low Vdd high performance logic in a shortcourse given in ISSCC conference 2011 BSIM manual http
408. ue Va est g n ralement sup rieur quelques kT q on peut consid rer que l expression donn e par l Eq 1 21 est ind pendante de la tension de drain V4 En r gime sous le seuil le courant suit donc une variation exponentielle avec la polarisation de grille Autrement dit si le courant est repr sent en chelle logarithmique sa variation est lin aire i e sous le seuil log l4 est proportionnelle a V Nous notons alors cette pente St ce qui d finit l inverse de la pente sous le seuil S _ dvg dlog Iqs Eq I 22 23 Chapitre Le transistor MOSFET fonctionnement miniaturisation et architectures En rempla ant dans l quation 1 22 lj par son expression donn e par l quation 1 21 on obtient son expression analytique _ kT Cdep _ S lt In 10 1 ser Eq 1 23 Ou Cup est la capacit de depletion de la capacit MOS Une autre et plus simple mani re de calculer le param tre S est donn e dans Pouydebasque 07 et consiste r crire la d finition de la pente sous le seuil comme suit dV dlog Igs _ q In 10 8 TE Eq 1 24 La d riv e de la tension de grille V par rapport au potentiel de surface est alors effectu e par un simple calcul de diviseur capacitif Ce dernier est repr sent sur la Figure l 7 et l expression de l inverse de la pente sous le seuil ainsi obtenue est l quation l 23 g R gime D composition C d inversion JL Co de Cs ox faible C Ps Ps Cji Ciep
409. ues simples mais qui ne sont pas tr s pr cises si on compare ces r sultats des simulations num riques Pour une meilleure valuation de plus r cents travaux Bansal 05 Wei 12 proposent de consid rer que les lignes de champs sont des ellipses et non plus des cercles Il n est alors plus possible de calculer la capacit directement et ces derniers proposent d utiliser un changement de rep re bas e sur une transformation conforme Plonsey 61 appel en anglais conformal mapping Cependant ces travaux ont simplifi les expressions obtenues et ils ont perdu en pr cision Dans le paragraphe suivant nous proposons de reprendre la transformation conforme depuis le d but pour obtenir une mod lisation la plus pr cise possible II B La transformation conforme IIL B 1 D finition du probl me Pour valuer une capacit entre deux lectrodes la premi re m thode utiliser est de calculer la capacit par unit de longueur d lectrode en F m l aide de la formule du condensateur plan puis de l int grer le long de l lectrode ce qui donne b C J Lo I Eq III 2 116 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS O a et b sont les coordonn es d une lectrode la permittivit de l isolant et L x la longueur de la ligne de champ en x la Figure III 5 repr sente sch matiquement les cas de la capacit deux lectrodes parall les haut et celu
410. us allons commencer par crire la loi de Gauss dans le canal Mais dans le cas d un transistor FDSOI le canal est compl tement d pl t et la charge de d pl tion est n gligeable car le dopage canal est faible et physiquement limit e par l paisseur du film t Qaep qNertsi De plus la pente sous le seuil est valu e en r gime de faible inversion donc le terme de charge d inversion est galement nul Ce qui nous m ne une pente sous le seuil constante gale sa valeur id ale de 60mV dec Sktonicki 08 Cependant il est bien connu que la pente sous le seuil n est m me dans un dispositif FDSOI pas constante et sera d grad e quand la longueur de grille sera r duite Pour mod liser cette d gradation nous allons utiliser de nouveau la VDT qui va traduire la r duction de la barri re de potentiel entre source et drain 90 Chapitre Il Mod lisation analytique des caract ristiques statiques des diff rentes architectures CMOS due la r duction de longueur de grille et la polarisation de drain par une modification de dopage canal effectif et donc de charge de d pl tion effective Formellement cela donne tsi si Qaep WNentsi 255 Vps 2 Pa Ps 2y Pa Ps Vps Pa Ps Eq II 95 En crivant la d finition de la pente sous le seuil et en rempla ant le terme de charge de d pl tion par celui de d pl tion effective donn e par l quation Il 95 ona _ kT dVg _ KT 1 aep
411. uteur de fin h o La largeur des dispositifs W e Pour l paisseur de film de silicium dans le cas de technologie FDSOI nous utiliserons la valeur report e par Weber 08 qui vaut 6 0 2nm e Pour l paisseur d oxyde de grille EOT nous choisissons un cart type de d o7 0 1nm e Pour le dopage canal Nan uniquement dans le cas de l architecture conventionnelle sur substrat massif nous consid rerons un cart type oncu 2 17cm Cette valeur nous permet d obtenir le m me cart type de la distribution de tension de seuil que celle obtenue par simulations num riques GSS b e Pour le travail de sortie de grille Pm nous consid rerons un cart type de 0y 20mV pour chaque architecture ce qui nous permet d obtenir les m mes distributions statistiques de tension que celle obtenues par simulations num riques pour l architecture conventionnelle sur substrat massif GSS b et pour le Trigate GSS c Les valeurs des carts types de chaque param tre technologiques pour chaque architecture sont indiqu es dans le tableau de la Figure V 21 sare Osi N ue au w rn onari cm 7 2e17 Figure V 21 Valeur des carts types des param tres technologiques de chaque architecture a En entrant ces param tres de variabilit dans MASTAR VA et en lan ant pour chaque architecture 500 simulations avec g n ration al atoire des param tres technologiques on extrait les distributions statistiques de tension de seuil re
412. ve de chaque inverseur normalis e par celle de linverseur 2D utilisant les contacts a prise en fonction de la distance entre deux contacts sur les deux sources tctzcb pour deux valeurs distinctes entre les deux niveaux de transistors tpt a th 70 nm et b tph 0 nm Les deux sch mas de contact sont consid r s contact a prise plug et contact en ruban BAR Comme nous l avons constat pr c demment l inverseur 3D avec des contacts en ruban et le PMOS en haut est le plus p nalis Cependant si te est rel ch gt 60nm les capacit s parasites dues l int gration 3D uniquement donc en le comparant l inverseur 2D avec des contacts en ruban reste inf rieure a 10 Les inverseurs 3D avec des contacts a prise sont tres peu p nalis s par les capacit s parasites et semblent tre comp titifs a comparer l inverseur 2D Enfin si nous comparons uniquement les inverseurs 2D entre eux on peut constater que la p nalit capacitive du passage du contact a prise au contact en ruban est d approximativement 10 Enfin nous pouvons tracer la variation du d lai de chaque inverseur l aide de la m thode d crite au paragraphe IV A 1 normalis par celui de l inverseur 2D avec des contacts a prise dans les m mes conditions que dans la Figure IV 27 On obtient alors la Figure IV 28 Comme attendu la variation du d lai est identique la variation de la capacit effective de chaque inverseur car nous avons consid r
413. veau de courant d bit augmente 173 Chapitre IV Application des mod les de capacit s parasites estimation du d lai d un circuit simple 1 2 1 15 1 1 __BAR 92 7 9 Plug NMOS en haut eee BAR OL 1 SSI Se i e Plug PMOS en haut D a Plug PMOS en haut D T 60 nm 0 9 Ct2Cb 0 20 40 60 tbt nm tct2co nM Figure IV 30 Variation du d lai des inverseurs normalis par le d lai de l inverseur 2D avec contacts prise avec tht a et tci2zchb b avec prise en compte du couplage dynamique de la tension de seuil du transistor du haut avec la polarisation de grille Les pointill s repr sentent les simulations sans prise en compte du couplage dynamique Les deux sch mas de contact sont consid r s a prise plug et en ruban BAR La Figure IV 30 indique que grace ce couplage lectrostatique entre les deux niveaux de transistors l inverseur peut tre plus rapide que la r f rence 2D classique Cependant ce gain en vitesse est d a un d calage de tension de seuil ce qui signifie que le niveau de fuite doit galement augmenter Sa valeur ne pouvant tre valu e pr cis ment et simplement avec notre outil actuel et elle devra d tre estim e lors de prochaines tudes effectu es avec d autres m thodes d analyse L autre point n glig par notre approche est d avoir omis le gain apport par la r duction de longueur des lignes d interconnexion sur l
414. velopp s dans le chapitre Ill on peut estimer chaque capacit parasite pour chaque architecture Ces derni res sont repr sent es sur la Figure VI 4 Comme pour le n ud 20nm on constate que l architecture Trigate est p nalis e par ses capacit s parasites Cependant la p nalit capacitive de l architecture Trigate due la longueur de grille rel ch e vue pour le n ud 20nm est tr s r duite dans cette nouvelle tude car les carts entre longueurs de grille sont plus faibles Par cons quent la p nalit capacitive totale de l architecture Trigate compar e au FDSOI sera plus faible dans la comparaison de performance au n ud 14nm que celle vue dans le chapitre pr c dent pour le n ud 20nm ie t gepi 3 1 6 Co Cov 1 4 Cox eot 5 1 2 50 0 o 0 O 0 FDSOI Bulk Trigate Technologie Figure VI 4 Somme de la capacit de grille intrins que en inversion Ciny et de la capacit parasite grille drain Cga pour chaque architecture en distinguant chaque composante Les capacit s sont normalis es par la largeur de l empreinte sur silicium 219 Chapitre VI Comparaison des performances logiques et SRAM au noeud 14 16nm VI B 4 Anneaux r sonnants d inverseur FO3 avec charge additionnelle de sortie variable Pour l valuation de performance dynamique au n ud 16nm nous nous focaliserons sur les anneaux r sonnants constitu s d inverseurs FO3 avec une charge en so
415. xactement de la m me mani re que pour le double grille planaire 0 Cov 2NfinHsidL Eq I 62 Pour le Trigate l influence de la troisi me grille doit tre prise en compte Cov Nan Nein Tei dL aon Eq III 63 Par cons quent la capacit de recouvrement sera sup rieure dans le cas du Trigate compar au FinFET Cepedant la capacit due au masque dur sera nulle pour un Trigate alors que pour le FinFET elle sera Cae Na Ti Eq I 64 all Tmask II D 3 Capacit grille fin Cgrin Comme repr sent sur la Figure IIl 27 la capacit entre la grille et le fin est divis e en quatre composantes Cfinside est identique pour le FinFET et pour le Trigate Comme la capacit de bords externes C p dans le cas planaire 0 elle est valu e gr ce l quation III 34 avec x1 Yx X2 Y2 0 tox tsp FP Tsi 2 tsp 2 tomin EET top Hg He 2 2Nfin0 35 S epacer n n 2 Eq 11 65 tox TT tox FP Tsi 2 _2 f min Cofinside re NfinHsiEspacer sh l estimation de Corintop est quant elle diff rente dans le cas du FinFET et celui du Trigate Pour le FinFET on utilise l quation 111 34 avec x Y X2 Y2 0 tmask tsp He i 2 Cefin top m Nein Tsi Espacer sh tmask T Nfin0 35 Espacer In x a Eq 11 66 139 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Pour le Trigate on utilise a nouveau III 34 mais cette fois avec Xz 1 Xz Y2
416. xyde de grille et la fronti re entre ces deux zones la moiti de l paisseur de l espaceur illustr e sur la Figure IIl 17 a Par cons quent la composante Cara doit tre corrig e comme suit C W H 2 peer Eq III 45 pccafjat tsp En comparant cette nouvelle expression aux m mes simulations que dans la Figure IIl 16 on constate que notre mod le corrig reproduit bien mieux les simulations 129 Chapitre III Evaluation analytique des capacit s parasites dans les structures CMOS Simulation a O NO Ww Ww U O a Cof Cpccaflat fF um O N O 0 15 0 10 0 05 0 20 40 60 80 b Hg nm Figure III 17 a illustration de la correction qui doit tre appliqu e pour le calcul de la composante Cpccafat b trac de la variation de la somme Cycca at Cof en fonction de la hauteur de grille avec et sans correction due la capacit de bords externes Cor Pour valider d finitivement ce mod le nous le comparons des simulations num riques pour diff rentes geometries sur la Figure III 18 1 0 9 y mn Simulations num riques 0 8 RY Mod le zoe ee ooo 5 0 4 Le OS 0 10 20 30 40 Tsp nm a tx 2nm Hg 80nm et L 40nm 1 0 0 9 0 8 0 7 0 6 S 0 5 04 0 3 0 2 0 1 0 0 Tsp nm c t 4nm H 80nm et L 40nm 0 35 E Simulations num riques 0 30 Mod le oF A N UT C fF um 0 15 0 10 0 05 0 20 40
417. y en fonction de celle de l ancien x y Commen ons par isoler x et y a partir de l quation III 6 Par d finition du cosinus pour un nombre complexe Z cos Z oc Eq III 7 Avec Z x jy l quation III 7 devient cos x jy ee Eq III 8 En d veloppant ona cos x jy an ver Eq III 9 2 2 En galisant la d finition exponentielle et la d finition trigonom trique d un nombre complexe l quation IIl 9 peut tre r crite e cos x i sin e cos x i sinx cos x jy Eq I 10 Sachant que pour un nombre r el a cos a cos a et sin a sin a et en factorisant l quation III 10 Y Le Y y ey cos x jy cos x aaa sin x Care Eq IHI 11 2 2 En identifiant les d finitions des fonctions cosinus et sinus hyperbolique ch et sh dans l quation IIl 11 on obtient cos x jy cos x ch y jsin x sh y Eq I 12 On peut alors r crire l quation Ill 6 et isoler x et y et les exprimer en fonction de x y x cos x ch y Eq I 13 y sin x sh y Eq I 14 Afin de v rifier que la fonction de transformation donne bien un rep re elliptique on l ve au carr les quations 11 13 et 11 14 puis on les divise respectivement par ch y et sh y En sommant les termes obtenus ona x2 _ We 12 IN2 _ RO shy cos x sin x 1 Eq I 15 118 C

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