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EC1834-Heft1_Auflage.. - Das ist die Eingangsseite, an der noch

1. HARDWARE Betriebsdokumentation Heft Personalcomputer 1834 2 berarbeitete Auflage Karl Marx Stadt 1988 VEB Kombinat Robotron 1988 EEE ROUTE E Betriebsdokumentation Personalcomputer robotron EC 1834 TTT TEE TEE Inhaltsverzeichnis 1 Einleitung 2 Grundkonzept 2 1 Allgemeine Einordnung der Ger tetechnik 2 2 Hardware bersicht 2 3 Software bersicht a Gruppenverbindungsplan 4 Betriebsdokumentation Busrichtiinie Ausz ge BUS Systemplatine 515 Tastatur 5 Floppy Disk Controller FDC Floppy Disk robotron K 5601 FD Hard Disk Controiller HDC Hard Disk K 5504 der Gerdteserie 5 HD Monochromatischer alphanum Bildschirmadapter ABA Monochrom alphanum Bildschirm K 7228 MAB Farb 6rafik Bildschirmadapter FBA Monochromatischer 6rafikbildschirm K 7229 25 MGB Farbgrafikbitdschirm K 7234 Speichererweiterung Adapter f r serielle Kommunikation 5 ASC Adapter f r serielle Kommunikation ASK ASK Druckeradapter DA LAN Adapter LAN Bus Verl ngerung BUY Stromversorgungseinheit SVE 5 Diagnose DGN 5 1 Eigentest 5 2 Diagnosepaket Achtung Diese Dokumentation entspricht dem Stand 03 88 und unterliegt nicht dem Anderungsdienst 1 62 540117 8 GER 085 3 000 850 53 01 001 F
2. 182 120221 5 ut 2 8330 62 119330 4 1 _ ap ae m 2 9328 1 62 19325 7 RR are 13 12013 a 1 93 1206 3160 2 Stromrersorgung G 182 109103 Agape 1 a Cheese Fe EE 32600 e 4 3 25 ma s ee Brenn q 13 320207 3 P 1 Ben 193 92600 162 1009734 62 100975 4 i 3 93 320102 2 T 62 100025 2769 i D06978 0 Domy 10 H Am 4 EE EEN 1621300972 P C 1 Anzeige 182 100000 gt 1 2 Dis kallenapeicher Dlskeitenzpeicher i Diehaitenspeicher 5607 8801 I 85801 1 82 110247 6 3 82 110267 8 1 62 110267 1102624 k e mm m rr sr u aingi ES Ausstattung rsonal Computer 1834 Moniter Gruppenverbindungsplon Mon 7278 1 er Men KY225 und Men K als bzw 1 62 006002 amp 17 Mon 7234 1 Mon K 7226 35 fe k k W k r k T k 2 OK Te KOK RO POKOK 2 2 2 2 2 2 2 2 2 22 2 00 2 2 e ke Betriebsdokumentatton 11 Ausz ge S Personalcomputer robotron 1834 e k Tk TK kt
3. keyboard data 5 KBNOO keyboard ground 6 keyboard positiv 7 Z B 9 KBNOO keyboard ground 7 Einstellvorschrift Wartungsvorschrift Die Tastatur K 7673 ist wartungsfrei und im Dauerbetrieb einsetzbar Sie besitzt eine hohe Lebensdauer und Funktionssicherheit 8 Reparaturanleitung 8 1 Ben tigte Unterlagen Mess und Hilfsmittel Stromlaufplan der Elektronikleiterplatte 1 49 686028 4 04 Belegungsplan Elektronikleiterplatte 1 49 686028 4 00 Stromlaufplan Matrixleiterplatte 1 49 686003 4 04 Matrixleiterplatte bstue 1 49 686094 2 00 Auftischtastatur 6 3 02 1 49 686096 7700 bzw entspr L ndervariante Funktionsbeschretbung Betriebsdokumentation Oszillograf mind 10 MHz Yielfachmesser PC EC 1334 mit Diagnoseprogramm DIAGN EPROM Programmiergeraet 2 i Reparaturl18tplatz 8 2 Fehlersuche Die Fehlersuche erfolgt mit dem Testprogramm DIAGN und 05211109 Das Programm DIAGN Programmzweig Tastaturtest wird mit einer funk tionst chtigen Tastatur gestartet Danach erfolgt der Anschluss der defekten Tastatur zur berpr fung Kontaktgebung der einzelnen Tasten des Taktes der Zetlen und paltensignale sowie der SCAN Codes Die Funktion der Schaltkreise 02 03 05 und 06 ist dabei eindeutig nachweisbar Sind diese nicht defekt verbleiben als m glich fehlerhafte Schaltkreise Di und D4 EMR und progr EPROM die zu wechseln sind TAS 8 8 3
4. CH D Address A7 bis 1 F L D A15 bi is if F L 1 Terminal Count C7 bis CO if F L 0 Rd Wr C13 bis if 1 analog f r CH 1 bis 3 DMA 07 08 x MODE AL TCS EW RP EN2 08 x STATUS 0 0 TC2 TCO EE 20 x Write ICW 1 13 EDGE CASCADE 4 Init 21 x Write ICM 2 08 INT ADDR 8 tiali 21 x Write ICH 3 04 1802 SLAYE sierung 21 x write ICW 4 x 09 BUFFRD 8086 MODE 24 x Write OCW 1 20 x Write OCW 2 PIC1 20 x Write OCW 3 BEE SEE EE EE 40 X Load Counter 0 41 x u 1 42 x 2 43 x Write Mode Word SC1 SCO RL1 RLO0 M2 M1 MO BCD 40 x Read Counter 0 41 x S 1 PIT 42 x 2 43 x No Operation Be SE 50 x Tastencode oder 51 61 x Steuerbits PPI 62 x Statusbits 63 x Write CMD MODE Register X 99 81 x write Page Register CH 2 p 16 8 X CH 3 83 x ik D 1 80 x Read NMI Address A7 bis AO 81 x Read NMI Address 0 0 0 IOW 9 8 a 0 x Set NMI Mask xX 80 0 x Clear NMI Mask X 00 co X Write ICWl OCW2 bzw CI x Write ICW2 Icw3 X 02 SLAVE 10 siehe 20 22 PIC2 ICW4 bzw OCW1 mT vs CaCmm u a T r sass 5 5 7 4 3 Takterzeugung Zur Takterzeugung wird der Taktgenerator 8284 043 einge
5. Tongeber kann ausserdem noch vom PPI ber den Eingang GATE2 des FIMER Schaltkreises beeinflusst werden 4 6 Paralleles Peripheres Interface Der Schaltkreis 8255A 054 ist ein paralleler Port mit drei Kan len und dient der Abfrage bestimmter Zust nde und der Ausgabe von Steuer signalen auf Systemplatine Die k nnen einzeln wahlweise auf Ein oder Ausgabe programmiert werden Kanal A ist auf Eingabe programmiert und fragt den Konfigurationssch lter 51 ab Kanal ist auf Ausgabe und Kanal C auf Eingabe programmiert An Kanal B und C sind Steuersignale aktiv Die Belegung der PPI Bits zeigt folgende Tabelle 0060 Eingabe von Diskette Coprozessor installiert RAM Ausstattung RAM Display Typ 1 A8 2 Schal ter 51 Anzahl der Diskettenlaufwerke OD LI mn w t Xx 0061 PB Ausgabe Steuerung Zeitgeber Kanal 2 GATE 2 Steuerung Tongeber P20 des EMR UC 8821M Enable RAM PCK Enable 1 0 CH P32 des EMR 8821 P33 des EMR h Ln gt uy PJ CH X 0062 Eingabe P34 des EMR 8821M Zeitgeber 2 CLK OUT 2 7 0 0 1 2 3 4 5 6 7 RAM Ausstattung So r lt so 0 0 256 5 5 9 s Display Typ 0 reserviert 1 0 0 1 Farbmonitor 80x25 s w Modus 1 1 s w Monttor en ve
6. gg em em em em em em em em em w w em w em em em em em em w s Anzahl Disketten Laufwerke 1 2 3 4 4 7 System Unterbrechungen Mit dem NMI des Mtkroprozessors und zwei Interrupt Controller Schalt kreisen 82594 048 049 sind PC 1834 16 Unterbrechungsniveaus realisiert Sie sind in abstetgender Priorit t folgendermassen zuge ordnet NMI RAM Parit tsfehler Systemplatine bzw RAM Er weiterung verbotene E A Adressen oder wahlweise Coprozessor Interrupt Controller 82594 00 System Zettgeber 1891 Tastatur systemplatinen intern 02 Kaskadierung 08 DMA Endez hler Refresh IRO9 10 11 12 14 15 frei verf gbar 013 reserviert wahlweise Coprozessor IRQ3 serieller Adapter 2 bzw KIF Adapter IRQ4 serieller Adapter 1 IRQ5 Festplatten Adapter IRQ6 Disketten Adapter IRQ Drucker Adapter Es sind vier unterschiedliche Quellen vorhanden die einen NMI 516 sen k nnen Alle Quellen werden auf NMI Eingang der gef hrt Beim Eintreten folgender Zust nde wird ein NMI ausgel st Artthmetikprozessor z B Division mit NulJ NPNPI Parit tsfehler des Systemplatinen RAM Parit tsfehler von Speichererweiterung oder Peripheriebaugruppen ZIOCHCK virtuelle E A Adressierung Durch den Einsatz von zwei Interrupt Controllern ist es m glich mit 15 maskierbaren Interrupt Ebenen zu arbeiten Die Kaskadierung von zwei I
7. 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 8 e inhaltsverzeichnis Verwendung und Einordnung Technische Daten Mechanische Kennwerte Anschluss und Einsatzbedingungen Konstruktiver Aufbau Funktionsbeschreibung Allgemeine bersicht Beschretbung der Tasten und Anzeigefunktionen Prinziptelle Wirkungsweise Tastaturbelegung und SCAN Codes Kontaktbelegung des Steckverbinders mit Kurzzeichen bersicht Einstellvorschrift Wartungsvorschrift Reparaturanleitung Bendtigte Unterlagen Mess und Hilfsmittel Fehlersuche Reparaturausf hrung Cn Qn fa Px Px Pi Px 1 62 540132 1 GER 085 3 000 853 53 01 004 Stand 04 88 r p 1 p e a wass l Verwendung und Etnordnung 5 Die Tastaturen robotron K 7673 verk rpern eine neue Generation von flachen Tastaturen f r die Computertechnik Sie erf llen die interna t1onalen Forderungen bez glich Ergonomie und besitzen etne spezielle Mikrorechnerkonfiguration auf Basis Einchipmikrorechner 15 Wirkprinzip wird der Elastomerkontakt in Verbindung mit einer veredel ten Kammstruktur auf der Letterplatte verwendet Die Gestaltung des Tastenfeldes entspricht der international f r Personalcomputer blichen Form Die Tastaturen werden in 1 nderspezi tischen Ausffhrungen hergestellt als wesentliches Merkmal Mehrfachbelegung einzelner Tasten des Tastenfeldes hervorzuheb
8. Tastelenente dient eine Matrix Leiterplatte auf welcher diese in eine Matrix eingebunden sind Die St sself hrungen der Tastelemente sind mit der Leiterplatte ver schweisst Beim Bet tigen einer Taste wird die Kontaktgabe durch Ber hrung des Elastomerformteiles mit der vergoldeten Kammstruktur der Leiterplatte realisiert Eine Schutzmatte bzw Einzeldichtelesente zwischen St sself hrung und Leiterplatte verhindern Kontaktunsicher heiten durch Staub 4 Unter der Matrix Leiterpiatte befindet sich eine Matte zum Schutz der L tseite vor mechanischer Zerst rung Die Tastaturelektronik ist auf einer separaten Elektronik Leiterpiatte untergebracht und besteht tm wesentlichen aus dem UB 8820 einen 2K EPROM und einen Demultiplexer V 4051 Durch diese handels blichen elektronischen Bauelemente der Standardtypenrethen ist bei eventuellen Reparaturen eine Austauschbarkeit weitestgehend m glich Dte etektrische Verbindung zwischen beiden Leiterplatten wird ber zwet Bandleitungen und Schtitzklemmstecker realistert Zur Systenmplea tine des EC 1834 f hrt ein auf der Elektronik Leiterplatte einge I tetes 8 adriges geschirates ca 1 langes Plastschlauchkabel wel ches der Frontseite des PC ber eine 9 polige Cannon Steckerteiste angesteckt wird Die Arretierung beider Leiterplatten im Geh use erfolgt durch speziel le Ausformungen in beiden Geh useteilen 4 Funkttonsbeschreibung 4 1 Allgemeine bersicht
9. fault 19 head load 20 35 00 36 5P 37 RESET reset FDC 1 15 PIN wO OD CP QO 10 Kurzzeichen 00 00 00 00 00 ZRDSEL 00 ROYL Yertetlerleiste X4 PIN P jet P Ee zl OD UN De D 20 4 Oh n P Pd Kurzzeichen 00 Bezeichnung Masse tndex motor on 1 select 0 select 1 motor on 0 step direction step write data write enable track 00 write protected read head select ready Bezeichnung Masse index motor on 3 select 2 select 3 motor on 2 8 y re S I 4 Kurzzeichen Bezeichnung 18 5D step direction 19 00 20 5 step 21 00 22 ZND write data 23 00 24 write enable 25 00 26 0 track 00 27 00 28 JWP write protected 29 00 30 read 31 00 32 HDSEL head select 33 00 34 RDYL ready 6 Einsteltvorschrift 6 1 DIL Schalter 1 ber den Konfigyurattonsschalter k nnen bestimmte Zust nde FD Steuerung eingestetilt werden z B unterschiedliche FD Controller schaltkreise e 1 1 EIN bei U 8272 D 04 4 MHz Variante 1 1 AUS bei U 8272 0 08 8 2 5 1 2 bis 5 1 7 AUS 1 8 EIN Abfrage RDYL vom Laufwerk Beachte Pinbelegung von 51 entspricht nicht der Belegung der Schaltkreise mit Ausnahme von 5 6 2 Einstellung der PLL Die Freitau
10. 049 E 51 4 45 52 0 B 035 53 4 B 37 E 54 0 7 4 0 700 0 6 10 001 1 0 10 0 02 5 0 il 0 03 1 1 12 0 04 13 D 05 1 2 14 06 572 15 D 07 1 3 16 D 08 5 3 1 D 09 1 4 18 0 10 5 4 19 0 11 1 5 1A 0 12 5 5 18 D 13 5 7 0 47 1 9 053 0 48 5 9 04 0 49 1 E051 D 51 57A 47 052 1 B 48 D 53 49 D C 54 2 7 4 00 2 6 3A C 01 2 0 02 6 0 1 C 03 2 1 20 04 6 1 21 05 2 2 22 06 6 2 23 07 2 3 24 08 6 3 25 09 2 4 26 10 6 4 27 L 11 2 5 28 12 6 5 2 13 3 8 51 4 52 2 4 53 6 B 40 B 99 3 6 2 00 4 6 56 B 01 3 0 2 02 7 0 20 B 03 3 1 2E 04 7 1 2F 05 3 2 30 B 06 7 2 31 07 3 3 32 08 1 3 33 09 3 4 34 10 7 4 35 11 6 5 36 48 7 9 048 51 7 4 52 378 5 53 7 B 51 B A 54 3 7 01 01 6 0 38 02 09 7 1 39 A 10 7 0 4 2 8 4 48 1 8 050 49 0 8 040 51 4 8 52 52 5 8 152 152 53 6 8 53 SCAN Code der Taste PAUSE Koordinate G 49 El iD 45 90 65 gt normal 46 EO C6 mit CTRL 5 7 ma s g eise 6 Kontaktbelegung des Steckverbinders mit Kurzzeichen bersicht Am Tastaturkabel ist eine 9 polige Cannon Steckerleiste mit folgender Belegung angeldtet PIN Kurzzeichen Bezeichnung 1 KBNOSP keyboard 5Y positiv 2 keyboard clock 3 4
11. DACK2 A5 d TC W ALE N 5P A2 05 30 Al N 00 0 BUS k Kk E WK K E K K k KOK F K KO Betriebsdokumentatton 1 013 1200 Personaicomputer robotron 1834 kO Ok Ok k K k k 2 2 2 K 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 Inhaltsverzeichnis Verwendung und Einordnung Technische Daten Konstruktiver Aufbau Funktionsbeschretbung 1 Allgemeine bersicht Adressen Zuordnung nel Speicher Einteilung E A Adressenbereiche Gesamtsystem 2223 E A Adressenbereiche Systemplatine Takterzeugung 4 Mikroprozessor Co Prozessor Systemzeitgeber 11 1 Peripheres Interface li System Unterbrechungen 8 ROM Speicher 8 RAM Speicher 10 E A Adressierung DMA Einrichtung ir Byte Swap Logik 12 Anwendungszweck Wortzugriff auf Speicher mit 8 Bit Datenbus Speicher Schreiben Speicher Lesen E A Zugriff auf Tor mit ungerader Adresse DMA Zugriff auf ungerade Speicheradresse 13 NMI Register 14 Tastatur Anschluss Kontaktbelegung der Steckverbinder mit Kurzzeichen bersicht Einstellvorschrift Wartungsvorschrift CD LD b Dn P P 4 D 4 Za Za P
12. 020 Interrupt Controller 1 040 OSF Timer Schaltkreis systemplatinen 060 OFF intern 080 09 DMA Seitenregister NMI Register DCD ODF Interrupt Controller 2 0 0 OFF resarviert 1 0 LBE KIF Adapter 1ES LE Bank Wechse RAM Erweiterung 210 Erwetterungs Einheit Bus Verl ngerung 278 27 11 1 2 Drucker 280 2BF Monitor Adapter 2 0 2EB Serielles Port 2 ZEB 2FF Adressenbereich 5 2 320 32F Festplatten Adapter 378 37F Parallel Port 1 Drucker 380 38F Verbotener Adressenbereich SP1 S 5 5 1 380 MON 300 3DF Farb Graphik Adapter 3E0 3EB Serielles Port 1 3F0 Disketten Adapter 3F8 3FF Verbotener Adressenbereich 8 1 Wird durch einen E A Schreib oder Lesebefehl eine Adresse der verbo tenen Adressenbereiche angesprochen so wird mittels 0 ein NMI ausgel st falls der jeweils zugeordnete Adapter vorhanden ist SP1 SP2 Serielles Port 1 bzw 2 Monitoradapter Die angesprochene E A Adresse kann anschliessend ber 080 und 081 gelesen werden 5 5 6 4 2 3 E A Adressenbereiche Systemplatine Datenbus 07 00 u em em em lt s m s s mm w m u m s x w P
13. 16 14 12 10 08 06 04 02 k Y 2 2 2 2 2 k 2 2 2 2 W 2 22 k Yx 2 2 2 2 2 2 2 Kk 2 2 2 2 2 2 2 2 2 2 2 2 Kk a K a a a f 2 k k hk 2 2 2 2 2 k 2 Kk 2 2 2 2 W 2 2 2 2 2 UA 15 13 11 09 07 05 03 01 Koprozessor nicht installiert Speicherausstattung auf der Systemplatine 16 14 12 10 08 06 04 02 K k kk k W k f R K KOT O h f eh ra a a a a W f T k k k h fr k W ZU h W DE EN Li KETTE N TR a W k F 15 13 11 09 07 05 03 01 256 KByte RAM Speicher 975 19 Aktiver Bildschirm nach Systemstart 16 14 12 10 08 06 04 02 k Wr k T k kt k k kt k k W k 2 2 2 2 K 2 r 2 2 k ki k kt kt kt kk k k k KA 2 u 2 kr ke 2 W fk Kk Y k k k a k W kt nah 15 13 11 09 07 05 03 01 Reserviert kein Standard Bildsch 16 14 12 10 08 06 04 02 f k rk kk kk kk k k k kk k ok k k k 1 f T k kW kk k k K k k k r k k W Kk k Kk Kk RK W k k f k k k Y T T 2 2 u kk k t ft
14. MEMW Z r den Speicher neu zu aktivieren Flanke notwendig Mit dem n chsten Takt wird ein D FF 015 9 gesetzt welches CS86L inaktiv schaltet die Adressleitung von LOW auf HIGH setzt und CS T r einen 8 Bit Treiber 0221 bildet den Datenbus 08 015 von der CPU auf den Datenbus 00 07 f r die Speicher schaltet Die Datenflussrichtung des Treibers wird durch das Signal DT R LOW data transmit read vom Bus Controller bestimmt Somit wird also im zweiten Speicher Schreib Zyklus der 1 1 des Datenbusses der auf die Datenleitungen 00 07 f r den Speicherzugriff umgelenkt Anschliessend wird der WAIT Zustand der CPU wieder aufgehoben 4 12 2 2 Speicher lesen Der Ablauf des Speicherzugriffes beim wortweisen Lesen durch die CPU aus Speichern mit 8 Bit Datenbus 15 prinzipiell der gleiche Zus tz lich muss noch die Voraussetzung geschaffen werden dass der CPU wenn sie WAIT Zustand verl sst ein 16 Bit breites Datenwort zur Yer f gung steht Deshalb wird der Inhalt der ersten durch die CPU adres serten Speicherzeile mit gerader Adresse in einem Latch Register 0241 zwischengepuffert Einen Systemtakt sp ter schaltet A0 von 108 nach HIGH und Datenbustreiber zur Umlenkung der Datenleitungen 00 07 vom Speicher auf 08 015 der CPU sowie das Latch Register 0241 f r 00 07 werden freigegeben Wieder einen Systemtakt sp ter wird die CPU aus dem WAIT Zustand entlassen und kann von ADO ADT un
15. mit einer Imputlsbreite von 200 ns werden in einem D FF A24 9 zwischengespeichert Im MFM Aufzeichnungsverfahren liefert der ausserdem noch zwei precompensation Signale 50 und PS1 mit denen definiert wird ob die Schreibimpulsabgabe fr her sp ter oder normal erfolgen 5011 Aus dem 8 MHz Takt werden vier precompensation Zeiten abgeleitet 125 250 375 und 500 ns TAB 4 und 2 Steuerregister wird eine precompensation Zeiten mit und 2 softwaremfssig ausgew hlt und ber den Multiplexer 1 DL251 029 ein Schieberegister getaktet DL295 37 Mit H L Flanke dieses Taktes werden die zwischengespeicherten Schreibimpulse in das Schieberegister DL 295 bernommen und mit jedem Takt weitergeschoben Drei Ausg nge des Schieberegisters sind auf den Muftiplexer 2 gef hrt DL251 30 Dieser wird durch die precompensa tion Signale PSO und 51 des gesteuert Der erste Ausgang des Schieberegisters ist f r fr here der zweite f r normale und der dritte Ausgang f r sp tere Impulsabgabe verantwortlich F r Laufwer ke die keine precompensation ben tigen kann diese ber das Steuerre gister gesperrt werden PRE LOW Ausgang 6 precompensation Zeiten TIMEI 2 125 5 L L 250 ns H L 375 ns L H 500 ns H H Schreibimpulsabgabe PRE 50 51 normal L H L L fr her H H sp ter H L H Am Ausgang des Multiplexers 2 11 die Schreibimpulse
16. FFFFFh Byte 2 H Byte TIMER 8253 RAM Speicher PPI B255A 256 KByte U 2164 EMR UC8821 Issa ert x7 1 17 U 2716 S1 1 6 Liv Beg et Ae 8 5 18 1 1 1 8 Steckpl tze f r Erwetterungsbaugruppen 2 Stromversorgungsanschluss Stromversorgungsanschluss x4 Anschluss Tongeber Steckverbinder 5 Bereitschaftsanzeige 11 4 6 Ap RESET Anschluss X7 Tastatur Anschluss 51 Konfigurations Schalter Auf der Systemplatine befindet sich etn 8 Tach DIL Schatlter der zur Information der Systemsoftware ber die installierten Komponenten dient 01 Schaltereinstellung wird programmgesteuert abgefragt Schalter Funktion 15 16 Schalter AUS 13 14 Arithmetik LCoprozessor em em em em w HE em w em HE w em em a d i em x em vm m 09 10 11 12 Speicherausstattung der Systemplatine nur 256 KByte 05 06 07 08 aktueller Bildschirm nach Systemstart 01 02 03 04 Anzahl FD Laufwerke Einstellungsvarianten des Schalters Schalterdarstellung gedreht Arithnetik Coprozessor 16 14 12 10 08 06 04 02 au W 2 2 2 2 2 f 2 Kh fc 2 2 WO T 2 2 5 2 5 2 ofololololol lol lo 2 2 2 2 2 2 K 2 2 2 2 22 Su a K EA W K W W k ee a a OR 15 13 il 09 0 05 93 01 Koprozessor installiert
17. Leiterplatte gesteckt 151 ist wirksam Wenn das Signal aktiv ist sind alle Ein und Ausgabesignale wirksam Falls das Signal inaktiv ist sind nur die Signale 0 und IN USE wirksam Max 0 5 us nach Wirksamwerden des Signales DS werden auch die anderen Ein und Ausgabesignale als g ltig erkannt In Abh ngigkeit von der Br ckenbest ckung kann mit diesem Signal die LED in der Frontbiende eingeschaltet werden 0 motor on Dieses statische Signal dient dem Einschalten des Diskettenantrie bes Der Direktantrieb erreicht seine Nenndrehzahl von 300 U min 500ms nach Etnschalten des Signales 50 step direction Der Pegel dieses Signales definiert die Richtung der Bewegung des Kopfschlittens falls auf der ST Leitung Impulse gesendet werden Mit HIGH 1 bewegt sich der Schlitten in Richtung Aussenspur mit L W Pegel Richtung des Diskettenzentrums ST _ step Das impulsf rmige Signal dient der Bewegung des Kopfschlittens Die Impulsbreite muss gr sser als 800 ns sein Der Kopf bewegt sich Impuls eine Spur Die Bewegung des Kopfes wird mit der R ckflanke des 15 5 gestartet und ist einschliesslich Kopfberuhigungszeit nach 18ms abgeschlossen Bei mehreren aufeinanderfolgenden Schritten in einer Richtung kann der Impulsabstand 3 ms betragen Beim Wechsel der Richtung ist ein Impulsabstand von 18 ms zu garantieren Das Signal ist unwirksam wenn das Signal WP HIGH und das Signal WG LOW ist D
18. ber einen Leitungstreiber an den Laufwerken an 75450 A40 4 2 7 Lesesteuerung Die vom Laufwerk kommenden Lesedaten werden mittels eines UY 27 auf 500 ns Impulsbreite eingestellt und dem Phasenregeikreis PLL zuge f hrt Die PLL hat die Aufgabe einen spannungsgesteuerten Oszillator in Frequenz und Phase mit den Lesedaten zu synchronisieren und Takt impulse zu erzeugen die in fester Relation zu den Lesedaten stehen Damit k nnen Langzeitschwankungen der Bitabst nde infolge von Gleich FDC 5 laufschwankungen bzw geringf gige Drehzahlabwetchungen der Laufwerke ausgeglichen werden Die PLL besteht aus Phasenvergleich 10 6 8 nachgeschaltetem Tiefpass einem spannungsgesteuerten Osztl tator 8761 A36 Transistor SC 308 v1 Schmitt Trigger K155TL1 A3 Kondensator 1000 pF C10 Negator 7406 2 101 und einem Teiler 01074 21 91 Der 052111 wird ber den Teiler A21 9 gemeinsam mit den Lesedaten dem Phasenvergleich zugef hrt Ein weiterer Teiler 423 9 kann je nach Wahl von Aufzeichnungsverfahren und zugeschaltet werden Am Ausgang entsteht je nach Frequenz und Phasenabweichung eine tmpulsf rmige Fehlerspannung mittels des Tiefpasses ge gi ttet wird und den spannungsgesteuerten Oszillator ber den Opera tionsverst rker 436 beeinflusst Der Ausgang des steuert ber die Konstantstromqueile vi den Schmitt Trigger dessen Schaltzettpunkt stch in Abh ngigk
19. tigung und bildet dte Signale Speicher lesen MEMR Speicher schreiben E A Tor lesen IOR und E A Tor schreiben 4 5 System Zeitgeber Die Systemplatine des 1834 enth lt drei programmierbare Zeitgeber die mit einem Timer Schaltkreis 8253 0531 realistert sind F r die Systemprogramme ist dieser Timer Schaltkreis eine Einrichtung mit 4 E A Ports drei E A Ports sind die Zeitgeberwert amp und der vierte Ausgabe Port tst das Register zur Modus Steuerung Die drei Zeitge berkan le werden im PC 1834 folgendermassen verwendet Kanal 0 Allgemeiner System Zeitgeber GATE 0 al CLK IN 0 1 23 MHz OUT O 1800 f r Interrupt Controller Kanal i Generator f r Refresh Anforderungen GATE 1 1 IN I 1 23 MHz CLK OUT 1 15 us Signal als Anforderung Kanal 2 f r Tongeber 2 Bit 0 von Port 61 CLK IN 2 1 23 MHz OUT 2 Ansteuerung Tongeber 315 8 Der TIMER Schaltkreis wird mit der halben Frequenz von PCLK also 1 23 MHz getaktet Kanal 0 als allgemeiner System Zeitgeber l st nach jeweils 100 ms einen Interrupt berIRQO zur Einstellung der SyStemzeit aus Kanal 1 dient zur Refresh Anforderung f r die dynamischen Speicher und bildet nach jeweils 15 us das Signal DROO f r den DMA Schaltkreis welches der Beginn eines Refresh Zyklusses ist Mit Kanal 2 wird der Tongeber angesteuert Die Impulsfolge f r
20. und Einordnung Technische Daten Konstruktiver Aufbau Funktionsbeschreibung Allgemeine bersicht Beschretbung der Funktionsgruppen RESET Erzeugung Takterzeugung Motorsteuerung Steuerregister Laufwerkauswahl Schreibsteuerung Lesesteuerung Lesen des ersten Sektors DMA INT Arbeit Kontaktbelegung der Steckverbinder mit Kurzzeichen berstcht Einstellvorschrift DIL Schalter 81 Einstellung der PLL Einstellung des Read Data Inpulses Wartungsvorschrift 1 62 540124 1 GER 085 3 000 852 53 01 006 Stand 03 88 1 lt m mU D 1 Verwendung und Einordnung Die Ansteuerung der Folienspeicher erfolgt ber den Floppy Disk Controller unter Steuerung des Schaltkreises 8272 Sie dient zum Anschluss von max 4 Floppy Disk von 5 25 7011 oder auch von 8 2011 Standard Floppy Disk 5 25 Zoll Disketten k nnen im MFM Verfahren 8 Zotl Disketten im MFM und FM Verfahren bearbeitet werden Zwei ger teinterne 5 25 FToppy Disk werden auf Floppy Disk Controller an einer 34 poligen Vertetlerleiste in Schlitzklemn technik angeschlossen ber eine zweite Verteilerleiste k nnen nochmals zwei interne 5 25 Floppy Disk angeschlossen werden Standard Floppy Disk werden ber einen 37 poligen Steckverbinder an der R cksette der Systemeinheit extern angeschlossen Folgende Varianten k nnen eingesetzt werden l Anschluss von 2 internen Mini Filoppy Disk 2 Anschluss von 4
21. 029 sind 4 Bit Schieberegister die jeweils f r einen externen DMA Kanal die Adressen 16 19 bereitstellen Sie werden durch die CPU mittels OUT Befehl 80 83 eingesteltit Nach der DMA Anforderung DRQO DRQ3 sendet der 8257 HRODMA zur Erlangung der Busherrschaft Eine berwachungsschaltung 03 8 beobachtet die St tusleitungen des Prozessors und setzt bei Eintritt der CPU in den Status Unterbrechungsannahme 50 52 ein D FF 038 9 Mit dem n chsten Takt CLK86 wird ein weiteres D FF gesetzt 051 5 welches das Signal HOLDA als Best tigung f r die Erlangung der Busherrschaft an den DMA Schaltkreis sendet Der folgende Takt CLK veranlasst ber ein 4 Tach D FF u die Bildung des Signales AENBRD H welches die Adress und Datebustreiber der CPU inaktiv schaltet Ein weiterer Takt an 035 f hrt zur Bildung von DMAAEN mit dem die Adresstreiber 064 045 des DMA Schaltkreises aktiviert werden und von DMAWAIT Mit diesem Signal ausgewertet am Taktgeberschaltkreis 043 wird die CPU in den WAIT Zustand bis zur Beendigung des DMA bertragungszyklusses gesteuert Die Erlangung der Busherrschaft durch den DMA Schaltkreis wird mit DACKO 3 an die Peripherie quittiert Im n chsten Schritt gibt der 8257 ber seinen Datenbus 00 07 den H Teil der Speicheradresse aus von der gelesen bzw in die geschrie ben werden soll Diese Adresse wird in einem Register 5 82 045 zwischengespeichert Anschliessend erfolgt an den
22. 2 Technische Daten Letterplatte 240 mm x 360 mm MLL Steckverbinder 4 5 6 Steckerleiste 2 1 202 1 TGL 55055 7 Buchsenleiste 9 pol 201 9 5 60 4006 01 2 Y GK2 LP abgewinkett 1 1 1 Steckerleiste 96 01 332 5 60 4007 Betriebsspannungen 5P 5 5 12 12 5 Mikroprozessor Coprozessor als Option Datenbus 16 Bit Adressbus 20 Bit Taktfrequenz 4 9152 MHz Speiecheradressraum 1 MByte E A Adressraum 64 KByte 15 priortsierte Interrupt Niveaus e Operativspeicher 256 KByte mit Parit tskontroile erweiterbar auf 640 KByte Festwertspeicher 32 K8yte 5 5 2 Bauelementebasis analog Mikroprozessor KR 1810 WM 86 5 MHz 18086 Arithmetischer Coprozessor KR 1810 WM 87 1808 Progr Iinterrupt Controller 580 59A 182594 Taktgenerator KR 1810 GF 84 18284 1 KR 580 WG 88 18288 Programmierbares Peripheres KR 580 WW 55A 18255 Interface Programmierbarer Intervall KR 580 WI 53 18253 Timer 1 KR 580 IK 57 18257 64 K x 1011 dRAM U 2164 20 8 K x 8 EPROM 2764 25 EMR f r Tastaturinterface 8821 M 2 x 8 EPROM f r EMR 2716 C39 Erg nzungsschaltkreise der Serien STTL und LSTTL 3 Konstruktiver Aufbau Die Systemplatine ist eine Mehrlagenletterplatte mit 4 Informationse benen Masse und Stromversorgungsebene der Gr sse 240 mm x 360 mm und 15 waagerecht in der Systemeinheit mont
23. Beim Bet tigen einer Taste wird deren Elastomerformteil ae eine vergoldete Kammstruktur auf der Matrix Leiterplatte gedr ckt ber die Elektronik zur Ansteuerung und Abfrage der Tastatursatrix wird diese Tastenbet tigung erkannt und die der Taste zugeordnete Spaltenleitung auf LOW geschaltet Eine Auswertung der bet tigten Taste erfolgt den 8820 welcher schliesslich aus dem EPROM Spetcher den zugeh rigen Make Break Code beim Bet tigen und Loslassen der Taste seriell ber die Leitung zum ERR UC 8821 der Systemplatine bertr gt 4 2 Beschreibung der Tasten und Anzeigefunktionen Siehe Anwenderdokumentation Anleitung T r den Bediener Hardware Installationshandbuch Pkt 3 2 5 3 4 3 Prinzipielle Wirkungsweise em em G em e h mm mm w dm Am e mm em em e w s w e re mine on em s w em em em j em em em der m x em w w mm op G P em G w e fr en en s Software RESET lt Takt Ltg 20ms LOW RESET vom Bearbeitung einer Anderung berwachung der Interface Signale x vm G em em em m s wn em em w w s Test auf Anderung der Matrix em e
24. W T R K A W ea a a W Inhaltsverzeichnis L Allgemeine Grundlagen er Signalbeschreibungen 3 Signalpegel 4 Mechanische Bedingungen Steckverbinderbelegungen 5 1 Steckverbinder 96 polig indirekt 5 2 Steckverbinder 62 polig direkt 1 62 540121 7 GER 085 3 000 852 53 01 004 Stand 03 88 BUS 1 1 Allgemeine Grundlagen Der BUS des 1834 wird durch Signallettungen und Leitungen zur Stromversorgung der Adapter gebildet Bezeichnet wird dieser 315 Systembus Er realisiert die Verbindung zwischen Systemplatine und den maxi mal acht Adaptern Speichererweiterung E A Adapter BUS Ver n gerung und steuert den Informationsaustausch zwischen diesen Er 15 geeignet zur Durchf hrung CPU und DMA gesteuerter peratio nen 2 Signalbeschreibungen Die Signale des Systembusses gliedern sich in folgende Signalgrup pen Bezeichnung 015 090 Leitungsgruppe atenbus Adressbus 20 19 0 Steuerbus DMA u REFRESH Steuerung 11 0800 3 DACKO 3 Zugriffssteuerung 9 IOR IOW MEMR MEMW MEMCS16 BHE ALE IOCHRDY Interrupt 11 1809 12 014 15 IRQ3 7 R cksetzen 1 RESETDRY Takt 2 CLK OSC 4 Stromversorgung 8 NSP NSN 2 NI2N Bedeutung der einzelnen Signale Signal Beschreibung bezogen auf Systemplatine eem 056 052 1 11 Hochgeschwindigkeitstakt mit e
25. Zeitgeber Kandle und 15 priorisierte Interrupt Niveaus realisteren Drei der vier DMA Kan le stehen auf Systembus zur Verf gung und k nnen f r schnelle Daten bertragungen zwischen E A Etnrichtungen und dem Speicher ohne Prozessoreingriffe verwendet werden Der vierte DMA Kanal wird f r das Refreshen der dynamischen Speicher sowohl auf der Systemplatine als auch auf speichererweiterungs Adaptern verwendet Dazu wird ein Zeigeberkanal so programmiert dass er periodisch einen DMA Zyklus anfordert Mit dem dadurch ausgel sten Speicher Lesezyklus wird ein Refreshen aller dynamischen RAM Schaltkreise bewirkt Alle DBMA bertragungen dauern 8 Prozessor Taktzykien bzw 1 62 us falls die Ready Leitung nicht deaktiviert wird Die drei 2 amp werden folgendermassen benutzt Kanal 1 f r die periodische Anforderung von Refresh Zyklen Kanal 2 f r die Toner zeugung mittels des Tongebers und Kanal O als Konstant Zeitbasis f r den Systemzeitgeber Yon den 15 priorisierten Interrupt Niveaus stehen 11 auf dem Systembus f r die Verwendung durch Adapterkarten zur Verf gung Drei Interrupt Niveaus werden auf der Systemplatine verwendet Das Niveau 0 mit der h chsten Priorit t ist mit dem Zeitgeberkanal 1 verbunden und erzeugt eine periodische Unterbrechung Das Niveau 1 ist mit der Tastatursteuerung verbunden und erzeugt bei Empfang jedes Scan Codes von der Tastatur eine Unterbrechung Die nichtmaskterbare Unterbr
26. beide Signale bei ausgew hltem Laufwerk ausgegeben Br cke FG EIN Die Br cke verbindet das Chassis elektrisch mit Gleichstrom 4 2 Steuerung der Frontplattenanzetge Die Anzeige schaltet ein w hrend 050 3 aktiv 154 gt Br 050 3 geschlossen Der Direktantrieb beginnt mit der Rotation wenn eine der folgen den Bedingungen erf llt ist Drehung durch externes Kommando Der Direktantrieb rotiert wenn das Signal zum Start des Motors aktiv oder die Front LED eingeschaltet ist Automatische Drehung durch interne Schaltung Die automatische Drehung wird beim Einlegen einer Diskette zur besseren Zentrierung gestartet Se Wartungvorschrift Diskettenspeicher ist wartungsfrei A
27. die SCAN Code Information parallel auf die PA Leitungen des PPI IRQI wird HIGH Voraussetzung PB7 LOW Damit schaltet KBDATA auf LOW die ber tragung eines neuen SCAN Codes ist unterbunden bis ber PB7 HIGH IRQI wieder inaktiv wird W hrend der HIGH Phase des Taktes auf der Leitung KBCLK ist die Bitin formation auf g ltig Zieht das System die KBCLK Leitung auf LOW stoppt die Tastatur das Senden der Datenbits da mindestens alier 60 us eine Pr fung KBCLK Lettung seitens der Tastatur stattfindet Ist KBCLK f r l nger als 20 ms LOW stgnalistert dies der Tastatur eine R cksetzoperation Software RESET Die Tastatur quittiert ein R cksetzen auch das Anfangsr cksetzen mit dem SCAN Code AAT 5 Tastaturbelegung und SCAN Codes Tasten Zeile Spalte SCAN Tasten Zeile Spalte SCAN position in der Matrix Code position der Matrix Code G 00 54 6 02 5 3B 6 03 T E 6 04 ZER 30 G 05 3 E 3E G 07 3 F 3F G 08 6 40 6 09 G F 41 G 10 2 42 6 12 5 43 G 13 5 F 44 6 14 57 G 15 58 G 47 4 E037 G 48 4 F 46 G 49 00 5 6 01 01 0 0 02 02 4 0 03 03 0 1 04 04 4 1 05 05 0 2 06 06 4 2 07 07 0 3 08 E 08 4 3 09 E 09 0 4 10 4 4 11 0 5 0 Tasten Zetle Spalte SCAN Tasten Zeile Spalte SCAN positton in der Matrix Code posittton in der Matrix Code 12 4 5 00 6 7 29 14 4 7 DE 47 079 052 48 4 9 047 49
28. internen Mini Floppy Disk 3 Anschluss von 2 internen Mini Floppy Disk und 2 externen Floppy Disk Laufwerken Als interne Laufwerke werden vorzugsweise Floppy Disk 5601 etn gesetzt Externe Laufwerke k nnen sowohl Mini als auch Standard Floppy Disk sein I Anschlussf hig sind folgende Laufwerkstypen 5 25 FB 8 FD K 5601 K 5602 5600 10 3200 5600 20 6400 Es muss jedoch f r andere Laufwerkstypen als das 5601 die soft wareseitige Unterst tzung vorhanden sein 2 Technische Daten Steckkarte 360 mm x 100 mm MLL III Verbindungselemente 1 x Buchsenleiste 1 402 96 EBS GO 4007 1 x Buchsenleiste 2 204 37 5 60 4006 01 2Y 2 x Vertetlerleiste 34 119 X3 X4 806 3400 001 Betriebsspannungen 5 12 12 00 Masse Laufwerksinterface entsprechend Standard ISO 286 Schnittstelle zum EC 1834 entsprechend Busrichtiinie 1834 Aufzeichnungsverfahren FM MFM Sektorl nge 128 Byte 256 Byte 512 Byte 3 Konstruktiver Aufbau Der Fioppy Disk Controller besteht aus einer Mehrlagenleiterpla tte MLL der Gr sse 360 mm x 100 mm Die Verbindung zum Systembus realisiert die 96 polige indirekte Buchsenleiste ber den Steckverbinder X2 eine 37 polige Buchsenleiste k nnen maximal zwei externe Laufwerke angeschlossen werden Dieser Steckverbin der ist auf der R ckseite der Systemeinheit herausgef rt und somit 1 von aussen zug nglich 1 Zwei bzw vier interne 5 25
29. sich im ROM und f hrt nach Einschalten des Computers einen Eigentest dureh Mit dem Eigentest kann das System aber nicht vollst ndig getestet werden Deshalb ist als zweiter Komplex ein Diagnosepaket vorhanden das dem Anwender und Service Techniker erlaubt bei vermuteten Hardwarefehlern eine Diagnose des Systems vorzunehmen ber ein Rahmenprogramm werden die verschiedenen Testprogramme von der Diskette aufgerufen und sowohl Existenztests auf Vorhandensein der zu testenden Baugruppen als auch Diagnosetests durchgef hrt N here Angaben zu den erw hnten Testprogrammen sind unter dem Hauptpunkt Diagnose zu finden 4 2 3 3 Standardsoftware Als Standardsoftware steht dem Anwender eine grosse Anzahl von Programmpaketen zur Verf gung So unter anderem Datenbanksystem REDABAS 3 Tabellenkaikulation MULTICALC Textprozessor TP Gesch ftsgrafik BGR Informattionsrecherchesystem 05 Totrenoptimierung TOUR Bearbeiten von 5 Disketten unter BEP CAD 5ysteme Fer das Erarbeiten von Programmen in Maschtnensprache k nnen Entwtcklungswerkzeuge eingesetzt werden die u a bestehen aus dem tor EDLIN btldscehirmorientierten Editor BE Makroassembler MASM Linker LINK symbolischen Debugger SYMDEB 2 3 4 Programmiersprachen Zur Erzeugung von Maschinenprogrammen k nnen folgende problemorien tierte Sprachen verwendet werden BASIC Interpreter BASIC Compiler Sta
30. zu k nnen wird das Signal IX zum Lesen des ersten Sektors ausgeblendet Zu diesem Zweck wird das Signal FIX des Steuerregisters A3i bit 2 HIGH gesetzt und damit ber das NOR Gatter 12 4 der Index Loch Eingang IDX des FDC fest an LOW gehalten Bet allen anderen Sektoren wird FIX auf LOW gesetzt so dass das IndexTochsignat IX ber das NOR Gatter zum gelangen kann 4 2 9 DMA INT Arbeit Der Datenaustausch zwischen und RAM wird mittels des DMA Direct Memory Access realisiert Das Signal DRO DMA Anforderung vom FDC wird ber 44 verz gert um die Zeitbedingungen einzuhalten und Bier den Treiber 8216 39 mit DRQ2 des verbunden Das Quittungssigna l DACKZ des wird gemeinsam mit Bit 8 des Steuerregisters A31 ver kn pft an 18 8 dem FDC Schaltkreis zugef hrt und setzt ausserdem das verz gerungs FF 44 zur ck Das Blockendestgnal vom DMA Schatt krets gelangt nur in Verbindung DACK2 vom zum da der nur ein Block endesignal besitzt TC und DACK wtederum werden nur freigegeben wenn Bit 8 des Steuerregisters LOW gesetzt ist Ansonsten FDC 6 a E i ist dieses Bit HIER und verhindert eine St rung bzw Beeinflussung des 8272 Die Obertragung von Daten geschieht folgendermassen Der sendet das Signal DRO DMA Anforderung zum DMA Schaltkreis auf der System plat
31. 1 precompensation Zeiten Unterdr ckung der precompensation Freigabe der LW Select Leitungen Sperren des Index Loch Stgnales f r den FDC Software RESET f r den FDC Sperren der DMA Steuerung a 4 2 5 Laufwerkauswahl Die Laufwerkauswahl erfolgt durch den FDC der es erm glicht bis zu vier Laufwerke anzusteuern Aus zwei L ufwerk Selektionssignalen 050 und 051 des werden mittels 1 aus 8 Decoders A4 und einem Transi storarray A38 die Laufwerk Selektionssignale SEO SE3 erzeugt Da der zyklisch die Laufwerke f r jeweils 15 us anw hlt hat das zur Folge dass bei Laufwerken mit aktivem Selektionssignal der Motor einschaltet Die Folge ist erh hter Motor und Diskettenverschleiss FDC 4 Um dies zu verhindern wird der 1 5 8 nur zu bestimmten Zeiten freigegeben entweder mit dem Signal UESEL aus dem Steuerregi ster oder dem Signal HDL head load vom Nach dem Verlassen der Programmroutine wird das Bit UESEL im Steuerregister wieder inaktiv geschaltet HDL vom muss ebenfalls inaktiv sein und somit wird der Decoder gesperrt Um einen kaufwerk Zugriff bei Spannungsausfall zu verhindern wird ber die Spannung 12 die Freigabe des Transistorarrays gesteuert Eine Z Diode bewirkt bei Unterschreiten von 7 5 das Sperren des Transistorarrays wodurch eine Deselektion der Laufwerke erreicht wird 4 2 6 Schreibsteuerung Die Schreibdaten vom
32. 2 3 dh 5Y 4 2 4 Signalinterface Die Interfacesignale werden ber einen direkten 34 poltgen Steck verbinder zugef hrt siehe Bild 1 EE Signalbezeichnung Kontakt 0 Volt Bezugspotential frei 2 1 IN USE in Betrieb 4 3 3 053 Auswahl d Speichers 3 6 5 3 IX Index 8 7 050 Auswahl d Speichers 0 10 9 051 Auswahl Speichers 1 12 11 d 1052 Auswahl d Speichers 2 14 13 B MO Motor ein 16 15 SD Schrittrichtung 18 17 2 AST Schritt 20 19 d Schreibdaten 22 21 ZNG Schreibbefehl 24 23 Spur 00 26 25 ZHP Schreibsperre 28 27 RD Wiedergabedatenn 30 29 58 Kopfauswahl 32 31 RDY Laufwerk bereit 34 33 Laufwerkseitiger dtrekter Steckverbinder je Leiterplattenseite 17 Kontakte 34 Kontakte Teilung 2 54 mm Kodierschlitz zwischen Kontakt 4 und 6 3 und 5 Ki FD 3 Y 2 5 Leistungsparameter Abmessung der Diskette 133 3 mm x 133 3 mm Speicherkapaztt t je Diskette unformatiert MFM Aufzeichnung 1 MByte Anzahl Arbeitsfl chen 2 Motorstartzeit lt 500 ns Motornachlaufzeit Option keine Diskettendrehzahl 300 U min 2 Kopfzustetlzeit 0 ms KopTberuhigungszeit 15 ms Schrtttzeit Spur Spur 3 ms Spurdichte 96 tpt Anzahl der Spuren je Seite 80 Dbertragungsrate 125 250 kBit s Aufzefichnungsverfahren Dauerschalletstungspege Funkentst rung FM SD DD x 5508 AS nach YDE 0871 und TGL 20885 12 Sc
33. 5 3 7 18014 15 HIGH aktiv signalistert dem Prozessor 1803 7 dass eine E A Einheit einen Eingriff for dert mit L H Flanke wird Interrupt ausge 1851 Signale bleiben bis zur Quittung durch Prozessor aktiv Priorit tsreihenfolge 1899 h chste 18010 18911 18012 18014 18015 IRG3 1804 1805 1806 IRO niedrigste E A Lesebefehl 185 durch Prozessor bzw DMA Einheit Anweisung E A Einheit Daten auf Datenbus bereitzu stellen ILOW E A E A Schreibbefehl LOW aktiv ausgel st durch Prozessor bzw DMA Einheit Anweisung an DMA Einheit Daten vom Datenbus zu ber nehmen MEMR E A Speicher Lesebefenl LOW aktiv ausgel st durch Prozessor bzw DMA Einheit Anweisung Speicher Daten auf Datenbus bereitzu stellen MEMW E A Speicher Schreibbefehl LOW aktiv ausge 1051 dureh Prozessor bzw DMA Einheit Anweisung an Speicher Daten vom Datenbus zu bernehmen BUS 3 Signal Beschreibung bezogen auf Systemplatine ege DROL 3 E DMA Anforderung HIGH aktiv Anforderung von Peripherie Ger ten Zugriff DMA Funktionen zu ertangen Signal muss 50 lange aktiv sein bis Anforderung mittels DACK Leitung quittiert wird 0801 h chste Priorit t 0802 niedrigste Priorit t DACK1 3 DMA Antwort LOW aktiv dienen zur Quittie rung der DMA Anforderungen 1 3 0800 DMA Anforderung HIGH aktiv REFRESH Anfor derung vom Timer an DMA Controller
34. ATA und KBCLK P36 Bildung von Taktleitung P37 Bildung von KBDATA Datenleitung TAS 5 Foigende Hauptfunkttonen werden realisiert Erkennen der gedr ckten make bzw der losgelassenen break Tasten Ermittlung des Positionscodes SCAN Code bet tigten Taste Parallel Serienwandlung des SCAN Codes Steuerung des seriellen Interfaces entsprechend PC XT Protokoli Schalten der LED s Realisierung eines Tastaturpuffers t 1 I 4 3 3 3 bertragungssteuerung Erst nach mehreren Matrixabfragen wird eine Taste als g ltig angesehen und deren SCAN Code ber die Datenleitung seriell zur Verf gung ge stellt Im PC XT Modus werden Daten prinzipiell nur von der Tastatur zum System ausgegeben Tastatur und Rechner arbeiten ber die bidirektionalen Leitungen KBCLK und KBDATA zusammen KBCLK liefert die Tastatur einen Takt und erfolgt die Obertragung SCAN Codes der Tastatur seriell mit einem Startbit und acht Datenbits Bevor die Tastatur Daten zum System bertragen kann muss sie erst den Zustand der beiden Leitungen berpr fen Liegen beide auf HIGH kann die Daten bertragung der beschriebenen Bitfolge stattfinden Ist eine der Leitungen oder beide auf LOW werden die Codes der bet tigten Tasten im Tastatur puffer zwischengespetchert LOW Peget auf entsteht auf der Rechnerseite nach dem Empfang eines vollst ndigen SCAN Codes Der EMR UC 8821 schaltet
35. Adressausg ngen An A7 die Ausgabe des L Teiles der Adresse die ber dem Treiber SE86 0641 auf dem Adressbus liegen Weiterhin wird ber einen Treiber 5 16 061 das Signal BHE nachge bildet aus dem in der Speichersteuerung die Bank mit unger den Adres sen ausgew hlt wird Mit Anliegen der kompletten 20 Bit Adresse werden nun vom DMA Schalt kreis die Steuersignale f r Speicher lesen bzw Speicher schreiben MEMR MEMW und Peripherie schreiben bzw lesen I0OW IOR gene riert DMA read Zyklus Speicher lesen MEMR aktiv E A Port schreiben IOW aktiv DMA write Zyklus Speicher schreiben MEMW aktiv lesen IOR aktiv Eine Ausnahme bildet der Refresh Zyklus bei dem nur das Signal MEMR aktiv sein muss Nach erfolgreicher Obertragung wird das TC Register des um eins vermindert und die Adresse um eins erh ht Die Bus Herrschaft wird die CPU zur ckgegeben falls wieder LOW 151 In Diesem Fall wird HRQ inaktiv geschaltet und somit der WAIT Status des Prozessors aufge hoben Wenn DRQ weiter aktiv HIGH bleibt wird der n chste DMA Zyklus ausgef hrt der nur durch eine h herpriorisierte DMA Anforde rung z B REFRESH unterbrochen werden kann 8 5 13 4 12 Byte Swap Logik 4 12 1 Anwendungszweck Der grundlegende Unterschied des Prozessors 8086 im 1834 zum 8088 der zumeist in den internationalen Typen vergleichbarer Personalcompu ter Anwendung findet besteht im Einsatz eines 16 B
36. C 1 4 Pinleitung Die vorliegende Dok me tation dient in erster Linie zur Unter st tzung der Qualifikation von Servicetechnikern f r den PC EC 1834 i Gem ss der einheitlichen Kundendienstkonzeptton des Kombinats Robotron soll der Servicetechniker bef higt werden neue Ger te zu installieren und erforderliche Einstellungen vorzunehmen sowie St rungen am PC beim Anwender zu erkennen dte fehlerhafte Bau gruppe zu orten und auszutauschen Er wendet zur Fehlersuche haupts chlich die bereitgestelite Diagnosesoftware Dazu 151 es erforderlich dass der Servicetechniker neben technischen Wissen auch Grundkenntnisse in der Bedienung der Hard ware der Arbeit mit Dienst und Hilfsprogrammen und einen berblick ber Betriebssystem sowie Standardsoftware besitzt 2 Grundkonzept 2 1 Allgemeine Einordnung der Ger tetechnik Mit dem Erzeugnis Personalcomputer EC 1834 beginnt Kombinat Robotron eine mit den RGW Staaten abgestimmte Entwick tungslinje hochjeistungsf higer Arbeitsplatztechnik Das Ger t ordnet sich in die 2 Generation der Person lcomputer ein und stellt eine neue Leistungsklasse dar Gegen ber B ro bzw Personalcomputern mit 8 bit Yerarbeitungs breite ist bei ann hernd gleichem Material und Energieauf wand eine wesentliche Leistungssteigerung zu verzetchnen Der PC 1834 tst kompatibel zum PC XT und analogen Ger ten Damit bietet der Kombtnat Robotron eine k
37. Ex 5 4 k a N 1 62 540131 3 GER 085 3 000 851 53 01 001 Stand 03 88 as BT BT k 1 Verwendung und Einordnung Die Systemplatine ist die zentrale Baugruppe des Personalcomputers 1834 Sie enth lt alle zur Steuerung des Ger tes notwendigen Funk tionsgruppen Die Steuerung des Gesamtsystems bernimmt der Mikroprozessor mit Hilfe einer Anzahl von hochintegrierten Pertpherie Schaltkreisen Als Ar beitsspeicher sind auf der Systemplatine 256 KByte RAM integriert Die CPU hat die M glichkeit 1 MByte Speicher zu adressieren Jedoch ist nur der Einsatz von max 640 KByte als Vordergrundspeticher sinnvoll bedingt durch die Spetcherverwaltung von DCP Yerwendung findet der Mikroprozessor KR 1810 WM 86 analog 18086 mit 16 Bit Datenbus und 20 Bit Adressbus im Zeitmultiplexbetrieb der Wortzugriff auf den Speicher erm glicht Die Arbeit mit der Peripherie erfolgt im Byte Zugriff Der Co Prozessor KR 1810 87 analog 18087 entlastet die CPU von arithmetischen Operationen Option Acht Steckpl tze bieten die M glichkeit Peripheriebaugruppen ber Adapter anzuschliessen bzw den Speicher mit 384 KByte Steckkarten als Yordergrund oder als Hintergrundspeicher zu erweitern Auf der Systemplatine befinden sich weiterhin Steckverbinder f r den Anschluss der Tastatur sowie f r den Tongeber
38. Laufwerke werden den verteilerlei li sten und X4 angeschlossen Die Verteilerleiste x3 151 mit den Laufwerken 0 und 1 4 mit den Laufwerken 2 und 3 verbunden Die Laufwerke 1 und 3 werden am jeweiligen Kabelende angesteckt und stnd mit Leitungsabschlusswtderst nden versehen Alle intern eingesetzten Floppy Disk sind laufwerkseitig mit DRIVE SELECT 1 Zu adressieren 4 Funktionsbeschreibung 4 1 Allgemeine bersicht ee Der Floppy Disk Controller besteht aus folgenden Funktionsgruppen RESET Steuerung Konfigurationsschalter Takterzeugung Motorsteuerung Steuerregister Laufwerkauswahl Schreibsteuerung Lesesteuerung BMA Steuerung Impuls Se gt RD 500 ns 70 ns Read Data RDD 1 Blockschaltbild PLL DL 074 Pnasen lt DL 000 Vergleich dan bsta windon DL 074 iData Window A RC Komb 55 10 2 Teiler 74574 E TO FDC 3 E A e 7 P Ke U ei zu 4 2 Beschreibung der Funktionsgruppen 4 2 1 RESET Erzeugung Das RESET Signal des Systems setzt den 8272 A1 ber ein NAND A9 11 den Grundzustand und das FF zur Bildung des Motorein schaltsignales zur ck Gleichzeitig wird das System RESET den FD Laufwerken zugef hrt F r den Fall dass der einen undefinierten Zus
39. Reparaturausf hrung 8 3 1 Auswechseln des Elastomerformteiles Der Tastenknopf wird mit einem geetgneten Hilfsmittel Schraubendre her Federhaken vom 5 4555 1 gel st Nach Entnahme der 1 1 und der Nachlauffeder wird der Elastomertr ger mit ETlastomerformteil mittels einer Pinzette aus dem St ssel herausgehoben Eine Ber hrung des Elastomerformteils mit den Fingern ist dabei zu vermeiden Hand schweiss dem Einbau ist die Taste kpl insbesondere Schaltraum zu reintgen Haarpinsel Staubsauger 8 3 2 ffnen des Tastaturgeh uses Die 5 Zylinderblechschrauben sind aus dem Geh useunterteil herauszu drehen Mittels geeignetem Werkzeug Schraubendreher m ssen die Rastverbindungen beginnend der vorderen L ngsseite vorsichtig ge 166 werden Anschliessend ist das Geh useobertetl nach hinten zu klappen und auszuh ngen Zur Reparatur sind die Matrix und Elektronikleiterplatte auf einer geeigneten Unterlage abzulegen 8 3 3 Auswechsein Mehrfachkn pfe mit Paraliletflihrung Bei ge ffneter Tastatur sind folgende Arbeitsschritte notwendig Ausrasten des F hrungsb gels aus den Lagerstellen der Paralleif h rungsaufs tze F hrungsb gel kpl aus den Ausklinkungen der F hrungen herausziehen Abziehen des Tastenknopfes Abheben der Parallelf hrungsaufs tze von der St sself hrung mittels Schraubendreher sofern erforderlich 8 3 4 Auswechsein defekte
40. aller 15 us aktiv DACKO DMA Antwort LOW aktiv REFRESH Kennzei chen dient f r REFRESH des dynamischen Speichers AEN Adress Freigabe HIGH aktiv Anzeige dass DMA Steuerung Kontrolle ber Adress Da ten und Steuerbus erlangt hat TC Ende Z hler HIGH aktiv wird Endez hler stand eines beliebigen DMA Kanals erreicht liefert Signal HIGH Impuls BHE E A BUS HIGH Freigabe LOW aktiv zeigt dass auf h herwertigen Datenbtts 15 8 g l tige Daten bertragen werden bei 16 bit Operation MEMCS16 16 bit Speicherauswahl LOW aktiv signali stert der Systemplatine dass die adres sierte Speichereinrichtung mit 15 1 2 griffen betrieben werden kann N 5P 5V 0 25V Versorgungsspannung ungest tzt N 5N 5 0 25 Versorgungsspannung ungest tzt N 12 12Y 0 6VY Versorgungssp nnung ungest tzt N 32N 12 1 2 Versorgungsspannung ungest tzt N 00 Zentrales Bezugspotential Masse 3 Stgnalpegel F r alle logischen Bussignale m ssen Sender bzw Empf nger folgen de Pegel bereitstellen bzw verarbeiten HIGH L ON Sender 0 0 45 V Empf nger 212 5225 77 0 5 0 8 V BUS 4 i er bet 4 Mechanische Bedingungen Der Systembus tst auf der Systemplatine MLL Form gedruckter Leiterz ge realisiert Er verbindet die acht Steckverbinder wel che zur Aufnahme der entsprechenden Adapter dienen Die Steckverbinder sind in einem Abstand von 20 32 mm best ck
41. ao es 2 7 FEL Be d SE Betriebsdokumentation Disk robotron K 5601 Personalcomputer robotron 1834 Inhaltsverzeichnis Me QD GA GA 3 j N kA Verwendung und Etnordnung Technische Daten Abmessungen Masse Umgebungsbedingungen Stromversorgung Signalinterface Leistungsparameter Elektronisches Interface Allgemeines Ein und Ausgabesignale Masseverbindung Montage und Einstellvorschrift Betriebsbedingungen Br cken Steuerung der Frontplattenanzetge Steuerung des Direktantriebes Wartungsvorschrtft Stand e 1 Verwendung und Einordnung Der Ditskettenspeicher robotron K 5601 ist ein externer Speicher mit wahlfreiem Zugriff und hoher Datenkapazit t Die Diskette kann doppelseitig und mit doppelter Spurdichte beschrieben werden 50 dass auf einer Diskette Daten bis zu einem Megabyte unformatiert gespeichert werden k nnen Der Diskettenspeicher ben tigt eine externe Stromversorgung Er realistert alle zum Informationsaustausch mit dem Rechner notwen digen Steuer und Regelung selbst ndtg Der Anschluss an den Rechnerbus muss ber eine Anpass Schaltung erfolgen Als Datentr ger d rfen nur klassiftzierte Disketten mit 5 25 Durchmesser verwendet werden wenn diese vom Hersteller f r die doppelseittg
42. as ST Signal ist ebenfalls unwirksam wenn das 0 Signal LOW ist und nach aussen positioniert werden 5011 SD HIGH WG write gate Mit Hilfe dieses Signales k nnen die geschriebenen Daten gel scht und neue Daten aufgezeichnet werden Das Signal tst unwirksam wenn das WP Signal aktiv ist Das Signal soll erst LOW werden wenn folg Bedingungen erf llt sind gt 500 ms nach dem Einschalten des Antriebs 18 ms nach dem letzten wirksamen Schrittimpuls 100 us nach einem Pegelwechsel des Signales 55 Keines der folgenden Signale darf innerhalb 1 ms nach dem Schalten dieses Signales auf HIGH schalten Schalten eines Kommandos zum Stoppen des Motors Schalten des Signales 05 zu HIGH Start einer Kopfposttionierung durch ST Impulse Wechsel des Pegels des Signales 55 WD write data Diese Signal enth lt die Daten die auf Diskette geschrieben werden sollen Die Impulse sollten 0 1 us bis 2 5 us breit sein Es wird nur die Yorderflanke der Impulse genutzt Dieses Signal ist unwirksam wenn das WG Signal HIGH 151 oder wenn das Signal WP aktiv ist FD 5 55 side one select Das statische Signal dient der Auswahl der Seite der doppelseiti gen Diskette die f r das Lesen oder Schreiben genutzt werden soll Wenn dieses Signal HIGH ist dann ist der Magnetkopf f r die Seite 0 der Diskette Unterseite ausgew hlt mit LOW wird der Kopf f r Seite 1 Oberseite angew hlt Das RD Signal der
43. auf eine Yielzahl von Kommandos zugegriffen werden kann Externe Kommandos befinden sich auf Diskette oder Festplatte interne Kommandos beinhaltet der Interpreter selbst Interne Kommandos realisieren u a das Kopieren von Dateien Anlegen von Verzeichnissen Andern des aktuellen Verzeichnisses Ausiisten von Verzeichnissen L schen von Dateien und Verzeichnissen Umbenennen von Verzeichnissen Definieren von ausf hrbarer Dateien Auslisten von Dateien sowie Anzeige und Ausgabe von Datum und Uhrzeit ber externe Kommandos k nnen 2 folgende Funktionen aufgeru fen werden Formatieren von Diskette oder Festplatte Vergleichen von zwei Dateien Vergleich von zwei Disketten Kopieren einer Diskette auf eine andere Sichern von Dateien auf Disketten Durchsuchen von Dateien nach Zeichenketten Anzeige aller Verzeichnispfade und Auflistung der Dateten der Unterverzeichnisse Druck des Inhaltes eines Farb Grafik Bildschirmes Modus Festlegung f r Drucker Bildschirm oder asynchrone Daten bertragung Ausgabe von Dateien auf Drucker Einstellung der Tastatur L ndervartiante Auswahl des Tastaturtyps und des Datum Zeitformates Kopieren des DEP auf ein anderes Laufwerk Konvertieren von 5 j 2 3 2 Diagnosesoftware Die Diagnosesoftware kann in zweit Gruppen untergliedert werden Der maschinenresidente Teil der Diagnosesoftware befindet
44. ausgew hlten Seite wird 100 us nach dem Um schalten des Stgnalpegels g lttg Wenn nach Abschluss einer Schreiboperation die andere Seite der Diskette ausgew hlt werden soll dann darf der Pegel des Signales 55 erst nach mehr als 1 ms nach Schalten des WG Signales auf HIGH schalten Eine Schreiboperation auf der ausgew hlten Seite WG LOW kann erst nach 100 us nach dem Wechsel des Signalpe gels 55 beginnen USE in use Dieses Signal ist nur wirksam wenn die Br cke IU geschlossen ist Das statische Signal zeigt dass alle Biskettenspeicher in Gebrauch und unter Kontrolle des Wirtssystems sind Die Anschaltbedingung der Frontblendenanzeige ist auf dieses Sig nal bezogen Ausgabesignale 10 track 00 Das statische Signal 4 an dass sich der Kopfschlitten in der Spur 00 in der 3ussersten Spur befindet Das Stgnal wird nach mehr als 2 8 ms nach dem wirksamen ST Impuls g ltig index sector Das impulsf rmige Signal dient zur Erkennung der Indexidcher Dieses Signal kann 500 ms nach dem Start des Direktantriebs in Saucen Zeiten ausgegeben werden falls eine Diskette eingelegt SE Wenn eine soft sekt orierte Diskette eingelegt ist dann wird w h rend einer Umdrehung der Diskette ein Indeximpuls gesendet Die Yorderflanke des Signales wird als Bezugspunkt genutzt RD read data Das impulsf rmtge Signal enthd1t die Lesedaten der Diskette die sich aus Takt und Datenbits zusammense
45. ax drei gleichzeitig gedr ckte Tasten erkennen In einem 16 Zeichen FIFO Puffer des werden die SCAN Codes der bet tigten Tasten zwischengespeichert bis das Interface bereit ist ste zu bertragen Die Codes werden der eingetragenen Reihenfolge gesendet Die Bedingung Puffer berlauf tritt auf wenn mehr als 16 Tastencodes im Puffer gespeichert werden sollen bevor der erste Code abgeschickt wurde Dabei wird der 17 Code durch einen berlaufcode ersetzt 5 4 Alte Tasten sind als make break klassifiziert Beim Dr cken einer Taste wird ein Make Code gesendet und beim Losiassen derseiben der Der Break Code einer Taste tst ihr Make Code geodert mit 801 Ausser Taste Pause haben alle Tasten Typamatic Funktton Wird eine Taste gedr ckt geh lten sendet die Tastatur nach einer Zeitschwelle von 500 ms mit einer Typanatic Rate von 10 9 Zeichen pro Sekunde wiederholt den Make Code Werden Zwei oder mehr Tasten gedr ckt gehal ten wird nur die zuletzt bet tigte Taste wit der Typamatic Rate wiederholt Ein Puffer berlauf als Foige einer Typauatic Operatton wird programmtechnisch verhindert 4 3 3 Bedienung der TastaturschnittsteTle 4 3 3 1 Allgemeines Die Steuerung des Tastaturinterfaces erfolgt ber einen Einchip Mtkro rechner UB 8820 seitens der Tastatur und ber einen EMR 8821 581 tens Systemplatine des Die Anpassung an den internen Bus der systemplatine gew hrleiste
46. chalten von MO auf HIGH 3 3 Masseverbindung Das Chassis des Diskettenspeichers ist elektrisch mit 0 V Gletich spannung durch die Br cke FG auf der Interfaceleiterplatte verbun den Das Laufwerk wird mit geschlossener Br cke FG ausgeliefert 4 Montage und Einstellvorschrtft Betriebsbedingungen 4 1 Br cken S mtliche Br cken sind auf der Interfaceleiterplatte des Laufwer kes montiert Das Einsetzen der Kurzschlussbr cke wird als EIN zustand der Br cke definiert Bei Einbau der Laufwerke in den EC 1834 sind folgende Br cken best ckt 051 Auswahl erfolgt durch Kabel RY Ausgabe RDY Signal an 34 FG FRAME GROUNDING LW Rahmen elektrisch mit OY verbunden ML Spindelmotor einschalten mit DRIVE SELECT 05 Signal IX wird unabh ngig vom RDY Zustand ausgegeben Br cken DS0 3 Bei der Schaltung der Diskettenspeicher in Kette wird durch diese Br cken die Adresse des Laufwerkes festgelegt d h es sind max vier Laufwerke adressierbar Es d rfen niemals zwei Laufwerke dieselbe Adresse haben Br cken IU AUS HL AUS Die Br cken dienen der Auswahl des Signales am Kontakt 4 des Interfacesteckers HL ist nicht genutzt Wenn die IU Br cke EIN ist dann dient das Signal am Kontakt 4 der Steuerung der Front LED in Verbindung mit Br cken 050 3 Ul und 2 Br cken Ul AUS U2 AUS Die Br cken dienen der Steuerung der Front LED Br cken RY EIN XT AUS Die Br cken dienen d
47. chaltkrei sen 64K X 1 Bit U 2164 C20 Er erm glicht 16 Bit Zugriffe durch die CPU Organisattonsm ssig ist er als 128K x 16 Bit aufgebaut Eine Partt tslogik erg nzt jedes Byte auf gerade Partt t in einem zus tz lichen Speicherschaltkreis die betm Lesen wteder gepr ft wird Fehlerfall wird ein NMI durch bei Speichererweiterung ausgel st Der Adressberetch des RAM auf der Systemplatine ist 80000h 3FFFFh Die Speichererweiterung 1 3 Bereich von 40000n 9FFFFh Vorder grundspeicher Die Decodierung einer RAM Spetcheradresse ertotgt_mittels eines 1 5 8 Decoders 0651 in Abh ngtgkeit vom Pegel der Adressteitung Al eine Speicherbank von 128 KByte ausw hlt 17 0 gt Adressbereich 0 128K gt J RASI 17 1 gt Adressbereich 128K 256K gt RASO Ein 128 wiederum ist in zwei B nke zu je 64 KByte unter teilt denen sich bei 16 Bit Zugriff jeweils L Teil und H Teil einer Adresse befinden bei Byte Zugriff in einer 64 K Bank Bytes mit gerader Adresse und in der anderen 64 Bytes mit ungerader Adres se Diese Zuordnung ist abh ngig von den Signalen AO und BHE und kann folgender 11 entnommen werden L L CASL L CASH L Wortzugriff L H CASL L CASH H Bytezugriff auf gerade Adresse 00 07 H L CASL H CASH L Bytezugriff auf ungera de Adresse 08 015 Die Adresslieitungen 1 16 liegen Aber Ad
48. d 08 015 komplettes 16 Bit Wprt bernehmen 4 12 3 E A Zugrtiff auf Tore mit ungerader Adresse Die Daten f r ungerade Ausgabe Toradressen_gtbt die CPU auf 08 015 aus und erwartet auch bei Eingabebefehlen von ungeraden Adressen die Daten auf 08 015 Es sind grunds tzlich nur byteweise E A Befehle zugelassen Eine Ober wachungslogik 032 3 sorgt daf r dass bei wortweisen A Befehlen der 8 Btt Treiber 022 f r die Umtenkung des Datenbusses nicht frei gegeben wird Die Richtungsvorgabe f r den Datenbustreiber erfolgt entsprechend des Signalpegels von DT R in Abh ngigkeit von IOR bzw 10 C3 f r D22 schaltet am NAND 011 6 4 12 4 DMA Zugriff auf ungerade Speicheradresse Bet DMA Zugriff auf ungerade Speicheradresse wird mit NEN LOW Bus Controller inaktiv geschaltet so dass die Stgnate oder MEMW vom g ltig sind Mit _AO HIGH schaltet CS f r den Treiber zur Umlenkung des Datenbusses 022 Die Datenflussrichtung des Treibers wird mit XMEMW des DMA eingestellt 4 13 NMI Register Ein nichtmaskierbarer Interrupt kann von vier unterschiedlichen Quellen ausgel st werden siehe 4 7 Das Signal IOCHCK wird aktiv bei Parit tsfehlern der Speichererweiterung und bei E A Befehlen auf verbotene Toradressen siehe 4 2 2 Yom System ist also nicht er kennbar weiche Quelle den ausgel st hat Deshalb wird mit Auftre ten von IOCHCK der augenblickliche Zustand des Adressb
49. e Arbeit mit doppelter Aufzeichnungsdichte und doppel ter Spurdichte zugelassen wurden 2 Technische Daten 2 1 Abmessungen Masse Abmessungen ohne Frontblende L nge 203 mm Breite 146 mm H he 41 5 mm Masse 1 3 kg 2 2 Umgebungsbedingungen Die Klassifizierung des Diskettenspeichers K 5601 nach TGL 26465 ist Z 2 621 21 1 4 I Betrieb I Lagerung 1 Transport imgebungstempera tur 10 50 DE 35 50 90 relative Luft I 30 80 25 85 30 C 7 95 Teuchte be1 max 30 Grad C t nicht kondens Dauer I nicht einge max 3 Monate max 3 Monate I schr nkt Druck kPa 84 107 I 84 107 36 107 Temperatur 1 gradient K h lt 15 530 530 EE 2 2 3 Stromversorgung 4 Zum Betrieb des Biskettenspeichers sind die Spannungen 5 und 12 notwendig Folg Parameter sind einzuhalten Spannung 12Y zul ssige M S Toleranz 5 5 zul ssige 5100 5100 Brummspannung Spitze Spttze Spitze Spitze einschl Rauschen Stromaufnahme bei Betrieb L typ lt 0 44 e 0 3 e 0 5 1 0 2 Leistungsverbrauch lt 10 0 W KR Belegung des indirekten 4 11 Steckverbinders f r dte Be triebsspannungen Spannung Kontakt 5 4 12 1 1 0
50. echung NMI des Prozessors wird f r die Behandlung von Parit tsfehlern die Zusammenarbeit mit dem Co Prozes sor sowie f r die virtuelle I O Adressierung genutzt Die Systemplatine enth lt RAM und ROM bzw EPROM Komplexe Die RAM Ausstattung betr gt 256 KByte mit Parit tskontrolle die ROM Ausstat tung 32 KByte ohne Parit tspr fung ROM Bereich enth lt Anfangstest nach R cksetzen einen Disket ten Bootstrap Lader sowie das ROM BIOS Die Startadresse der CPU nach R cksetzen Tiegt ebenfalls im ROM Der Programm Anlauf beginnt ab der Adresse FFFFOh s YS 4 4 2 Adressen Zuordnung 442 1 Speicher Etnteilung Start Adresse Dez Hex 0 00000 32 K 08000 256 KB RAM 64 K 10000 au Systemplatine 96 K 18000 K 20000 128 4 384 RAM Vordergrundspeicher 256 K 40000 1 auf Speicher 384 Erweiterung Hintergr Speicher 512 K 80000 640 K A0000 d 704 80000 s w Mon rund t 128 KB Graphik AK Anzeige Bereich Hintergr 736 K B8000 F G Mon oder 5 640 960 Speicher 32 640 960 KB 768 K C0000 in diesem Fall keine anderen Speicher I ROM in diesem Bereich 800 K 8000 224 HD ROM auf Erweiterungsbereich Adapter 992 K F8000 auf Systemplatine 32 EPROM 8105 5715 5 4 2 2 E A Adressenbereiche Gesamtsystem Hex Adresse Einrichtung 000 01 DMA Controller
51. eit von der Gr sse der Fehlerspannung verschiebt Die Freilauffrequenz des Oszillators wird mit einem Regler auf 2000 kHz 2 kHz eingestellt Mittels eines DEE A21 5 wird aus der halben Oszillatorfrequenz das Signal Data Window erzeugt In Abh ngigkeit vom Aufzeichnungsverfahren 16 es 1 oder 2 us lang LOW oder HIGH wobe Jede Polarit t g lttg ist Der Lesetakt kann somit eine Frequenz von 500 kHz oder 1 MHz besttzen Ein zweites UV gesteuert durch RD hat eine Haltezett von 250 ns Die R ckflanke markiert die Mitte eines Bitraumes der ein Bit enthal ten kann Aus dieser R ckflanke wird ein 70 ns breiter Impuls gew nnen der FDC als Lesedatenimputs zugef hrt wird Mit einem Regler kann dteser Impuls die Mitte des Data Window Raumes gelegt werden Damtt ist es Einzelbits solange sicher zu erfassen wie ste sich trotz eventueller Postttonsabwetchungen noch f r sie bestimmten Data Window Raum befinden 4 2 8 Lesen des ersten Sektors Die mittels eines FDC Schaltkreises beschriebenen Disketten sind so wohl vom FDC als auch von Systemen die nach der Norm ECMA 70 bzw KROS 5110 arbeiten lesbar Bei den nach dieser Norm beschriebenen Disketten befindet sich jedoch das Adressfeld des ersten Sektors jeder Spur bedeutend n her am Index Loch als bei vom FDE beschriebenen Disketten Der erste Sektor Jeder Spur einer solchen Diskette Ist durch den FDC nicht lesbar Um diese Sektoren dennoch vom FDC lesen
52. en ist 2 Technische Daten 2 1 Mechanische Kennwerte Grundraster in Zetlenrichtung Zeilenabstand Einbaulsge Bet tigungsfrequenz einer Taste zeitlicher Abstand zwischen den Bet tigungen zweter unterschied Ticher Tasten Bet ttgungskraft Tastenhub Masse Abmessungen 4 75 mm 19 mm 5 Neigung zur Horizontalen 10 Hz gt 30 ms 0 5 1 N max mm 1 5 kg 500 mm x 220 mm x 35 mm H he in Reihe 30 mm 2 2 Anschluss und Einsatzbedingungen Betriebsspannung Stromaufnahme Taktfrequenz f r EMR Systemtrennstelle Einsatzbedingungen 5 5V 5 ca 350 mA ohne Beachtung der Anzeigen 8 MHZ Serielle Schnittstelle XT Interface 1 Startbit und 8 Datenbit Takt und Daten 1 ms Byte RESET LOW Zeit ca 500 ms TK2 602 521 1 und TK2 602 521 Schutzgrad IP 20 Die Tastatur erf llt in Verbindung mit dem Gesamtger t 1834 die ger tespezifi scheri Forderungen der Funkentst rung Hinweis Der Einsatz der Tastaturen darf nur an Ger ten erfolgen die die Forderung an die Schutzmassnahme 5 2 sicherheitskleinspannung erf llen 3 Konstrukttiver Aufbau Die Tastatur 7673 ist eine Flachtastatur einem zweiteiltigen Yollplast Auftischgen use Betde Schalen werden durch sich an den R ndern befindliche Einrastungen sowie f nf Schrauben zusammengehol Zur elektrischen Verschaltung
53. er Auswahl der Funktion des Kontaktes 34 des Interfacesteckverbinders Wenn die Br cke RY geschlossen ist wird das Signal RDY an Kontakt 34 ausgegeben Falls die Br cke XT EIN ist wird an Kontakt 34 st ndig LOW ausgegeben 7 RE ER en u E TE 4 3 Steuerung des Direktantriebes ML EIN Die Br cke dient der Festlegung der Bedingungen f r die Motorrota tion Bei offener Br cke rotiert der Motor nur bei aktivem Signal MO Falls die Br cke geschlossen ist dreht der Motor mit aktivem Signal 0 oder w hrend die Front LED an ist Br cke RE AUS Bei geschlossener Br cke ist die automatische Recalibrierung ein geschaltet d h nach dem Zuschalten der Spannung positioniert der Schlitten selbst ndig in die Spur 00 Daf r sind max 255 ms O IN w hrend dieser Zeit ist der Speicher nicht im RDY ustand Br cken EO EIN E2 AUS Mit Hilfe dieser Br cken k nnen die Ausgabebedingungen f r die Signale IX und RD festgelegt werden wenn die Br cke EIN tst wird das Signal unabh ngig vom RDY Zustand des Laufwerkes ausgegeben Falls die Br cke nicht best ckt ist wird das Signal nur bei aktiven RDY Stgnal ausgegeben Wenn die Br cke E2 EIN ist wird das Signal RD nur ausgegeben wenn das L ufwerk im RDY Zustand ist Bet nicht best ckter Br cke wird das Signal unabh ngig vom RDOY Zustand ausgegeben Im Auslteferungszustand EO EIN E2 AUS werden
54. ffrequenz des 052111 ohne Lesedaten wird am Regler R46 470 Ohm auf 2000 2 kHz eingestellt Messpunkt ist W5 sol 4 7 FDC 9 zn m a 6 3 Einstellung des Read Data Impulses 1 Strah 1 des Osztilographen an Messpunkt 4 data window 42 2 Strah 2 des Oszillographen Messpunkt W3 RDD od XS 4 3 Mit Regler R47 10 kOhm wird der RDD Impuls tn gie Mitte des Data Window Raumes gelegt RDO DE et SS En B DATA WINDOW 94 lt gt lt gt 1 2 us 2 4 us w5 4 k 2 W3 FDC 8272 51 8 1 1 R47 I R46 X1 _ _ 44 7 Wartungsvorschrift e Floppy Disk Controlter ist wartungstrei FOC 10 Ke TTT E Ee Blockschaltbtiid FD Steuerung Systembus 19 Schalter 0 Motor an PLL lt Steuerung DL 1757A 302 9 Steuer _ Indexloch Register Steuerung DL 374 kuwa BEN Bra ppp DEN we ze Takt 8272 Laufwerk Erzeugung uswah1 8 MHz A RD 0 DHA Empf nger Steuerung __9 gt 05 8215 RESET 1 Treiber Erzeugung o 75450 0 000 chreib daten 77 Multt Schiebe Huilti 0 gt plexer 1 gt register gt plexer 2 DL 251 DL 295 DL 251 P s
55. h K 2 k kk 2 k kk k kt k 2 2 2 2 2 2 2 2 2 KO k 0 K k k k k 9 W K K KO WE K K K 2 k K K kk a k k k 15 13 11 08 07 05 03 01 Alphanumerischer Bildschirm 16 14 12 10 08 06 04 02 k u k 2 2 2 2 2 0 2 2 2 2 2 os 5 Kk m k kk kk fk k k h Kk k k k k fk Kk k k k k k 2 2 k 2 2 2 2 AP S s k YW KW T k kk k k W k K K T k EA k k k k k k k Tr k k 15 13 11 09 07 05 03 01 2 Laufwerke angeschlossen 16 14 12 10 08 06 04 02 w kk k kk k k k f k k k 2 2 2 2 2 2 2 2 22 2 k k f k Kk k K Kk kk k k k 9 kO KOK TK a f K Kk Kt k KK k Kk k nah 15 13 11 09 07 05 03 01 4 Laufwerke angeschlossen Die Systemeinheit ist wartungsfrei pa 575 20 1 u KOK K KOKOK 2 2 2 2 2 2 2 2 2 2 2 2 2 2 Betrtebsdokumentation Auftischtastatur 7573 Personalcomputer robotron 1834 5
56. hreibsperre 3 Elektronisches Interface 3 1 Allgemeines An eine Anschlusseinheit die den Rechnerbus mit dem Disketten speicher verbindet k nnen max vier Laufwerke in Ketten oder in Sternschatltung angeschlossen werden Alle Interfacesignale sind LOW aktiv Eingangssignale LOW Pegel 0 Strom f r Abschlusswiderst nde lt 18 mA Strom f r Eingangsgatter x 3 2 HIGH Pegel 2 5 5 25 V Ausgabesignaie LOW Pegel 0 0 4 Abschlusswiderst nde Die Widerstandsgr sse betr gt 330 Ohm 5 Die Widerst nde f r die Leitungen DSO 3 sind fest auf der Interface Letiterplatte verid tet F r alla anderen Eingangssignale kann mittels IC Sockel ein Widerstandsnetzwerk best ckt werden Bet Auslieferung ist dieses Netzwerk best ckt Bet Zusammenschaltung der Diskettenspetcher in Kette sind die Netzwerke bei alten Laufwerken mit Ausnahme des letzten am Inter zu entfernen Bei Anwendung der Sternschaltung d rfen dte Netzwerke bei keinen Laufwerk entfernt werden 3 2 Ein und Ausgabesignale Eingabesignaie sollen im folgenden die Signale Sein die zum Diskettenspetcher gesendet werden w hrend die Ausgabestgnale vom Diskettenspeicher gesendet werden 0 4 d Eingabesignale DSO 3 select 0 3 Das Signal dient der Auswahl eines speziellen Diskettenspeichers f r die Operation Nur das DS Signal dessen Br cke auf der
57. iert Sie besitzt drei Steck verbinder f r den Tastaturanschiuss 7 den Tongeber X4 die Betriebsspannungsanzeige und acht Steckverbinder X1 1 bis x1 8 f r den Anschluss von 8 externen E A Einrichtungen mit Speichern ber spezielle Adapter z B Monitor f r alphanumerische Darstellung Floppy Disk Hard Disk serielle Schnittstel en Die Ger tekonftguration Speicherausstattung Typ des Monitors Anzahl der Floppy Disk ist am DIL Schalter 51 einstellbar 4 Funktionsbeschreibung 4 1 Allgemeine bersicht Die Steuerung erfolgt mit einem Mikroprozessor des Typs 1810 WM 86 analog i8086 der eine Datenwegbreite von 16 Bit besitzt und einen Speicheradressbereich von 1 MByte erm glicht Der Prozessor wird im Maximum Modus betrieben so dass als Zusatzeinrichtung ein Coprozessor des Typs 1810 WM 87 analog 18087 eingesetzt werden kann Steckfas sung ist vorhanden Der Prozessor arbeitet mit 4 915 MHz diese Frequenz wird von einem Quarz der Frequenz 14 7456 MHz mittels Teilung 5 5 3 durch 3 gewonnen Aus der Quarzfrequenz lassen sich die blichen Baudraten der bertragungseinrichtungen durch einfache Teilung ablei Bus Zyklen bei peicheroperationen dauern vier Taktzyklen von 203 5 ns d h 814 ns Dem gegen ber dauern E A Buszyklen generell f nf Taktzyklen d h 1 017 us Der Prozessor wird durch einige LSI Erg nzungsschaltkreise unter st tzt die vier 20 Bit drei 16 81
58. ine weiches mit DACK2 best tigt wird Der meldet nun seiner seits dte BUS Anforderung bei der CPU an Erteilt die CPU dem DMA die BUS Herrschaft erfolgt der Datenaustausch zwischen und Speicher oder umgekehrt ber den Hat der ein Byte bertragen gibt er die BUS Herrschaft an die CPU zur ck und wartet darauf dass er vom die Anforderung f r die bertragung des n chsten Bytes erh lt Dieser Vorgang wiederholt sich bis zur Beendigung eines bertragungs zyklusses der mit Senden des Signales TC Terminal Count vom zum abgeschlossen wird Das Interruptstgnal vom wird durch IRQ ber den Treiber 8216 A39 mit dem Interrupt Controller auf der Systemplattne hier 1806 verbun den Interrupts werden erzeugt bei Datenlesen Spur lesen ID Feld lesen Daten schretben Spur formatieren Vergleichen Suchen Recalibrieren Schretb Lesekopf auf Spur 00 5 Kontaktbelegung der Steckverbinder mit Kurzzeichen bersicht Steckverbinder Xi siehe Busrichtlinte PC 1834 Steckverbinder X2 PIN Kurzzeichen Bezeichnung 1 READY Laufwerk 2 HDSEL head select 3 RD read 4 WP write protected 5 7719 track 00 6 write enable 7 ZND write data 8 57 step 9 30 step direction 10 92 motor 2 11 SE2 select 2 12 03 motor 3 13 index 14 SE3 select 3 15 i current 16 FR fault reset 17 5 two side 18
59. iner Zykluszeit von 68 ns 14 7456 MHz Tastverh ltnis 1 1 CLK Systemtakt Er entsteht durch Division des Oszillatortaktes durch drei und hat eine Zykluszeit von 203 ns 4 9152 MHz Tast verh ltnis 1 2 RESETDRY Systemr cksetzen HIGH aktiv R cksetzen der Systemlogik nach Netz Einschalten oder w hrend eines Netzspannungsabfalls synchron zum Taktsignal 19 0 Adressbits 19 0 HIGH aktiv dienen der Adressierung der systeminternen Speicher und E A Einhetten werden vom Prozessor oder DMA Einhett geliefert 015 00 Datenbits 15 0 HIGH aktiv Datenbus f r Prozessor Speicher und E A Einheiten 8 5 2 1 1 u Signal E A Beschreibung bezogen auf Systemplatine E DT TEE SC GE ALE Adressenverriegelung HIGH aktiv dient der bernahme g ltiger Adressen in Adresslatch und der Verriegelung dieser mit H L Flanke mit verwendet dient es als Hinweis f r g ltige Prozessoradressen ZIOCHCK E E A Kanal Fehler LOW aktiv Anzeige eines Parit tsfehlers Speicher oder E A Ein heit bzw Auswahl verbotener E A Adressen IOCHRDY E E A Kanal bereit HIGH aktiv im Normalfall HIGH durch Speicher oder E A Einheiten auf LOW gesetzt wird die Verl ngerung der BUS Zyklen um weitere Taktzyklen 203 ns er reicht darf nicht l nger als 10 Taktzykien auf LOW gesetzt sein um REFRESH Yorgang nicht zu unterdr cken 09 12 Interruptanforderung 9 12 14 1
60. it Datenbusses beim 8086 Praktisch bedeutet das dass Mikroprozessoren mit 8 Bit Datenbus 8088 auf Speicherpl tze nur byteweise zugreifen k nnen auch wenn ste intern 16 Bit Verarbeitungsbreite besitzen Der Yorteii des Ein satzes des 8086 besteht also darin dass dte CPU entsprechend threr internen Verarbeitungsbreite von 16 Bit auch wortwetse auf Speicher zugreifen kann d h das L Byte mit gerader Adresse ltegt auf Datenbus 00 07 AO LOW das H Byte mit ungerader Adresse auf dem Datenbus 08 015 BHE LOW Dadurch k nnen Programme bis zu 30 schneller sein als PC s mit 8088 CPU Bet Speicherzugriffen auf den Arbeitsspeicher von max 640 KByte im EC 1934 hat die Byte Swap Logik keinen Etnfiuss denn sie wird ber 516 1 0 Speichererweiterung bzw MEMADRSEL LOW Systemplatine ROM oder RAM Zugriff abgeschaltet und Spetcherzugriff kann wortweise oder byteweise ber D0 D15 erfolgen Notwendig wird die Byte Swap Einrichtung sowohl um der Forderung zu gen gen international im Angebot befindliche Erweiterungsadapter mit 8 Bit Bus Speichern einsetzen zu k nnen als auch E A Befehle und DMA Zugriffe auf ungerade Adressen zu erm glichen Die Aufgabe Byte Swap Einrichtung besteht darin den H Teil des Datenbusses der CPU 8086 08 015 bei Wortzugriff zeitgerecht auf den Batenbus 00 07 von 8 Bit Peripherte bzw deren 5 tungen umzulenken und umgekehrt Weiterhin muss de
61. k 2 2 2 k k k k 2 2 k f k k k Rk k 9k K k 2 k k 2 2 2 15 13 11 09 07 05 03 01 Grafikbitdschirm d 25 Anzahl Fioppy Disk Laufwerke 16 14 12 10 08 06 04 02 Kk W T W r W W W w W 2 2 2 2 2 5 2 2 kok fk k K Kk Kk K 2 2 2 2 A 2 2 2 2 2 2 2 2 2 2 2 2 15 13 11 09 07 05 03 DI 1 Laufwerk angeschlossen 16 14 12 10 08 06 04 02 kk k k k 2 2 k K 2 2 2 k Kk kt u k k k k k k 2 2 2 2 2 Kk k 2 2 2 K 2 2 2 2 2 2 2 2 2 2 2 Ne kk k k ir k kk a k 15 13 11 09 07 05 03 01 3 Laufwerke angeschlossen 7 Wartungsvorschrift 16 14 12 10 08 06 04 02 k Yk kt Kk k k Kk k fr k K Tk k Kk k kok k R KOK e T ke cn o ox f k Y kW K k K kt kk k K k k k k ft k k RO ko f kk Kk f k k kt kt k Kk k k K k k k k k fk k aha k k kk 2 k k 2 2 2 k f k u k k k k k 2 2 k k k k Tr k k K 15 13 11 09 07 05 03 01 Graftkbildschirm 80 x 25 16 14 12 10 08 06 04 02 f k k f f k Kk
62. ldung von Der EMR hat folgende Aufgaben zu erf llen Steuerung des Tastatur Interface und Serien Parallel Wandlung sowie Partt tspr fung und generierung Zeit berwachung Erzeugung des Interrupt Stanales IRQI nach Empfang eines g ltigen SCAN Codes bertragung der Schalterinformation zum PPI Selbsttest nach dem Einschalten 5 Kontaktbelegung der Steckverbinder mit Kurzzetchen bersicht Steckverbinder 1 1 1 8 siehe Bus Richtlinie PC EC 1834 Steckverbinder X2 Kurzzeichen 7 GA bi CAE Steckverbinder Bezeichnun Bezeichnun Tongeber Signal Steckverbinder 5 Kurzzeichen Steckverbinder 6 Kurzzeichen Bezeichnun Steckverbinder X7 Bezeichnun Kurzzeichen keyboard clock KBDATA keyboard data 00 Ch CH r 5 5 17 Er 6 Einstetlvorschrift Lage der wichtigsten Bauelemente auf der Leiterplatte 82844 Taktgenerator 2 E Si z _ F Se sN 00 00 8086 8087 12 001 12 5 d u 5 XI 1 X1 2 3 1 4 5 1 6 1 7 8 00 8288 00 Buscontr 00 00 INT Contr 8259A L Byte H Byte INT Contr 8259A D115 0100 FBFFFh ____ 105 DMA Controller 8257 1 U2764 D116 0101 00
63. llers 8257 Der DMA Kanal 0 mit der h chsten Priorit t wird intern auf der Systemplatine verwendet die drei DMA Kan le 1 3 stehen auf Systembus f r die Verwendung durch Adapter zur Verf gung Es bestent folgende Zuordnung Kanal 0 Refresh Steuerung Kanal 1 KIF Adapter Kanal 2 Floppy Disk Controller Kanal 3 Hard Disk Controller 5975 12 k Pis Trie Der DMA Schaltkreis 8257 050 steuert den Datenaustausch zwischen Speicher und E A Ger ten und umgekehrt Von der Peripherie bzw dem TIMER Schaltkreis bei Refresh erh lt der 8257 eine DMA Anforderung die er bei Erlangen der Busherrschaft von der CPU mit dem Signal an die Peripherie best tigt Der DMA Betrieb wird So lange aufrechter halten wie die DMA Anforderung DRQ aktiv bleibt oder eine DMA Anfor derung an einen h herpriorisierten Kanal gelangt Nach jeder Byte bertragung wird die Speicheradresse um 1 erh ht Der operiert mit 16 Bit Adressen und kann daher nur innerhalb eines 64 KByte Adressraumes DMA Zyklen ausf hren Die Page 64 KByte Seite muss deshalb in einem gesonderten Register durch die be reitgestellt werden Die maximale L nge eines DMA Durchlaufes kann 16 KByte betragen Den z hlwert enth lt ein 14 Bit Regtster des der bei Kulldurchlauf des Z nhlers das Signal TC Terminal Count die Peripherie sendet und damit die Beendigung eines DMA Zyklusses signalisiert Die Page Register 06 028
64. m em em Gi w EDER x s em em mm em w eh Ausgabe eines seriellen Zeichens oder interne Reak tion der Tastatur 4 3 1 Einschaltfunktionen Mit dem Zuschalten der Betriebsspannung wird ber Schwell spannungsschaltkreis 06 ein Power on RESET erzeugt Das interne Mikroprogramm startet der EMR inttialisiert sich und konfiguriert seine Ports In einem sich anschliessenden internen Basis Funktionstest werden u a die LED s der Tastatur sowie der Tastaturpuffer gel scht und die internen Statusregister zur ckgesetzt Mit Abschluss des Funktions testes erfolgt das Aussenden eines Quittungscodes zum System Im Fehlerfall wartet die Tastatur auf ein Software RESET ansonsten be ginnt die zyklische Abfrage Tastaturmatrix 4 3 2 Tastenbet tigungen Die Matrixabfrage ist nach folgendem Schema organisiert zyklische Ausgabe des Bin rcodes OOH 07H ber Port Fi des EMR zykitsches Besch lten von jeweils einer Zeilenleitung mit LOW ber 1 aus 8 Decoder D5 bertragen des LOW Potentials auf die der gedr ckten Taste entsprechenden Spaltenleitung bernahme der Spalteninformation in EMR ber Port PO und Mit Hilfe der ausgegebenen Zeilen und der empfangenen Spalteninforma tion erfolgt die exakte Ermittlung der gedr ckten Taste Die Tastaturelektronik kann m
65. mit dem Computer erfolgt ber monochromatischen alphanumerischen bzw grafikf higen oder Color Grafik Bildschirm und ber eine Fl achtastatur 1 Stromversorgung Prozessor K 1810 WM 86 ROM 32 K Byte m glich 2 x 8 K gesockelt RAM 256 K Byte Hard Disk Floppy 1 Floppy 2 Anschluss Tastatur seriell Netzschalter Erweiterungsm glichkeiten Speichererweiterung um 384 Byte Monochromatischer alphanumerischer Bildschirmadapter Farb Grafik Bildschirmadapter belegt zwei Steckpl tze Hard Bisk Controller Floppy Disk Controller Adapter f r serielle Kommunikation 5 5 Oruckeradapter Centronics Busverl ngerung KIF Adapter LAN Adapter D D zl Ch 2 3 Software bersicht 2 3 1 Betriebssystem Das Standardbetriebssystem des 1834 ist das Betriebssystem DCP 3 20 DCP Disk Control Program ES 151 kompatibel zu den entsprechenden 005 005 Disk Operating System Der Kern des Betriebssystems besteht aus den Komponenten ROM BIOS der u a die physischen Ger tetreiber Testroutinen und die BOOT Routine enth lt BIO COM die logischen Ger tetreiber i DOS COM das 5 System des Kerns und die Programmier Systemschnittstelle COMMAND COM dem Kommandointerpret r PC 3 Die Kommunikation mit dem Betriebssystem DCP 3 20 erfolgt ber den kommandointerpreter COMMAND COM mit dessen Hilfe
66. n NMI ausl st REFRESH Ein Refresh Zyklus wird nach jeweils 15 us durch den TIMER Schaltkreis ber den DMA angefordert und in der Speichersteuerung mit DACKO H eingeleitet Mit DACKO L und MEMR L vom DMA werden beide RAS Signale aktiv geschaltet 070 3 6 Die Bildung von ADRSEL und CAS wird durch Sperren des ersten Verz gerungs FF s 058 5 verhindert Der Adress Multiplexer 085 861 schaltet mit ADRSEL L die Adresslei tungen 1 7 zum Speicher durch AO wird mit DACKO H statt 8 068 6 durchgeschaltet ung RASO J RASI L aktivieren s mtliche Spei cherschaltkreise Somit werden mit jedem Refresh Zyklus 256 Bit eines Jeden Speicherschaltkreises gelesen und damit regeneriert Nach einem DMA Durchlauf mit 256 Zyklen ist der gesamte dynamische RAM Speicher aufgefrischt 4 10 E A Adressierung Bei E A Schreib Lesezyklen erfolgt die Adressierung analog zur Spei cheradressierung Ober die Adressbit 19 0 Da maximal nur 64 KByte E A Register adressiert werden k nnen Ttegt die jeweils g ltige Adresse auf den Adressleitungen 415 0 Die Adressleitungen 19 16 sind standardm ssig auf L Pegel Der PC EC 1834 18551 die Adressierung von maximal 1024 E A Adressen zu Die ersten 258 E A Adressen werden f r die Systemplatine reserviert die restlichen 768 k nnen auf Adaptern genutzt werden 4 11 DMA Etnrichtung Die Systemplatine enth lt eine DMA Einrichtung mit 4 auf der Basis eines DMA Contro
67. ndard BASIC T PASCAL FORTRAN 5 Modula 2 3 Technische Daten Netzspannung 220 Y 187 242 V Netzfrequenz 47 63 Hz Umgebungsbedingungen Einsatzklasse 2 nach TGL 26465 Temperatur 10 bis 35 Grad Celsius max Temperaturgradient 15 K h max rel Luftfeuchte 80 bei 25 Grad Luftdruck 84 10 kPa Funkentst rung entsprechend TGL 20885 12 F1 F3 sowie nach YDE 8718 und GOST 23511 79 Schutzgrad 20 nach TGL RGW 778 f r das Netzteil der Systemeinheit und f r die Monttore IP 00 f r alle brigen Funktionsgruppen Schutzklasse 1 nach TGL 21366 Schalleistungspegel Leerlauf max 52 dB AS Betrieb max 65 dB AS Technische Daten der Systemeinhett 55 Kombinierte Plast Blech Konstruktion bestehend aus Bodenwanne und Deckel aus Blech der deckel ist ohne Werkzeug einfach zu ffnen R ckwand und Yorderwand aus Plast Aufnahme f r die Datentr gerlaufwerke Netzschalteinrichtung und Anzetgeelemente Netzteil SYE mit L fter Das Netzteil ist voll verkleidet und realisiert intern alle Schutzg teforderungen bez glich elektrischer Sicherheit Abmessungen mm Breite Tiefe H he 517 406 140 Masse 16 bis 20 kg je nach Ausstattung Leistungsaufnahme max 150 W K hlung zwangsbel ftet Luftaustritt nach hinten Netzschalter integrierter Bestandtet des Netztetles ber Gest nge von vorn bedienbar Anzetgefunktionen Betriebsanzeige LED Harddtsk F
68. nterrupt Controllern erfolgt so dass der INT Ausgang des Slave an einen IRQ Eingang Interrupt Request des Masters gef hrt ist 1802 an 049 Das INT Signal des Masters bewirkt bei der CPU die Interrupt Anforderung INTR 5 5 10 Die Anerkennung des Interrupts wiederum bernimmt der Bus Controller und bestimmt den Zeitpunkt zu dem der den Interrupt ausld sende Controller Schaltkreis seinen Interrupt Vektor auf den Batenbus legt 4 8 ROM Speicher Der ROM Speicher auf der Systempiatine besteht aus 2 4 EPROM Schaltkreisen K x 8 Bit 573 RF4 bzw U 2764 25 0100 101 0115 1161 Er ist als 8 K x 16 Bit Speicher realisiert der Code f r gerade bzw ungerade Adressen befindet sich jeweils in unterschiedtichen Schaltkreisen Der Adressenbereich des ROM Speichers befindet sich am Ende des gesam ten 1 MByte CPu Adressenberetichs ab Adresse Fe000n Es wird keine Parit tspr fung ausgef hrt daf r erfolgt eine Pr fsummenbildung ber alle vier Schaltkreise Die Decodierung einer Speicheradresse f r den ROM bernimmt ein 8 fach NAND 105 das bei aktiven Adresslettungen 15 19 das Signal ROMADRSEL bildet Damit wird ein 1 aus amp Decoder 5505 0661 freigege ben der aus der Adressleitung 14 entweder Spetcherbank ab 8000 0115 0100 14 oder ab 000 0116 01011 ausw htt A14 HIGH 4 9 RAM Speicher Der RAM Speicher auf der Systemplatine besteht aus 36 RAM S
69. ompatible Schnitt stelle um die Breite der auf diesem Gebiet bereits zur Verfl gung stehenden Anwendersoftware nutzbar zu machen Der Personalcomputer wird in verschiedenen Grundkonfigurationen d runter Sologer te vernetzte Varianten sowie Terminalanwen dungen angeboten 2 2 Hardware bersicht Grundlage der Hardware ist das sowjetische Mikrorechnersystem 1810 auf der Basis des 16 bit Mikroprozessors K 1810 WM 86 Der interne Hauptspeicher hat eine Kapazit t von 256 KByte und kann wahlweise auf bis zu 640 KByte erweitert werden In der Systemeinheit befindet sich die gesamte Elektronik auf der waagerecht liegenden Systemplatine mit je nach Ausstattung bis zu acht senkrecht angeordneten steckbaren Adaptern u a f r Speichererweiterung monochromatischen alphanumerischen Bildschirm Farb Grafik Bildschtrm Floppy Disk Hard Disk Netzwerk Anschluss Anschluss 24 1 55 Drucker Der PC kann mit ein zwei oder vier 5 25 Foltenspeicherlaufwerken robotron K 5601 ausger stet sein Bei den Varianten mit wentger als vier Laufwerken kann wahlwetse zus tzlich ein Harddisk instal tiert werden Grunds tzlich wird f r den Ansthluss des Hauptdruckers ein Cen tronics Interface zur Verf gung gestellt Zwet oder vier Inter faces 24 bzw IFSS gew hrleisten den Anschluss zusd tz icher Peripherie wie Zweitdrucker Plotter Digitalisterger t sowie spezielle Messger te Die Kommunikation
70. r Datenbus bei 8 Bit Zugriffen E A DMA auf unge rade Adressen umgeschaltet werden 98 015 auf 00 07 bei OUT Befehlen 90 07 auf 08 015 bei IN Befehlen 00 07 auf B8 015 beim DMA Speicher Schreib Zyklus 08 015 auf 00 07 beim DMA Speicher Lese Zyklus Unter drei verschiedenen Bedingungen 151 die Benutzung der Byte Swap Logik also notwendig wortweiser Zugriff auf Speicher mit 8 Bit Bus E A Zugriff auf Tor mit ungerader Adresse DMA Zugriff auf ungerade Speicher dresse 4 12 2 Wortzugriff auf Speicher mit 8 Bit Datenbus 4 12 2 1 Speicher schreiben Nach Ausgabe der Speicheradresse dem 16 Bit Datenbus DO D15 und MEMW wird die CPU ber R W84 WAIT gesteuert FF 038 5 L0W wobei Daten und Adressen von der CPU wetter anliegen 586 und C586L sind durch DEN data enable vom Bus Controller BHE LOW und AQ LOW immer LOW bei Wortzugriff aktiv geschalten und geben die Datenbustreiber 021 023 der CPU frei Somit wird das L Byte 00 07 in die adressierte 5 11 etngetragen Da die weiter im WAIT Zustand bleibt wird mit Hilfe einer Filip Flop Kette 015 5 036 ein zweiter Speicher Schreib Zyklus synchronisiert mit dem Systemtakt nachgebildet so dass auch das H Byte 08 015 den Spetcher bergeben werden kann In dem nun folgenden zweiten Speicher Schretb Zyklus wird zuerst f r eine Taktperiode der Bus Controtler mit CEN LOW inaktiv geschalten um 5Y5 14
71. r St ssel und St ssetflhrung Diese Reparatur erfolgt nur im Fertigungsdurchlauf beim Hersteller und tst nur mit einer geeigneten Vorrichtung durchzuf hren Beim Kunden ist ein solcher Ausfall durch Austausch der Tastatur zu beheben 8 3 4 Weitere Reparaturhinweise Dte Einbauhdhe LED s betr gt von Oberkante der Leiterplatte bis zur Oberseite der LED 15 5 ma Bei Fehler am Fiachbandkabel Yerbindung zwischen Matrix und Elek trontkletterplatte ist ein einmaliges Nachsetzen m glich Ansonsten ist es auszuwechseln Dabei ist besonders darauf zu achten dass die Rastverschl sse der verteilerleisten nicht ausbrechen Das Wechseln des Tastaturanschlusskabels erfolgt als Baugruppe Leitung kpl Ist diese Baugruppe nicht vorhanden kann im Aus tausch Plastschlauchleitung 10x1x0 14 verwendet werden TAS 9 rr s k f k k h T f x W k W k k k NNOO OW Of T kO K YOK o Pr KOK R ORKO S KOR T k k kO hO kO k gt Betriebsdokumentation Floppy Disk Controller Personalcomputer robotron 1834 Eu k Y 2 2 2 EA 2 2 2 2 2 0 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 Inhattsverzeichnis a a On On CD 4 E 4 Pa GA fb Fa PM tO 00 G Ct P GAP 4 Verwendung
72. rekt R ckwand Systemeinheit B gt CH mem x h wer dt em em em fei w em mm em em w em em em Je e de s ms sm er en em sm e ee e e mr er mm e mm es N 00 e i 08 07 N 5 09 06 1809 010 05 i N 5N 5 011 0802 012 03 N 12N 013 02 014 01 N 12P 015 00 N 00 10 e MEMR 19 IOW 18 IOR 17 DACK3 15 a 16 0803 15 DACK1 2 14 DROI 13 DACKO 0800 12 CLK 20 All 1807 IRQ10 10 1806 IRQ11 A9 IRQ5 w 18012 AB 1804 18015 7 1803 25 18014 e OACK2 MASTER 45 TC A4 gt N 5P a A2 05 30 N Al N 00 N 00 32 MEMCS16 5 6 5 2 Steckverbinder 62 potig direkt R ckwand Systemeinhett 09 1 RESETDRV D7 N 06 1809 05 N SN 5 04 0802 03 N 12 02 DI 12 DO H 00 10 IOCHRDY x AEN MEMR 19 J IOW A18 4 IOR 417 1 DACK3 15 A16 0803 15 DACKI 14 A13 4 DACKO 12 CLK 20 All H IRQ 10 1806 A9 1805 1804 IRQ3 25 A6
73. ressmultiplexer SY57 085 86 an den Speicherschaltkreisen an Mit RAS L decodiert aus MEMR oder MEMW und Adresse und ADRSEL L werden die Adressleitungen 1 8 an eine Bank von 128 KByte geschaltet Das Signal griff MEMR oder MEMW wird ber D FF 058 geleitet und bildet um 8153 11 1 zwei OSC Takte verz gert das Signal ADRSEL H mit dem der Adress multiplexer umgeschaltet wird und die Adressen 9 16 an die ausgew hlte Speicherbank legt Nach nochnaliger Verz gerung ber ein weiteres D FF 067 5 wird das durch 0 und BHE ausgew hlte CAS Signal gebildet Damit ist die vollst ndige Adresse an den ausgew hlten Spetcherbereich angelegt und kann durch die CPU oder den DMA gelesen oder beschrieben werden Zwei bidirektionale 8 Bit Treiber D111 112 f r 00 07 bzw 08 015 schalten den Datenbus in Abh ngigkeit von MEMR und werden ausgew hlt durch Z MEMADRSEL und f r gerade Adressen bei Bytezugriff bzw L Byte bei Wortzugriff und BHE f r ungerade Adressen bei Byte Zugriff bzw H Byte bei Wortzugriff Die Parit tslogik besteht aus dem 9 Speicherschaltkreis einer jeden 64K Bank sowie einem Parit tsdetektor 5780 0114 f r ungerade Adres sen und einem Parit tsdetektor D113 f r gerade Adressen sowie der Logik zum Auswerten von Parit tsfehtern die auf gerade Patit t pr ft Bei auftretenden Parit tsfehlern beim Lesen wird das Signal PCK L gebildet welches de
74. setzt Die ser Schaltkreis erf llt drei Funkttonen Erzeugung des Systemtaktes und zweier weiterer Takte taktbezogene Bildung von RESET nach Etnschalten taktbezogene Bildung von READY f r die CPU Der Taktgenerator bildet folgende Takte 4 9152 MHZ 203 ns als Systemtakt 2 45 MHz 406 ns intern 056 14 7456 MHz 68 ns Quarzfrequenz und OSC sind auf den BUS gef hrt PCLK wird nur intern genutzt Am RDY und AEN Eingang des Taktgenerators kann die CPU von der Pertphe rie tn den WAIT Zustand gesteuert werden Dies wird w hrend des DMA Betriebes genutzt und auch langsame Speicher und E A Einrichtungen schalten die CPU den WAIT Zustand 4 4 Mikroprozessor Co Prozessor Als Mtkroprozessor findet die CPU 8086 D20 Verwendung 51 besitzt einen gemeinsamen Adress und Datenbus mit 16 Daten und 20 Adressiei tungen die ber Latch Register bzw Treiber gef hrt werden 02 025 026 f r Adressbus D 21 023 f r Datenbus Die CPU arbeitet im Maximum Mode MN MX LOW und kann mit dem Arithme tik Prozessor 8087 zusammenarbeiten Beide Prozessoren sind dann ber die Signale TEST BUSY miteinander verbunden Die Steuerung der 8us Signale bernimmt der Bus Controller 8288 04 Er decodiert die Statussignale des Prozessors und leitet daraus die Steuersignale f r die Adress Latch Register sowie die Datenbus Treiber ab Weiterhin bernimmt er die Steuerung der Interrupt Best
75. t verwendet werden die Steckverbinder 96 110 nach EBS 60 4007 41612 Bauform R Auf der Systemplatine befindet sich dte Stecker leiste auf den Adaptern die Buchsenleilste Zur Nutzung von international im Angebot befindtichen Adapterplat ten mit direkten Steckverbindern wird in 1 die System platine mit folgender Best ckung ausgeliefert zwei Steckpl tze mit direkten Steckverbindern 62 polig nach DIN 2 f nf Steckpl tze mit indirekten Steckverbindern Die Adapter sind in beliebiger Reihenfolge in den Steckverbindern steckbar Ausnahme bildet der Steckverbinderplatz 8 nahe der SYE ist reserviert f r spezielle Anwendungsf lle Der Steck verbinderplatz 8 ist in Varianten mit BUS Verl ngerung f r den BUS Erweiterungsadapter vorgesehen welcher mit einem Kabel von max L nge dte M glichkeit bietet den Systembus zu verl ngern Die Gr sse der Adapterleiterplatten sind 100 mm x 360 300 240 172 5 mm Die max Bauh he auf den Adaptern betr gt 13 5 mm Auf jedem Adapter ist gew hrleistet dass alle Betriebsspannungen auch nicht genutzte gegen Masse mit Entst rkondensatoren 47 uf und 0 1 uF abgeblockt sind Die Strombelastbarkeit pro Adapter bei N l sst max 3 4 zu In der Summe aller acht Adapter k nnen N 5P 14 bet N 12 2 bei N 0 3 und bei N 12N 0 25 A verbraucht werden BUS 5 5 Steckverbinderbelegungen 5 1 Steckverbinder 96 potig indi
76. t der Schaltkreis PPI analog 8255 Der Einsatz EMR erm glicht prinzipiell die Bedienung unterschied licher Interfaces wobei f r den PC EC 1834 die PC XT analoge Tastaturschnittstelle realisiert ist 4 3 3 2 Funktionen der Einchip Mikrorechner 8821 Systemplatine Port 0 Dient zur bernahme der acht Schalterinformationen von 51 Port 1 Realisiert das bidirekttonale Dateninterface zum PPI die Richtung der bertragung wird durch CPU Kommandos bestimmt Port 2 Steuerieitung zum PPI Port 3 P30 P31 Eing nge zum Testen der Signale auf den Leitungen KBDATA und KBCLK P32 P33 P34 Steuerleitungen vom bzw zum PPI P35 Bildung vor Taktleitung P36 Bildung von 1801 Bildung von Datenleitung Folgende Hauptfunktionen werden realisiert bernahme von Kommandos der CPU ber PPI und deren Ausf hrung Steuerung des Tastaturtnterfaces insbesondere Serien Parallel Wandlung Parit tspr fung bzw generierung Zeit berwachung Erzeugung des Interruptsignals IRQI bertragung der Schalterinformation zur CPU Selbsttest nach dem Einschalten UB 8820 Tastatur Port 0 Port 1 Dienen der bernahme der Spalteninformation den EMR Port 2 20 21 22 zyklische Ausgabe des Bin rcodes zur Auswahl der Zeilenleitungen 24 25 26 Ansteuerung der LED Anzeigen der Tastatur Port 3 P30 P31 Eing nge zum Testen der Signale auf den Leitungen KBD
77. tand einnimmt ist die M gltchkeit gegeben ber OUT 3F4n mit Bit 6 zum Steuerregister 431 nur den ohne den Zustand des gesamten Mikroprozessorsystems zu ver ndern 4 2 2 Takterzeugung Zum Anschluss von tandard FD Laufwerken wird ein 8 MHz und f r Mini FD Laufwerke ein 4 MHz Grundtakt bendtigt Beide Takte werden aus einem quarzgesteuerten Taktgenerator von 8 MHz 01 48 abgeleitet Die Umschaltung des Taktes wird mit dem Signal FO des Steuerregisters Auswahl Standard oder Mini FD ber 9 3 6 8 realisiert Die Erzeugung des Schreibtaktes WRCLK erfolgt in Abh ngigkeit vom Laufwerktyp 8 oder 5 25 2011 oder an den DEE A25 und 22 die zwei Schreibtakte von lus 8 7011 bzw us Periodendauer 5 25 Zoll MFM 8 Zoll FM bilden 4 2 3 Motorsteuerung Die Motorein und ausschaltung 0 erfolgt softwarem ssig ber ein D Flip Flop mit OUT 3F6h und Schmitt Trigger Schaltkreise 302 Beim Einschalten wird das das D FF r ckgesetzt Durch die Softwaresteuerung des Motor on Signales wird der Verschleiss des Antriebsmotors so ge ring wie m glich gehalten 4 2 4 Steuerregister Das Steuerregister A31 dient dazu alle Funktionen der FD Steuerung durch den zu erm glichen besteht aus einem 8 fach DEE und ber den Datenbus durch die CPU mittels Ausgabebefehl auf das Tor 3F4h eingestelit Folgende Steuersignale k nnen gesetzt werden 5 25 oder 8 701
78. tzen Die Yorderflanke des Impulses wird zum Bezug genutzt Dieses Signal wird g ltig wenn folg Bedingungen erf llt sind Diskettenspeicher ist im RDY Zusta nd 18 ms nach dem letzten wirksamen ST Impuls 1 ms nachdem das Signal WG HIGH wurde 100 us nach Umschalten des Pegels des Signales 55 write protect Das statische Signal dient der Anzeige dass die Schreibgenehmi gungs ffnung der Diskette maskiert ist Wenn dieses Signal aktiv 15 dann sind die Daten vor L schen gesch tzt und das Schreiben neuer Daten wird verhindert RDY ready Das statische Signal zeigt an dass das Laufwerk in Bereitschaft zum Schreiben und Lesen ist Der Diskettenspeicher geht bei Verwendung einer softsektorierten Diskette in den Bereitschaftszu stand wenn folg Bedingungen erf llt sind die Spannungen 5 und 12 V tiegen FD 6 er Fran eet ty die Diskette 151 eingelegt und ein Motorstart Kommando ist aktiv der IX Impulsabstand ist gr sser als 50 des Sollwertes und danach sind zwei IX Impulse gez hlt worden der IX Impusabstand ist innerhalb des Bereiches von 6 3 des Soillwertes Das Signal wird nach lt 800 ms nach dem Start des Direktantriebes LOW Dennoch erreicht der Antriebsmotor die Nenndrehzahl innerhalb von 500 ms nach dem Start und Datenlese und schreiboperationen k nnen ausgef hrt werden bevor das Signal RDY LOW wird Das Signal RDY schaltet innerhalb von 0 3 ms nach Abs
79. unktionsanzeige LED akustischer Signalgeber programmierbar Erweiterungssteckpi tze 8 Pi tze f r BLP in den Abmessungen 100 mm x 360 300 240 172 5 mm Aufnahmerahmen f r Datentr gerlaufwerke 1 x Harddisk Laufwerk 2 x 5 25 2011 Floppy Disk Laufwerk oder 4 x 5 25 Zoll Floppy Disk Laufwerk Hinweis Die technischen Daten der einzelnen Funktionsgruppen sind dem jeweiligen Kapitel der Betriebsdokumentatton zu entnehmen i 6 LECH vaea eil BEE ya eil BEER 5 1 12 008280 0 1 1755 1 ws 112 0082817 oxhoner Speicher 7x ED oder 25 s dar a 1 13 0082 74 6 01 H 1 40 786005 nn w untarne Sorleher ullerhalk der Zy lamalnhail y fa 5 hu uf A 43 420037 7 ck SYSTEM SYSTEM PLATINE EINHEIT de 4 93 3200223 7 63 3270402 0 4 15 220 302 4 Z BUS Erwaliur 21 EEN 13 Bene Seco c 502 430 1 64 129 lt 7 19 12 1730 3 af 7 72 2 20 2 each Tablet Tablet KLOS mM 77044 SOX P IR 05 Solo G 1 13 120210 1 Bis 1948 dann A 2204 ZS 7 9 6135 1327 2 ee DA ES ert rer Ber Fieskeinh
80. usses 0 9 sowie der Steuersignale IOR IOW und BHE Latch Registern 030 031 festgehalten und kann in der Interrupt Behandlungsroutine ber 515 15 die Toradressen 80 und 81 gelesen und ausgewertet werden Damit tst die Unterscheidung von Speicher Parit tsfehlern und E A Zugriffen auf verbotene Adressen gew hrleistet Die beiden anderen NMI Quellen Co Prozessor und Parit tsfehler Systemplatinen RAM werden folgendermassen unterschieden Co Prozessor meldet zus tzlich IRQ 13 kann ber Port Eingang 7 des PPI abgefragt werden 4 14 Tastatur Anschluss Den Tastatur Anschluss realisiert ein Etinchip Mikrorechner UC 8821 055 der mit einem EMR 8820 auf der Tastatur korrespondtert Das Programm f r den EMR ist in einem 2 K EPROM U 2716 056 enthalten Daten werden nur von der Tastatur zum System mit gesendet XT MODUS Die brigen angeschlossenen Ports dienen der Steuerung des bzw der Abfrage des Konfigurationsschalters 51 dessen Schalterinformation an PPI bergeben wird Portbelegung Port 0 bernahme Schalterstellung Konfigurationsschalter 51 Port 1 bidirektionales Dateninterface zwischen PPI und EMR Port 2 Steuerleitung vom PPI Port 3 P30 P31 Testen der Signale auf den Leitungen KBDATA und P32 P33 Steuerleitung vom PPI 34 Steuerleitung zum PPI P35 Bildung von KBCLK P36 Bildung von IRQI Bi

EC1834-Heft1_Auflage.. - Das ist die Eingangsseite, an der noch

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