Suska-III-C Benutzerhandbuch
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1. Female a a 4 15 Sue ge Ols 109 1 5 1 2025 497 0 Es AEn ae NG 5 3 OTOL 3 3 58 soos 43 E a OIG pe 53 Aa DB cr cara 10E d i Be PLL FLT spc a E F gE Keybd Mouse R315 3 2 Stdby Boot Ether A ES O 5 Ta Joyport 2 ENE 8 Ben R149 2 5 x H SP DIF In Fan we 5 35mm 2 mmm D i vg ra a 51 a 5 3 5 2 EE 2 3 Drea a3 1 lg KN a 5 EI HAUS EN ST sl e Zeg HR css x H D EC H 35mm 2 EM RISB 5152 als H 3 De Da Made in Germany x 1 H og H H o Inventronik GmbH 5 ry s sllr s Oo In 51 Ejim LE o OH 1 hea se R168 A al a a 2 s N Se TE 5 H ICT 52. 43 Tabelle 9 Belegung der MIDI Out Buchse X21 Rain 43 Tabelle 10 Belegung des ROM Selects Steckers Xe 43 Tabelle 11 Belegung der Atari 44 Tabelle 12 Belegung der AUX1 Schnittstelle 24 an anae aana eaaa n GAN EEN GARANE AANE GARANE EEN GARANE 44 Tabelle 13 Belegung der Joyport2 Schnittstelle 25 aana aaa n NANA ANA ANNA NANA 44 Tabelle 14 Belegung der Joyport1 Schnittstelle 25 aana aa aaa l n NANA ANA ANNA ANAN NANA 45 Tabelle 15 Belegung des Erweiterungssteckers 77 AAA 47 Tabelle 16 Belegung des Cartridge Steckers X28 cssssscssssssssssscsssscssssssscsesncessssssesssncescsnssesssnceseaceseauenceseaceseausnceseusesesuenceceuseseanensanenseseanenss 48 Tabelle 17 Belegung der Floppy Buchse XZ deu 49 Tabelle 18 Belegung der Druckerschnittstelle 5 50 Tabelle 19 Belegung der Buchse der seriellen Schnittstelle 21 50 Tabelle 20 Belegung des RTC Alarmsteckers X32 c scsssssscsssscssssssssssssssssnsessssesssssncescscesescsncesenseseauenceceuseseauansanenceseaseasaneneeseaneseanensasasaeasasass 50 Tabelle 21 Belegung der AUX2 Schnittstelle K33
3. DEBUS SYSCTRL Wem 5 MIDI OUT SYS Config a2 r238 54 LED Suska III C WF 2009 lt Classic Series Rev 1 CR2032 SI 924 LL u u u 111 5 DER O paeg 39 02 XXS19X 0S3ZN WE O poopogonog j eE za DN Centre Pouer DC 51445323 It LU 1528 Sed 0 61 X48 ATARI KB 5 r258 e eg Se S ven E ree xf ENE KE x37 Pet X40 PS 2 KB NI N 5 8 I PULSEJACK Abbildung 23 Suska Ill C Best ckungs Aufsicht I3NOI 9 DINOD OANOO SIJOH 56 58 25555065 WOTEX 288398
4. 2 EE Abbildung 24 Suska lll C Unterseite S mae oe 346 57 58 Anhang 6 Weiterf hrende Literatur 1 2 Siemers C Logikbausteine Vogel Buchverlag W rzburg 2002 TischlerM Oertel K FPGAs und CPLDs H thig GmbH Heidelberg 1998 Reichhardt J Schwarz B VHDL Synthese Oldenbourg Wissenschaftsverlag M nchen 2001 Molitor P Ritter J VHDL Eine Einf hrung Pearson Studium M nchen 2004 Seifart M Beikirch H Digitale Schaltungen Verlag Technik Berlin 1998 Lehman G Wunder B Selz M Schaltungsdesign mit VHDL frei im Internet verf gbar Ashenden P J The Designers Guide To VHDL Morgan Kaufmann Publishers New York 2002 Ten Hagen K Abstrakte Modellierung digitaler Schaltungen Springer Verlag Berlin 1995 Anhang 7 Web Links 1 2 Inventronik Home www inventronik de experiment S Home www experiment s de IP Cores www opencores org Funsite www fpgaarcade com Altera FPGAs www altera com 58 58
5. 40000000 aa 00 aana aana 57 9 58 10 58 Einf hrung Suska Ill C ist eine universelle Digitalelektronik basierend auf einem FPGA Field Programmable Gate Array der Firma Altera vom Typ EP2C35F484 Abbildung 1 Das FPGA kann als universell konfigurierbarer digitaler Baustein aufgefasst werden Er ist der zentrale Bestandteil von Suska Ill C so dass dieses Board eine rekonfigurierbare Hardware darstellt Hiermit besteht im Prinzip die M glichkeit der Realisierung der unterschiedlichsten digitalen Ger te Im speziellen wurde dieses Abbildung 1 Das Herzst ck Cyclone Il FPGA Baustein Board auf die Verwendung als Atari ST STE kompatibler Computer entworfen Daher sind alle von diesen Rechnern her bekannten Schnittstellen vorhanden Zus tzlich sind weitere Schnittstellen vorgesehen die unter anderem dazu geeignet sind moderne Peripherieger te und Speichermedien anzuschlie en Die folgenden Ausf hrungen werden im Hinblick auf die Verwendung als ST STE kompatibler Atari Clone angestellt In der momentanen Version des Suska Ill C IP Cores sind die Betriebssysteme TOS 1 00 TOS 1 04 TOS1 62 TOS 2 05 TOS 2 06 und emuTos lauff hig 051 02 l uft aufgrund der schnellen Verarbeitungsgeschwindigkeit des IP Cores nicht Wie aus Abbildung 2 deutlich wird besteht das gesamte elektronische Design aus dem FPGA in der
6. 00 aaa 50 Tabelle 22 Belegung der Ethernetbuchse 4 nn 51 Tabelle 23 Belegung der AUX3 Schnittstelle Xa 51 Tabelle 24 Belegung der PS 2 Mausbuchse X37 cssccscssssssssscscssssnssesscesssesssesncessasescscsncessacescausnceseaceseausnceseuceseausncecauceseanensanenseseanensaneneasas 51 Tabelle 25 Belegung des PS 2 Microcontroller Debugging Steckers 9 AEN 51 Tabelle 26 Belegung der PS 2 Tastaturbuchse XA ANEN 52 Tabelle 27 Belegung des SDC Microcontroller Debugging Steckers XA ANNE 52 Tabelle 28 Belegung der LCD Schnittstelle X44 csssesscsssssssssessssssssssssesssssssssssssssessssesessessssersesssssssssessesessssetsesessetsssetsetessetessetssasssasasasasasass 52 Tabelle 29 Belegung der AUX USB Schnittstelle XAp ENNEN 53 Tabelle 30 Belegung des SYS Microcontroller Debugging Steckers 47 EEN 53 Abbildungsverzeichnis Abbildung 1 Das Herzst ck Cyclone Il FPGA Baustein EEN 11 Abbildung 2 Suska lll C Leiterplatte Prototyp dieser weicht geringf gig von der Serienausf hrung ab l 12 Abbildung 3 Rechte Seite von Suska Ill C mit Hohlstecker links der Mitte ENEE 14 Abbildung 4 R ckseite von Suska Ill C die originale Monitorbuchse ist optional ENEE 15 Abbildung 5 Flash Baustein Mit Konfigurationsschalter GW EEN 16 Abbildung 6 Konfigurationsschalter SW2 GC DDT ENEE 17 A
7. Tabelle 7 Belegung der MIDI Schnittstelle X19 MIDI In X20 Pin 1 Pin 2 Pin 3 Pin 4 Optocoupler Diode Anode Pin 5 Optocoupler Diode Cathode Tabelle 8 Belegung der MIDI In Buchse X20 MIDI Out X21 Pin 1 VCC via 220R0 Pin 2 GND Pin 3 MIDI_TLR Pin 4 VCC via 220R0 Pin 5 MIDI_OLR Tabelle 9 Belegung der MIDI Out Buchse X21 ROM Selects X22 Pin 1 ROMOn Pin 2 ROMin Pin 3 ROM2n Pin 4 ROM3n Pin 5 ROM4n Pin 6 ROM5n Pin 7 ROM6n Pin 8 Masse Tabelle 10 Belegung des ROM Selects Steckers X22 43 58 Atari KBD X23 Pin 1 VCC Pin 2 VCC Pin 3 KEYB_TxD Pin 4 KEYB_RxD Pin 5 GND Pin 6 GND Tabelle 11 Belegung der Atari Tastaturbuchse X23 AUX1 X24 Pin 1 GND Pin 2 1 39 1 Pin 3 S P DIF Signal vom optischen Empfanger Pin 4 IC39_PC4 Pin 5 VCCIO Tabelle 12 Belegung der AUX1 Schnittstelle X24 Joyport 2 X25 Pin 1 DATA3 Pin 2 DATA2 Pin 3 DATA1 Pin 4 DATAO Pin 5 MONOFLOP3 Pin 6 BUTTON3 Pin 7 VCC Pin 8 Pin 9 GND Pin 10 BUTTONS Pin 11 DATA11 Pin 12 DATA10 Pin 13 DATA9 Pin 14 DATA8 Pin 15 MONOFLOP4 Tabelle 13 Belegung der Joyport2 Schnittstelle X25 44 58 Joyport 1 X26 Pin 1 DATA7 Pin 2 DATA6 Pin 3 DATA5 Pin 4 DATA4 Pin 5 MONOFLO
8. Abbildung 16 zeigt die frontseitigen Schnittstellen Es sind solche nach vorne angebracht die nicht immer gesteckt sind oder die gut zug nglich sein sollen Daher befinden sich hier die digitalen SP DIFF sowie die analogen Audioschnittstellen zus tzlich die Halter f r Compact Flash uns SD Karten und USB sowie eine serielle Schnittstelle die an der RJ45 Buchse rechts im Bild angeschlossen ist Die Pinbelegung dieser ist dem Anhang zu entnehmen Pin 1 ist von vorne betrachtet das linke Pin Im Falle der Verwendung der Compact Flash Schnittstelle als IDE Anschluss ist diese bei Cable Select als Slave geschaltet Schnittstellen linksseitig Links sind die MIDI Schnittstellen und die beiden STE kompatiblen Joyports angebracht 4417 gt we Abbildung 17 Suska lll C linke Ansicht 31 58 Schnittstellen rechtsseitig Rechts befinden sich neben dem ROM Port die Buchse f r die Spannungsversorgung der Anschluss f r Atari kompatible Tastaturen die Buchse f r Ethernet sowie PS 2 Maus gr n und PS 2 Tastatur violett Der Originalsteckverbinder des ROM Ports ist nicht mehr erh ltlich und durch einen Industriesteckverbinder ersetzt Die Belegung und der Typ sind im Anhang wiedergegeben Abbildung 18 Suska Ill C rechte Ansicht 32 58 Schnittstellen r ckseitig Auf der R ckseite sind die klassischen Schnittstellen ACSI Bus SCSI Bus Atari Monitor Floppy Disk und Druckeranschluss und zus tzlich eine VGA Vide
9. gt ber 64MBit Speicherzellen die in 4MWords organisiert sind W hrend die unteren 524288 Words durch das FPGA adressierbar sind liegen die oberen Adressen A19 bis A21 des Flash Bausteins auf dem Konfigurationsschalter Schalter 2 bis 4 an Der Schalter 1 von SW1 ist nicht belegt siehe Abbildung 5 rechts im Bild ist die Shurter Sicherung zu erkennen Somit ergibt sich die M glichkeit durch spezielle Schaltereinstellungen bestimmte Adressbereiche auszuw hlen wie in der folgenden Tabelle zu entnehmen ist Schalter 2 Schalter 3 Schalter 4 Adressoffset Off Off Off 0x000000 Off Off On 0x080000 Off On Off 0x100000 Off On On 0x180000 On Off Off 0x200000 On Off On 0x280000 On On Off 0x300000 On On On 0x380000 Tabelle 1 Adressoffsets des Flash Speichers 15 58 Eine praktische Anwendung ergibt sich beispielsweise dann wenn an den unterschiedlichen Adressoffsets unterschiedliche Betriebssysteme gespeichert sind Siehe hierzu die Abschnitte Laden des Betriebssystems via Bootloader oder Laden des Betriebssystems via SD Karte 72641 EB lt R22 SE NQ o Abbildung 5 oe Baustein Mit AC SWI 16 58 Konfigurationsschalter SCSI_ID SW2 SW2 verf gt ber 4 Schalter Uber Schalter 1 bis 3 wird die SCSI ID des SCSI Hostcontrollers im FPGA eingestellt Die Anordnung ist so gew hlt dass sich eine bin re Darstellung ergibt also beispielsweise 1 On 2 Off 3 Off entspricht d
10. Audio DAC AD5302 In originalen STE Maschinen sind zur Erzeugung von Audiosignalen zwei 8 Bit Digital Analogwandler DAC0802 eingesetzt die ber einen parallelen Datenbus verf gen Diese Art von Bausteinen ist heutzutage nicht mehr zeitgem Daher findet als Ersatz hierf r ein miniaturisierter Baustein Verwendung der zwei 8 Bit DACs enth lt die ber eine SPI Schnittstelle Serial Peripheral Interface verf gen Das bedeutet dass f r die 16 Datenleitungen die im originalen STE an die DACs angeschlossen sind nun eine Dreidraht Verbindung eintritt die mit 30MHz getaktet werden kann Somit ist es m glich die Audiodaten im Vergleich zu originalen STE Maschinen ohne Einschr nkungen zu bertragen Der Suska IP Core ist hierf r mit einem Modul ausgestattet welches die Konvertierung der parallelen Audiodaten in das serielle SPI Protokoll bernimmt Die beiden analogen Ausg nge des AD5302 sind an die AUX Eing nge des Audio Codec CS4299 angeschlossen Hierdurch wird eine Lautst rke und Klangregelung m glich die in STE Maschinen durch den Baustein LMC1992 durchgef hrt wurde der nicht mehr erh ltlich bzw zeitgem ist Audio Codec CS4299 Wie bereits im vorangehenden Abschnitt angedeutet ist die Audioausr stung der originalen STE Maschinen nicht mehr zeitgem Heutzutage stehen moderne Audioverarbeitungschips zur Verf gung die einerseits AD wie auch DA Wandler Multiplexer Mixer usw in einem Baustein vereinen Suska Ill C ist m
11. EIS KA 43 ss sebaa aa Sas obit utaya Ngan ah AAN 43 MIDI IN KO DDr 43 X21 re ae Renee en nen a an AGA a a NAN 43 Selects X22 aE 43 Atari KBD 44 AUX T X24 een a aa ete dian 44 Joypont X25 untere dE 44 JOyport TA G EE 45 Extension X27 Steckertyp auf der Leiterplatte TML 132 von Gamtec EA 46 Rom Port Cartridge X28 Steckertyp auf der Leiterplatte TML 120RA von 1 1 47 Floppy DISK X29 an nn NABA NGA ies ain 49 Printer ROU ee edness eh ded eda ced vane didn dade teen ohana 49 85232 NGT 50 awashka asawa kau enter 50 AUX2 EE 50 Ethernet AG A a t us hasa aa Saa Ga E asa aaa NG 51 AUXI XJG set celta ASMA AS ia A NGA GA til ania aa NQ TAN ansa Na q aa eden ceed 51 PS2 MOUSE ki an I EIER 51 PS2 Debug X39 rien 51 PS2 KBDRAD EE 52 SDC DEDU KAS ua NA a 52 A 52 KEREN 53 SYSCTRE IDODUG XAT ws tava aed dia HL AN aaa Ata nana 53 Power SAS aaa aa auqa uw EIER LISTE N
12. GND Pin 19 GND Pin 20 GND 49 58 21 GND Pin 22 GND Pin 23 GND Pin 24 GND Pin 25 GND Tabelle 18 Belegung der Druckerschnittstelle X30 RS232 X31 Pin 1 COM_RI Pin 2 COM_DCD Pin COM_DTR Pin 4 GND Pin 5 COM_RxD Pin 6 COM_TxD Pin 7 COM_CTS Pin 8 COM_RTS Tabelle 19 Belegung der Buchse der seriellen Schnittstelle X31 ALARM X32 Pin 1 RTC_INTn Pin 2 GND Pin RTC_SQW Tabelle 20 Belegung des RTC Alarmsteckers X32 AUX2 X33 Pin 1 MWK Pin 2 MWD Pin 3 MWEn Pin 4 FCLK Pin 5 SCSI_WRn Pin 6 VSYNC Pin 7 SCSI_RDn Pin 8 HSYNC Pin 9 XFF827E_D4 Pin 10 GND Tabelle 21 Belegung der AUX2 Schnittstelle X33 50 58 Ethernet X34 Pin 1 TD Pin 2 TD Pin 3 RD Pin 4 VCCIO Pin 5 Pin 6 RD Pin 7 n c Pin 8 GND Tabelle 22 Belegung der Ethernetbuchse X34 AUX3 X36 Pin 1 GND Pin 2 36 PAO Pin 3 IC36 PAI Pin 4 36 Pin 5 36 6 36 PA4 7 36 5 8 VCC Tabelle 23 Belegung der AUX3 Schnittstelle X36 PS2 MOUSE X37 Pin 1 52 Pin 2 Pin 3 GND Pin 4 VCC Pin 5 PS2_B_CLK Pin 6 Tabelle 24 Belegung der PS 2 Mausbuchse X37 PS2 Debug X39 Pin 1 TxD Pin2 RxD Pin 3 GND Tabelle 25 Bele
13. Mitte des Bildes aus dem SDRAM links des FPGA aus dem Betriebssystem Flash rechts des FPGA aus einigen elektronischen Schaltkreisen und aus einer gro en Anzahl von Schnittstellen Die Philosophie hinter Suska verfolgt die Realisierung von elektronischen Bausteinen Baugruppen im FPGA wo immer m glich Hierzu werden Schaltungsteile in einer abstrakten Hochsprache modelliert Das gesamte Suska Projekt das hei t alle Logikmodule sind in VHDL verfasst Very High Speed integrated Circuits Hardware Description Language die dann von einem Compiler bersetzt werden und als Konfiguration in dem FPGA ihre Funktion verrichten Nahezu alle Schaltungsteile der Atari ST und STE Computer stehen als quelloffene Einheiten zur Verf gung sie werden IP Cores genannt wobei IP f r Intellectual Property steht Die aktuellsten Versionen stehen auf www experiment s de zum Download bereit Funktionen die nicht im FPGA realisiert werden k nnen wie beispielsweise DA Converter Audio Codec umfangreiche Speicher analoge Schaltungsteile sowie Power Management FPGA relevante Hardware und einige Schnittstellenbausteine sind als diskrete integrierte Schaltkreise vorhanden 11 58 AR Abbildung 2 Suska lll C Leiterplatte Prototyp dieser weicht geringf gig von der Serienausf hrung ab Suska Ill C zeichnet sich neben den genannten Eigenschaften durch eine sehr geringe Leistungsaufnahme aus so dass dieses Board f r Batteriebetrieb ausgezeichne
14. aus dem FPGA abgeleitet ist Er entspricht dem 4MHz Takt des PS 2 Mikrocontrollers Ist eine Konfiguration im FPGA vorhanden so kann durch SchlieBen dieser L tbr cke das Signal SDC_AVR_CLK an den Takteingang des IC37 geschaltet werden Dies bietet die M glichkeit IC37 mit beliebigen Taktfrequenzen zu betreiben Hierzu sind entsprechende IP Core Erweiterungen im FPGA vorzunehmen Da die FPGA Pins im unkonfigurierten Fall hochohmig sind ist es m glich bei geschlossener L tbr cke die Programmierfunktion des Boot Bausteins durchzuf hren In diesem Fall wird der Takt f r IC37 ber den Widerstand R295 bereitgestellt Ist das FPGA konfiguriert so ist der Ausgangstreiber des SDC_AVR_CLK Pins stark genug um den Takt der via R295 angeschlossen ist zu berschreiben Im Falle einer Fehlfunktion des SDC_AVR_CLK Signals ist bei geschlossener L tbr cke allerdings kein Programmieren des Boot Bausteins mehr m glich Falls dieser Zustand eintritt muss SJ9 ge ffnet werden oder die Programmierung ber die Active Serial Schnittstelle vorgenommen werden DEBU AYSCTRL v 38 lt gt 4 672 gt aun e gt on on on gt os oe 5 KAS 5 Die L tbr cke SJ9 ist werksseitig ge ffnet 22 58 Systembeschreibung Der System Mikrocontroller Suska Ill C verf gt ber eine Steuerung des Systems bez glich Betriebszustand und Leistungsaufnahme Dies Funkt
15. das Betriebssystem Ausgeschaltet ist die Basisadresse 0x00FCxxxx aktiv und somit die Betriebssysteme TOS 1 00 bis TOS 1 04 lauff hig F r TOS1 62 TOS 2 05 TOS 2 06 und emuTos muss die Basisadresse 0x00E0xxxx durch Einschalten von 56 ausgew hlt werden POOF 21219 wes s kg L tbr cken SJ1 und 5 72 Die Midi Schnittstelle ist im FPGA an einen 6850 kompatiblen ACIA Asynchronous Communication Interface Adapter angeschlossen Dieser hat Eingange fiir die Clear To Send CTSn und die Data Carrier Detect DCDn Leitungen Diese Signale werden in originalen ST Maschinen nicht verwendet und sind daher gegen Masse geschaltet Durch ffnen der L tbr cken bietet sich die M glichkeit durch Software oder entsprechende Funktionserweiterungen des eingesetzten 19 58 Betriebssystems CTSn und DCDn zu verwenden Diese L tbr cken sind werksseitig geschlossen siehe Abbildung 9 Die genaue Lage dieser L tbr cken ist dem Best ckungsdruck der Unterseite dieser Leiterplatte zu entnehmen der sich im Anhang befindet di 5 aa Abbildung 9 L tbr cken SJ1 und 42 auf der Platinenunterseite L tbr cken SJ3 bis SJ8 Die Grafikmodi von STEs erlauben 4 Bit pro Farbe In Suska lll C wird ein Video AD Konverter eingesetzt welcher 8 Bit pro Farbe verarbeiten kann W hrend die jeweiligen niederwertigsten zwei Bit D1 und DO fest an Masse geschaltet sind und die h chstwertigen vier Bit D7 bis D4 an den Grafik
16. e a 33 Schnittstellen b ardseltigu Shae eal ire leds 33 Modifikationen Am Syste M aa Da Mad ua u eer nba 35 Laden des Betriebssystems via 35 Laden des Betriebssystems SD Karte momentan noch nicht implementiert 000000000 I aan nean nn 36 Laden des FPGA IP Coresvs cite kav a usq 36 Laden des FPGA IP Cores via SD Karte momentan noch nicht mplementiert AAA 36 Laden des FPGA IP Cores via Active Serial Protokoll ENEE 37 Laden des FRGA IP Cores Vid ee a Ee Na NG 37 Aufspielen von Software auf die Mkrocontrcler EEN 39 Anhang1 Belegung der Gieckverbinder 40 40 ACSI a Aga eg aaa aaah mia ha 40 41 0 7 B l gung gema Standard EE 41 Steckertyp auf der Leiterplatte MA22 2_RM2 von Gamter ENNEN 41 en ans 42 Atal vidga Eeer needa kaqqa asal 42 SPEAaKer X 17 isc wee shan weet i Rone aa tid de we eet nin eed edt 42
17. f r den Fall dass ein Joystick Verwendung finden soll eine Zusatzhardware erforderlich Diese ist als Zubeh r erh ltlich und wird 90 NYIT RR CW 5 an den AUX3 Anschluss X36 des PS 2 Mikrocontrollers angeschlossen Letzterer bernimmt somit zus tzlich die Funktion der Umsetzung der Joystickinformationen Ferner sind die beiden Tasten SW5 und SW6 an die Port Pins PD6 und PD7 24 58 angeschlossen Sie dienen allgemeinen Erweiterungen und erfordern entsprechende Anderungen an der Software des PS 2 Mikrocontrollers und gegebenenfalls dem IP Core des FPGAs Die Port Pins PC4 und 5 sind an die beiden LEDs Keyboard und angeschlossen und erlauben eine Signalisierung der Hochstelltaste der Tastatur und der Erkennung der Maus IC36 wird ber die Schnittstelle ISP_PS2 X38 programmiert und hat eine Ausgabem glichkeit f r Debugging Informationen ber die Schnittstelle PS2_DEBUG X39 F r das Programmieren und die Kommunikation ber die Debugging Schnittstelle mit einem PC stehen als Zubeh r entsprechende Protokolladapter zur Verf gung Genauere Informationen zum Programmiervorgang sind im Abschnitt Aufspielen von Software auf die Mikrocontroller zu finden Informationen zu Protokolladaptern sind in den entsprechenden Produktbeschreibungen ersichtlich Der Schalter4 des SCSI_ID SW2 Konfigurationsschalters ist momentan unbenutzt Er war urspr nglich vorgesehen um die PS 2 Funktionalit t freiz
18. im Folgenden gegebene Beschreibung keine Garantie f r ein fehlerfrei funktionierendes System dar Fehlerberichtigungen und Erweiterungen der Funktionalit t k nnen aber einfach durch Updates der FPGA Konfiguration durchgef hrt werden Speziell bei der aktiven Entwicklung mit h ufigen Updates besteht die Wahrscheinlichkeit dass das System abh ngig vom Erfolg des compilertseitigen Platzierens Fittings der Hardwareelemente auf das FPGA mehr oder weniger stabil l uft Dies hat seine Ursache nicht in der Leiterplatte befindlichen Hardware sondern vielmehr im Zeitverhalten der Signale im FPGA Somit kann vom Hersteller von Suska Ill C keine Garantie gegen derartige Effekte bernommen werden Die Inventronik GmbH ist bem ht stabil laufende Updates in Form von Programmierfiles zur Verf gung zu stellen 13 58 Inbetriebnahme des Systems Zum Betrieb der Suska Ill C Hardware m ssen einige Vorbereitungen getroffen werden die im Folgenden aufgef hrt sind Die Beschreibung stellt hierbei eine Minimalanforderung dar Die Spannungsversorgung Suska Ill C ben tigt eine Spannungsversorgung von 7V bis 12V Hierzu kann ein Steckernetzteil mit einem Ausgangsstrom von etwa 1 5A verwendet werden Der Anschluss erfolgt ber den rechts befindlichen Hohlstecker Abbildung 3 Der Pluspol der Spannungsversorgung ist am Mittenstift angeschlossen Abbildung 3 Rechte Seite von Suska Ill C mit Hohlstecker links der Mitte Suska Ill C ist gegen Verpolung d
19. nglichen Systemmodifikationen zuzugreifen nderungen des Inhalts des Flash Speichers betreffen in der Regel das Auswechseln des Betriebssystems nderungen an der FPGA Konfiguration das Ver ndern der System Hardware und nderungen an den Mikrocontrollern das Erg nzen oder Auswechseln von Systemsoftware Laden des Betriebssystems via Bootloader Durch den Bootloader Mechanismus k nnen diverse Betriebssysteme in den Flash Speicher kopiert werden Dieser Abschnitt beschreibt das Kopieren des Betriebssystemabbilds von einem PC auf den Flash Baustein ber die Debugging Schnittstelle X47 des System Mikrocontrollers IC39 Zur Vorbereitung der Kommunikation ist zwischen PC und Suska lll C ein USB UART Verbindungskabel zwischen dem USB Anschluss des PCs und dem Debugging Stecker SYSCTRL_DEBUG X47 anzubringen Dieses Kabel ist als Zubeh r erh ltlich Zum Aktivieren des Bootloaders muss wie folgt vorgegangen werden 1 Das System mit Taste SW7 einschalten 2 Danach SW7 erneut dr cken und festhalten 3 festgehaltener SW7 die CORE Reset Taste SW8 dr cken und wieder loslassen 4 SWT loslassen 5 Nun sollte die rote Boot LED blinken Der Bootloader wird endg ltig aktiviert wenn in diesem Zustand die Taste SW7 sofort nochmals gedr ckt und losgelassen wird Falls dies nicht geschieht erfolgt nach ca 3s eine Zeit berschreitung und der Bootloader schaltet sich wieder ab Ist die Aktivierung erfolgt so blinkt die rote Boot LED dauerhaft mi
20. E ER 53 Anhang 2 Tastatur Scancodes Umsetztabelle NEEN 54 Anhang 3 Mega STE Konfigurationsschalter NEEN 55 Anhang halb s us gana och ania NDAN BA NAK w mama nuqa ahaa NEG 55 Anhana Ee Al Sie 56 Anhang 6 Weiterf hrende Literatur u ss qu qasqa qaq 58 Anhang 7 Web Links en ED SEES E 58 7 58 Tabellenverzeichnis Tabelle 1 Adressoffsets des Flash Speichers 000000400020 aa anana a ANANA ANAN NANA NDAN NANA 15 Tabelle 2 Belegung der 12C Schnittstelle K2 sasana awa u EE iR KUKANG KAE KENEN KANA KANGA NG diet date 40 Tabelle 3 Belegung der AGSI Schnittstelle Qa NE a pk paga daka eda gka 40 Tabelle 4 Belegung der SCSI Schnittstelle X5 c ccsseccsessssessessssessssessesseseecsessesseseescsesseesescescsusaseseseesesesassusseescsusassnsseessnsessnssseesssasaeasaesees 41 Tabelle 5 Belegung des VGA Anschlusses 8 1 42 Tabelle 6 Belegung der Atari Videobuchse 42 Tabelle 7 Belegung der MIDI Schnittstelle XI 43 Tabelle 8 Belegung der MIDI In Buchse
21. GW l I I a 17 Konfigurationsschalt r MST Contig SWI ass HI 18 Konfigurationsschalter SYS Config WA AAA 18 Lotbricken SJi KEE 19 Beste 20 ege Pa ph KN an NE 22 SystembeschreibUng where ra Se ast wenn ANAA a id a ede Be eh 23 Der System Mikrocontroller see 23 D r PS 2 Mikroc ntr llek dee INTEGRIERT 24 Der SD Karten Mikrocontroller ENEE 26 Das Field Programmable Gate Array FPGA 27 IP Gore im EE 27 Ethemet Baustein DP83848C E SE REENEN andi rn Ran Ian 28 USB 2 aasan eae ak Ola Mien aban ie qa manana da 28 Video DAG ADV 7125KS 150 lee a a eh dhah e ideen ne Beth 28 ele 28 Auudio Codec CS4209 ani Een EE 28 Weitere elle aaa aa ah u re i aa allaq SSD alin 29 dd 951392 cinta tata nea niet SUNNAT EN en aie AN cee awe a ee getah 29 BetricbSanzeigen AEN aG KANA Ba KENEN NE Ngak nennt 29 S hnitistellenbeseh rel bung ts panan anes daniel aidan dante anh ga 30 SEU Eier 31 S hhitistellen linksseitig NDR 31 schnittstellen rechtsseilig een e wens kt teeta Rene anata Baia whe HE ddd ede ra ae aad 32 Schnittstellen E en a
22. Inventroniil kompetente L sungen f r Ihre Ideen Finkenstra e 48 70199 Stuttgart Tel 49 03711 19 637 FAX 49 03711 19 638 Mail posteinventronik de Internet www inventronik de Benutzerhandbuch Suska lll C als Plattform f r die Realisierung von Retro Computern 1 58 2 58 Have Fun 3 58 Jens Carroll Wolfgang Forster Inventronik GmbH 2013 Anderungshinweis Rev 1 0 05 2009 erste Ver ffentlichung Rev 1 1 07 2009 geringf gige nderungen und Erg nzungen Rev 1 2 12 2009 Erg nzungen Rev 1 3 02 2010 IDE Cable Select Informationen Rev 1 4 06 2013 nderungen am SYS Config Schalter nderungen vorbehalten Atari ist ein eingetragenes Warenzeichen der Infogrames Entertainment Amiga ist ein eingetragenes Warenzeichen der Amiga Inc 4 58 Inhaltsverzeichnis Einf hrung Sm Na Na a ua E 11 Wl ul E EE 13 Hinweise za deser ir Aa NG GENK pada Ag ea Na A 13 Inb trlebhah me des Systems u S DA A dh eh naka on DANA qahaq Ka naka a aa ae 14 Keiler te e ME 14 Anschluss der minimal erforderlichen Perphereger ie e 14 ph qh Qa siap nuqa TA Aa pak Tan kani 15 Konfigurationsschalter FLASH_OFFSET 5 1 15 Konfigurationsschalter SCSI_ID
23. Konfigurationsschalter README zum CPX Modul DIPS Mit diesem Modul kann die Einstellung der DIP Schalter des MEGA STE bzw TT ausgelesen und verandert werden Die Software berschreibt dabei die Hardware Dies funktioniert deshalb weil nach einem Reset die Stellung der DIP Switches vom TOS ausgelesen und im Cookie _SWI abgelegt wird In diesem Cookie kann die Einstellung nun verandert werden ohne den Rechner ffnen zu m ssen Die acht Schalter belegen dabei die untersten acht Bit des Cookie Langwortes Ist ein Schalter ElNgeschaltet so ist das korrespondierende Bit 0 anderenfalls 1 Bisher sind allerdings nur die Bedeutung von zwei Schaltern bekannt Schalter 8 AUS System hat DMA Sound wird im _SND Cookie Bit 1 angezeigt Schalter 7 Bestimmt ob das System mit mindestens einem HD Disketten Laufwerk ausger stet ist Ab TOS 2 05 3 05 ist dann die Bedienung von HD Laufwerken vom Desktop aus m glich Mehr zu diesem Thema im Artikel der ST Computer 9 91 Seite 100 ff mfg WOLFGANG Anhang 4 Schaltbild Um bez glich des Schaltbilds immer eine aktuelle Information zu liefern m chten wir an dieser Stelle auf das Dokument Schematics_Suska Ill C_Series 1 pdf verweisen welches im Downloadbereich von experiment s de oder inventronik de der aktuellen Version erh ltlich ist 55 58 Anhang 5 Best ckungsdrucke HDF15 HDF15 Female
24. P1 Pin 6 BUTTON Pin 7 VCC Pin 8 Pin 9 GND Pin 10 BUTTON2 Pin 11 DATA15 Pin 12 DATA14 Pin 13 DATA13 Pin 14 DATA12 Pin 15 MONOFLOP2 Tabelle 14 Belegung der Joyport1 Schnittstelle X25 45 58 Extension X27 Steckertyp auf der Leiterplatte TML 132 von Samtec Pin 1 DATAO Pin 2 ADR23 Pin 3 DATA Pin 4 ADR22 Pin 5 DATA2 Pin 6 ADR21 Pin 7 DATA3 Pin 8 ADR20 Pin 9 DATA4 Pin 10 ADR19 Pin 11 DATA5 Pin 12 ADR18 Pin 13 DATA6 Pin 14 ADR17 Pin 15 DATA7 Pin 16 ADR16 Pin 17 DATA8 Pin 18 ADR15 Pin 19 DATA Pin 20 ADR14 Pin 21 DATA10 Pin 22 ADR13 Pin 23 DATA11 Pin 24 ADR12 Pin 25 DATA12 Pin 26 ADR11 Pin 27 DATA13 Pin 28 ADR10 Pin 29 DATA14 Pin 30 ADR9 Pin 31 DATA15 Pin 32 ADR8 Pin 33 HALTn Pin 34 ADR7 Pin 35 BRn Pin 36 ADR6 Pin 37 BGACKn Pin 38 ADR5 Pin 39 DTACKn 46 58 Pin 40 ADR4 Pin 41 VPAn Pin 42 ADR3 Pin 43 BERRn Pin 44 ADR2 Pin 45 EINT7n Pin 46 1 47 EINT5n Pin 48 RESETn Pin 49 EINT3n Pin 50 VMAn Pin 51 FC2 Pin 52 E Pin 53 FC1 Pin 54 BGOn Pin 55 FCO Pin 56 CLK8 Pin 57 RWn Pin 58 AVECn Pin 59 LDSn Pin 60 GND Pin 61 UDSn Pin 62 GND Pin 63 ASn Pin 64 GND Tabelle 15 Belegung des Erweiterungssteckers X27 Rom Port Cartridge X28 Steckertyp auf der Leit
25. Pin 2 SCSI_MSGn Pin 3 5651 On Pin 4 SCSI_RSTn Pin 5 SCSI_ACKn Pin 6 SCSI_BUSYn Pin 7 GND Pin 8 SCSI_DO Pin 9 GND Pin 10 SCSI_D3 Pin 11 SCSI_D5 Pin 12 SCSI_D6 Pin 13 SCSI_D7 Pin 14 GND Pin 15 SCSI_DCn Pin 16 GND Pin 17 SCSI_ATNn Pin 18 GND Pin 19 SCSI_SELn Pin 20 SCSI_DPn Pin 21 SCSI_D1 Pin 22 SCSI_D2 Pin 23 SCSI_D4 Pin 24 GND Pin 25 TERM Tabelle 4 Belegung der SCSI Schnittstelle X5 IDE X7 Belegung gem Standard Bei Verwendung von Laufwerken im Cable Select Modus ist diese Schnittstelle der Master Steckertyp auf der Leiterplatte MA22 2_RM2 von Samtec 41 58 X8 Pin 1 VIDEO_R Pin 2 VIDEO_G Pin 3 VIDEO_B Pin 4 Pin 5 GND Pin 6 GND Pin 7 GND Pin 8 GND Pin 9 Pin 10 GND Pin 11 n c Pin 12 Pin 13 HSYNCn Pin 14 VSYNCn Pin 15 Tabelle 5 Belegung des Anschlusses X8 Atari Video X9 Pin 1 AUDIO_OUT Pin 2 COMP_SYNC Pin 3 CRT_PIN3 Pin 4 CRT_PIN4 Pin 5 AUDIO_IN Pin 6 VIDEO_G Pin 7 VIDEO_R Pin 8 VCC via 1 2 Pin 9 HSYNCn Pin 10 VIDEO_B Pin 11 VIDEO_MONO Pin 12 VSYNCn Pin 13 GND Tabelle 6 Belegung der Atari Videobuchse X9 Speaker X17 Pini Audio Pin 2 GND 42 58 GPO X18 GPO Pin2 GND MIDI X19 Pin 1 GND Pin 2 UART_MIDI_RTSn Pin 3 UART_MIDI_DCDn Pin 4 UART_MIDI_CTSn Pin 5 VCCIO
26. ann der SCSI ID 4 Schalter Nummer 4 dient dem Schalten der PS 2 Funktionalit t Siehe hierzu Abschnitt Der PS 2 Mikrocontroller Die Lage des Schalters auf der Leiterplatte ist aus Abbildung 6 ersichtlich m fs g ES 9 0 CO ODO Tor Es WG 2 424 1 CR _ O au atm 2 lt gen 68 un Sir 5 gt 656 f 6827 5 GALCH dei D Abbildung 6 Konfigurationsschalter SW2 SCSI ID 17 58 Konfigurationsschalter MST_Config SW3 SW3 entspricht dem auf originalen Mega STs befindlichen 8 poligen DIP Schalter f r allgemeine Systemeinstellungen Da durch schaltungstechnische M glichkeiten die sich aus der Verwendung eines FPGAs ergeben zahlreiche selektionsfreie Verbesserungen gegen ber originalen Maschinen resultieren wird dieser Schalter momentan nicht verwendet und f r zuk nftige Erweiterungen vorgesehen Eine Ausnahme besteht f r die neueren TOS Betriebssysteme die den Schalter 7 abfragen In eingeschaltetem Zustand werden dem Betriebssystem HD Floppylaufwerke signalisiert Man kann dies an dem Formatierungsdialog erkennen in dem bei HD Betrieb die Option Hohe Schreibdichte erscheint Da der IP Core in diesem Punkt intelligenter gestaltet ist als die Originalhardware und die HD Information nicht dem Floppy Laufwerk mitgeteilt wird sondern von diesem abgefragt und entsprechend verarbeitet
27. atibilit t weitgehend herstellt und andererseits die Ansteuerung der seriellen Daten bertragung zwischen FPGA und DS1392 bernimmt F r Informationen zum Registersatz wird auf das Datenblatt zu diesem Baustein verwiesen Taster und Betriebsanzeigen Suska Ill C ist mit vier Drucktasten SW5 bis SW8 und f nf Doppel LEDs ausgestattet In Abbildung 15 ist die Lage der Tasten ersichtlich 2 co ki ER Cr gt em WV DENE Bere SP DIF In Abbildung 15 Tasten von Suska lll C SW5 und SW6 links oben bzw mitte oben sind f r allgemeine Anwendungen wie beispielsweise die Verstellung des Kontrastes eines angeschlossenen LC Displays vorgesehen Die Schalter sind an den Mikrocontroller IC36 angeschlossen der f r die Steuerung der PS 2 Peripherieger te vorgesehen ist Die gew nschte Schalterfunktionalit t erfolgt durch Erg nzung der Software dieses Mikrocontrollers und gegebenenfalls durch Erweiterung des FPGA IP Cores SW7 links unten dient als EIN Ausschalter und als Reset Knopf Das System l sst sich durch kurzes dr cken von SW7 einschalten und durch l ngeres Dr cken 3 wieder ausschalten Ein kurzer Tastendruck bei eingeschaltetem System l st einen Systemreset aus SW8 rechts oben ist der Reset Knopf f r das FPGA und dient gleichzeitig dem Laden von Betriebssystemteilen ber den im 29 58 FPGA implementierten Bootloader Mechanismus Siehe hierzu Laden des Betriebssystems Bootloade
28. auf Active Serial einstellen e Programmierfile x pof ausw hlen e Programmieroptionen ausw hlen zum Beispiel Program Configure oder Verify e Programmiervorgang Konfiguration starten Laden des FPGA IP Cores via JTAG Die Konfiguration des FPGAs via JTAG erfolgt sehr hnlich zur Programmierung des Boot Bausteins ber das Active Serial 37 58 Protokoll mit dem Unterschied dass der Programmiermodus auf JTAG eingestellt wird und das Konfigurationsfile die Endung sof tr gt Die ber de JTAG Schnittstelle eingespielte Konfiguration bleibt so lange erhalten bis die Betriebsspannung abgeschaltet wird unabh ngig davon ob die RESET SW7 oder SYS RESET SW8 Tasten gedr ckt werden TAN sN RR CX 111111 EI ES WS 9 1 aay gt w 42 gt gt CH sa s 35 w s gt s am am s s s am se Inve Bae Abbildung 21 Konfigurationsschnittstelle JTAG links und Active Serial Programmierschnittstelle 38 58 Aufspielen von Software auf die Mikrocontroller Auf Suska lll C befinden sich drei Mikrocontroller von Atmel aus der gleichen Familie Somit erfolgt das Programmieren dieser Bausteine f r alle drei auf die gleiche Weise Zun chst wird ein Programmiergerat zwischen einer USB Schnittstelle eines PC und dem entsprechenden Programmierstec
29. bbildung 7 Konfigurationsschalter SW3 Entspricht den in Mega STEs vorhandenen Schaltern l I a 18 Abbildung 8 Selektionsschalter f r allgemeine Guvstemanpaseungen ENNEN 19 Abbildung 9 L tbr cken SJ1 und SJ2 auf der Pltinenurtersete EEN 20 Abbildung 10 L tbr cken SJ3 bis SJ8 auf der Platinenunterseite ENEE 20 Abbildung 11 L tbr cke SU9 auf der PDlatinenchersete EEN 22 Abbildung 12 Der System Mikrocontroller ENNEN 23 Abbildung 13 Der PS2 Mikrocontroller NG a ke ehe 24 Abbildung 14 Der SD Karten Mikfrocontroller ENEE 26 Abbildung 15 Tasten von 11 es a AE Ee apana aaa 29 Abbildung 16 Frontansicht von Guska ILL eaa aoaaa karara iaaa Ta Saia 30 Abbildung 1 z2Suska lll Glinke Ansicht e Eeer 31 Abbildung 18 Suska Ill C rechte Ansicht ENNEN 32 Abbildung 19 Suska IIISC er r a aa 33 Abbildung 20 Anschluss eines USB Blasters an die Active Serial 0 0 2000 37 Abbildung 21 Konfigurationsschnittstelle JTAG links und Active Serial 1 0 38 Abbildung 22 Anschluss des AVR Programmiergerats an Guskat EEN 39 Abbildung 23 Suska Ill C Besi ckungs Autelcht ANNE 56 Abbildung 24 Suska Ill C Unterseite
30. beginnt falls gew hlt das L schen des Flash Bausteins welches bis zu einer Minute dauern kann und die anschlie ende bertragung des Betriebssystemabbilds An einem Fortschrittbalken am PC wird der aktuelle Fortschritt angezeigt Nach beenden der Daten bertragung sollte das System abgeschaltet und dann das Verbindungskabel getrennt werden Danach ist betriebsbereit 35 58 Laden des Betriebssystems via SD Karte momentan noch nicht implementiert Durch den Bootloader Mechanismus k nnen diverse Betriebssysteme in den Flash Speicher kopiert werden Dieser Abschnitt beschreibt das Kopieren des Betriebssystemabbilds von einer SD Karte auf den Flash Baustein Hierzu ist eine erweiterte Funktionalit t des IP Cores notwendig die in einer sp teren Version als 2K9A bereitgestellt wird Diese Dokumentation wird in der Folge an dieser Stelle entsprechend erganzt Laden des FPGA IP Cores Im Auslieferungszustand von Suska lll C befindet sich ein lauff higer IP Core bereits auf dem Boot Baustein des FPGA Einschalten des Systems konfiguriert sich das FPGA selbst indem es seine Verdrahtungsinformationen aus dem Boot Baustein ausliest Dies dauert etwa 0 5s Danach befindet sich das System in einem funktionsfahigen Zustand und entspricht in weiten Teilen der Rechnerarchitektur eines Atari STE mit erweiterten Video Modi Normalerweise ist es nicht notwendig an der FPGA Konfiguration Anderungen vorzunehmen Sollen aber spezielle Fu
31. controller im FPGA angeschlossen sind k nnen die Bits D3 und D2 wahlweise beschaltet werden Werden sie an Masse geschaltet werksseitig so ergibt sich eine STE kompatible Farbdarstellung mit 4 Bit pro Farbe also 4096 verschiedenen Farbt nen Werden diese Bits an XFF827E_D7 bis XFF827E_D2 geschaltet die ebenfalls am FPGA angeschlossen sind ist eine Farbdarstellung von 6 Bits pro Farbe m glich Dies entspricht 262144 verschiedenen Farbt nen Hierzu muss allerdings eine erweiterte Videodarstellung im IP Core des FPGA vorhanden sein und die Signale XFF827E_D7 bis XFF827E_D2 die dem entsprechenden ST Book Register entsprechen stehen dann nicht mehr au erhalb des FPGA zur Verf gung Siehe hierzu auch die Beschaltung von IC39 System Mikrocontroller X33 Aux2 Steckverbinder und 37 SD Karten Mikrocontroller Abbildung 10 zeigt die Lage dieser L tbr cken Deren genaue Bezeichnung ist dem Best ckungsdruck der Unterseite dieser Leiterplatte zu entnehmen der sich im Anhang befindet Abbildung 10 L tbr cken SJ3 bis SJ8 auf der Platinenunterseite 20 58 Diese L6tbrucken stehen werksseitig alle in Stellung 1 2 21 58 L tbr cke SJ9 Der SD Karten Mikrocontroller IC37 dient primar dem Programmieren des Boot Bausteins oder dem Aufspielen eines Betriebssystemabbilds in den Flash Speicher Da im nicht konfigurierten Zustand keine Funktion im FPGA vorhanden ist muss dieser Mikrocontroller mit einem Takt versorgt werden der nicht
32. die Bildschirme geeignet sind 14 58 oder nicht Erweiterte Bildschirmmodi zur Ansteuerung von modernen TFTs sind in bereits vorhanden oder in Vorbereitung und k nnen Configware Update ins FPGA geladen werden ete eae wes Abbildung 4 R ckseite von die originale Monitorbuchse ist optional Das Floppydisk Laufwerk ist ber einen Hoh Density SUB D Steckverbinder mit Suska Ill C zu verbinden es ist die zweite Buchse von rechts in Abbildung 4 Die Belegung des Anschlusskabels ist im Anhang dieser Dokumentation wiedergegeben Systemkonfiguration Da der gesamte Atari kompatible IP Core im FPGA realisiert ist bietet sich nat rlich eine Erweiterung der originalen Funktionalit t an Um die Kompatibilit t zu wahren und um bestimmte Eigenschaften zu aktivieren oder zu deaktivieren sind auf der Leiterplatte Konfigurationsm glichkeiten in Form von Mini DIP Schaltern und L tbr cken vorgesehen W hrend die Schalter f r Systemeinstellungen vorgesehen sind die gegebenenfalls h ufiger ver ndert werden sind die L tbr cken f r selten durchzuf hrende nderungen vorhanden die unter Umst nden mit der Modfikation der Mikrocontroller Firmware oder der FPGA Konfiguration einhergehen Achtung Zum Schlie en oder zum ffnen der L tbr cken muss Suska IIl C ausgeschaltet und von der Spannungsversorgung getrennt werden Konfigurationsschalter FLASH_OFFSET SW1 Der auf Suska Ill C eingesetzte Flash Baustein verf
33. eichen D Scancode Zeichen D 1 35 69 Nicht belegt 103 7 Ziffernblock 2 1 36 J 70 Nicht belegt 104 8 Ziffernblock 3 2 37 K 71 Post CirHome 105 9 Ziffernblock 4 3 38 L 72 T 106 4 Ziffernblock 5 4 39 73 Nicht belegt 107 5 Ziffernblock 6 5 40 A 74 Ziffernblock 108 6 Ziffernblock 7 6 41 75 lt 109 1 Ziffernblock 8 7 42 Shift links 76 Nicht belegt 110 2 Ziffernblock 9 8 43 77 gt 111 3 Ziffernblock 10 9 44 Y 78 Ziffernblock 112 0 Ziffernblock 11 0 45 X 79 Nicht belegt 113 Ziffernblock 12 B 46 C 80 114 Enter Ziffblock 13 47 V 81 Nicht belegt 115 Nicht belegt 14 Backspace 48 B 82 Insert 116 Nicht belegt 15 TAB 49 N 83 Delete 117 Nicht belegt 16 Q 50 M 84 Shift F1 118 Nicht belegt 17 W 51 85 Shift F2 119 Nicht belegt 18 E 52 86 Shift F3 120 ALT 1 19 R 53 87 Shift F4 121 ALT 2 20 T 54 Shift rechts 88 Shift F5 122 21 2 55 Nicht belegt 89 Shift F6 123 ALT 4 22 U 56 Alternate 90 Shift F7 124 ALT 5 23 57 Leertaste 91 Shift F8 125 ALT 6 24 0 58 CapsLock 92 Shift F9 126 ALT7 25 P 59 F1 93 Shift F10 127 ALT 8 26 60 F2 94 Nicht belegt 128 ALT 9 27 61 F3 95 Nicht belegt 129 ALTO 28 Return 62 F4 96 lt 130 ALT 29 Control 63 F5 97 Pause Undo 131 ALT 30 A 64 F6 98 Druck Help 132 Nicht belegt 31 S 65 F7 GC n b Ziffernblock 32 D 66 F8 100 n b Ziffernblock 33 F 67 F9 101 Ziffernblock 34 G 68 F10 102 Ziffernblock 54 58 Anhang 3 Mega STE
34. eitverz gerungen durch 18 58 NOP Schleifen erzeugt Hiervon betroffen sind auch die ersten Versionen der TOS Betriebssysteme bis einschlieBlich 051 04 Durch Einschalten dieses Schalters wird die CPU Geschwindigkeit reduziert und es ergibt sich somit eine verbesserte Kompatibilit t obgleich nicht zu 100 Schalter 2 und 3 diese beiden Schalter sind in Vorbereitung zu den geplanten Erweiterungen der bestehenden Videomodi vorgesehen Es lassen sich hier Einstellungen zu den angeschlossenen Bildschirmen w hlen Die Legacy colour modes entsprechen den Farbaufl sungen der STEs Der Monochrome Videomode ist f r den Betrieb des SM124 vorgesehen Die anderen Modi f r den Anschluss modernerer Bildschirme CRTs und TFTs Schalter 4 mit diesem Schalter kann festgelegt werden ob der Core mit maximal 4MB Arbeitsspeicher betrieben werden soll wie bei ST und STE oder ob 14MB freigeschaltet werden sollen wie dies beim Falcon der Fall war Schalter 5 f r die Kompatibilit t zu den originalen ST E s muss die Einstellung ACSI Schnittstelle aktiviert sein Wenn diese deaktiviert ist so wird anstelle von ACSI die ACSI nach SCSI Konvertierung ACSI to SCSI Bridge eingeschaltet In diesem Fall ist die SCSI Schnittstelle freigeschaltet Seit der IP Core Version 2K13A wird dieser Schalter nicht mehr ben tigt Die ACSI und die SCSI Schnittstelle sind jetzt gleichzeitig verwendbar Schalter 6 dieser Schalter dient der Auswahl der Basisadresse f r
35. er Versorgungsspannung gesch tzt Es kann in diesem Fall allerdings zum Schmelzen der Sicherung F1 2 5AT auf der Leiterplatte kommen Diese ist dann gegen einen identischen Typ auszuwechseln Shurter OMT 2 5A 125V Anschluss der minimal erforderlichen Peripherieger te Um die Suska Ill C Hardware als Atari STE kompatiblen Clone nutzen zu k nnen muss eine Tastatur ein Bildschirm und eventuell eine Floppydisk angeschlossen werden Es kann wahlweise eine originale Mega STE oder Mega ST Tastatur verwendet werden oder eine Ausf hrung mit PS 2 Anschluss Es ist nicht m glich beide Tastaturtypen gleichzeitig zu verwenden Der Anschluss der entsprechenden Tastatur erfolgt entweder am Western Stecker rechts neben dem Hohlstecker f r die Spannungsversorgung oder ber die violette PS 2 Buchse Es k nnen wahlweise die originalen Atari Bildschirme SM124 SC1224 etc oder VGA kompatible Bildschirme verwendet werden Auf der R ckseite von Suska Ill C sind die beide Anschlussbuchsen vorhanden siehe Abbildung 4 Es ist zu beachten dass die originalen Atari Bildschirme SM124 und SC1224 und hnliche in jedem Fall unterst tzt werden Allerdings ist die 13 polige DIN Buchse optional best ckt und auf dem Markt nur noch in sehr begrenzten St ckzahlen erh ltlich so dass von die Inventronik GmbH keine Garantie f r die Verf gbarkeit bernehmen kann Bei VGA kompatiblen Bildschirmen und TFT Flachbildschirmen h ngt es von den Synchronisationsfrequenzen ab ob
36. erplatte TML 120RA von Samtec Pin 1 VCCIO Pin 2 GND Pin 3 DATA14 Pin 4 DATA15 Pin 5 DATA12 Pin 6 DATA13 Pin 7 DATA10 Pin 8 DATA11 Pin 9 DATA8 Pin 10 DATA Pin 11 DATA6 47158 12 DATA7 Pin 13 DATA4 Pin 14 DATA5 Pin 15 DATA2 Pin 16 DATA3 Pin 17 DATAO Pin 18 DATA1 Pin 19 ADR13 Pin 20 ADR15 Pin 21 ADR8 Pin 22 ADR14 Pin 23 ADR7 Pin 24 ADR9 Pin 25 ADR6 Pin 26 ADR10 Pin 27 ADR5 Pin 28 ADR12 Pin 29 ADR11 Pin 30 ADR4 Pin 31 ROM3n Pin 32 ADR3 Pin 33 ROM4n Pin 34 ADR2 Pin 35 UDSn Pin 36 1 Pin 37 LDSn Pin 38 GND Pin 39 GND Pin 40 GND Tabelle 16 Belegung des Cartridge Steckers X28 48 58 Floppy Disk X29 Pin 1 FDTYPE Pin 2 FDD_MOn Pin 3 FDD_RDn Pin 4 FDD_DIRCn Pin 5 FDD_SDSEL Pin 6 FDD_WGn Pin 7 FDD_D1SEL Pin 8 GND Pin 9 FDD_TROOn Pin 10 FDD_WPn Pin 11 VCC Pin 12 FDD_STEPn Pin 13 FDD_IPn Pin 14 FDD_WDn Pin 15 FDD_DOSEL Tabelle 17 Belegung der Floppy Buchse X29 Printer Port X30 Pin 1 LPT_STRB Pin 2 LPT_DO Pin LPT_D1 Pin 4 LPT_D2 Pin 5 LPT_D3 Pin 6 LPT_D4 Pin 7 LPT_D5 Pin 8 LPT_D6 Pin 9 LPT_D7 Pin 10 11 LPT_BSY Pin 12 Pin 13 Pin 14 Pin 15 Pin 16 Pin 17 18
37. gung des PS 2 Microcontroller Debugging Steckers X39 51 58 PS2 KBD X40 Pin 1 PS2_A_D Pin 2 Pin 3 GND Pin 4 VCC Pin 5 PS2_A_CLK Pin 6 Tabelle 26 Belegung der PS 2 Tastaturbuchse X40 SDC_Debug X43 Pin 1 TxD Pin2 RxD Pin 3 GND Tabelle 27 Belegung des SDC Microcontroller Debugging Steckers X43 LCD X44 Pin 1 GND Pin 2 VDCLK Pin 3 LLCLK Pin 4 LFS Pin 5 GND Pin 6 GND Pin 7 LDATO Pin 8 LDAT1 Pin 9 LDAT2 Pin 10 LDAT Pin 11 UDATO Pin 12 UDAT1 Pin 13 UDAT2 Pin 14 UDAT Pin 15 LCD_VBIAS Pin 16 VCC Tabelle 28 Belegung der LCD Schnittstelle X44 52 58 AUX USB X45 Pin 1 IC39 2 Pin 2 IC39 Pin 3 GND Tabelle 29 Belegung der AUX USB Schnittstelle X45 SYSCTRL_Debug X47 Pin 1 TxD Pin 2 RxD Pin 3 GND Tabelle 30 Belegung des SYS Microcontroller Debugging Steckers X47 Power X48 Mitte 7V bis 12V AuBen GND 53 58 Anhang 2 Tastatur Scancodes Umsetztabelle Die in gr n hinterlegten Scancodes weisen die folgenden Unterschiede zu Atari Tastaturen auf Pos 1 ClrHome Pause Undo Druck Help Nicht belegt 7 Ziffernblock Nicht belegt Ziffernblock Scancode Zeichen D Scancode Zeichen D Scancode Z
38. h direkt neben dem Extension Port X24 ist ein Erweiterungsstecker X19 der Steckverbinder f r die MIDI ACIA siehe hierzu auch Abschnitt L tbr cken SJ1 und 5 2 X27 Der Extension Port ist funktional identisch zu dem in MEGA STs vorhandenen Der Steckverbinder wurde aus Platzgr nden auf ein 1 27mm Raster verkleinert Es handelt sich hierbei um einen Industriestecker X32 ist der Alarmanschluss der Uhr und hat von vorne auf die Pins geschaut von links nach rechts die Belegung Uhrinterrupt Masse Uhralarm X33 ist zus tzlicher Erweiterungsstecker an den einige systemspezifische Signale angeschlossen sind 33 58 X44 ist f r den Anschluss f r einfache monochrome LCDs gedacht wie sie beispielsweise in ST Books oder Stacys verwendet wurden Der IP Core unterst tzt LCDs mit VGA Aufl sung derart dass ein Bild von 640x400 Punkten dargestellt wird und der untere und obere Bildschirmrand schwarz dargestellt wird 34 58 Modifikationen am System Da Suska Ill C ber drei Mikrocontroller ein FPGA und einen nichtfl chtigen FLASH Speicher verf gt ergibt sich hieraus die M glichkeit das System in weiten Bereichen nach eigenen W nschen anzupassen oder zu erweitern Die Modifikationen sind relativ leicht durchzuf hren wohingegen das Erstellen der modifizierten Systemkomponenten Erfahrung in Hardware und oder Softwaredesign erfordert Unerfahrenen Personen wird abgeraten nderungen selbst durchzuf hren und auf die ffentlich zug
39. ionen bernimmt der System Mikrocontroller IC39 in Abbildung 12 der aus einer Bereitschaftsspannungsquelle versorgt wird Er hat die Aufgabe die Reset Tasten zu berwachen siehe hierzu Abschnitt Systemreset sowie die verschiedenen Netzteile von Suska Ill C nach Bedarf zu aktivieren beziehungsweise zu deaktivieren Ferner bernimmt dieser Mikrocontroller die Aufgabe die k 19 Jouport i zap 8274 256 LEOA G E ES d r CS RRE Abbildung 12 Der System Mikrocontroller 5 gt uw PLL FLT soc 8 Keybd Mouse Stdby Boot Ether B Ether A LED Controis lt 201 e 6 572 262 E Di 73 D WS 7 8 0 8029 GT E Si 206 EEN d UU WONG p entsprechenden Betriebssysteme ber eine serielle Datenverbindung aus einem PC den Flash Speicher von Suska lll C zu 23 58 laden Eine Beschreibung dieses Vorgangs befindet sich im Abschnitt Laden des Betriebssystems Bootloader Zwischen FPGA und IC39 existieren einige Signale die f r allgemeine Erweiterungen vorgesehen sind F r detaillierte Informationen hierzu sei auf das Schaltbild von Suska Ill C verwiesen Der System Mikrocontroller ist zus tzlich mit einer Schnittstelle Aux USB X45 verbunden Sie kann beispielsweise daf r verwendet werden mit USB Ger ten zu kommunizieren Hierzu ist die Software des System Mikroc
40. ist es nicht von Bedeutung ob mit der Option Hohe Schreibdichte formatiert wird oder nicht Es ist sogar m glich dass modernere Floppy Laufwerke im HD Betrieb besser formatieren wenn Hohe Schreibdichte nicht angew hlt ist Dies liegt an den vom Betriebssystem vorgenommenen Formatierungseinstellungen wie Steprate etc Bei HD Disketten die ohne die Option Hohe Schreibdichte formatiert werden wird am Ende angezeigt dass diese 726K freien Speicher haben Dies ist in diesem Fall eine fehlerhafte Ausgabe HD Disketten haben nach der Formatierung immer 1 44MB freien Speicher Mehr Informationen zu diesem Schalter finden sich im Anhang 3 Mega STE Konfigurationsschalter R183 p rane op ee Mitt en lagnat pasa miso aran EI 75 ez yerme 1 1 77 Abbildung 7 Konfigurationsschalter SW3 Entspricht den in Mega STEs vorhandenen Schaltern Konfigurationsschalter SYS Config SW4 Es stehen hier sechs Schalter f r die Auswahl zur Verf gung die bei Verwendung des Suska IP Cores wie folgt belegt sind Schalter 1 dient zur Einstellung der Systemgeschwindigkeit W hrend originale STs mit 8MHz getaktet waren ist der Suska Core weitgehend mit 16MHz getaktet Dies ist notwendig um die erforderliche Videobandbreite f r Multisync Monitore zu erhalten Die schnelle Taktfrequenz bringt allerdings Inkompatibilit ten zu Software mit die beispielsweise Z
41. it einem Audio Codec vom Typ CS4299 ausgestattet Die Audio Funktionalit t ist hierdurch deutlich komfortabler als in STEs Der Codec ist wie auch der AD5302 ber eine serielle Schnittstelle mit dem FPGA verbunden Um diesen anzusteuern sind Erweiterungen des IP Cores und der erforderlichen Treiber in der System oder Anwendungssoftware erforderlich Der CS4299 ist mit den folgenden Eingangs bzw Ausgangsquellen verbunden e AUX Kanal ist an die Audio DACs AD5302 angeschlossen e CD Eingang e Mikrofon Eingang links e Mikrofon Eingang rechts e Line Eingang 28 58 e Line Ausgang e SP DIFF Ausgang digital Das Datenblatt zum CS4299 ist ausf hrlich Diesem k nnen die elektrischen Spezifikationen sowie die Programmierung des Bausteins entnommen werden Weitere Audiohardware Suska Ill C verf gt zu der bereits genannten Audio Ausr stung ber 1040ST kompatible Hardware die einem Mono Audiokanal entspricht der von dem YM2149 kompatiblen Soundchip Core gespeist wird Dieser Audiokanal wird verst rkt IC22 und ist am Stecker Speaker X17 sowie am Pin 1 der originalen ST Monitorbuchse X9 angeschlossen Als Gegenst ck zu dem SP DIFF Ausgang gibt es einen SP DIFF Eingang f r digitale Audio bertragung Uhr DS1392 Die in STs und STEs eingesetzte Real Time Clock RP5C15 ist obsolet und durch DS1392 IC32 ersetzt Diese Uhr ist nicht registerkompatiblel zur RP5C15 Daher existiert ein IP Core Modul welches einerseits die Komp
42. ker des Mikrocontrollers angeschlossen F r den System Mikrocontroller IC39 ist dies der Stecker ISP_SYSCTRL X46 f r den PS 2 Mikrocontroller IC36 ist dies ISP_PS2 X38 und f r den SD Karten Mikrocontroller IC37 ist dies ISP_SDC X42 Es muss hierbei unbedingt auf die richtige Polarit t des Steckverbinders geachtet werden Pin 1 ist am Programmierkabel rot markiert Die folgende Abbildung zeigt ein Beispiel RE many GmbH LL AN de in Inven ronik m b CR ken TI EO ac Abbildung 22 Anschluss des AVR Programmierger ts an Suska Ill 39 58 Anhang1 Belegung der Steckverbinder PC X2 Pin 1 12C_SDA Pin 2 GND Pin 3 12C_SCL Tabelle 2 Belegung der I2C Schnittstelle X2 ACSI X4 Pin 1 ACSI_D7 Pin 2 GND Pin 3 ACSI_D6 Pin 4 GND Pin 5 ACSI_D5 Pin 6 GND Pin 7 ACSI_D4 Pin 8 GND Pin 9 ACSI_D3 Pin 10 GND Pin 11 ACSI_D2 Pin 12 GND Pin 13 ACSI_D1 Pin 14 GND Pin 15 ACSI_DO Pin 16 GND Pin 17 VCCIO Pin 18 GND Pin 19 VCC Pin 20 ACSI_HDACKn Pin 21 ACSI_HDREQ Pin 22 ACSI_HDCSn Pin 23 ACSI_RESn Pin 24 ACSI_CA1 Pin 25 ACSI_HDINTn Pin 26 ACSI_CR_Wn Tabelle 3 Belegung der ACSI Schnittstelle X4 40 58 SCSI X5 Pin 1 SCSI_REQn
43. nktionen erganzt oder eventuelle Fehler berichtigt werden so ist es notwendig den Inhalt des Boot Bausteins auszuwechseln Dies kann auf zwei unterschiedliche Arten erfolgen Zum einen durch das Kopieren eines IP Core Konfigurationsfiles von einer SD Karte in den Boot Baustein oder zum anderen durch das direkte Programmieren des Boot Bausteins ber das Active Serial Protokoll Eine dritte M glichkeit der nderung der FPGA Konfiguration besteht darin die Verdrahtungsinformationen direkt in die Konfigurations Speicherzellen des FPGA einzuschreiben Dies erfolgt ber die JTAG Joint Test Action Group Schnittstelle Diese M glichkeit hat den Vorteil dass aufgrund der SRAM Technologie des FPGA Konfigurationsspeichers diese Information beim Ausschalten des Systems verlorengeht und bei Wiedereinschalten das FPGA aus dem Boot Baustein mit der urspr nglichen Konfiguration geladen wird Diese M glichkeit ist also immer dann sinnvoll wenn nderungen ausgetestet werden sollen ohne das System zu gef hrden F r Active Serial und f r JTAG ist ein spezielles Programmierger t ein Byte Blaster oder USB Blaster erforderlich W hrend der erstgenannte an einer Parallelschnittstelle eines PCs angeschlossen wird erfolgt die Daten bertragung bei einem USB Blaster ber eine USB Host Schnittstelle wie sie an jedem aktuellen zu finden ist Der USB Blaster ist bei Inventronik als Zubeh r erh ltlich Anmerkung Das Einbringen einer Verd
44. obuchse f r moderne Monitore angebracht Die Buchse f r das Diskettenlaufwerk entspricht einem 15 poligen SUB D Stecker im HD Format Die Belegung ist im Anhang wiedergegeben Abbildung 19 Suska Ill C R ckansicht Besonderheiten existieren f r die ACSI Schnittstelle die nicht direkt mit dem FPGA verbunden ist sondern ber Bustreiber geschaltet wird die eine Pegelanpassung von 3 3V nach 5V und umgekehrt erm glichen Die SCSI Schnittstelle ist ebenfalls mit derartigen Bustreibern versehen und verf gt zus tzlich ber eine elektronische Terminierung Schnittstellen boardseitig Es gibt eine Reihe noch nicht anderweitig beschriebener Schnittstellen die von oben zug nglich sind Diese werden im Folgenden kurz erl utert die Belegungen und gegebenenfalls die Steckverbindertypen befinden sich im Anhang zu diesem Dokument sowie auch ein Best ckungsplan der die Lage der Steckverbinder aufzeigt X7 Es handelt sich hierbei um den IDE Anschluss an den beispielsweise 2 5 Festplatten angeschlossen werden k nnen Es wird empfohlen das Verbindungskabel so kurz wie m glich zu w hlen Im Falle der Verwendung von IDE Laufwerken mit Cable Select ist dieser Anschluss als Master geschaltet 17 im Bild ist der Anschluss f r einen Lautsprecher Das Audiosignal befindet sich in Richtung Boardmitte der andere Pol ist an Masse angeschlossen X22 ist ein ROM Selector Stecker an den alle ROM select Signale des FPGA aufgelegt sind Pin 1 befindet sic
45. ontrollers entsprechend zu erweitern IC39 wird ber die Schnittstelle ISP_SYSCTRL X46 programmiert und hat eine Ausgabem glichkeit f r Debugging Informationen ber die Schnittstelle SYSCTRL_DEBUG X47 F r das Programmieren und die Kommunikation ber die Debugging Schnittstelle mit einem PC stehen als Zubeh r entsprechende Protokolladapter zur Verf gung Genauere Informationen zum Programmiervorgang sind im Abschnitt Aufspielen von Software auf die Mikrocontroller zu finden Informationen zu Protokolladaptern sind in den entsprechenden Produktbeschreibungen ersichtlich Der PS 2 Mikrocontroller Ein weiterer Mikrocontroller IC36 bernimmt die Aufgabe des urspr nglichen Tastaturcontrollers der originalen ST E oder Mega ST E Tastaturen Er erkennt PS 2 kompatible M use und Tastaturen und stellt dem entsprechenden ACIA IP Core im FPGA ein zu originalen Tastaturcontrollern kompatibles Protokoll zur Verf gung Hierdurch k nnen PS 2 Ger te ohne nderungen an der Software oder am Betriebssystem verwendet werden Da moderne Tastaturen ein etwas anderes Tastaturlayout besitzen als originale Tastaturen wird f r wenige Tasten eine Umsetzung erforderlich Im Anhang ist eine Tabelle f r diese Anpassungen wiedergegeben Durch die Verwendung von PS 2 Tastaturen entfallen die Joystick und die Maus Schnittstelle der originalen Maschinen W hrend sich bei der Maus kein Problem ergibt da diese durch eine entsprechende PS 2 Maus substituiert wird ist
46. r und Laden des Betriebssystems via SD Karte Im Normalbetrieb wird diese Taste nicht ben tigt Die LEDs von vorne betrachtet sind in Abbildung 16 links dargestellt Die LEDs haben die folgende Bedeutung 1 links unten 2 links oben 3 zweite von links unten etc WWW Abbildung 16 Frontansicht von Suska Ill C 1 Festplattenzugriff von einer installierten CF Karte Compact Flash 2 Festplattenzugriff von einer installierten 2 5 Festplatte Fehleranzeige der FPGA Phase Locked Loops Diese LED signalisiert fatale Systemfehler 4 Festplattenzugriff von einer installierten SD Karte 5 Tastatur Indikator PS 2 Tastatur Status der Hochstelltaste 6 Mausindikator PS 2 Maus vorhanden und Funktion erkannt 7 Betriebsbereitschaftsanzeige 8 Bootloader LED Siehe hierzu Laden des Betriebssystems via Bootloader und Laden des Betriebssystems via SD Karte 9 Ethernet Aktiv 10 Ethernet Link Schnittstellenbeschreibung Suska Ill C zeichnet sich durch eine sehr hohe Schnittstellenvielfalt aus Es sind sowohl die meisten ST und STE sowie eine Reihe zus tzlicher Schnittstellen vorhanden Da die elektrischen Spezifikationen sowie die Funktionsweise dieser aus einschl giger Literatur bekannt sind soll an dieser Stelle auf eine detaillierte Beschreibung verzichtet werden Die Besonderheiten und die Lage der Schnittstellen auf der Leiterplatte werden im folgenden beschrieben 30 58 Schnittstellen frontseitig
47. rahtungsinformation f r das FPGA in einen Boot Baustein wird als Programmieren desselben bezeichnet Das Einspeichern einer Verdrahtungsinformation direkt in die Speicherzellen des FPGA wird als konfigurieren bezeichnet Da sich auf dem FPGA kein Programm befindet welches dort abl uft sondern eine Verdrahtungsinformation Konfiguration wird das selbstt tige Laden dieser Konfiguration durch das FPGA aus dem Boot Baustein ebenfalls konfigurieren genannt Laden des FPGA IP Cores via SD Karte momentan noch nicht implementiert Later 36 58 Laden des FPGA IP Cores Active Serial Protokoll Hierzu wird USB Blaster oder Byte Blaster zwischen einem und der Schnittstelle ASISP angeschlossen Abbildung 20 Anschluss eines USB Blasters an die Active Serial Schnittstelle Auf dem PC sollte die Software Quartus von Altera oder eine eigenst ndige Programmiersoftware von Altera erh ltlich installiert sein Auf den Installationsvorgang wird an dieser Stelle nicht eingegangen Es steht hierf r umfangreiche Dokumentation von Altera zur Verf gung In der Quartus Software ist im Men Tools der Eintrag Programmer zu finden der das Programmierwerkzeug startet Die Bedienung dieser Software ist selbsterklarend und durch eine Hilfefunktion unterst tzt Prinzipiell erfolgt das Programmieren des Boot Bausteins durch folgende Schritte e Hardware auswahlen zum Beispiel USB Blaster e Programmiermodus
48. t ca 2Hz Blinkfrequenz In diesem Zustand wird auf Kommunikation mit dem PC gewartet Anmerkung Ist der Bootloader aktiviert aber keine Kommunikation mit dem PC etabliert so kann der Vorgang durch Dr cken von SW8 FPGA Reset abgebrochen werden 6 Zum Laden des Betriebssystems vom PC aus dient das Programm Dieses ist unter Linux oder von einer Linux Live CD lauff hig Das Programm wird von einer Konsole aus gestartet Hierzu ist es am g nstigsten in das Verzeichnis zu wechseln in dem sich suska flasher befindet Eine Hilfestellung kann dann mit suska flasher h oder suska flasher help aufgerufen werden Abh ngig davon ob ein oder mehrere Betriebssysteme in s Flash geladen werden sollen stehen verschiedene Programmoptionen zur Verf gung Um ber die USB Schnittstelle zu verf gen muss suska flasher unter Umst nden im Superuser Modus gestartet werden Die folgenden Beispiele dienen der Illustration der gebr uchlichsten Programmaufrufe Es wird dabei davon ausgegangen das sich die Betriebssystemabbilder beispielsweise in einem Verzeichnis home myaccount temp befinden Laden des ersten Betriebssystems Flash wird hierbei gel scht suska flasher s v dev ttyUSBO home myaccount temp etos512k img Laden eines weiteren Betriebssystems Flash nicht l schen Adressoffset vorher w hlen suska flasher s n v dev ttyUSBO home myaccount temp tos100de img 7 Ist Schritt 6 durchgef hrt so
49. t geeignet ist Alle ben tigten Spannungen werden aus 7V bis 12V Eingangsspannung gewonnen Die drei Hauptnetzteile sind in Abbildung 2 rechts oberhalb des FPGA zu sehen Die gesamte Hardware ist auf einer Leiterplatte mit 8 Kupferlagen realisiert und hat eine kompakte Grundfl che von 234 140 mm Die h chste Bauh he ist durch den originale Atari ST Monitorstecker vorgegeben und betr gt lediglich 27mm Mit Suska Ill C steht dem Anwender eine moderne rekonfigurierbare Hardware zur Verf gung die durch Ihre Vielfalt an Schnittstellen f r viele Anwendungen bestens geeignet ist Neben den Atari ST STE Computern lassen sich nat rlich weitere Anwendungen wie beispielsweise Amiga relevante Clones realisieren Bei der Auswahl des FPGA und bei der Entscheidung bez glich der realisierten Schnittstellen wurde ein Augenmerk auf eine sehr gro z gige Ausstattung gelegt Hieraus resultiert dass sich dieses Board derzeit von den meisten am Markt befindlichen universellen FPGA Entwicklungsboards deutlich abhebt Es gibt Bestrebungen mit einem modernen schlanken Betriebssystem auszustatten MINT und hiermit einen neuen Trend im Zusammenspiel zwischen Hardware und Software aufzuzeigen Durch die Vielzahl der Schnittstellen ist dieses Board dann auch f r alle erdenklichen Steuer und Regelaufgaben geeignet 12 58 Hinweise zum Betrieb Die Suska lll C Hardware wird mit einer Spannung von 7V bis 12V betrieben Als Spannungsversorgung d rfen n
50. tsprechenden Produktbeschreibungen ersichtlich UHR 2 127 Hmm se Se gt 26 58 Das Field Programmable Gate Array FPGA Suska lll C ist mit einem FPGA der Firma Altera ausgestattet Es ist ein Cyclone ll Typ EP2C35F484 in einem 484 poligen Geh use Dieser Baustein stellt die wesentliche Funktionalit t des Atari kompatiblen Suska Boards her Der IP Core der eine STE Maschine nachbildet ben tigt etwa 20000 der zur Verf gung stehenden 35000 Logikzellen in diesem Chip Somit bleibt gen gend Reserve f r beliebige Erweiterungen Die digitale Schaltung die im FPGA realisiert ist kann durch Umkonfigurieren des Bausteins ge ndert werden Siehe hierzu den Abschnitt Laden des FPGA IP Cores IP Core im FPGA Der Suska IP Core ist ausschlie lich in der Hardware Beschreibungssprache VHDL Very High Speed Integrated Circuits Hardware Description Language verfasst eine Sprache zur abstrakten Modellierung digitaler Schaltungen Die Syntax von VHDL ist sehr ausf hrlich und selbsterkl rend Der Core steht als Open Core auf experiment s zum Download zur Verf gung Zur Erweiterung der IP Core Funktionalit t kann die Designsoftware Quartus von Altera verwendet werden die unter anderem auch als freie Web Edition erh ltlich ist Diese Software verf gt ber alle ben tigten Module wie Compiler Fitter Simulator Programmierwerk
51. ur geeignete und mit entsprechenden Sicherheitspr fungen versehene Netzger te verwendet werden Die absoluten Parameter f r die Betriebsspannung d rfen nicht berschritten werden Siehe hierzu Technische Daten Ein Verpolen der Versorgungsspannung ist zu vermeiden siehe hierzu Abschnitt Die Spannungsversorgung Da auf der 8 lagigen Leiterplatte moderne Bauelemente mit entsprechenden geringen Abmessungen und filigranen Anschl ssen Verwendung finden sollte unbedingt darauf geachtet werden dass die Leiterplatte keinen starken mechanischen Belastungen wie beispielsweise Biegung oder Querkr fte auf die Steckverbinder ausgesetzt ist Hierdurch k nnen sich im ung nstigsten Fall L tverbindungen unter dem FPGA l sen ein Defekt der wirtschaftlich nicht reparabel ist Beim Aufstecken von Programmierkabeln auf der Oberseite der Platine sollte der entsprechende Stecker auf der Unterseite gegen gehalten werden damit keine mechanischen Spannungen entstehen Es ist darauf zu achten dass die Leiterplatte falls sie ohne Abdeckung betrieben wird auf einer isolierten Unterlage steht Herumliegende Teile wie Draht oder Zinnreste B roklammern etc k nnen zu Kurzschl ssen f hren Hinweise zu dieser Dokumentation Die in dieser Dokumentation beschriebenen Eigenschaften des Systems h ngen von der jeweils gew hlten Implementation der Hardware im FPGA ab Da es sich bei der Modellierung dieser Hardware um ein quelloffenes Projekt handelt stellt die
52. uschalten Durch eine intelligente Mikrocontroller Software ist dies berfl ssig geworden so dass dieser Schalter nun f r beliebige andere Zwecke zur Verf gung steht Zu dessen Benutzung sind Firmwareanpassungen notwendig 25 58 Der SD Karten Mikrocontroller Durch den SD Karten Mikrocontroller 37 ist eine Kommunikation zwischen dem FPGA und SD Karten X41 m glich Primar wird dieser Mikrocontroller dazu verwendet Betriebssystemabbilder in das Flash zu schreiben oder Updates des Boot Bausteins vorzunehmen Hierzu m ssen sich entsprechende Dateien auf der SD Karte befinden Diese Funktionalitat dient dem einfachen Update des Systems ohne spezielle Programmieradapter Die Erweiterungen des IP Core und die Software des SD Karten Mikrocontroller sind derzeit noch nicht vorhanden und werden voraussichtlich mit den kommenden IP Core Updates zur Verf gung gestellt PBO von IC37 kann eine LED SDC ansteuern die die Kommunikation mit der SD Karte signalisiert IC37 wird ber die Schnittstelle ISP_SDC X42 programmiert und hat eine Ausgabem glichkeit f r Debugging Informationen ber die Schnittstelle SDC_DEBUG X43 F r das Programmieren und die Kommunikation ber die Debugging Schnittstelle mit einem PC stehen als Zubeh r entsprechende Protokolladapter zur Verf gung Genauere Informationen zum Programmiervorgang sind im Abschnitt Aufspielen von Software auf die Mikrocontroller zu finden Informationen zu Protokolladaptern sind in den en
53. ustein DP83848C Mit dem Ethernet Controller DP83848C verf gt Suska Ill C ber einen weit verbreiteten Physical Layer Baustein der eine bertragungsgeschwindigkeit von 10 100 MBit pro Sekunde bietet Detaillierte Informationen und Beschreibungen zur Programmierung finden sich im Datenblatt zu diesem Baustein Der Controller ist am FPGA angeschlossen und kann bei entsprechender Erweiterung des IP Cores und der erforderlichen Treiber in der System oder Anwendungssoftware in Betrieb genommen werden USB Controller MAX3421E Der MAX3421E ist ein USB Host Controller Baustein der ber eine SPI Schnittstelle mit dem FPGA kommunizieren kann Erweiterungen am IP Core und an der System oder Anwendungssoftware sind hierf r erforderlich Der Controller erf llt die USB Spezifikation rev 2 0 Die maximale Taktgeschwindigkeit der SPI Schnittstelle betr gt 26MHz Hierdurch ist die maximal erreichbare Daten bertragungsgeschwindigkeit des USB festlegt Ausf hrliche Informationen zu diesem Baustein befinden sich im entsprechenden Datenblatt Video DAC ADV7125KST50 Mit diesem Baustein der drei 8 Bit Video DACs enth lt ist Suska IIl C mit einem Videosystem ausgestattet welches in seiner Qualit t die originale Hardware der STs oder STEs bei weitem bertrifft Obgleich pro Farbe nur 4 Bit bzw 6 Bit verwendet werden siehe hierzu den Abschnitt L tbr cken SJ3 bis SJ8 ist die Scharfzeichnung und Dynamik der Videosignale bei Suska Ill C herausragend
54. zeug etc Der Suska IP Core steht momentan in der Version 2K9A und verf gt ber die folgenden Hauptmodule e 68000 kompatibles CPU Modul e Atari Blitter kompatibler Coprozessor e Atari GLUE gemischte Logik kompatibles Logikmodul e Atari MCU Memory Control Unit kompatibles Logikmodul e Atari DMA Direct Memory Access kompatibles Logikmodul e Atari Shifter Videoverarbeitung kompatibles Logikmodul e Atari Shadow LCD Ansteuerung kompatibles Logikmodul e WD1772 kompatibles Floppy Disk Controller Modul e MFP68901 kompatibles Multi Function Port Modul e YM2109 kompatibles Soundchip Modul 6850 kompatibler ACIA Asynchronous Communication Interface Adapter e Diverse Schnittstellenadapter IDE ACSI SCSI e Bootloader Modul Die verschiedenen Module sind in einer sogenannten Top Level Beschreibung miteinander verdrahtet Bei der Modellierung wurde darauf geachtet dass die Verdrahtung die Signalnamen und die Moduleinteilung weitgehend den originalen Schaltungsunterlagen zu den 1040ST bzw 1040STE Maschinen entspricht Es w rde an dieser Stelle den Umfang dieses Dokuments bei weitem sprengen wenn an dieser Stelle eine genaue Funktionsbeschreibung des Cores wiedergegeben w rde Aus diesem Grunde und auch aufgrund der hohen Entwicklungsgeschwindigkeit und somit Ver nderung des Cores wird and dieser Stelle darauf verzichtet und auf die Dokumentation und Quellcodes des Suska lll C IP Cores verwiesen 27158 Ethernet Ba
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