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R&S SML01 R&S SML02 R&S SML03

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1. Reserve SML Mainboard Signal R A Wertebereich PT Bild Anschlu punkt Bemerkung Name Beschreibung Nr 12VM o P X132 6 Versorgung 12 V Masse lo P X132 7 45 VM P X132 8 Versorgung 5 V Masse o P NES WE X132 9 3VM P X132 10 Versorgung 3 3V MS_OPTREF_N o D TTL Pegel X132 11 Modul Select Referenzosz D TTL Pegel Ln 1 X132 12 Strobe SERDATA N D TTL Pegel X132 13 Daten seriell EEDATA B D TTL Pegel X132 14 Daten EEPROM SERCLK D TTL Pegel X132 15 Clock seriell EECLK_N D TTL Pegel X132 16 Clock EEPROM MI OPTREF D TTL Pegel X132 17 Interrupt OVEN COLD V DIAG A 2 5 2 5 V X132 18 Diagnose spannung X132 19 OPTTUNE 0 10V E X132 20 Abstimmspng OCXO VIA ADAPTERPLATINE ZUM model component SFL CODER Masse P X133 1 24VM o P W sst X133 2 Versorgung 24 V Masse P X133 3 12VM X133 4 Versorgung 12 V Masse P X133 5 ES o P Pet X133 6 Versorgung 12 V Masse P X133 7 5 VM lo P NE HK X133 8 Versorgung 5 V Masse P X133 9 3VM o P X133 10 Versorgung 3 3 V MS X133 N D TTL Pegel X133 11 Modul_ Select STROBE_N D TTL Pegel X133 1
2. 1 11 M Measuring Instruments 1 14 Modulation conditioning 1 12 Modulation Conditioning 1 29 Operating points 1 35 Output Amplifier 1 11 Output stage 1 11 Output unit oe in crm tnter tte ge 1 8 P Preset controller 1 9 R Reference voltage 1 2 Removal and replacement of the board 1 13 Residual EM i t tectus 1 18 HE level ege btt teer ets 1 35 S Service kit uunnesssensnnannnnnnnnnnnennnnnnnnnnnnnnnn 1 13 Service position 1 13 Service program 1 15 1 21 SDULFIOUS 2 5 ice ieee e 1 18 Spurious AM setting 1 12 Supply voltage 2 SWITCHES 1 2er 1 10 Synchronizing errors 1 16 Synthesizer sse 1 5 T Testing and Adjustment 1 21 Troubleshooting 1 15 Two tone modulation 1 12 E 1 SML Mainboard 1 Mainboard 1 1 Overview The Mainboard consists of the functional units current supply with fuse board and voltage regulators controller with interface to modules
3. D TTL level X131 21 Modul_Select IQMOD_1 MS IQMOD 2N D TTL level X131 22 Modul_Select IQMOD_2 12VM P X131 23 Supply 12 V BB CN uH A 0 1 to 2 Vpp Pe oe X131 24 Reconversion signal 12VM P X131 25 Supply 12 V 12VM X131 26 Supply 12 V ZUM OPTIONSQUARZ to Reference OCXO Ground P X132 1 24VM X132 2 Supply 24 V Ground P X132 3 12VM lo P X132 4 Supply 12 V Ground P X132 5 1090 3500 00 1 SML Mainboard Signal Value range Terminal Remark Name Description 12VM P X132 6 Supply 12 V Ground P X132 7 5 vM IP x132 8 Supply 5 V Ground P X132 9 IP x132 10 Supply 3 3V MS_OPTREF_N D TTL level X132 11 Modul Select Reference oscillator STROBE N D TTL level X132 12 Strobe SERDATA N D TTL level X132 13 Data serial EEDATA D TTL level X132 14 Data EEPROM SERCLK D TTL level X132 15 Clock serial EECLK_N D TTL level X132 16 Clock EEPROM Mi OPTREF ID TTL level x132 17 Interrupt OVEN COLD V DIAG 2 5 to 42 5 V X132 18 Diagnostic voltage X132 19 n c 0 to 10V X132 20 Tuning voltage OCXO VIA ADAPTER BOARD TO FL model component CODER
4. 1 SML Mainboard Signal R A Value range PT Fig Terminal Remark Name Description No LCD ON rx D TTL level NEZ X117 18 On off FONT_LCD D TTL level X117 19 Selection Fonts REV LCD D TTL level X117 20 Reverse mode ZUM DREHGEBER to knob za BE Cf X118 1 to 3 8 n c RMK1 D TTL level X118 4 Signal knob 5 VR lo sv XM85 7 Supply digital Ground P X118 6 RMK2 D TTL level X118 9 Signal knob D TTL level X118 10 Signal knob ZUR TASTATUR to keyboard m Eom COL6 to 0 D TTL level EXE X119 1 to 7 Keyboard matrix columns ROWG6 to 0 D TTL level 83 X119 8 to 14 Keyboard matrix rows ZUR EICHLEITUNG 22 33 GHZ a to Attenuator Ground lo P X130 1 lo P x130 2 Supply 24 V lo P NER X130 3 12vm lo P x130 4 Supply 12 V Pun lo P to X130 5 12vM lo P x130 6 Supply 12 V Gs Pet X130 7 5 P X130 8 Supply 5 V X130 9 3VM P X130 10 Supply 3 3 V MS_ATTEN_N lo D TTL level rd X130 11 Modul Select Att2 or Att3 EN o D TTL level X130 12 Strobe SERDATA N D TTL level X130 13 Data serial EEDATA IB D TTL level X130 14 Data EEPROM SERCLK D TTL level X130 15 Clock serial
5. 1 37 E Ein und Ausbau der Baugruppe 1 14 Endstufe ee 1 12 Externe Schnittstellen 1 43 F Fehlersuche eeccccecsscceceeseeceeeeeseeeeeenenees 1 16 FM PhiM Frequenzgang 1 20 2 1 21 oto te 1 34 Hubfehler 3 ne 1 20 K 1 18 Klmrtaktor AA 1 20 L LE Generator eeren 1 13 1 29 Bu EE 1 16 1 31 1090 3500 00 Mainboard M Me ger te A ET 1 15 Modulationsaufbereitung 1 13 1 30 1 22 Nebenlmten nn 1 19 Oberwellen sese 1 19 Oberwellenfter en 1 10 P Pegelaufbereitung 1 9 Pegeldetektor 1 11 1 12 Pegelfehler 1 19 1 21 Pegelkorrektur eese 1 19 Pegelregelung 1 31 Preset Stellglied 1 10 Pr fen und Abgleichen 1 22 R Rechner eet eegen i 1 4
6. ssssssssssseeeee eene nennen enn nnns nnns 1 28 1 6 2 4 Testing the VC 1 28 1 6 2 5 Testing the Phase Detector and Control Loop in the Main Loop 1 28 1 6 2 6 Testing the Presetting Voltage eesseessssesseeseeeeeeeeene ennt 1 29 1 0 2 7 Testing the LF Generator 1 29 1 6 2 8 Testing the Modulation Condittonimg nens 1 30 1 6 2 9 Testing the Controller Switchovers eene 1 30 1 6 2 10 Testing the Level Control with Detector Linearttv 1 31 1 6 2 11 Testing the Fan Control 1 31 1 7 Tables and 1 32 1 7 1 List of Diagnostic Test Pomte nennen nennen 1 32 1 7 2 Reference Voltages inci anti t eren tene cer Me DEA cest 1 34 1 7 8 Operating Points and RF Levels ssssssssssssss eene 1 35 1 7 3 1 SJ e L 1 35 1 7 3 2 GUN d 1 37 1 7 4 Digital Interfaee iiie EE EE 1 38 1 7 4 1 Interface HW Controller sess nnns ener 1 38 1 7 4 2 Interface Frequency Getting enne tnnt 1 38 1 7 4 3 Interface Setting Internal Registers DD MOD 1 40 1 7 4 4 Interface Output Unit Settings esee enne 1 41 1 7 4 5 Interface Modulation Conditioning and LF Generator Settings 1 43 1 7 5 External Interface notte cada eee 1 45 1090 3500 00 4 E 1 SML Index A AC coupling 1 12
7. abstimmbar ca 150 MHz 450 MHz Durchgangsdampfung ca 1 5 dB Filter 2 DurchlaBgrenzfrequenz abstimmbar ca 220 MHz 700 MHz Sperrgrenzfrequenz 30dB abstimmbar ca 350 MHz 1200 MHz Durchgangsdampfung ca 1 5 dB Abstimmspannung OWTUNE 0 V 21 3 V 5 Umschalter Durchgangsdampfung ca 0 5 dB Ansteuerspannung an N7 48 8 V 9 5 V 1 2 4 4 Abwartsmischer mit Pegeldetektor Modul Mixer und Lowpass 100 MHz im Blockschaltbild 2 Stromlaufblatt 39 und 40 Die GaAs Schalter D101 100 schalten das Ausgangssignal der Oberwellenfilter entweder direkt auf den Ausgangsverstarker oder auf den Abw rtsmischerpfad des Ausgangsteils Die negativen Steuerspan nungen der Schalter werden mit den Transistoren V193 V194 V165 und V166 erzeugt Die Umschal tung erfolgt mit dem Bit MIX OFF Am Mischer B5 wird der Frequenzbereich unter 76 MHz durch Abmischen mit dem 800 MHz Signal DOWNCONYV der Referenz PLL erzeugt Nachfolgende Filter unterdr cken speziell den LO und andere unerw nschte Mischprodukte ber 80 MHz Mit den Powersplittern R1165 R1098 R1099 und R1015 wird ein Teil des Signals vor dem Mischer aus gekoppelt und einem Pegeldetektor V179 zugef hrt Der temperaturkompensierte und linearisierte Pegeldetektor V179 wird bei Ausgangsfrequenzen kleiner 5 MHz zur Pegelregelung verwendet Die Logarithmierer N4 und der Verst rker N22 dienen zur Lineari sierung der Ausgangsspannung des Detektors Die Linearit t des Detektors wird mit
8. t die Konfiguration auf 512 kByte oder 1 MByte zu F r unterschiedliche Modelle ist die Best ckung zus tzlicher Bausteine von weiteren 2 MByte m glich Diese Bausteine sind nicht batteriegepuffert 1 2 2 3 IEC Bus und RS232 Stromlaufblatt 12 Als IEC Bus Controller wird der Baustein TNT4882 verwendet Die notwendigen Bus Treiber sind im Bau stein integriert Seine Taktfrequenz betr gt 40 MHz Der Baustein kann ber das Signal RESET P IEC zur ckgesetzt werden Als RS232 Interface dient der Baustein TL16C550A Die Pegelumsetzung von TTL Pegel auf RS232 Pegel erfolgt im Baustein LT1280 Die Baudrate wird von einem eigenen 3 6864 MHz Taktgenerator abgeleitet 1 2 2 4 Tastatur Drehgeber und Daten bertragung Stromlaufblatt 13 Das Gate Array Perif2 steuert die Tastatur und den Drehgeber Es k nnen Tastaturmatrizen von maxi mal 8 Reihen und 12 Spalten sowie der R amp S Standard Drehgeber angeschlossen werden Die serielle Daten bertragung zum ADC den Optionen und den auf dem Mainboard integrierten HF Modulen wird ber die serielle Schnittstelle des Perif2 hergestellt Mit Hilfe der PlOs 0 4 k nnen bis zu 23 zus tzliche Baugruppen angesprochen werden Mit den Signalen SERDATA N und SERCLK des Perifs erfolgt die Daten bertragung zu den Schieberegistern auf den einzelnen Baugruppen Der PIO5 erzeugt den Baugruppenstrobe Write Signal Zwei PIO Leitungen PIO6 und 7 erm glichen das Beschreiben und Lesen von EEPROMs f r Baug
9. 1 3 1 34 S Schalter anna 1 11 Kib 5 et nn 1 14 Service Programm 1 16 1 22 Servicestellung 1 14 e Vie EE 1 3 Sicherungsboard 1 3 Steckbr cken ee 1 22 SIOFDUD 1 19 1 17 Synthesizer crie et ceres 1 6 T Tiefpassfilter AA 1 12 V VersorgungSSpannung 1 3 Verst rker 1 10 1 11 1 12 1 13 2 Zweitonmodulation 1 13 D 1 SML Mainboard 1 Mainboard 1 1 bersicht Die Baugruppe Mainboard besteht aus den Funktionseinheiten Stromversorgung mit Sicherungsboard und Spannungsreglern Rechner mit Interface zu Baugruppen Synthesizer Ausgangsteil und Modula tionsaufbereitung mit LF Generator Somit sind fast alle Schaltungsteile eines Signalgenerators auf einer Baugruppe vereint Die Steckverbindungen zur Eichleitung und den Optionen sind auf dem Mainboard enthalten und f hren die notwendigen Leitungen zur Stromversorgung und Daten bertragung Das Mainboard befindet sich auf der Ger teoberseite des SML Der Synthesizer des SML l t sich in die Funktionsmodule Reference Reference Loop Step Synthesi zer DDS Synthesizer Main Loop Frequency Multiplier sowie Modulation FM PM untergliedern Diese Funktionsmodule sind auf dem
10. 10 1 9 9 48 48V REFHF1 V146 Emitter 7 7 8 2 48 8V_REFHF2 V234 Emitter 7 7 8 2 48 45V REFHF C251 5 5 35 48 3V_REFHF V145 Emitter 3 45 3 65 48 1090 3500 00 1 34 SML D 1 SML 1 7 3 Arbeitspunkte und HF Pegel Mainboard Die angegebenen Einstellungen m ssen ausgehend vom Preset Zustand des Ger tes vorgenommen werden 1 7 3 1 Synthese Die Pegel der hier aufgelisteten Me punkte sollten mit einem Tastkopf mit ausreichend gro em Vorwiderstand gt 1 gemessen werden Es ist auf eine kurze Massevervindung zu achten Tabelle 1 6 Arbeitspunkte und Pegel von HF Verst rkern Bauteil Arbeitspunkt Eingangspegel in Ausgangspegel in Me frequenz dBm dBm D 51 1 V Pin 3 3 3 10 4 DE 25 10 mA B 5 1 1 V Pin 3 344 8 5 poe 18 7 amp Uce 4 5 0 5 V 3 4 11 5 MHz 28 10 mA pe Uce 5 4 0 6 V 3 4 8 5 MHz 22 8 Uce 5 4 0 6 V 10 4 3 5 MHz 22 8 mA s V73 Uce 3 6 0 5 V 3 5 16 5 5 MHz 50 10 mA Uce 5 4 0 6 V 2 5 5 KR MHz 22 8 ve Uce 5 4 0 6 V 6 5 5 5 MHz 22 8 mA V78 Uce 3 6 0 5 V 5 5 1545 2 50 10 mA Uce 3 6 0 5 V 17 6 146 e MHz 52 10 mA amp Uce 7 2 0 6 V 12 6 4 6 us MHz 80 20 mA amp Uce 5 4 0 6 V 12 6 0 6 MHz 22
11. 10 FM INVERS FRE CHANGE FM OFF Function 0 Clock on FM PhiM 1 Clock off CW D56 PLL TUNES PLL TUNE2 PLL TUNE1 PLL TUNEO OD 3 2 PLLGAIN2 1 PLLGAIN1 0 PLLGAINO Presetting voltage for VCO in MAIN LOOP Setting results from RF algorithm Switchover loop gain control bandwidth in MAIN LOOP Setting results from RF algorithm MSB LSB POTSELECT1 POTSELECTO DIGPOT7 DIGPOT6 DIGPOT5 DIGOPT4 DIGPOT3 DIGPOT2 DIGPOT1 DIGPOTO AM11 AM10 AM9 AM8 Selection potentiometer register Setting digital potentiometer Setting digital potentiometer Modulation depth AM 0 1 MSB DIGPOT LSB DIGPOT MSB AM AM6 5 AM4 AM3 AM2 AM1 AMO PRES11 PRES10 PRES9 PRES8 PRES7 PRES6 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 AM7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 PRES5 0 Modulation depth AM PRESET setting LSB AM MSB PRESET 1090 3500 00 1 41 E 1 Mainboard SML Byte Bit Designation Function Preset setting 3 7 PRESS3 6 PRES2 5 PRES1 4 PRESO PRESET setting LSB PRESET 3 RFLEV11 Level setting RF MSB RF level 2 RFLEV10 1 RFLEV9 0 RFLEV8 2 7 RFLEV7 6 RFLEV6 5 RFLEV5 4 RFLEV4 3 RFLEV3 2 RFLEV2 1 RFLEV1 0 RFLEVO Level setting RF LSB RF level 1 7 DIVOUT ON Output divider on off 1 6 DIVOUT2 Division factors for 2 divider in divider range 0 5 DIVOUT1 1 4 DIVOUTO Enable for BLANK
12. 66 666 MHz Signal MIX DIG Die Teilungsfaktoren 3 24 werden ber die Bits MIXDIV lt 4 0 gt eingestellt Hier kann es wahlweise noch durch zwei D116 geteilt oder direkt zu einem programmierbaren Dampfungsglied weitergef hrt werden Dieses ist mit Hilfe eines ohmschen Spannungsteilers realisiert wobei die einzelnen Pfade ber die Pin Dioden V17 V18 V209 und V212 geschaltet werden Ansteuerbits ZFATT lt 1 0 gt Es dient dazu den Pegel f r die unterschiedlichen Frequenzen am IF Port des Mischers konstant zu halten Die Werte ZFATT zur An steuerung werden hierbei in einer Kalibrierroutine ermittelt Kalibration IF Filter Da f r die Erzeugung der ben tigten Stepfrequenz nicht nur die Grundwelle sondern wahlweise auch die Oberwelle des geteilten Signals ben tigt wird dient ein Hochpassfilter bzw ein Tiefpassfilter der weite ren Vorselektion Bei bestimmten Teilerfrequenzen werden diese jedoch nicht ben tigt Die Bits ZFPATH1 3 bestimmen den jeweils geschalteten Pfad Uber den Verst rker V230 gelangt das Signal MIX ANALOG zum IF Port des Mischers B4 Ist keiner der drei Pfade geschaltet wird eine Gleichspan nung ber L170 auf den IF Port des Mischers gegeben Bit ZF200_ON 1 Dort wird das Signal mit dem 200 MHz Signal des LO auf eine ZF Frequenz von 187 5 266 666 MHz hochgemischt Bei ZF200_ON 1 Gleichspannung auf MIX ANALOG wird das LO Signal des Mischers nicht unterdr ckt und man erh lt dabei die Frequenz von 200 MHz am RF P
13. 8 mA Uce 5 4 0 6 V 6 3 6 MHz 22 8 s Uce 5 4 0 6 V 2 8 4 pus MHz 22 8 Uce 5 4 0 6 V 0 4 7 4 MHz 22 8 mA Uce 5 4 0 6 V 17 6 7 6 5 MHz 22 8 mA V85 Uce 1 85 0 4 V 6 6 CMOS 20 512 MHz 25 8 v39 Uce 2 5 0 6 V 4 3 CMOS 20 512 MHz 18 5 KR Uce 3 5 0 5 V 7 3 15 4 ees MHz 58 12 mA 7 551 V 1154 1745 MHz 94 15 mA li 8 5 0 7 V Pin 3 1 4 8 5 MHz 30 6 mA 3 5 0 7 V Pin 3 1 5 10 6 E 1090 3500 00 1 35 D 1 Mainboard SML Bauteil Arbeitspunkt Eingangspegel Ausgangspegel in MeBfrequenz dBm dBm V48 Uce 3 8 0 5 V 0 6 12 6 800 MHz 35 8 uL 5 1 1 V Pin 3 6 3 0 4 8 18 7 mA Tabelle 1 7 Referenzspannungen DC Arbeitspunkte und digitale Signale Funktion Bauteil Arbeitspunkt Signal 800 MHz CRO V71 5 3 0 4 V lc 48 6 mA Main VCO V82 Uce 4 8 0 4 V Ic 40 6mA Main VCO V83 Uce 3 8 0 4 V lc 40 6 mA Spannungsversorgung N16 Pin3 5 0 1V Phasendetektor Main Loop V66 Uce 5 0 5 V 1c 15 5 Spannungsversorgung N5 Pin3 5 29 0 1 V DDS Synthesizer V235 V156 2 5 0 5 V Ic 280 50 mA Clockaufbereitung FM und D4 Pin 12 CMOS 25 MHz Dithering Pin 13 CMOS 12 5 MHz D106 Pin 3 CMOS 12 5 MHz Pin 6 CMOS 12 5 MHz Pin 11 CMOS 6 25 MHz D117 Pin 3 CMOS 12 5 MHz Pin 5 CMOS 6 25 MHz F
14. COL6 0 ras D TTL Pegel REESE X119 1 7 Tastatur Matrix Spalten ROWS 0 D TTL Pegel MEN X119 8 14 Tastatur Matrix Reihen ZUR EIGHLETTUNG 22 33 e to Attenuator Masse ru P X130 1 24VM P X130 2 Versorgung 24 V Masse o P X130 3 12VM P X130 4 Versorgung 12 V Masse lo P X130 5 12VM P X130 6 Versorgung 12 V Masse Pet X130 7 45 VM P X130 8 Versorgung 5 V Masse lo P X130 9 3VM P X130 10 Versorgung 3 3 V MS_ATTEN_N lo D TTL Pegel rd X130 11 Modul Select Att2 oder Att3 p lo D TTL Pegel i X130 12 Strobe SERDATA N D TTL Pegel X130 13 Daten seriell EEDATA B D TTL Pegel X130 14 Daten EEPROM SERCLK D TTL Pegel X130 15 Clock seriell EECLK_N lo D TTL Pegel X130 16 Clock EEPROM MI OVERL D TTL Pegel X130 17 Interrupt Uber spannung V DIAG A 2 5 2 5 V X130 18 Diagnose spannung MI TEMP TTL Pegel X130 19 Interrupt Temperatur x130 20 1090 3500 00 1 47 D 1 Mainboard Signal Name Beschreibung V Q Modulator to Output stage amp I Q Mod ZUM AUSGANGSTEIL 3 3GHZ amp SML Wertebereich PT Bild Nr Anschlu punkt Bemerkung X131 1 Masse P 24VM
15. EECLK_N lo D TTL level X130 16 Clock EEPROM MI OVERL D TTL level X130 17 Interrupt overvoltage V_DIAG A 2 5 to 2 5 V X130 18 Diagnostic voltage MI TEMP TTL level X130 19 Interrupt temperature ENS om ol X130 20 n c 1090 3500 00 1 47 E 1 Mainboard SML Signal R A Value range PT Fig Terminal Remark Name Description No ZUM AUSGANGSTEIL 3 3GHZ amp RU V Q Modulator to Output stage amp I Q Mod Ground P X131 1 24VM X131 2 Supply 24 V Ground P X131 3 12VM lo P X131 4 Supply 12 V Ground P X131 5 E E Det X131 6 Supply 12 V Ground P X131 7 5 VM o P X131 8 Supply 5 V Ground P X131 9 ES Fu P EE ES X131 10 Supply 3 to V MS_OPU3_N D TTL level X131 11 Modul_Select OPU3 STROBE N D TTL level X131 12 Strobe SERDATA_N D TTL level X131 13 Data serial EEDATA B D TTL level X131 14 Data EEPROM SERCLK_N SCH D TTL level X131 15 Clock serial EECLK D TTL level X131 16 Clock EEPROM MI_ALC2 BH D TTL level X131 17 Interrupt level control V DIAG 2 5 to 42 5 V X131 18 Diagnostic voltage BLANK o D TTL level X131 19 Blank signal LEV_EXT 0to 5V E X131 20 Reference value DC to 50 kHz en MS IQMOD 1N
16. The boot code and the firmware are stored in 2 flash EPROMs with a possible storage capacity of 2MB 4MB or 8MB A software update is possible via the RS232 interface The part of the RAM with battery backup consists of one or two SRAMs 256k x 16bits Fitting resistors allows for the configuration 512kBytes or 1MByte To obtain different models additional components of another 2 Mbytes can be fitted These components feature no battery backup 1 2 2 3 IEC Bus and RS232 Circuit diagram sheet 12 The TNT4882 component is used as IEC bus controller The required bus drivers are integrated in this component Its clock frequency is 40 MHz The component can be reset via the signal RESET P IEC The TL16C550A component is used as RS232 interface The level conversion from TTL level to RS232 level is effected in the LT1280 component The baud rate is derived from an extra 3 6864 MHz clock generator 1 2 2 4 Keyboard Knob and Data Transfer Circuit diagram sheet 13 The gate array Perif2 controls the keyboard and the knob Keyboard matrices of maximally 8 rows and 12 columns as well as the R amp S standard knob can be connected The serial data transfer to the ADC the options and the RF modules integrated on the mainboard is established via the serial interface of the Perif2 Using the PIOs 0 to 4 up to 23 additional modules can be addressed Using the signals SERDATA N and SERCLK N of the Perif the data transmission to the shift registers on the
17. X131 2 Versorgung 24 V Masse P X131 3 12VM lo P X131 4 Versorgung 12 V Masse P X131 5 E E Det X131 6 Versorgung 12 V Masse P X131 7 5 VM lo P LI X131 8 Versorgung 5 V Masse P X131 9 3VM Fu P EE ES X131 10 Versorgung 3 3 V MS OPUS D TTL Pegel X131 11 Modul_Select OPU3 STROBE N D TTL Pegel X131 12 Strobe SERDATA_N D TTL Pegel X131 13 Daten seriell EEDATA B D TTL Pegel X131 14 Daten EEPROM SERCLK_N D TTL Pegel X131 15 Clock seriell EECLK D TTL Pegel X131 16 Clock EEPROM MI ALC2 DECH D TTL Pegel MEM MU X131 17 Interrupt Pegel regelung DAG 2 5 2 5 V X131 18 Diagnosespannung BLANK D TTL Pegel X131 19 Blank Signal LEV EXT lo 0 5 E X131 20 F hrungswert DC 50 kHz EECH MS IQMOD 1N o TTL Pegel Lx wx X131 21 Modul Select IQMOD 1 MS IQMOD 2N lo TTL Pegel X131 22 Modul Select IQMOD 2 12VM lo GE X131 23 Versorgung 12 V _ 0 1 2 Vss X131 24 R ckmischsignal 12VM lo X131 25 Versorgung 12 V 12VM X131 26 Versorgung 12 V ZUM OPTIONSQUARZ Ch to Reference OCXO Masse X132 1 24VM X132 2 Versorgung 24 V Masse m el X132 3 12VM X132 4 Versorgung 12 V 1090 3500 00 1 48 D 1
18. fen der Modulationsaufbereitung Hierzu Stromlaufblatt 32 42 45 Vorbereitung Pr fen WV WW ON WV Ger teeinstellung Modulation AM AM Depth 80 Modulation AM AM Source LFGen Modulation AM LFGenFreq 1kHz Modulation FM FM Source LFGen LF Output State on X114 Pin1 LF mit X114 Pin6 MOD verbinden Pegel an N32 Pin7 auf 1 kHz 1 V 196 pr fen Pegel an N27 Pin1 auf 1 kHz 5 Vs 1 596 pr fen Pegel an P46 auf 4 Vs 1 5 pr fen Pegel an N28 Pin1 auf 1 kHz 2 V 196 pr fen Pegel an N28 Pin7 auf 1 kHz 1 5 V 1 und 2 V 1 5 DC pr fen Ger teeinstellung Modulation AM AM Source Ext Pegel an P46 auf 4 Vs 1 5 pr fen Ger teeinstellung LF Output LFGenFreq 500 kHz Frequenzgang an P46 auf kleiner 0 5 dB pr fen Frequenzgang an N28 Pin7 auf kleiner 2 dB pr fen typ 1dB 1 6 2 9 Pr fen der Reglerumschaltungen Hierzu Stromlaufblatt 42 Vorbereitung Pr fen 1090 3500 00 Folgendes Bitmuster per Serviceprogramm im Direct Mode OPU1 einstellen RFLEV 4095 ALC ON 20 DETOUT OFF 1 DETMIX OFF 1 DC Spannung an X11 auf 5 V 396 pr fen Bit MODOPU1G N 1 und MODOPU2G 0 setzen DC Spannung an X11 auf 0 V 10 mv pr fen Bit MAX POUT N 0 setzen DC Spannung an X11 auf 1 61 V 5 pr fen Bit LEV OFF 1 setzen DC Spannung an X11 auf 0 6 V 0 1 V pr fen Bit BLANK ENA 1 und BLANK NORM 1 setzen DC Spannung an X11 auf 1 61 V 5 1 30 D 1 SML Mainboar
19. further fixed frequencies in the range from 187 5 to 266 666 MHz are generated by means of frequency division and subsequent conversion with the 200 MHz signal A tunable bandpass filter at the output of the mixer ensures sufficient suppression of unwanted mixer products The DDS Synthesizer includes a DDS component with 50 bit frequency resolution as well as a D A converter for generation of the analog output signal of 15 02 to 27 06 MHz Both components are clocked with the 100 MHz signal of the Reference Loop The output signal of the DDS Synthesizer serves as reference signal for the Main Loop There the signal of a tunable oscillator of 201 75 to 269 MHz is down converted with the output frequency of the Step Synthesizer and compared with the reference signal A presetting voltage for the VCO makes sure that the VCO always resonates to the correct sideband of the conversion The control bandwidth of the PLL is approx 80 kHz Using a step recovery multiplier the output signal of the Main Loop is multiplied to the fundamental octave of 605 25 to 1210 5 MHz A tunable bandpass filter ensures sufficient selection of the desired output frequency The further frequency octaves of 76 to 605 25 MHz are generated by division 2 4 or 8 The output unit consists of the components level conditioning AM modulator and preset harmonics filter down conversion path with level detector and output amplifier with level detector see block diagram sheet 2 It
20. not fitted ICE Adapter X300 1 to 208 only for lab and test 1090 3500 00 1 52 1 SML Mainboard Sicherungsboard Fuse Board 1090 3523 Signal R A Value range PT Fig Terminal Remark Name Description No ZUM to MAINBOARD Est V12P 12 V 43 X125 A1 to A6 Supply voltage V12N lo P 12 V 43 X125 B1 B2 Supply voltage Ground P X125 B3 to B6 V24P lo P 24 V 41095 5 bro 4 X125 C1 C2 Supply voltage Ground X125 C3 to C6 V5P o 7 X125 D1 to 04 Supply voltage Ground o X125 D5 D6 VOM NETZTEIL from Power Supply 5 v li P av 296 x126 1 2 Supply voltage from power supply Ground P X126 3 4 24 V 424 V 410 5 X126 5 ON dm from Ground P X126 6 12V 126 7 Supply voltage from power supply il m P MESE X126 8 9 12 P 12V 43 X126 10 Supply voltage from power supply Entry in column R direction O Output Input B Bidirectional Entry in column A type A Analog D Digital P Power Entry in column PT Test and trim plan 1090 3500 00 P Test value 1 53 T Trim value D Type test value E setting value E 1
21. synthesizer output unit and modulation conditioning with LF generator Thus almost all circuit components of a signal generator are accommodated on one module The plug in connections to the attenuator and the options are to be found on the mainboard and include the necessary lines for current supply and data transfer The mainboard is located on the upper side of the SML The synthesizer of the SML can be divided into the functional modules Reference Reference Loop Step Synthesizer DDS Synthesizer Main Loop Frequency Multiplier and Modulation FM PM These functional modules are marked by dashed lines on the block diagram sheet 3 An internal 10 MHz VCTCXO is available as reference for the entire mainboard optionally a highly stable crystal oven The connectors REF EXT IN and REF EXT OUT at the rear of the instrument permit to feed in an external 10 MHz reference or provide the internal reference 10 MHz externally The internal reference or the external reference that can be fed in by the user as an option is used as reference frequency for the Heference Loop There a ceramic resonator is synchronized to the reference frequency at 800 MHz Its output signal is used as LO frequency for generation of the lower frequency range of 9 kHz to 76 MHz on the output unit By means of frequency division the two frequencies 100 and 200 MHz are obtained which are required as clock frequencies for the frequency synthesis proper On the Step Synthesizer
22. 39 40 Check the RF signal path via switch D101 to mixer B5 according to Table 1 8 gt Check the operating point of V175 according to Table 1 8 Check the IF signal path V175 according to Table 1 8 D VDETMIX 40 Check the OP amps N4 and N22 D VDETOUT 39 41 gt Check the operating points of V174 and V196 according to Table 1 8 gt Check the RF signal path via switches D101 D100 V174 and V196 to Table 1 8 gt Check the OP amps N24 and N23 D OWTUNE with Cal test Harm Check whether the calibration values are within a typical range Perform calibration HarmFilter D VDETOUT with Cal test Harm Check whether the filter edge of the harmonics filter can be varied D LEVPRES with Check whether the calibration values are within a typical range SLOW OFF1 2 1090 3500 00 Check controller switchover according to section 1 6 2 9 Cal test LPR gt Perform calibration LevelPreset D AMOD with Check whether the AM modulator is in the typical operating point Cal test LPR gt Perform calibration LevelPreset D_AMOD with Check the switchover between fast and slow AM control loop Cal test LPR 1 26 E 1 SML Mainboard 1 6 2 Testing and Adjustments 1 6 2 1 Testing the 800 MHz CRO See circuit diagram sheet 19 20 Both the function and the tuning range of the oscillator are checked Preparation gt Pull jumper X18 and connect power supply 0 to 20 V to X18 2 and X18 gt Connect spectrum
23. 417 D_ 10VREFHF Reference DC voltage 10 V 10 3 Las 418 D 5VREFHF Supply voltage 5V 4 9 5 5 419 D FMANLG Analog modulation signal FM 0 5 3 5 Modulation FM FMSource LFGen Voltage periodically between the limits LFGenFreq 0 1Hz 420 D LO800 Level of 800 MHz LO signal 0 4 0 05 Preset 421 D_ 5V SYNE Supply voltage for DDS 5 1 5 8 422 Unused 423 Unused 1090 3500 00 Mainboard 1 7 2 Reference Voltages Table 1 5 Reference voltages Voltage Test point Min V Circuit diagram sheet 12VR X2 Pin 3 11 5 7 12VR X2 Pin 4 11 5 7 24VR X2 Pin 5 24 7 5VR X2 Pin 2 4 8 7 5VR X2 Pin 1 5 1 8 3VR P6 3 15 8 V15N LCD P5 13 7 8 10V_REF P30 15 5 C292 5 1 27 3V LFGEN V229 Emitter 3 1 35 2VDIAG R780 2 5 35 10V OPUB V233 Emitter 9 7 39 10V_REFHF V228 Emitter 9 9 48 10V_REFHF V232 Emitter 10 1 48 48V REFHF1 V146 Emitter 7 7 48 8V_REFHF2 V234 Emitter 7 7 48 5V_REFHF C251 5 48 3V_REFHF V145 Emitter 3 45 48 1090 3500 00 1 34 SML E 1 SML 1 7 8 Operating Points and RF Levels The given settings must be performed with the instrument in the Preset status 1 7 3 1 Synthesis The levels of the test points listed here should be measured using a probe with sufficient series resistance gt 1 kQ Make sure that there is a shor
24. 5 MHz schwingen 1 6 2 2 Pr fen des Phasendetektors und der Regelschleife in der Referenz PLL Hierzu Stromlaufblatt 19 Eine exakte berpr fung des integralen Regelverst rkers bei einer ge ffneten Regelschleife ist nicht m glich eswird daher nur auf grobe Funktionalit t berpr ft Es wird nachfolgend nur die Uberpr fung der Standardregelschleife aufgef hrt Zur Uberpr fung der langsamen Regelschleife kann ber das Serviceprogramm im Men Direct Mode FRE das Bit REFFAST OFF auf 1 gesetzt werden Die Pr fung bleibt dann identisch Vorbereitung gt Siehe Vorbereitung bei Pr fen des 800 MHz CRO gt Sicherstellen da das Referenzsignal 10 MHz anliegt CMOS Spannung an P39 Pr fen gt Abstimmspannung so einstellen da der Oszillator deutlich unter halb 800 MHz schwingt Abstimmspannung 0 V An C385 kann mit dem Tastkopf des Oszilloskopes nun eine abfallende Sage zahnspannung beobachtet werden In den integralen Regler flieBt nun ein negativer Eigangsstrom der dazu f hrt da de Ausgangs spannung des Reglers auf ca 21 24 V ansteigt Diese Spannung kann an X18 1 nachgemessen werden gt Abstimmspannung nun so einstellen da der Oszillator deutlich oberhalb 800 MHz schwingt Abstimmspannung 20 V An C386 kann mit dem Tastkopf des Oszilloskopes nun eine ansteigende S gezahnspannung beobachtet werden In den integralen Regler flie t ein positiver Eigangsstrom der dazu f hrt da die Aus gangsspann
25. At the maximum useful frequency of 269 MHz the tuning voltage must range from 14 to 20 V gt The level at signal HF MULT must lie in the range from 4 to 10 dBm 1 6 2 5 Testing the Phase Detector and Control Loop in the Main Loop See circuit diagram sheet 28 Exact testing of the integral control amplifier is not possible with open control loop which is why only a coarse function test is made Preparation gt Pull jumper X20 and connect power supply 0 to 20 V to X20 2 and X20 3 gt Make sure that the reference signal Signal PHASEDET 20 5128 MHz is applied CMOS level Testing Set the tuning voltage such that oscillator oscilates approx 1 to 5 MHz below 266 MHz A falling sawtooth voltage can now be observed at C242 using the oscilloscope probe A negative input current flows into the integral controller causing the output voltage of the controller to increase to approx 4 to 6 V This voltage can be measured at P49 gt Set the tuning voltage such that oscillator oscillates approx 1 to 5 MHz above 266 MHz A rising sawtooth voltage can now be seen at C259 using the probe of the oscilloscope A positive input current flows into the integral controller causing the output voltage of the controller to fall to its lower voltage limit A voltage of approx 4 to 6 V can be measured at P49 gt Insert jumper X20 again 1090 3500 00 1 28 E 1 SML Mainboard 1 6 2 6 Testing the Presetting Voltage See circuit diagram s
26. Blockschaltbild Blatt 3 mit gestrichelten Linien gekennzeichnet Als Referenz f r das gesamte Mainboard steht ein interner 10 MHz VCTCXO zur Verf gung optionell ein sehr stabiler Quarzofen Die Buchsen REF EXT IN sowie REF EXT OUT an der Ger ter ckseite dienen zur Einspeisung einer externen 10 MHz Referenz bzw liefern die interne Referenz 10 MHz nach auBen Die interne oder wahlweise vom Benutzer eingespeiste externe Referenz dient als Vergleichsfrequenz f r die Reference Loop In dieser wird ein keramischer Resonator bei 800 MHz auf die Referenzfre quenz synchronisiert Deren Ausgangssignal dient als LO Frequenz zur Erzeugung des unteren Fre quenzbereiches von 9 kHz 76 MHz auf dem Ausgangsteil Durch Frequenzteilung erh lt man die bei den Frequenzen 100 und 200 MHz die als Taktfrequenzen f r die eigentliche Frequenzsynthese ben tigt werden Auf dem Step Synthesizer werden durch Frequenzteilung und anschlieBende Mischung mit dem 200 MHz Signal weitere feste Frequenzen im Bereich von 187 5 266 666 MHz erzeugt Ein abstimmba res Bandpassfilter am Ausgang des Mischers sorgt f r eine ausreichende Unterdr ckung der uner w nschten Mischprodukte Der DDS Synthesizer beinhaltet einen DDS Baustein mit 50 Bit Frequenzaufl sung sowie einen D A Converter zur Generierung des analogen Ausgangssignales von 15 02 27 06 MHz Beide Bausteine werden mit dem 100 MHz Signal der Reference Loop getaktet Das Ausgangssignal des DDS Synthesizer
27. EE MEME 3 LFFREQO FreqO Frequenz LF_GEN LSB Frequenz 2 LFFREQ1 Freq1 1 LFFREQ2 Freq2 0 LFFREQ3 Freq3 7 7 LFFREQ4 Freq4 6 LFFREQ5 Freq5 5 LFFREQ6 Freq6 4 LFFREQ7 Freq7 3 LFFREQ8 Freq8 2 LFFREQ9 Freq9 1 LFFREQ10 Freqi0 0 LFFREQ11 Freg11 6 7 LFFREQ12 Freqi2 6 LFFREQ13 Freg13 5 LFFREQ14 Freqi4 4 LFFREQ15 Freq15 3 LFFREQ16 Freqi6 2 LFFREQ17 Freqi7 1 LFFREQ18 Freq18 0 LFFREQ19 Freg19 5 7 LFFREQ20 Freq20 6 LFFREQ21 Freg21 5 LFFREQ22 22 4 LFFREQ23 Freq23 3 LFFREQ24 Freq24 2 LFFREQ25 Freq25 1 LFFREQ26 Freq26 0 LFFREQ27 Freq27 4 7 LFFREQ28 Freq28 6 LFFREQ29 Freq29 5 LFFREQ30 Freq30 4 LFFREQ31 Freq31 MSB Fregeunz 3 CTRL Control 0 0 2 CTRL Control 0 0 1 POW DOWN Power Down 1 0 PHASEO PhaseO Phasenverschiebung LSB Phase 3 7 PHASE1 Phase 6 PHASE2 Phase2 5 PHASE3 Phase3 4 PHASE4 Phase4 MSB Phase 3 GEN_LEV11 Ausgangspegel des LF Generators MSB LFGEN Level 2 GEN_LEV10 1 GEN LEV9 0 GEN LEV8 1090 3500 00 1 43 D 1 Mainboard SML Byte Bit Bezeichnung Funktion Preseteinstellung 2 7 GEN LEV7 6 GEN LEV6 5 GEN LEV5 4 GEN LEV4 3 GEN LEV3 2 GEN LEV2 1 GEN LEV1 0 GEN LEVO Ausgangspegel des LF Generators LSB LFGEN Level 1 7 MOD CTRL OFF Aussteuerungs berwachung 0 6 FMEXT N FM Modulation extern aus 1 5 AMEXT N AM Modulation extern aus 1 4 FMINT N FM Modulation intern aus 1 3 AMINT_N AM Modulation intern aus 1 2 FM_GAIN Verstarkung FM Pfad 1 1 AM_GAIN Verstarkung AM Pfad 1 0 DC_AC ext Modulation Kop
28. Ground X133 1 24VM X133 2 Supply 24 V Ground X133 3 12VM X133 4 Supply 12 V Ground X133 5 12VM X133 6 Supply 12 V Ground P X133 7 5 VM P X133 8 Supply 5 V Ground P X133 9 3VM P X133 10 Supply 3 3 V MS X133 N TTL level X133 11 Modul_ Select STROBE_N TTL level X133 12 Strobe SERDATA N TTL level X133 13 Data serial EEDATA TTL level X133 14 Daten EEPROM SERCLK TTL level X133 15 Clock serial EECLK_N TTL level X133 16 Clock EEPROM MI 3 TTL level X133 17 Interrupt V_DIAG 2 5 to 2 5 V X133 18 Diagnostic voltage MS14_N TTL level X133 19 Modul_ Select Reserve 1090 3500 00 1 49 E 1 Mainboard SML Signal R A Value range PT Fig Terminal Remark Name Description No RESET P o D TTL level Ee X133 21 Reset 133 20 n c SERB_CLK D TTL level X133 22 Clock from ext Serbus master SERB DATA B D TTL level X133 23 ser Data from to ext Serbus master SERB INT D Schmitt trigger X133 24 Interrupt from ext Serbus decoder SERB SYNC D Schmitt trigger X133 25 Sync line from ext Serbus master Ground P X133 26 ZUM to PULSMOD i all Ip i Ground lo P MET I X134 1 lo P x134 2 Supply 24 V m lo P i rz X134 3 12vm l
29. LF generator supplies a sine wave voltage of max 1 MHz that can be set both in terms of level and frequency and is generated by a DDS component D94 The clock frequency of 10 MHz is derived from the reference loop The component includes the D A converter for generation of the analog signal Subsequent lowpass filters remove harmonics and clock frequency from the output signal The supply voltage of the LF generator 3V LFGEN is generated by transistor V229 The amplifiers N26 generate an output signal LE NT that is used for the internal modulations AM and FM qM This level is adjusted to 1 Vpeak using the digital potentiometer D97 calibration LFGen Level Using the D A converter D103 and the subsequent amplifiers N25 the output signal at X114 LF can be varied in its level between 1 mV and 4 V 1090 3500 00 1 13 E 1 Mainboard SML 1 3 Removing the Mainboard Caution Make sure to observe the instructions given in the following in order not to cause damage to the instrument or endanger anybody Please also note the general safety instructions at the beginning of this manual Note For adjustment the module need not be removed or opened Calibrations carried out with open mainboard might cause the instrument data to deteriorate They should be repeated when the instrument has been fully mounted and warmed up The computing unit on the mainboard features no screening cover For removal and replacement of the board proce
30. MHz tuning voltage 20V A rising sawtooth voltage can now be seen at C386 using the oscilloscope probe A positive input voltage flows into the integral controller causing the output voltage of the controller to fall to its lower voltage limit A voltage of approx 3 V can be measured at X18 1 gt Insert jumper X18 again 1090 3500 00 1 27 E 1 Mainboard SML 1 6 2 3 Adjusting the 800 MHz CRO See circuit diagram 19 20 The oscillator is now adjusted to an average tuning voltage Preparation gt sure that the oscillator and reference signal are applied properly For this purpose check diagnostic points D VCO10 and D REF10 according to Table 1 3 gt Switch on diagnostic point D PLL800F Adjustment gt Detune C224 until the measured voltage is 11 1 V the adjustment is possible without module cover 1 6 2 4 Testing the VCO See circuit diagram sheet 28 25 Both the function and the tuning range of the oscillator of the main PLL are checked Preparation gt Open the RF signal path at signal HF MULT unsolder C305 and solder test cable to it or use RF probe to measure at this place gt Pull jumper X20 and connect power supply unit 0 to 22 V at X20 2 and X20 3 Testing gt Vary tuning voltage from 0 to 22 V the oscillator must oscillate in the range from 180 to 290 MHz without dropout or excessive noise Atthe minimum useful frequency of 201 75 MHz the tuning voltage must range from 1 5 to 4 5 V gt
31. Max AN Einstellung Diagnosepunkt 200 D OFFSETSYN Offsetmessung HF Teil 0 01 0 01 Preset 201 D_PLL800F VCO Abstimmspannung Referenzloop fast 4 16 Preset 202 D_PLL800S VCO Abstimmspannung Referenzloop 4 16 Utilities Ref Osc Source Ext slow Ref Loop Narrow Wartezeit gt 30 s Signal 10 MHz an REFEXT IN anschlieBen 203 D REF10 REF 10 MHz f r Referenzloop 1 2 8 Preset 204 D VCO10 VCO 10 MHz f r Referenzloop 1 2 8 Preset 205 D REF800 VCO 800 MHz Ausgangspegel 0 15 0 6 Preset 206 D REF200 REF 200 MHz in Referenzloop 0 5 2 Preset Abstimmspannung Bandpass ZF 8 14 Preset 207 D ZFTUNE 208 D LO200 LO Pegel Stepsynthese Mischer1 0 1 0 4 Preset 209 D MIX10 50 IF Pegel Stepsynthese Mischer1 0 5 2 Preset 210 D_MIX200 250 RF Pegel Stepsynthese Mischer2 0 15 0 6 Preset 211 D MAINPI Pegel Loopfilter in Main PLL 2 2 Preset 212 D_MAINPLL VCO Abstimmspannung in Main PLL 13 20 Preset 213 D REFPD Pegel REF am Phasen Detektor in Main 1 5 2 8 Preset PLL 214 D VCOPD Pegel VCO am Phasen Detektor in Main 1 5 2 8 Preset PLL 215 D VCO Ausgangspegel VCO in Main PLL 0 5 1 5 Preset 216 D_PULSELEV Pegel SRD Pulse 0 2 0 8 Preset 217 _ Pegel nach Bandpassfilter Vervielfacher 0 2 1 Preset 218 D FSYN 1090 3500 00 Pegel Ausgangsfrequenz SYN 0 03 0 2 Preset 1 32 D 1 SML Diagnosepunkt 219 D BPTUNE Main
32. Referenzspannung des Mainboards eine Tunespannung im Bereich von O 10 V 1 2 3 2 Referenz PLL Modul Reference Loop auf Blockschaltbild 3 Stromlaufblatt 19 22 34 Der VCO der Referenz PLL ist mit einem keramischen Resonator B1 aufgebaut der mit Hilfe der Ab stimmdiode V89 auf seine Sollfrequenz von 800 MHz nachgeregelt wird Der Abgleich ber den Trimm kondensator C224 dient zum Grobabgleich des Oszillators damit die Regelschleife nicht den komplet ten Toleranzbereich der verwendeten Bauteile mit ihrem Ziehbereich abdecken mu Die Transistor stufe V71 entdampft mit ihrer negativen Impedanz den Schwingkreis Die Transistoren V37 sowie V64 pr gen einen konstanten Strom in die Oszillatorschaltung ein Uber einen Trennverst rker N8 wird das Oszillatorsignal ausgekoppelt und steht an der Buchse X109 f r MeBzwecke oder als Referenzfrequenz f r weitere Optionen zur Verf gung Im R ckw rtszweig der PLL teilt der Frequenzteiler D14 das Oszillatorsignal zunachst auf 200 MHz Die Differenzverst rkerschaltung mit V73 und V74 wandelt dieses Signal auf CMOS Pegel die Frequenz teiler D69 und D115 teilen das Signal weiter herunter auf die Vergleichsfrequenz von 10 MHz Das heruntergeteilte Signal wird nun am Phasendetektor D39 mit dem 10 MHz Signal der Referenz verglichen In der Betriebsart Referenz Extern stehen dem Benutzer zwei m gliche Regelbandbreiten zur Verf gung Bei der Regelbandbreite Slow wird der Pfad ber den Regelverst rke
33. V MS_PULS_N lo D TTL Pegel F ch X134 11 Modul Select Pulsmod gen STROBE N D TTL Pegel X134 12 Strobe SERDATA N D TTL Pegel X134 13 Daten seriell EEDATA B D TTL Pegel X134 14 Daten EEPROM SERCLK_N lo D TTL Pegel X134 15 Clock seriell EECLK D TTL Pegel X134 16 Clock EEPROM V_DIAG 2 5 V 2 5 V IER 134 18 Diagnose Spannung n Pal X134 17 19 20 n c RESERVE FUR WEITERE OPTION not fitted Masse P X135 1 24VM 135 2 Versorgung 24 V Masse P X135 3 12VM lo P X135 4 Versorgung 12 V Masse P X135 5 E 135 6 Versorgung 12 Masse P X135 7 5 VM lo P VE od X135 8 Versorgung 5 V Masse P X135 9 1090 3500 00 1 50 D 1 SML Mainboard Signal R A Wertebereich PT Bild Anschlu punkt Bemerkung Name Beschreibung Nr 3VM 135 10 Versorgung 3 3 V MS X135 N TTL Pegel X135 11 Modul Select Reserve STROBE N D TTL Pegel X135 12 Strobe SERDATA N D TTL Pegel X135 13 Daten seriell EEDATA B D TTL Pegel X135 14 Daten EEPROM SERCLK N TTL Pegel X135 15 Clock seriell EECLK N D TTL Pegel X135 16 Clock EEPROM X135 17 n c V DIAG 2 5 2 5 V 135 18 Diagn
34. V170 gleichen die D mpfungen der Pegelstellglieder aus um den Signal Rauschabstand nicht zu sehr zu verschlechtern Eigenschaften AM Modulator Dynamik min 55 dB Ger teeinstellung 100 MHz 10 dBm typ D mpfung ca 20 dB Preset Stellglied Dynamik min 35 dB Ger teeinstellung 100 MHz 10 dBm typ D mpfung je Stellglied ca 15 dB Verst rker BFG21W Uce 3 9 V le 60 mA Verst rkung ca 12 dB 1 2 4 3 Abstimmbare Oberwellenfilter Modul Tunable Harmonic Filters im Blockschaltbild 2 Stromlaufblatt 38 33 und 31 Die Oberwellen des Signals werden mit zwei abstimmbaren Tiefpassfiltern unterdr ckt Die Umschalt grenze der beiden Filter liegt bei 255 25 MHz Oberhalb von 650 MHz werden die Filter mittels eines Bypass Pfades umgangen Bit OWFILT ON Die Abstimmung der Filter erfolgt ber Kapazit tsdioden V115 V122 und V131 V142 die mit einer gemeinsamen Spannung abgestimmt werden Die Steuerspannung wird mit dem 8 Bit D A Wandler U1 und dem OP AMP N12 erzeugt Signal OWTUNE Diagnosepunkt 405 D OWTUNE Die intern ber Firmware ablaufende Kalibrierung Harm Filter ermittelt die Einstellwerte des D A Wandlers Die Umschaltung der Filter erfolgt mit den Pin Dioden V25 V31 V226 und V227 Bit OW2 Die Ansteuerspannung der Pin Dioden wird mit N7 erzeugt 1090 3500 00 1 10 D 1 SML Mainboard Eigenschaften Filter 1 DurchlaBgrenzfrequenz abstimmbar ca 70 MHz 300 MHz Sperrgrenzfrequenz 30 dB
35. X116 1 Versorgung LCD Beleuchtung Masse P X116 2 CFL_OFF o D HCT Pegel Fc 4 X116 3 Beleuchtung ein aus x116 4 5 Verbindung iS Toe al X116 6 Code LC Display KEN p 7303 1 Masse lo D Chez X117 1 5V Supply P 5V X117 2 Versorgung digital LCD VO LCD P 5 15 V X117 3 Versorgung LCD BLE PER N Ka D TTL Pegel X117 4 WR PER D TTL Pegel X117 5 Periferie Schreiben RD_PER_N D TTL Pegel X117 6 Periferie Lesen DO 7 PER D TTL Pegel X117 7 14 Daten Periferie CS_LCD_N lo D TTL Pegel X117 15 Chip Select RESET N O D TTL Pegel X117 16 Reset V15N_LCD o P 5 15 V X117 17 Versorgung LCD 1090 3500 00 1 46 D 1 SML Mainboard Signal R A Wertebereich PT Bild AnschluBpunkt Bemerkung Name Beschreibung LCD ON rx TTL Pegel X117 18 Ein Aus FONT LCD D TTL Pegel X117 19 Wahl Fonts REV LCD D TTL Pegel X117 20 Reversebetrieb ZUM DREHGEBER to knob pe 290 1 BE CZ X118 1 3 8 n C RMK1 D TTL Pegel X118 4 Signal Drehgeber 5 VR o P 5V Fa X118 5 7 Versorgung digital Masse P X118 6 RMK2 nu D TTL Pegel X118 9 Signal Drehgeber D TTL Pegel X118 10 Signal Drehgeber ZUR TASTATUR to keyboard Eo
36. a diagnostic measurement to check that all reference voltages are applied For this purpose check diagnostic points D_ 10VREFHF D 10VREFHF D 5VREFHF D_ 5V SYNE D 8VHF1 D 8VHF2 for their nominal level one after the other see Table in section 1 7 2 or check module according to 1 6 1 1 1 5 3 4 Synchronizing Errors Synchronizing errors of the reference PLL and main PLL of the synthesizer and level control loop on the output unit are indicated on the display with respective error messages If there is a fault in the reference PLL this may also cause unlocking of the main PLL The same is true in the case of a fault in the main PLL Unlocking may cause a missing HF signal and thus unlocking of the level control Error message Error occurs only with Reference External Reference PLL unlocked gt sure that the externally applied signal corresponds to the data sheet with respect to frequency and level gt Check signal path from V34 to 081 to determine whether 10 MHz signal is applied circuit diagram sheet 19 Error also occurs with Reference Internal gt Check module according to 1 6 1 3 gt Check window comparators U4 or U5 circuit diagram sheet 34 according to Table 1 7 Error message Main PLL unlocked gt Check module according to 1 6 1 3 gt Check window comparator according to Table 1 7 circuit diagram sheet 34 ta Make sure that the above error messages are not outpu
37. an unlocked loop MAIN PLL UNLOCKED 1 2 3 6 Frequency Multiplier Module Frequency Multiplier block diagram sheet 3 Circuit diagram sheet 29 31 33 The Frequency Multiplier module multiplies the output signal 201 75 to 269 MHz of the Main Loop by a factor of 3 to 5 to obtain a frequency octave of 605 25 to 1210 5 MHz using the step recovery multiplier V49 RF amplifiers V47 and V70 provide the level required for its control as well as sufficient decoupling to the VCO For filtering the desired spectral line of the multiplication a bandpass filter consisting of three stages is used It can be set to the desired passband frequency via tuning voltage BPTUNE by means of tuning diodes V91 V114 The tuning voltage required for this purpose is generated by means of the DA converter U2 and the current voltage converter N12 The correct voltage values are determined in a calibration routine calibration multiplier filter by means of a level measurement at V61 The integrated RF amplifiers N6 N11 as well as amplifier V48 that is of discrete design decouple the individual filter blocks and provide a sufficient level that is required for a sufficient S N ratio of the output signal HF DIV The output frequency range of 76 to 605 25 MHz is generated by means of frequency division by two four and eight bits DIVOUT 1 0 using the IC 068 Pin diode switches V27 and V29 are used to select the direct path fundamental octave or the divider path B
38. dem digitalen Po tentiometer D97 abgeglichen siehe auch Abschnitt 1 2 4 5 Die frequenzabhangigen Kalibrierwerte werden bei der externen Pegelkorrektur ermittelt und im EEPROM der Baugruppe abgespeichert Der Verst rker V175 gleicht die D mpfung des Mischerpfades aus Eigenschaften Schalter D101 100 Isolation min 70 dB Durchgangsdampfung ca 1 dB Steuerspannungen 0V 6V Mischer B5 RF Frequenz 800 009 MHz 876 MHz IF Frequenz 9 kHz 76 MHz LO Frequenz 800 MHz 7 dBm Einf ged mpfung ca 6 dB Powersplitter Ger teeinstellung Frequenz 5 MHz Durchgangsd mpfung bei 805 MHz ca 11 dB Auskoppeld mpfung bei 805 MHz ca 3 dB Pegeldetektor Ausgangsspannung 0 V 5V Lineare Pegeldynamik ca 30 dB Verstarker V175 Uce 2 75 V le 65 mA Verstarkung ca 20 dB 9 kHz 76 MHz 1090 3500 00 1 11 D 1 Mainboard SML 1 2 4 5 Ausgangsverst rker mit Pegeldetektor Modul Output Stage und Level Detector im Blockschaltbild 2 Stromlaufblatt 39 und 41 Der 2 stufige Ausgangsverstarker hebt den Pegel auf etwa 15 23 dBm bei ca 40 dBc Oberwellenab stand an Die Vorstufe V174 ist mit einem bipolaren Transistor BFG21W die Endstufe V196 mit einem GaAs Transistor HWL30 realisiert Der Spannungsregler N31 V233 erzeugt die 10 V OPUB Versor gungsspannung f r den Endstufentransistor V196 Ein festes Tiefpassfilter am Ausgang der Endstufe unterdr ckt die Oberwellen ab ca 1 3 GHz Um eine m glichst kleine Einf ged mpfung durc
39. durchf hren gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren gt Modulcheck nach Abschnitt 1 6 1 5 durchf hren gt Pegelregelung und Detektorlinearitat nach Abschnitt 1 6 2 10 pr fen Fehler nur bei AM mit internem LF Generator gt Klirrfaktor des LF Generators an LF X114 pr fen Fehler bei AM intern und extern gt Kalibrierung Level Preset durchf hren gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren gt Modulcheck nach Abschnitt 1 6 1 5 durchf hren gt Pegelregelung und Detektorlinearit t nach Abschnitt 1 6 2 10 pr fen Fehler nur bei AM mit internem LF Generator gt Frequenzgang des LF Generators an LF X114 pr fen Fehler bei AM intern und extern Kalibrierung Level Preset durchf hren gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren gt Modulcheck nach Abschnitt 1 6 1 5 durchf hren Umschaltung auf breite Regelschleife pr fen wenn AM eingeschaltet wird R1334 und C708 werden ber R1267 und D89 auf Masse ge legt die Verbindung zu N31 Pin2 wird aufgetrennt Dazu D89 Pin1 3 3 V und D89 Pin16 0 V Schalter D89 Stromlaufblatt 42 1 20 D 1 SML Mainboard 1 5 5 Fehler Ausgangssignal LF an X114 Mainboard Frequenzfehler Referenz Clock fehlerhaft Signal LFGEN CLK auf 10 MHz 3 3 V Rechteck Signal berpr fen siehe Stromlaufblatt 44 Pegelfehler Kalibrierung LFGen Level durchf hren gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren 1090 3500 00 1 21 D
40. individual paths being switched via pin diodes V17 V18 V209 and V212 control bits ZFATT lt 1 0 gt Its purpose is to maintain a constant level for the different frequencies at the IF port of the mixer The values ZFATT for the control are determined in a calibration routine calibration IF filter Since for generation of the required step frequency not only the fundamental but as an option also the harmonic of the divided signal is required a highpass filter or lowpass filter is used for further preselection However they are not required at certain divider frequencies The bits ZFPATH1 3 determine the currently activated path Via amplifier V230 the signal MIX ANALOG is taken to the IF port of mixer BA If none of the three paths is activated a dc voltage is applied via L170 to the IF port of the mixer bit ZF200_ON 1 There the signal is up converted with the 200 MHz signal of the LO to an IF frequency of 187 5 to 266 666 MHz With ZF200 ON 1 DC voltage at MIX ANALOG the LO signal of the mixer is not suppressed and a frequency of 200 MHz is obtained at the RF port of the mixer Two tunable bandpass filters at the RF port of the mixer ensure the necessary suppression of unwanted mixer products The filters are tuned using tuning diodes V214 V225 The tuning voltage is generated using the DA converter U6 and the current voltage converter N12 The RF amplifiers V69 V213 and V202 decouple the two series connected filters and ensure a suffi
41. obtains the frequency range 76 to 1100MHz as well as a 800 MHz LO signal from the synthesis The frequency range is expanded down to 9 kHz by down conversion with the 800 MHz signal as LO The AM modulator with the output amplifiers generates the desired level range 10dBm to approx 23dBm A level detector in conjunction with a level control loop ensures a high temperature stable level accuracy The level control loop features a bandwidth of approx 50 kHz and thus enables an analog AM 1090 3500 00 1 1 E 1 Mainboard SML An LF generator accommodated on the board generates a sine wave signal in the frequency range 0 1 Hz to 1 MHz that can be used for internal modulations This signal is also routed outwards to the front panel of the SML connector LF and can be varied in its level between 1 mV and 4 V see block diagram sheet 2 Note A block diagram is to be found on sheets 1 3 of the connection diagram The designations e g SYN K2 in the connection diagram indicate the names of the shielding chambers and permit faster localization of the circuit components on the mainboard see cover designations and sheet 4 1090 3500 00 1 2 E 1 SML Mainboard 1 2 Function Description 1 2 1 Current Supply with Fuse Board and Voltage Regulators Circuit diagram sheet 6 7 8 27 48 The supply voltages of the power supply are taken via the fuse board to the mainboard where they are filtered and distributed on the entire board They are pro
42. sheets 40 41 Preparation Testing Settings Frequency 9 kHz 5 MHz 5 1 MHz 1100 MHz Level 10 dBm Level Level AttenuatorMode Fixed Connect power meter to instrument output or to X106 via 6dB attenuator pad Record level reference value versus frequency Measure diagnostic point D VDETMIX 9 kHz to 5 MHz or D VDETOUT 5 1 MHz 1 1 GHz and record reference values gt Reduce level in 5 dB steps on the SML gt Check diagnostic voltage D VDETMIX VDETOUT for reference value level reduction 5 dB factor 0 5623 The deviations should be smaller than 0 1 dB gt Read off level on power meter The following level deviations should not be exceeded Reduction in dB ATT FIXED Tolerance in dB 5 0 4 10 0 6 15 12 20 3 0 Start level correction program in the case of excessive level deviations gt Connect power meter with NRV Z51 to SML output connector establish IEC bus connection to controller and start level correction in the program SML SERV EXE Menu Calibrate External gt Note The mainboard must have been mounted completely and warmed up for approx 15 min Error messages must not be displayed 1 6 2 11 Testing the Fan Control Preparation Testing 1090 3500 00 For testing the fan control the mainboard must be removed and operated in the service position upright with power supply extension A ballast resistance of 1000 1W must be connected to connect
43. signal 0 3 BLANK_ENA Level command value to X131 0 2 MOD_OPU2G_N Level command value to OPU1 1 1 MOD_OPU1G_N BLANK with normal polarity 0 0 BLANK_NORM 0 0 7 MIX_OFF Output frequency gt 76 MHz 1 6 LEV_OFF Blanl RF level 0 5 MAX_POUT_N RF level clamped to approx 13 dBm 1 4 SLOW2_OFF Time constant 2 in AM mod path 1 3 SLOW1_OFF Time constant 1 in AM mod path 0 2 DETMIX_OFF Level detector in mixer path 1 1 DETOUT_OFF Output detector 0 0 ALC_ON Automatic level control 1 1090 3500 00 1 42 E 1 SML Mainboard 1 7 4 5 Interface Modulation Conditioning and LF Generator Settings Byte Bit Designation Function Preset setting 8 036 6 E emm O a MN M ZZ IL BL rc 3 LFFREQO FregO Frequency LF_GEN LSB Frequency 2 LFFREQ1 Freq 1 LFFREQ2 Freq2 0 LFFREQ3 Freq3 7 7 LFFREQ4 Freq4 6 LFFREQ5 Freq5 5 LFFREQ6 Freq6 4 LFFREQ7 Freq7 3 LFFREQ8 Freq8 2 LFFREQ9 Freq9 1 LFFREQ10 Freq10 0 LFFREQ11 Freq 1 6 7 LFFREQ12 Freq12 6 LFFREQ13 Freq13 5 LFFREQ14 14 4 LFFREQ15 Freq15 3 LFFREQ16 Freqi6 2 LFFREQ17 Freqi7 1 LFFREQ18 Freq18 0 LFFREQ19 Freq19 5 7 LFFREQ20 Freq20 6 LFFREQ21 Freq21 5 LFFREQ22 Freq22 4 LFFREQ23 Freq23 3 LFFREQ24 Freq24 2 LFFREQ25 Freq25 1 LFFREQ26 Freq26 0 LFFREQ27 Freq27 4 7 LFFREQ28 Freq28 6 LFFREQ29 Freq29 5 LFFREQ30 Freq30 4 LFFREQ31 Freq31 MSB frequency 3 CTRL Control 0 0 2 CTRL Control 0 0 1 POW_DOWN Power Down 1 0 PHASEO PhaseO
44. the signal is decoupled before the mixer and taken to a level detector V179 The temperature compensated and linearized level detector V179 is used for level control at output frequencies below 5 MHz Logarithmic amplifier N4 and amplifier N22 are used to linearize the output voltage of the detector The linearity of the detector is adjusted using the digital potentiometer D97 see also 1 2 4 5 The frequency dependent calibration values are determined in the external level correction and stored in the EEPROM of the module The amplifier V175 compensates for the attenuation of the mixer path Characteristics Switch D101 100 Insulation min 70 dB Insertionloss approx 1 dB Control voltages 0 V 6 Mixer B5 RF frequency 800 009 MHz to 876 MHz IF frequency 9 kHz to 76 MHz LO frequency 800 MHz 7 dBm Insertionloss approx 6 dB Power splitter Instrument setting frequency 5 MHz Insertion loss at 805 MHz approx 11 dB Coupling attenuation at 805 MHz approx 3 dB Level detector Output voltage 0 V to 5 V Linear level dynamic range approx 30 dB Amplifier V175 Uce 2 75 V lg 65 mA Gain approx 20 dB 9 kHz to 76 MHz 1090 3500 00 1 11 E 1 Mainboard SML 1 2 4 5 Output Amplifier with Level Detector Module Output Stage and Level Detector in block diagram 2 Circuit diagram sheet 39 and 41 The 2 stage output amplifier boosts the level to about 15 23dBm with approx 40dBc harmonics suppression Preliminary stage V174 is imple
45. to Table 1 6 gt Check 100 MHz CMOS signal after frequency divider D13 D ZFTUNE 33 Check DA converter U6 using operational amplifier N12 voltage supplies according to circuit diagram D MIX10 50 22 23 Only if D DDSCLK in tolerance gt Check CMOS signal 15 384 MHz after frequency divider 070 gt Check CMOS signal 15 384 MHz after 099 and D120 gt Check RF signal path from output 099 to signal MIX ANALOG according to Table 1 6 D MIX200 250 24 Only if D ZFTUNE in tolerance 1090 3500 00 gt Check RF signal path and operating points from signal ZFFILTER to signal HF MIX2 according to Table 1 6 1 24 E 1 SML Mainboard 1 6 1 4 Module Main Synthesizer amp Multiplier Testing and troubleshooting assumes that no diagnostic points of module Reference amp Step Synthesizer are out of tolerance Circuit Test point out of Troubleshooting tolerance diagram sheet D_ 5 VSYNE 27 gt Check 10 V reference voltage at R1543 gt Check voltage control 5 V with N5 V156 and V235 according to Table 1 7 22 See 1 6 1 3 D REFPD 27 Only if D DDSCLK and D 5 VSYNE are in tolerance gt Check whether the 100 MHz clock signal is applied at D56 Pin25 and D63 Pin15 gt Check the negative voltage supply for D63 Test point P2 5 3 0 3 V gt Check whether the DDS component 056 supplies output signals CMOS clock signals at AW lt 19 6 gt gt Check analog signal path from 063
46. 1 Mainboard SML 1 6 Modulcheck Pr fen und Abgleichen Die Lage der Steckbr cken und MeBpunkte kann aus der Best ckungszeichnung siehe Schaltplan Unterlagen entnommen werden Das Abgleichelement C224 ist am Baugruppendeckel gekennzeichnet Zur Pr fung der einzelnen Module ist das Serviceprogramm SML SERV EXE notwendig Hiermit kann eine umfangreiche Pr fung der Baugruppe erfolgen Dazu kann im Men punkt Check das Pr fen einer einzelnen Komponente Supplies LF Generator Reference amp Step Synthesizer Main Synthesizer amp Multiplier Output Unit 1 oder der gesamten Baugruppe ALL ausgew hlt werden Im Block Diagramm werden nun alle Komponenten die auBer Toleranz liegen durch rote Markierungen gekennzeichnet Die genaue Auflistung aller MeBwerte kann im Report Fenster angezeigt werden Im Men Directmode kann man einzelne Ansteuerbits der verschiedenen Module auf dem Mainboard einstellen um damit eine gezielte Pr fung einzelner Komponenten durchzuf hren Alle aufgef hrten MeBwerte ohne Toleranzangaben sind als Richtwerte zu verstehen Spannungsanga ben ohne weitere Bezeichnung bedeuten DC Spannungen Zu Beginn eines jeden Abgleiches bzw jeder MeBprozedur ist die Baugruppe soweit nicht anders erw hnt in den Presetzustand zu setzen 1 6 1 Modulcheck Zum Test der einzelnen Module wird nun das Serviceprogramm gestartet und ein Check der einzelnen Module ausgef hrt Mit Hilfe des Errorreports kann man sehen welche T
47. 1 8 Fregeunz 4 MHz Pegel 10dBm ES D DETTUNE Abstimmspannung Linearit tsabgleich om 25 Preset Pegeldetektoren 414 D AMANLG Analoges Modulationssignal AM 5 5 Modulation AM AMDepth 100 Spannung periodisch zwischen den Gren AM Source LFGen zen LFGenFreq 0 1Hz 415 D TEMP Temperaturmesstelle 10 mV C 0 01 0 8 416 D_ 10VREFHF Referenz DC Spannung 10 V 97 lios 417 D_ 10VREFHF Referenz DC Spannung 10 V 10 3 9 7 418 D 5VREFHF Versorgungsspannung 5V 5 5 419 D FMANLG 3 5 Modulation FM FMSource LFGen LFGenFreq 0 1Hz Analoges Modulationssignal FM Spannung periodisch zwischen den Grenzen 420 D LO800 Pegel des 800 MHz LO Signals 0 05 421 D_ 5V SYNE Versorgungsspannung f r DDS 5 1 5 8 422 Frei 423 Frei 1090 3500 00 1 33 D 1 Mainboard 1 7 2 Referenzspannungen Tabelle 1 5 Referenzspannungen Spannung MeBpunkt Min V Max V Stromlaufblatt 12VR X2 Pin 3 11 5 12 5 7 12VR X2 Pin 4 11 5 12 5 7 24VR X2 Pin 5 24 25 7 5VR X2 Pin 2 4 8 5 15 7 5VR X2 Pin 1 5 1 4 9 8 3VR P6 3 15 3 45 8 V15N LCD P5 13 7 4 4 8 10V_REF P30 15 5 C292 5 1 5 4 27 3V LFGEN V229 Emitter 3 1 3 5 35 2VDIAG R780 2 5 2 1 35 10V OPUB V233 Emitter 9 7 10 3 39 10V REFHF V228 Emitter 9 9 10 1 48 10V_REFHF V232 Emitter
48. 2 Strobe SERDATA N D TTL Pegel X133 13 Daten seriell EEDATA Iun D TTL Pegel X133 14 Daten EEPROM SERCLK D TTL Pegel X133 15 Clock seriell EECLK_N D TTL Pegel X133 16 Clock EEPROM MI 3 D TTL_Pegel X133 17 Interrupt V_DIAG 2 5 2 5 CR X133 18 Diagnose spannung MS14 N o D TTL Pegel Pe a 4 X133 19 Modul Select 1090 3500 00 1 49 D 1 Mainboard SML Signal R A Wertebereich PT Bild AnschluBpunkt Bemerkung Name Beschreibung Nr X133 20 RESET P o D TTL Pegel Lp X133 21 Reset SERB CLK D TTL Pegel X133 22 Clock von ext Serbus Master SERB DATA B D TTL Pegel X133 23 ser Daten von zu ext Serbus Master SERB INT D Schmitt Trigger X133 24 Interrupt von ext Serbusdekoder SERB_SYNC D Schmitt Trigger X133 25 Sync Leitung con ext Serbus Master Masse P X133 26 ZUM to PULSMOD i all Masse lo P MET I X134 1 24VM P X134 2 Versorgung 24 V Masse lo P i rz X134 3 12VM P X134 4 Versorgung 12 V Masse rom P zs X134 5 12VM P X134 6 Versorgung 12 V Masse Ger P P 1 X134 7 45 VM P X134 8 Versorgung 5 V Masse lo P X134 9 3VM P X134 10 Versorgung 3 3
49. 42 45 Preparation Instrument setting Modulation AM AM Depth 80 Modulation AM AM Source LFGen Modulation AM LFGenFreq 1 kHz Modulation FM FM Source LFGen LF Output State on Connect X114 pint LF to X114 pino MOD Testing Check level at N32 pin7 for 1 kHz 1 V 1 Check level at N27 pin1 for 1 kHz 5 Vp 1 5 Check level at P46 for 4 V 1 5 Check level at N28 pin1 for 1 kHz 2 V 1 gt Check level at N28 pin7 for 1 kHz 1 5 V 1 and 2 V 1 5 DC Instrument setting Modulation AM AM Source Ext gt Check level at P46 for 4 V 1 5 Instrument setting LF Output LFGenFreq 500 kHz VV ON ON gt Check frequency response at P46 for smaller than 0 5 dB gt Check frequency response at N28 pin7 for smaller than 2 dB typ 1 dB 1 6 2 9 Testing the Controller Switchovers See circuit diagram sheet 42 Preparation Set the following bit pattern in direct mode via the service program OPU1 RFLEV 4095 ALC_ON 0 DETOUT_OFF 1 DETMIX_OFF 1 Testing gt Check DC voltage at X11 for5V 3 Set bit MODOPU1G_N 1 and MODOPU2G N 0 gt Check DC voltage at X11 forO 10 mV Set bit MAX_POUT_N 0 gt Check DC voltage at X11 for 1 61 V 5 Set bit LEV_OFF 1 gt Check DC voltage at X11 for 0 6 V 0 1V Set bit BLANK_ENA 1 and BLANK NORM 1 gt Check DC voltage at X11 for 1 61 V 5 1090 3500 00 1 30 E 1 SML Mainboard 1 6 2 10 Testing the Level Control with Detector Linearity See circuit diagram
50. 5 Spurious gt 70 dBc for Determine whether spurious only occur at certain frequencies To this end offset frequencies detune frequency by 1 kHz and measure the offset frequency of the gt 10 kHz from carrier Spurious again Offset frequency of spurious remains the same gt Check module according to 1 6 1 3 gt Check operating point CRO800 circuit diagram sheet 20 Offset frequency of spurious is shifted gt Check module according to 1 6 1 4 gt Check voltage control phase detector N16 V66 and voltage control DDS component N5 V156 V235 according to Table 1 7 circuit diagram sheet 27 28 gt Check phase detector offset of 8 9 0 2 V at node R364 R365 circuit diagram sheet 28 Harmonics gt Check module according to 1 6 1 5 suppression smaller than 30 dBc gt Check operating point of amplifiers V174 and V196 according to Table 1 8 Output frequency between 9 kHz and 76 MHz Check operating point of amplifier V175 according to Table 1 8 Output frequency between 76 MHz and 650 MHz gt Perform calibration Harm Filter 1090 3500 00 1 19 E 1 Mainboard SML 1 5 4 2 Error with FM PHiM Deviation error with FM or PhiM Distortion factor too big at FM or PhiM FM PhiM frequency response out of tolerance 1 5 4 3 Error with AM Deviation error with AM Distortion factor too big with AM AM frequency response out of tolerance 1090 3500 00 Check module according to 1 6 1 2 Check wh
51. A 1 12 1 2 5 Modulationsaufbereitung mit LF Generator ssssssssseeeeeennene 1 13 1 2 5 1 Modulationsaufbereitung enn rennen nnne nnns 1 13 1 2 5 2 Bee e 1 13 1 3 ffnen des Mainboards s s sssssssssssscscssssssssssesescsceesseseatacscsesssasacsescecsssnsssaeaesesseesesseanaes 1 14 1 4 Spezielle Me ger te und 1 15 1 5 Fehlersuche sisted Sege see ite enti d en e rnit eat 1 16 1 5 1 Fehler auf dem Rechner Fronteinheit AA 1 16 1 5 2 Fehler Stromversorgung Spannungszuf hrung esee 1 16 1 5 8 Angezeigte Fehler am Display 1 17 1 5 3 1 Synchronisierfehler iniciis ieissa aa aitan iadaa a aea aidai aiai 1 17 1 5 3 2 1 18 1 5 4 Fehler Ausgangssignal RF OUT an X106 Mainboard 1 19 1 5 4 1 Fehler im CW MOGe eite Eed ee E ns 1 19 1 5 4 2 Fehler ber EM PHIM itte tette Lett inet p HR tede e i re Pes 1 20 1 5 4 3 Feller ber AM initiiert ceste aen etnies qaae Sheds de tee eege 1 20 1 5 5 Fehler Ausgangssignal LF an X114 1 21 1090 3500 00 3 D 1 Mainboard SML 1 6 Modulcheck Pr fen und Abgleichen esee nennen nennen nennen nns 1 22 1 6 1 leie VE 1 22 1 6 1 1 Modul Supplies cease es
52. AM frequency response 1 19 AM Modulator 1 9 Amplifier 1 9 1 10 1 11 1 12 B Block diagram 1 1 C Calibration error 1 17 Checking the modules 1 21 1 3 Detector Linearity 1 30 D viation eror ente eec tos 1 19 Diagnostic Test Points 1 32 1 34 Digital Interface 38 Distortion factor 1 19 Down Converter 1 10 E External interfaces 1 45 F Fan es ude eet avd eet ese exea 1 15 Fan Control eese 1 31 FM PhiM frequency response 1 19 Frequency error 1 20 EUSEB ce eds tenen Ee 1 2 FUSE DOGIG rat tator orte e P cus 1 2 H Harmonic filters eene 1 9 ElartmonieS ero edet eet d 1 18 J Jumper ae 1 21 1090 3500 00 Mainboard L Level conditioning 1 8 Level Control 1 30 level correction 1 18 Level detector 1 10 1 11 Level error 1 18 1 20 LF Generator 1 12 1 29 Lowpass filter
53. Bereich 4 bis 10 dBm liegen 1 6 2 5 Pr fen des Phasendetektors und der Regelschleife in der Main Loop Hierzu Stromlaufblatt 28 Eine exakte berpr fung des integralen Regelverst rkers bei einer ge ffneten Regelschleife ist nicht m glich es wird daher nur auf grobe Funktionalit t berpr ft Vorbereitung gt Steckbr cke X20 ziehen und Netzger t 0 20 V an X20 2 und X20 3 anschlieBen gt Sicherstellen da das Referenzsignal Signal PHASEDET 20 5128 MHz anliegt CMOS Pegel Pr fen gt Abstimmspannung so einstellen da der Oszillator ca 1 5 MHz unterhalb von 266 MHz schwingt An C242 kann mit dem Tastkopf des Oszilloskopes nun eine abfallende S gezahnspannung beo bachtet werden In den integralen Regler flie t nun ein negativer Eingangsstrom der dazu f hrt daB die Ausgangsspannung des Reglers auf 4 6 V ansteigt Diese Spannung kann an P49 nachgemessen werden gt Abstimmspannung so einstellen da der Oszillator ca 1 5 MHz oberhalb von 266 MHz schwingt An C259 kann mit dem Tastkopf des Oszilloskopes nun eine ansteigende Sagezahnspannung beo bachtet werden In den integralen Regler flieBt ein positiver Ein gangsstrom der dazu f hrt daB die Ausgangsspannung des Reglers nun auf seine untere Spannungsgrenze abfallt Die Spannung von Ca 4 6 V kann an P49 nachgemessen werden gt Steckbriicke X20 wieder best cken 1090 3500 00 1 28 D 1 SML Mainboard 1 6 2 6 Pr fen der Voreinste
54. Diagnostic D ep ER 1 5 1 2 2 6 PlO and Interrupts eem e ete eiie edat teta 1 5 1 2 2 7 Display and Contrast Setting ssssssssssssssssseseeeeenee nennen nennen 1 5 1 2 2 8 Interfaces Module 1 5 1 2 2 9 Memory for Production Data 1 5 1 2 3 RI 1 6 1 2 3 1 me 1 6 1 2 3 2 Reference PLL Dm 1 6 1 2 3 3 ET EE EE 1 7 1 2 3 4 MR UE 1 7 1 2 3 5 Mali Roo Em 1 8 1 2 3 6 Frequency Mu ltipller 35 ken diced oec e Ecos 1 8 1 2 3 7 IM seca det clave 1 9 1 2 4 OUPA UN EE 1 9 1 2 4 1 Level Gonditionind 5 1 9 1 2 4 2 AM Modulator and Level Preset A 1 10 1 2 4 3 Tunable Harmonic Filters A 1 10 1 2 4 4 Down Converter with Level 1 11 1 2 4 5 Output Amplifier with Level Detector ens 1 12 1 2 5 Modulation Conditioning with LF Generator 1 13 1 2 5 1 Modulation Conditioning c cccccceesceeeeeeeceeeeeeaeeeeneeceeeecaeeeeaaeseeaeeseaeeesaeesaeeseneeeeaees 1 13 1 2 5 2 EE EDT 1 13 1 3 Removing the Mainboard 1 14 1 4 Special Measuring Instruments and Accessories eese 1 15 1 5 Tro bleshoolifig 2 u reete eee ues 1 16 1 5 1 Error on the Computing Unit Front Un 1 16 1 5 2 Err
55. Funktion Bemerkung 2 7 ZF200 ON Umschaltung Attenuator vor Mischer 1 1 DC 200 MHz 6 ZFATT1 Attenuatorstellung f r Mischfrequenz vor MSB 5 ZFATTO Mischer 1 0 3 LSB 4 MIX10 ON Einschalten Festteiler durch 2 vor Mischer 1 1 Festteiler 2 ein 5 Umschaltung Regelbandbreite in 800 MHz 0 Festteiler 2 aus 3 REFFAST OFF Aeterehz PLE 0 Regelbandbreite 1 kHz Umschalter f r externe Referenz 1 Regelbandbreite 10 Hz 2 REFEXT 1 REFEXT OCXO Pfad Ein Aus O REFINT 1 OPT ON 1 Pfad OCXO ein VCTCXO Standard 10 MHz Ein Aus 0 Pfad OCXO aus 0 REF ON 1 VCTCXO ein 0 VCTCXO aus 1 7 LFWR OFF Write Signal am LF Generator sperren 1 Write gesperrt Leseclock DDS MOD 0 Leseclock ein 6 RDDDS OFF 1 Leseclock aus Diagnosemultiplexer 1 3 FM Offset Kalibrierung 5 SYNDIAG ENA3 Ein Aus 1 MUX ein 4 SYNDIAG ENA2 0 MUX aus 3 SYNDIAG ENA1 2 SYNDMUX2 Diagnosemultiplexer Pfad 0 7 MSB 1 SYNDMUX1 0 SYNDMUXO LSB 1 7 4 3 Schnittstelle Einstellung interne Register DDS MOD Die Nachricht f r einen Schreibzugriff setzt sich aus einer 8Bit Adresse und maximal einem 64 Bit Datenwort zusammen D lt 63 0 gt Controll Register Information maximal 64 Bit A lt 7 4 gt Basis Adresse des DDS MOD statisch eingestellt Adresse 0 A lt 3 0 gt Sub Adresse zur Adressierung der internen Control Register und externen Schieberegister Da die Einstellbits der internen Kontrollregister nicht zuganglich sind werden nur die Bits der Ausgabe ports beschrieben Die i
56. ILTO st tzpunkten LSB 6 7 OWFILT7 Abstimmspannung f r abstimmbare MSB 6 OWFILT6 Oberwellenfilter im Teilerbereich 5 OWFILT5 Filter1 76 255 MHz 4 OWFILT4 Filter2 255 605 25 MHz 3 OWFILT3 0 21V 2 OWFILT2 Daten liegen im SRAM 1 OWFILT1 lineare Interpolation zwischen den Frequenz 0 OWFILTO st tzpunkten LSB 5 7 BPFILT7 Abstimmspannung f r abstimmbare MSB 6 BPFILT6 Bandpassfilter im Frequenzbereich 5 BPFILT5 605 25 1100 MHz 4 BPFILT4 0 21V 3 BPFILT3 Daten liegen im SRAM 2 BPFILT2 1 BPFILT1 lineare Interpolation zwischen den Frequenz 0 BPFILTO st tzpunkten LSB 4 7 RESET DDS Reset f r DDS MOD 1 Reset 6 DDSDIV Teilerumschaltung Referenzclock 0 100 MHz DDS MOD 1 66 66 MHz 5 READ_DDS Lesestrobe fir DDS MOD 1 Lesen FM Offset Kalibrierung 4 OW2 OWl1 Wahl Oberwellenfilter Ausgang Teiler 0 OW1 76 255 MHz 1 OW2 255 605 25 MHz 3 OWFILT_ON Einchalten Pfad Oberwellenfilter1 2 1 OW Filterpfad ein 76 605 25 MHz 2 ZFPATH3 Hochpassfilterbank f r 1 ZF Frequenz Hochpassfilter 1 ZFPATH2 Tiefpassfilter 0 ZFPATHI Direkter Pfad 3 7 FMDIV2 Teilerfaktor f r Abtastfrequenz A D Wandler MSB 6 FMDIV1 FM PM Bereich 0 5 5 FMDIVO LSB 4 MIXDIV4 Teilungsfaktoren f r Mischfrequenzen an Mi MSB S Ger SC te Teil fakt 3 24 f r F 2 MIXDIV2 en tigte Teilungsfaktoren 3 24 f r Frequen 1 MIXDIV1 zen 8 33 66 66 MHz 0 MIXDIVO LSB 1090 3500 00 1 39 D 1 Mainboard SML Byte Bit Bezeichnung
57. MA 1090 3500 00 1 35 E 1 Mainboard Component Operating point V48 3 8 0 5 V 35 8mA N10 5 1 1 V Pin 3 18 7 SML Input level in dBm Output level in dBm Test frequency 1246 800 MHz 0 4 100 MHz Table 1 7 Reference voltages DC operating points and digital signals Operating point signal 1090 3500 00 Function Component 800 MHz CRO V71 5 3 0 4 V Ic 48 6 mA Main VCO V82 Uce 4 8 0 4 V Ic 40 6 mA Main VCO V83 Uce 3 8 0 4 V Ic 40 6 mA Voltage supply N16 Pin3 5 0 1V Phase detector Main Loop V66 5 0 5V le 15 5 Voltage supply N5 Pin3 5 29 0 1 V DDS synthesizer V235 V156 2 5 0 5 V 280 50 mA Clock conditioning FM and D4 Pin 12 CMOS 25 MHz Dithering Pin 13 CMOS 12 5 MHz D106 Pin 3 CMOS 12 5 MHz Pin 6 CMOS 12 5 MHz Pin 11 CMOS 6 25 MHz D117 Pin 3 CMOS 12 5 MHz Pin 5 CMOS 6 25 MHz Window comparators for U5 Pin 5 and 1 85 0 05 V interrupts U4 Pin3 U5 Pin and 0 055 0 005 V UA Pin 6 U3 Pin 3 0 7 0 05 V U3 Pin 6 0 7 0 05 V 1 36 E 1 SML 1 7 3 2 Output Unit Mainboard The components are listed in the table in the order in which they are to found in the path Table 1 8 Operating points and RF level output unit Component Operating point Input level in dBm Output level in Setting dBm V173 Uce 3 9V 0 3V 3 5 14 F
58. OM SERCLK D TTL level X135 15 Clock serial EECLK_N lo D TTL level X135 16 Clock EEPROM X135 17 DC V DIAG nu A 2 5 to 42 5 V X135 18 Diagnostic voltage MS13_N lo Io Ter ievel x135 19 Modul_Select Reserve MI 1 D TTL level X135 20 Interrupt Reserve FURTHER OPTION OR BOARD model component WITH SERBUS DECODER Ground P X136 1 Es lo x62 Supply 24 V Ground P X136 3 lo Ix se 4 Supply 12 V Ground P X136 5 lo Ixise s Supply 12 V Ground P X136 7 5 VM o P X136 8 Supply 5 V Ground P X136 9 lo P X136 10 Supply 3 3 V MS11 N D TTL level X136 11 Modul Select Reserve RESET P O D TTL level X136 12 Reset for ext Serbus master SERB CLK D TTL level X136 13 Clock from ext Serbus master SERB DATA B D TTL level X136 14 ser Data from to ext Serbus master SERB INT D Schmitt trigger X136 15 Interrupt from ext Serbus decoder SERB_SYNC D Schmitt trigger X136 16 Sync line from ext Serbus master STROBE N D TTL level X136 17 Strobe SERDATA_N o D TTL level D X136 18 Da Reserve Ground D 136 19 1090 3500 00 1 51 1 Main
59. OWTUNE bei Es wird gepr ft ob die Kalibrierwerte innerhalb eines typischen Bereichs liegen Cal test Harm gt Kalibrierung HarmFilter durchf hren D_VDETOUT bei Es wird gepr ft ob sich die Filterflanke der Oberwellenfilter verstellen l t Cal test Harm D LEVPRES bei Es wird gepr ft ob die Kalibrierwerte innerhalb eines typischen Bereichs liegen Cal test LPR Kalibrierung LevelPreset durchf hren D AMOD bei Es wird gepr ft ob der AM Modulator im typischen Arbeitspunkt ist Cal test LPR gt Kalibrierung LevelPreset durchf hren D_AMOD bei Cal test Die Umschaltung zwischen schneller und langsamer AM Regelschleife wird gepr ft LPR SLOW OFF1 2 gt Reglerumschaltung nach Abschnitt 1 6 2 9 pr fen 1090 3500 00 1 26 D 1 SML Mainboard 1 6 2 Pr fungen und Abgleiche 1 6 2 1 Pr fen des 800 MHz CRO Hierzu Stromlaufblatt 19 20 Es wird die Funktion sowie der Abstimmbereich des Oszillators berpr ft Vorbereitung gt Steckbr cke X18 ziehen und Netzger t 0 20 V an X18 2 und X18 3 anschlieBen gt Spektrumanalysator an X109 anschlie en Einstellung CF 800 MHz Span 10 MHz REF LEVEL 10 dBm Pr fen gt Abstimmspannung auf 11 V einstellen und nachpr fen ob Oszillator bei 800 1 MHz schwingt ansonsten Trimmer C224 so abstim men daB Oszillator in gew nschtem Bereich schwingt gt Abstimmspannung von 0 20 V variieren der Oszillator mu ohne Aussetzer oder Rausch berh hungen innerhalb des Bereichs 800 MHz
60. Oszilloskop 20 bzw 10 MHz CMOS Signal nachmessen gt CMOS Signal 10 MHz im weiteren HF Pfad 053 und 081 bis P39 berpr fen D PLL800F 19 21 Ist nur D PLL800F au er Toleranz D PLL8008 in Toleranz bzw umgekehrt D PLL800S Pr fung Phasendetektor und Regelschleife nach Abschnitt 1 6 2 2 Beide MeBpunkte auBer Toleranz gt Pr fen des 800 MHz CRO nach Abschnitt 1 6 2 1 gt Pr fen des Phasendetektors und der Regelschleife der Referenz PLL nach Abschnitt 1 6 2 2 gt Abgleich des 800 MHz CRO nach Abschnitt 1 6 2 3 ausf hren D LO800 20 40 Nur falls D REF800 in Toleranz gt HF Verstarker V46 nach Tabelle 1 6 berpr fen D LO200 21 22 Nur falls D REF200 in Toleranz gt HF Signalpfad und Arbeitspunkte V75 bis V76 nach Tabelle 1 6 berpr fen D DDSCLK 22 Nur falls D LO200 in Toleranz gt HF Signalpfad und Arbeitspunkte V80 bis Eingang D13 nach Tabelle 1 6 ber pr fen gt CMOS Signal 100 MHz nach Frequenzteiler D13 berpr fen D ZFTUNE 33 DA Wandler U6 mit Operationsverst rker N12 berpr fen Spannungsversorgungen nach Stromlauf D MIX10 50 22 23 Nur falls D DDSCLK in Toleranz gt CMOS Signal 15 384 MHz nach Frequenzteiler D70 berpr fen gt CMOS Signal 15 384 MHz nach D99 und D120 berpr fen gt HF Signalpfad von Ausgang D99 bis Signal MIX ANALOG nach Tabelle 1 6 berpr fen D MIX200 250 24 Nur falls D ZFTUNE in Toleranz 1090 3500 00 gt HF Signalpfad und Arbeitspunkte von Signal ZFFILTER bis Sign
61. ROHDE amp SCHWARZ Gesch ftsbereich MeBtechnik Servicehandbuch SIGNALGENERATOR R amp S SMLO1 1090 3000 11 R amp S SMLO2 1090 3000 12 R amp S SMLO3 1090 3000 13 ENGLISH SERVICE MANUAL FOLLOWS FIRST COLOURED DEVIDER Band 1 Servicehandbuch besteht aus 2 Banden Printed in the Federal Republic of Germany 1090 3123 24 03 1 SML Register bersicht Register bersicht Sicherheitshinweise Qualitatszertifikat Support Center Adresse Liste der R amp S Niederlassungen BAND 1 Grundunterlagen Prufen und Instandsetzen der Baugruppen Mainboard emo Register 1 BAND 2 Pr fen und Instandsetzen der Baugruppen LEE Register 2 Eichleitung 1 1 2 2 3 3 GHZ eessen geesde oe na zo cuenca tanc cn sme acera eben Register 3 Schaltmetzteil Lm Register 4 Referenzoszillator OXCO Option SML B1 nennen nnne Register 5 Pulsmodulator Option SML B3 Register 6 UE ue DIE Register 7 1090 3123 24 RE D 2 SML Austausch von Baugruppen und Kabeln Grundunterlagen Dieses Kapitel enth lt die Grundunterlagen f r das SMVO3 Grundger t F r die Bestellung von Ersatz teilen und Baugruppen wenden Sie sich bitte an unseren Ersatzteil Schnelldienst oder an Ihre Rohde amp Schwarz Servicestelle und beachten Sie die Hinweise im folgenden Abschnitt Austausch von Bau gruppen und Kabeln Die Adresse unseres Ersatzteil Sch
62. RST Reset of HW interrupt alarm 3 DIAG ENA Switch on diagnostic multiplexer 2 DIAG2 Address diagnostic point 1 DIAG1 0 DIAGO Byte Bit Designation Function Remark REFTUNE12 Tuning voltage for internal MSB REFTUNE11 VCTCXO or optional OCXO REFTUNE10 Oto 10V REFTUNE9 Data lies in the internal EEPROM REFTUNE8 REFTUNE7 REFTUNE6 REFTUNE5 REFTUNE4 REFTUNE3 REFTUNE2 REFTUNE1 LSB o A bk OO o A bk MON kv ch 1090 3500 00 1 38 E 1 SML Mainboard Byte Bit Designation Function Remark 7 7 ZFFILT7 Tuning voltage for tunable MSB 6 ZFFILT6 bandpass filters of step synthesis 5 ZFFILT5 187 5 to 266 66 MHz 4 ZFFILT4 Oto 21V 3 ZFFILT3 2 ZFFILT2 Data lies in the SRAM 1 ZFFILT1 Linear interpolation between the frequency 0 ZFFILTO sampling points LSB 6 7 OWFILT7 Tuning voltage for tunable MSB 6 OWFILT6 harmonic filters in the divider range 5 OWFILT5 Filter 1 76 to 255 MHz 4 OWFILT4 Filter 2 255 to 605 25 MHz 3 OWFILT3 0 to 21V 2 OWFILT2 Data lies in the SRAM 1 OWFILT1 linear interpolation between the frequency 0 OWFILTO sampling points LSB 5 7 BPFILT7 Tuning voltage for tunable MSB 6 BPFILT6 bandpass filters in the frequency range 5 BPFILT5 605 25 to 1100 MHz 4 BPFILT4 0 to 21V 3 BPFILT3 Data lies in the SRAM 2 BPFILT2 1 BPFILT1 linear interpolation between the frequency 0 BPFILTO sampling points LSB 4 7 RESET_DDS Reset for DDS MOD 1 Reset 6 DDSDIV Divider switchover refere
63. Ref Osc Adjustment State On Frequency Adjustment 2048 222 D DDSCLK Level reference clock DDS MOD 1 5 2 8 Preset 223 unused Diagnostic point Test point Min V Max V_ Setting 400 D LEVPRES Tuning voltage Preset controller 0 1 1 5 Preset 401 D REFAM AM reference signal 2 5 1 Preset 402 D_AMOD Tuning voltage AM modulator 0 3 1 2 Preset 403 D LFGEN Output level LF generator 4 4 LFOutput State on Voltage periodically between the limits Voltage 4 V LFGenFreq 0 1Hz 404 _8 1 Supply voltage for RF stages 7 55 8 35 405 D OWTUNE Tuning voltage harmonics filter 2 6 Preset E frei 407 D 8VHF2 Supply voltage for RF stages 7 55 8 35 408 D_VDETOUT Output detector final amplifier 1 2 Preset 409 Level before AM modulator 1 5 0 3 Preset 410 D SWITCH Level after AM modulator 0 5 0 01 Preset 411 D MIX Level in IF path of down converter 1 0 05 Frequency 70 MHz Level 10 dBm 412 D VDETMIX Detector voltage mixer path 1 8 Frequency 4 MHz Level 10 dBm 413 D DETTUNE Tuning voltage linearity adjustment level 2 5 Preset detectors 414 D AMANLG Analog modulation signal AM 5 Modulation AM AMDepth 100 voltage periodical between the limits AM Source LFGen LFGenFreq 0 1Hz 415 TEMP Temperature test point 10 mV C om los 416 D_ 10VREFHF Reference DC voltage 10 V 9 7 10 3
64. Servicestellung hochkant mit Netzteilverl ngerung betrieben wer den Am Stecker X100 mu zwischen Pini und Pin2 ein Lastwider stand von 100 Q 1 W angebracht werden gt Spannung an V12 V238 Pini Basis auf 19 5 V 1 V pr fen Temperatur von R1654 ca 30 C Diese Spannung ist von der Temperatur des R1654 abhangig und sollte bei Abk hlung desR1654 mittels Kaltespray nicht gr Ber als 21 V werden gt Spannung an X100 Pin2 auf 10 V 2 5 V pr fen Temperatur von R1654 ca 30 C Diese Spannung ist von der Temperatur des R1654 abh ngig sie sollte bei Abk hlung des R1654 mit Kaltespray nicht kleiner als 6 V werden gt Lastwiderstand 100 wieder entfernen 1 31 D 1 Mainboard SML 1 7 Tabellen und Schnittstellen 1 7 1 Liste der DiagnosemeBpunkte Tabelle 1 2 Diagnosepunkte Rechner und Versorgungsspannungen MeBpunkt Min V Max AN Einstellung Diagnosepunkt D OFFSETCPU Masseoftset CPU 001 001 Preset 001 D VA24P Versorgungsspannung 24 V 23 25 Preset 002 D VA12P Versorgungsspannung 12 V 11 5 12 5 Preset 003 D_VA12N Versorgungsspannung 12 V 11 5 12 5 Preset E D_OFFSETCPU Masseoffset CPU 0 01 0 01 Preset 005 D_VA5N Versorgungsspannung 5 V 4 7 5 3 Preset 006 D VLCD Versorgung LCD 4 5 13 6 Utilities Display Contrast 0 63 007 one D REF10 Referenz 10V 9 7 10 3 Preset Tabelle 1 3 Diagnosepunkte Synthese MeBpunkt Min V
65. TPORT lt 15 0 gt where further control bits for the modules DDS Synthesizer and Main Loop are applied and an input port MOD lt 15 4 gt where the digital modulation data 12 bits for FM and PhiM are fed in Transistors V156 and V235 as well as operational amplifier N5 adjust the supply voltage of the DDS component to 5 25 V Transistor V15 generates the required supply voltage of 5 V for the DA converter 1090 3500 00 1 7 E 1 Mainboard SML 1 2 3 5 Main Loop Module Main Loop on Block diagram sheet 3 Circuit diagram sheet 25 26 28 34 The Main Loop generates the frequency range from 201 75 to 269 MHz Transistor V82 with its negative impedance at the base reduces damping of the oscillator circuit that is tuned via tuning diodes V123 130 tuning voltage TUNE VCO Transistors V38 V65 and V199 are used to stabilize the operating point of the oscillator The RF signal is decoupled via the basic stage with V83 A subsequent ohmic divider is used to split up the signal into two paths HF Mult is the output signal to the Frequency Multiplier LO MIX2 is the signal in the reverse path of the PLL and is used as LO signal for mixer B3 which down converts step frequency and oscillator signal to an IF of 15 02 to 27 06 MHz The following diplexer ensures sufficient suppression of high frequency mixer products as well as good matching to the mixer V86 and V85 convert the signal to CMOS level P41 The subsequent frequency divider D72 divides the s
66. Vor der eigentlichen Fehlersuche am Mainboard mu sichergestellt sein da alle Versorgungsspan nungen ordnungsgem anliegen desweiteren mu per Diagnosemessung berpr ft sein da alle Referenzspannungen anliegen Dazu sind die Diagnosepunkte D_ 10VREFHF D 10VREFHF D 5VREFHF D_ 5V SYNE D 8VHF1 und D 8VHF2 der Reihe nach auf ihre Sollpegel zu berpr fen siehe Tabelle Abschnitt 1 7 2 oder Modulcheck nach Abschnitt 1 6 1 1 1 5 3 1 Synchronisierfehler Synchronisierfehler der Referenz PLL und der Main PLL des Synthesizers sowie der Pegelregelschleife auf dem Ausgangsteil werden am Display mit entsprechenden Fehlermeldungen angezeigt Ist ein Feh ler an der Referenz PLL so kann dies auch zu einem Ausrasten der Main PLL f hren Das gleiche gilt f r den Fehlerfall an der Main PLL Ein Ausrasten hier kann zu fehlendem HF Signal und damit zu ei nem Ausrasten der Pegelregelung f hren Fehlermeldung Refe Fehler tritt ausschlie lich bei Referenz Extern auf rence PEL unlocked gt Sicherstellen da das extern eingespeiste Signal in Frequenz und Pegel dem Datenblattwert entspricht gt Signalpfad V34 bis D81 berpr fen ob 10 MHz Signal anliegt Stromlaufblatt 19 Fehler tritt auch bei Referenz Intern auf gt Modulcheck nach Abschnitt 1 6 1 3 durchf hren berpr fen der Fensterkomparatoren U4 bzw U5 Stromlaufblatt 34 nach Tabelle 1 7 Fehlermeldung Main gt Modulcheck nach Abschnitt 1 6 1 3 durchf hre
67. X136 25 Modul Select Reserve MI 2 D TTL Pegel X136 26 Interrupt Reserve AUFSATZ PLATINE MIT model component SERBUS MASTER RESET P D TTL Pegel X137 1 Reset f r ext Serbus Master CS SERB N D TTL Pegel X137 2 Chip Select f r ext Serbus Master RD PER N D TTL Pegel X137 3 Readsignal Periferie WR PER N D TTL Pegel X137 4 Lesesignal Periferie A1 5 PER D TTL Pegel X137 5 9 Adresse Periferie DO D15 PER B D TTL Pegel X137 10 25 Daten Periferie INT SERB N D TTL Pegel X137 26 Interrupt von ext Serbus Master SERB CLK D TTL Pegel X137 27 Clock von ext Serbus Master SERB DATA B D TTL Pegel X137 28 Daten von zu ext Serbus Master SERB INT D Schmitt Trigger X137 29 Interrupt zu ext Serbus Master SERB SYNC D Schmitt Trigger X137 30 Sync Leitung von ext Serbus Master Masse D X137 31 32 5 VR X137 33 34 5 V Versorgung f r ext Serbus Master RF UNMOD o X190 not fitted RF von X191 not fitted RF MOD2 x192 not fitted ICE ADAPTER not fitted ICE Adapter X300 1 208 nur f r Labor und Testzwecke 1090 3500 00 1 52 D 1 SML Mainboard Sicherungsboard Fuse Board 1090 3523 Signal R A Wertebereich PT Bild AnschluBpunkt Bemerkung Name Beschreibung Nr ZUM to MAINBOARD V12P 12 V 43 X125 A1 A6 Versorgungs spannung V12N 12 V 43 X125 B1 B2 Versorgungs spa
68. a bzw IEC 83 DS 006 7107 Typ SAA3 10 A 250 V Australien nach AS C112 1964 Ap DS 0025 2365 DIN 49 441 10 A 250 V abgewinkelt Europa ohne Schweiz DS 0099 1456 DIN 49 441 10 A 250 V gerade 1090 3000 24 2 D 1 SML Achtung Vor dem Entfernen der R ckwandf Be und dem Abziehen des Tubus das Ger t auf die Frontgriffe stellen um eine Besch digung des Ger tes durch Herausrutschen zu vermeiden Beim Aufstecken des Tubus darauf achten da keine Kabel eingeklemmt oder ab gezogen werden 1090 3000 24 3 D 1 Gehauseaufbau nach der Bauweise 2000 SML Gehauseaufbau nach der Bauweise 2000 Das Geh use besteht nach der BW 2000 im wesentlichen aus dem ger tespezifischen Chassis einem Tubus 10 Ger tef en 7 8 12 und Frontgriffen 2 Das ger tespezifische Gehausechassis ist in der Mitte der oberen Abbildung dargestellt Es setzt sich zusammen aus einem Frontrahmen und einem Baugruppentr ger mit R ckwanne Der Frontrahmen ist aus Aluminiumprofil ge bogen der Baugruppentrager ist als Blechbie geteil geformt Die Frontseite wird durch eine ebenfalls ger tespezifische Montagewanne 4 und eine Fronthaube 1 komplettiert Zum VerschlieBen des Ger tes den Tubus von der R ckseite ber das Chassis schieben Den Tubus mit Hilfe der R ckwandf Be 12 mit aufgesteckten Elastikpuffern anschrauben Die unteren Ger tef Be mit Antirutsch Einsatz 7 8 sind fest mit dem Tubus ve
69. achpr fen ob das Referenzsignal bei 800 MHz ebenfalls zu hohen St rhub hat Hierzu Signal an X109 OUT800 messen wenn St rhub zu groB gt Modulcheck nach Abschnitt 1 6 1 3 durchf hren Wenn St rhub in Ordnung gt Modulcheck nach Abschnitt 1 6 1 4 durchf hren gt Spannungsregelung Phasendetektor N16 V66 und Spannungsrege lung DDS Baustein N5 V156 V235 nach Tabelle 1 7 berpr fen Stromlaufblatt 27 28 gt Arbeitspunkt VCO V82 V83 in Main PLL nach Tabelle 1 7 berpr fen Stromlaufblatt 25 Feststellen ob Nebenlinien nur bei bestimmten Frequenzen auftreten Hierzu Frequenz um 1 kHz verstimmen und Ablagefrequenz der Nebenli nie neu messen Ablagefrequenz der Nebenlinie bleibt gleich gt Modulcheck nach Abschnitt 1 6 1 3 durchf hren gt Arbeitsounkt CRO800 berpr fen Stromlaufblatt 20 Ablagefrequenz der Nebenlinie verschiebt sich gt Modulcheck nach Abschnitt 1 6 1 4 durchf hren gt Spannungsregelung Phasendetektor N16 V66 und Spannungsrege lung DDS Baustein N5 V156 V235 nach Tabelle 1 7 berpr fen Stromlaufblatt 27 28 gt Phasendetektoroffset von 8 9 0 2 V an Knoten R364 R365 ber pr fen Stromlaufblatt 28 gt Modulcheck nach Abschnitt 1 6 1 5 durchf hren gt Arbeitspunkt von Verst rker V174 und V196 nach Tabelle 1 8 ber pr fen Ausgangsfrequenz zwischen 9 kHz und 76 MHz gt Arbeitspunkt von Verst rker V175 nach Tabelle 1 8 berpr fen Ausgangsfreque
70. agram D REF10 Without SML B1 gt Check output signal B2 as well as signal path from V33 to D81 10 MHz signal With SML B1 Check input signal OPTREF as well as signal path from D64 to D81 10 MHz signal D REF800 20 gt Check 800 MHz CRO according to 1 6 2 1 gt Check RF amplifier N8 according to Table 1 6 D REF200 20 21 Only if D REF800 in tolerance gt Check RF signal path and operating points from 014 to 069 according to Table 1 6 D VCO10 21 19 Only if D REF200 in tolerance gt Measure again 20 or 10 MHz CMOS signal at output frequency divider D69 and D115 using probe and oscilloscope gt Check 10 MHz CMOS signal in the further RF path 053 081 until P39 D PLL800F 19 to 21 If only D PLL80O0F is out of tolerance D PLL800S in tolerance or vice versa D PLL800S gt Check phase detector and control loop according to 1 6 2 2 Both test points out of tolerance gt Check the 800 MHz CRO according to 1 6 2 1 Check the phase detector and control loop of the reference PLL according to 1 6 2 2 gt Adjust the 800 MHz CRO according to 1 6 2 3 D LO800 20 40 Only if D REF800 in tolerance gt Check RF amplifier V46 according to Table 1 6 D LO200 21 22 Only if D REF200 in tolerance gt Check RF signal path and operating points V75 to V76 according to Table 1 6 D DDSCLK 22 Only if D LO200 in tolerance gt Check RF signal path and operating points V80 to the input D13 according
71. al RF MIX2 nach Tabelle 1 6 berpr fen 1 24 D 1 SML Mainboard 1 6 1 4 Modul Mam Synthesizer amp Multiplier 6 Bei der Pr fung bzw Fehlersuche wird vorausgesetzt daB beim Modul Heference amp Step Synthesizer keine Diagnosepunkte auBer Toleranz sind Testpunkt auBer Strom Fehlersuche Toleranz laufblatt D_ 5VSYNE 27 gt 10 V Referenzspannung an R1543 berpr fen gt Spannungsregelung 5 V mit 5 V156 und V235 nach Tabelle 1 7 berpr fen D DDSCLK 22 Siehe Abschnitt 1 6 1 3 D REFPD 27 Nur falls D DDSCLK sowie D_ 5VSYNE in Toleranz berpr fen ob das Taktsignal von 100 MHz an D56 Pin25 und D63 Pin15 anliegt berpr fen der negativen Spannungsversorgung f r D63 MeBpunkt P2 5 3 0 3 V gt berpr fen ob DDS Baustein 056 Ausgangssignale liefert CMOS Taktsignale an AW lt 19 6 gt gt Analoger Signalpfad von 063 bis D126 nach Tabelle 1 6 berpr fen D VCO 25 28 gt VCO nach Abschnitt 1 6 2 4 berpr fen D MAINPLL 28 gt Pr fen der Voreinstellspannung nach Abschnitt 1 6 2 6 D VCOPD 25 26 Nur falls D VCO D MAINPLL in Toleranz Pr fen des HF Signalpfades und der Arbeitspunkte von V84 V203 auf dem LO Pfad nach Tabelle 1 6 Pr fen des IF Signals nach dem Mischer MeBpunkt P41 Frequenz ca 20 MHz gt CMOS Signal der halben IF Frequenz nach 072 nachmessen D MAINPI 28 Nur falls D REFPD in Toleranz gt VCO nach Abschnitt 1 6 2 4 berpr fen g
72. aloge AM 1090 3500 00 1 1 D 1 Mainboard SML Ein auf der Baugruppe befindlicher LF Generator erzeugt ein Sinussignal im Frequenzbereich 0 1 Hz 1 MHz das f r interne Modulationen verwendet werden kann Dieses Signal wird auBerdem nach auBen an die Fronplatte des SML Buchse LF gef hrt und kann im Pegel zwischen 1 mV und 4 V variiert wer den siehe Blockschaltbild Blatt 2 Hinweis Ein Blockschaltbild befindet sich auf den Bl ttern 1 3 der Schaltplan Unterlagen Die Bezeichnungen z B SYN K2 in den Stromlauf Unterlagen geben die Namen der Abschirmkammern an und dienen zur schnelleren Lokalisierung der Schaltungsteile auf dem Mainboard siehe Deckelbezeichnungen und Blatt 4 1090 3500 00 1 2 D 1 SML Mainboard 1 2 Funktionsbeschreibung 1 2 1 Stromversorgung mit Sicherungsboard und Spannungs reglern Stromlauf Blatt 6 7 8 27 48 Die Versorgungsspannungen des Netzteils werden ber das Sicherungsboard auf das Mainboard ge f hrt dort gesiebt und auf der gesamten Baugruppe verteilt Sie sind auf dem Sicherungsboard mit Schmelzsicherungen abgesichert Blatt 7 Die Nennwerte der Sicherungen F1 F4 k nnen den Schaltplan Unterlagen entnommen werden Weitere Spannungen f r LC Display V15N LCD Rechnerversorgung 3VR Diagnose 5VR HF Komponenten 8V_REFHF1 2 5V_REFHF 10V REFHF 5V SYNE 3V_REFHF und eine Refe renzspannung 10V REF werden auf dem Mainboard in verschiedenen Kammern mit Spannungs re
73. amplitude modulator V150 151 152 is the controller for the level control With its dynamic range it must provide the range of electronic level attenuation down to an output level of 15dBm continuous level reduction FIXED The current distribution in differential amplifier V160 V187 is controlled by the signal AM MOD see 1 2 4 1 V159 serves as temperature compensated current source for the differential amplifier Amplifiers V171 V170 compensate the attenuations of the level controllers in order not to deteriorate the S N ratio too much Characteristics AM modulator Dynamic range min 55 dB Instrument setting 100 MHz 10 dBm typ attenuation approx 20 dB Preset controller Dynamic range min 35 dB Instrument setting 100 MHz 10 dBm typ attenuation approx 15 dB for each controller Amplifier BFG21W Uce 3 9 V lg 60 mA Gain approx 12 dB 1 2 4 3 Tunable Harmonic Filters Module Tunable Harmonic Filters in block diagram 2 Circuit diagram 38 33 and 31 The harmonics of the signal are suppressed by means of two tunable lowpass filters The switchover frequency of the two filters is at 255 25 MHz Above 650 MHz the filters are by passed bit OWFILT ON The filters are tuned via tuning diodes V115 V122 and V131 V142 that are tuned with a common voltage The control voltage is generated using 8 bit D A converter U1 and OP AMP N12 Signal OWTUNE diagnostic point 405 D OWTUNE The Harm Filter calib
74. analyzer to X109 setting CF 800 MHz Span 10 MHz REF LEVEL 10 dBm Testing Settuning voltage to 11 V and check whether oscillator oscillates at 800 1 MHz otherwise adjust trimmer C224 such that the oscillator oscillates in the desired range gt Vary the tuning voltage from 0 to 20 V the oscillator must oscillate within the range 800 MHz 5 MHz without drop outs or excessive noise 1 6 2 2 Testing the Phase Detector and the Control Loop in the Reference PLL See circuit diagram sheet 19 Exact testing of the integral control amplifier with open control loop is not possible which is why only a coarse function test is made In the following only the standard control loop is tested For checking the slow control loop bit REFFAST OFF can be set to 1 via the service program in the menu Direct Mode FRE In this case the test remains the same Preparation gt See preparation for Testing the 800 MHz CRO Make sure that the 10 MHz reference signal is applied CMOS voltage at P39 Testing gt Set tuning voltage such that oscillator oscillates clearly below 800 MHz tuning voltage OV A falling sawtooth voltage can now be seen at C385 using the oscilloscope probe A negative input current flows into the integral controller causing the output voltage of the controller to increase to approx 21 to 24 V This voltage can be measured at X18 1 gt Set the tuning voltage such that the oscillator oscillates clearly above 800
75. andlers liegt zwischen 8 333 und 25 MHz synchron zur Taktfrequenz des DDS Synthesizers und wird durch Frequenzteilung Bits FMDIV lt 2 0 gt ber den Frequenzteiler D4 erzeugt Dies ist notwendig um unerw nschten Alia singprodukten im Algorithmus ausweichen zu k nnen Sie dient auch zur Ubernahme der Modulations daten Signal FM CLK am DDS Baustein D56 Das Bit FM OFF schaltet den Clock des AD Wandlers ab Das Bit FM INVERS invertiert die Modulationsdaten bei Wechsel des Seitenbandes der Mischung in der Main Loop Die eigentliche Hubeinstellung erfolgt rein digital und ist komplett im DDS Baustein D56 implementiert Eine Modulation ber den VCO ist auf Grund der hohen Bandbreite der Main Loop nicht mehr notwendig 1 2 4 Ausgangsteil 1 2 4 4 Pegelaufbereitung Modul RF Pegel im Blockschaltbild 2 Stromlaufblatt 42 und 43 Das Modulationssignal der AM wird durch D105 mit dem eingestellten Hub multipliziert und auf die Re ferenzspannung des Pegels addiert N29 Signal AM HEF Diese Spannung wird anschlieBend mit dem 12 Bit Wandler D121 entsprechend dem eingestellten Pegel skaliert und dient als Pegelf hrungs wert f r die Pegelregelung Signal REFAM MeBpunkt P45 Diagnosepunkt 401 D REFAM Die Aufl sung betr gt bis ca 5 dBm Ausgangspegel an der Ger tebuchse 0 01dB Der Pl Regler N31 kann mit den Schaltern D87 88 89 f r unterschiedliche Regelbandbreiten und Be triebsmodi konfiguriert werden Es kann zwischen 2 verschiedenen R
76. ath via the direct path only pin switches V27 to V29 according to Table 1 6 and Table 1 8 1 25 E 1 Mainboard 1 6 1 5 SML Module Output Unit 1 Testing or troubleshooting assumes that no diagnostic point is out of tolerance with any other module Test point out of tolerance Circuit diagram sheet Troubleshooting D LEVPRES with 43 gt Check DA converter D107 using operational amplifier N30 DAC function tet D REFAM 42443 gt N29 Pin7 for 5 V 0 5 and level DA converter D121 using N30 D OWTUNE with DAC 33 gt Check DA converter U1 using operational amplifier N12 function test D_DETTUNE 41 gt _ Check potentiometer 097 using operational amplifier N27 D_AMOD with ALC 42 switching test gt Check controller switchover according to 1 6 2 9 D_MOD 36 37 gt Check the operating points of V173 V172 and V171 according to Table 1 8 Check the RF signal path via amplifiers V173 V172 V171 and the preset controller of V153 and V19 according to Table 1 8 D SWITCH 37 38 Check the operating point of V170 according to Table 1 8 gt Check the RF signal path via pin switches V226 V227 for frequencies above 650 MHz gt Check the RF signal path via pin switches V31 V32 V26 and V25 and via harmonics filter 2 for frequencies between 256 MHz and 650 MHz gt Check the RF signal path via pin switches V31 and V25 and harmonics filter1 for frequencies between 77 MHz and 255 MHz D MIX
77. auf 5 V 0 596 berpr fen und Level DA Wandler 0121 mit N30 berpr fen D OWTUNE bei DAC 33 gt DA Wandler U1 mit Operationsverstarker N12 berpr fen Function Test D DETTUNE 41 gt Potentiometer D97 mit Operationsverstarker N27 berpr fen D_AMOD bei ALC 42 gt Pr fen der Reglerumschaltung nach Abschnitt 1 6 2 9 Switching Test D_MOD 36 37 gt Pr fen der Arbeitspunkte von V173 V172 V171 nach Tabelle 1 8 Pr fen des HF Signalpfades ber Verst rker V173 V172 V171 und des Presetstellgliedes V153 und V19 nach Tabelle 1 8 D SWITCH 37 38 gt Pr fen des Arbeitspunktes von V170 nach Tabelle 1 8 Pr fen des HF Signalpfades ber Pinschalter V226 V227 f r Frequenzen gr Ber 650 MHz gt Pr fen des HF Signalpfades ber Pinschalter V31 V32 V26 und V25 sowie ber Oberwellenfilter2 f r Frequenzen zwischen 256 MHz und 650 MHz Pr fen des HF Signalpfades ber Pinschalter V31 und V25 sowie Oberwellen filter f r Frequenzen zwischen 77 MHz und 255 MHz D MIX 39 40 Pr fen des HF Signalpfades ber Umschalter D101 bis zum Mischer B5 nach Tabelle 1 8 gt Pr fen des Arbeitspunktes von V175 nach Tabelle 1 8 gt Pr fen des IF Signalpfades ber V175 nach Tabelle 1 8 D VDETMIX 40 Pr fen der OP Amps N4 und N22 D VDETOUT 39 41 gt Pr fen der Arbeitspunkte von V174 und V196 nach Tabelle 1 8 Pr fen des HF Signalpfades ber Umschalter D101 D100 V174 und V196 nach Tabelle 1 8 gt Pr fen der OP Amps N24 und N23 D
78. board MeB punkt Min V Max V Einstellung Abstimmspannung Bandpass SRD 5 9 Preset 220 D_LFINT Pegel LF Generator 1 1 LFOutput State on Spannung periodisch zwischen den LFGenFreq 0 1Hz Grenzen 221 D_REFTUNE Abstimmspannung 10 MHz Referenz 4 75 5 25 Utilities Ref Osc Adjustment State On Frequency Adjustment 2048 222 D DDSCLK Pegel Referenzclock DDS MOD 1 5 2 8 Preset 223 frei Diagnosepunkt 24 Tabelle 1 4 Diagnosepunkte Ausgangsteil und Modulationsaufbereitung MeBpunkt Min V Max V Einstellung 400 D_LEVPRES Abstimmspannung Preset Stellglied 0 1 1 5 Preset D_REFAM AM Referenzsignal 2 5 1 Preset 402 D AMOD Abstimmspannung AM Modulator 0 3 1 2 Preset 403 D LFGEN Ausgangspegel LF Generator 4 4 LFOutput State on Spannung periodisch zwischen den Voltage 4 V zen LFGenFreq 0 1Hz 404 D 8VHF1 Versorgungsspannung fiir die HF Stufen 7 55 8 35 405 D OWTUNE Abstimmspannung Oberwellenfilter 2 6 Preset 406 frei 407 D 8VHF2 Versorgungsspannung f r die HF Stufen 7 55 8 35 408 D VDETOUT Ausgangsdetektor Endverstarker 1 2 Preset E D MOD Pegel vor dem AM Modulator 1 5 0 3 Preset 410 D SWITCH Pegel nach dem AM Modulator 0 5 0 01 Preset 411 D MIX Pegel im IF Zweig des Abw rtsmischers 1 0 05 Frequenz 70 MHz Pegel 10dBm 412 D_VDETMIX Detektorspannung Mischerzweig 0 8
79. board SML Signal R A Value range PT Fig Terminal Remark Name Description No 3VM 135 10 Supply 3 3 V MS X135 N D TTL level X135 11 Modul Select Reserve STROBE N D TTL level X135 12 Strobe SERCLK N D TTL level X136 20 Clock seriell Reserve EEDATA B D TTL level X136 21 Daten EEPROM Reserve Ground D X136 22 EECLK N D TTL level X136 23 Clock EEPROM Reserve V DIAG 2 5to 42 5 V X136 24 Diagnoseis voltage MS12 N D TTL level X136 25 Modul Select Reserve MI 2 D TTL level X136 26 Interrupt Reserve PLUG ON BOARD WITH SERBUS model component MASTER RESET P D TTL level X137 1 Reset fo ext Serbus master CS SERB N D TTL level X137 2 Chip Select for ext Serbus master RD PER N D TTL level X137 3 Read signal peripheral WR PER N D TTL level X137 4 Write signal peripheral A1 to 5 PER D TTL level X137 5 to 9 Address peripheral DO to D15 PER B D TTL level X137 10 to 25 Data peripheral INT_SERB_N D TTL level X137 26 Interrupt from ext Serbus master SERB CLK D TTL level X137 27 Clock from ext Serbus master SERB DATA B D TTL level X137 28 Data from to ext Serbus master SERB INT D Schmitt trigger X137 29 Interrupt to ext Serbus master SYNC D Schmitt Trigger X137 30 Sync line from ext Serbus master Ground D X137 31 32 5 VR X137 33 34 5 V supply for ext Serbus master RF UNMOD o X190 not fitted RF von X191 not fitted RF MOD2 x192 not fitted ICE ADAPTER
80. ciently high level and thus a sufficient S N ratio The required tuning voltage ZFTUNE for each of the various step frequencies is determined in the calibration routine IF filter The level detector V143 serves for level measurement at the output of the bandpass filters 1 2 8 4 DDS Synthesizer Module DDS Synthesizer Fine Resolution on block diagram sheet 3 Circuit diagram sheet 22 27 The frequency divider D13 divides the 200 MHz reference signal of the Reference Loop module to either 100 or 66 MHz Bit DDSDIV This signal DDSCLK is used as clock signal for the DDS component DDSMOD D56 as well as for DA converter D63 The DDS component generates the required output frequency of 15 02 to 27 06 MHz with an internal resolution of 50 bits It is provided at the output of the component as a 14 bit amplitude value AW lt 19 6 gt and is converted into an analog output signal using D63 Optimal timing between data and clock at the DA converter is ensured by means of a switchable delay line The bits Delay1 3 switch the three available delay paths The optimal values for the two possible clock frequencies of 660 and 100 MHz are stored in the EEPROM and may vary from module to module A lowpass filter at the analog output of the DA converter ensures the necessary suppression of unwanted aliasing frequencies gt 80 dB stopband attenuation V39 and D126 convert the analog signal to CMOS level Furthermore the DDS component includes an output port OU
81. ck on 6 RDDDS_OFF 1 Read clock off FM offset Diagnostic multiplexer 1 to 3 calibration 5 SYNDIAG_ENA3 On off 1 MUX on 4 SYNDIAG_ENA2 0 MUX off 3 SYNDIAG ENA1 2 SYNDMUX2 Diagnostic multiplexer path 0 to 7 MSB 1 SYNDMUX1 0 SYNDMUXO LSB 1 7 4 3 Interface Setting Internal Registers DDS MOD The message for a write access consists of an 8 bit address and maximally one 64 bit data word D lt 63 0 gt Control register information maximal 64 bits A lt 7 4 gt Basic address of DDS MOD set statically address 0 A lt 3 0 gt Sub address for addressing the internal control registers and external shift registers Since the setting bits of the internal control registers are not accessible only the bits of the output ports are written to The internal bits are mainly used for fine frequency setting and setting of residual FM PhiM Description of output ports DDS MOD OUTPORT Bit Designation Function Remark D56 15 14 13 12 11 1090 3500 00 DELAY2 DELAY1 DELAYO PD_INV BWSLOW_ON Delay line 1 2 or 3 for Clock D A converter Inversion of polarity in MAIN LOOP results from RF algorithm Bandwidth switching of MAIN LOOP Polarity switchover FM PM is dynamically set to 1 on frequency changes Switch off for sampl clock A D converter 1 40 Line 2 on Line 1 on Line 0 on 1 slow in CW mode O fast Bandwidth Wide with FM PhiM O normal 1 inverse E 1 SML Mainboard Bit Designation
82. d 1 6 2 10 Pr fen der Pegelregelung mit Detektorlinearitat Hierzu Stromlaufblatt 40 41 Vorbereitung Pr fen Einstellungen Frequenz 9 kHz 5 MHz 5 1 MHz 1100 MHz Pegel 10 dBm Level Level AttenuatorMode Fixed Leistungsmesser am Ger teausgang bzw ber 6 dB Dampfungsglied an X106 anschlieBen gt Pegel Bezugswert ber der Frequenz aufnehmen gt Diagnosepunkt D VDETMIX 9kHz 5 MHz bzw D VDETOUT 5 1 MHz 1 1 GHz messen und Bezugswerte aufnehmen gt Am SML jetzt den Pegel in 5 dB Schritten reduzieren gt Diagnosespannung D VDETMIX bzw D VDETOUT auf jeweils Bezugswert Pegelabsenkung 5 dB Faktor 0 5623 pr fen Die Abweichungen sollten kleiner 0 1 dB sein gt Pegel am Leistungsmesser ablesen Folgende Pegelabweichungen sollen nicht berschritten werden Absenkung in dB ATT FIXED Toleranz in dB 5 0 4 10 0 6 15 1 2 20 3 0 Bei zu groBen Pegelabweichungen Pegelkorrekturprogramm starten gt Powermeter mit NRV Z51 an SML Ausgangsbuchse anschlie en IEC Bus Verbindung zum Steuerrechner herstellen und Level Cor rection im Programm SML SERV EXE Men Calibrate External gt starten Hinweis Das Mainboard muB dazu komplett eingebaut und ca 15 min warmgelaufen sein Es d rfen keine Fehlermel dungen angezeigt werden 1 6 2 11 Pr fen der L fteransteuerung Vorbereitung Pr fen 1090 3500 00 Zum Pr fen der L ftersteuerung muB das Mainboard ausgebaut und in der
83. dulator im Blockschaltbild 2 Stromlaufblatt 36 und 37 Das Ausgangssignal FSYN des Synthesizers gelangt Uber den Verstarker V173 auf das Preset Pegel Stellglied V153 Ein zweiter Verstarker V172 und ein weiteres Pegel Stellglied V19 erh hen die Dy namik auf ca 40 dB Stellbereich ohne dabei das Breitbandrauschen zu verschlechtern Die Dampfung dieser Stellglieder wird durch die Stromverteilung im Differenzverst rker V163 und V164 bestimmt Der 12 Bit Wandler D107 mit OPAMP N30 erzeugt die Ansteuerspannung die die Stromverteilung im Differenzverst rker V163 und V164 steuert Mit der temperaturkompensierten Stromquelle V162 wird ein konstanter Strom f r die Differenzverst rker erzeugt Das Preset Pegelstellglied sorgt daf r daB trotz Verstarkungsschwankungen von Synthese und Aus gangsteil der Amplitudenmodulator in seinem optimalen Arbeitspunkt betrieben werden kann Die intern ber Firmware ablaufende Kalibrierung Level Preset ermittelt die Einstellwerte des Presetstellgliedes Der Amplitudenmodulator V150 151 152 ist das Stellglied f r die Pegelregelung Er muB mit seiner Dy namik den Bereich der elektronischen Absenkung bis 15 dBm Ausgangspegel sicherstellen kontinu ierliche Pegelabsenkung ATT FIXED Die Stromverteilung im Differenzverst rker V160 V187 wird durch das Signal AM MOD siehe Abschnitt 1 2 4 1 gesteuert Als temperaturkompensierte Strom quelle f r den Differenzverst rker dient V159 Die Verst rker V171
84. e and a list of Rohde amp Schwarz representatives can be found at the beginning of this service manual Module and Cable Exchange Table 1 at the end of this section lists all power cables available The stock numbers necessary for orde ring replacement parts and modules can be found in the component lists further down Important Note When replacing a module please note the safety instructions and the repair in structions given in chapter 3 of this service manual Ordering replacement parts To deliver replacement parts promptly and correctly we need the following indications Stock number see component lists in this chapter Designation Component number according to component list Number of pieces Instrument type the replacement part belongs to Contact person for possible questions Replaced modules Replaced modules are an economic alternative for original modules It should be kept in mind that replaced modules are not new but repaired and fully tested parts They may have traces from use but they are electrically and mechanically equivalent to new modules To find out which replaced modules are available please refer to your Rohde amp Schwarz representa tive or to the central service division Rohde amp Schwarz Munich The identification number is usually the same as for the original module but with a variant index 95 96 97 or 98 Ordering and delivery of replaced modules For ordering replaced modules t
85. e frequency is 10 MHz for internal and external synchronization In the operating mode Reference Internal the output signal of the internal 10 MHz VCTCXO B2 is used as reference signal for the phase comparator D39 The bit REF ON switches on the VTCXO V35 V63 and simultaneously connects the signal path through to the phase detector via D64 In the operating mode Reference External the 10 MHz input signal is converted to CMOS level and passed on via a lowpass filter to the output connector EXT REF OUT LOOP THROUGH Thus a constant defined level is generated at the output and further devices can be synchronized to this reference without problems Instead of the internal 10 MHz signal the signal of REF EXT IN is now applied to phase comparator D39 This path is cut in via bit REFEXT D64 If fitted the option SML B1 is used as reference frequency instead of the internal VCTCXO The bit OPT ON 064 connects the signal from the reference OCXO to phase comparator 039 With internal reference the down divided signal PLL10 of the Reference Loop is connected to the output REF EXT OUT Is is simultaneously used as clock frequency by the LF generator signal LFGEN CLK For calibration or tuning of the internal reference VCTCXO or SML B1 the 12 bit DA converter D74 REFTUNE is used It generates a tuning voltage in the range from 0 to 10 V from the 10 V reference voltage of the mainboard 1 2 3 2 Reference PLL Module Reference Loop on bloc
86. ed as follows Opening the instrument Removing and opening the gt board Replacing the board 1090 3500 00 Put the instrument on end on the two handles and loosen the four screws in the instrument feet The instrument feet can be removed now Carefully lift off the instrument tube The instrument is open now Loosen all plug in connections on the board Unscrew RF cable from X106 Loosen the fixing screws fastening the mainboard to the rear of the instrument frame Loosen the fixing screws Phillips from the mainboard The module can be lifted out at an angle The screening covers of the module can be unscrewed now Using the power supply extension cable supplied with the service kit the board can be operated in the so called service position for troubleshooting To this end restore the plug in connections to the front unit the board can then be inserted vertically into the slots provided in the frame Proceed in the reverse order to the procedure described above SML 1 4 Mainboard Special Measuring Instruments and Accessories The instruments listed in the following table are required for testing and adjustment of the mainboard Table 1 1 Mainboard special accessories Type of instrument Specifications Appropriate Order No Use R amp S device Digital multimeter DC 1 mV to 100 V R6552 R6552 all DC 0 1 mAto 1A measurements AC measurement with LF generator 2 DC AC vol
87. egelbandbreiten gew hlt werden Bit SLOW1 OFF Im CW Betrieb betr gt die Bandbreite ca 4 kHz bei AM etwa 50 kHz Das Signal KLEMM_N erm glicht das Austasten des Pegels beim Frequenzwechsel bzw bei Umschal tungen der Dampfungsglieder auf der Eichleitung Dieses Signal wird ber eine Logikschaltung D102 096 aus den Bits LEV OFF BLANK NORM BLANK und dem Prozessorsignal BLANK IN ab geleitet Das Bit MAX DOUT N klemmt den Ausgangspegel auf 16 dBm Mit dem Bit MOD OPU1G muB dazu der Pegelf hrungswert vom Regler abgeklemmt werden Das Bit MOD OPUZ2G schaltet den aufbereiteten F hrungswert auf den Optionsstecker X131 und steht dort f r Baugruppen die evtl dem Mainboard nachgeschaltet werden zur Verf gung ALC OFF schaltet die Pegelregelung zwischen Regeln und Steuern um Mit den Bits DETOUT OFF und DETMIX OFF wird das Ausgangssignal des Pegeldetektors am Aus gang bzw im Mischerpfad in die Pegelregelschleife als MeBgr Be eingespeist Das Ausgangssignal des Pegelreglers Signal AM MOD Steckbr cke X11 Diagnosepunkt 402 D dient als Abstimmspannung zur Steuerung des AM Modulators siehe Abschnitt 1 2 4 2 und wird mit dem Komparator U7 auf Spannungen kleiner 10 V berwacht Bei Uberschreitung wird per In terrupt eine Fehlermeldung am Display ausgegeben ERROR 110 OUTPUT UNLEVELED OPU1 1090 3500 00 1 9 D 1 Mainboard SML 1 2 4 2 AM Modulator und Level Preset Modul Level Preset und AM Mo
88. en V91 V114 auf die gew nschte DurchlaBfrequenz einstellen Die dazu ben tigte Abstimmspannung wird mit Hilfe des DA Converters U2 und des Strom Spannungswandlers N12 erzeugt Die richtigen Spannungswerte werden in einer Kalibrierroutine Kalibration MultiplierFilter mit Hilfe einer Pegelmes sung an V61 ermittelt Die integrierten HF Verstarker N6 N11 sowie der diskret aufgebaute Verst rker V48 entkoppeln die einzelnen Filterbl cke und sorgen f r einen ausreichenden Pegel der notwendig ist f r einen ausrei chenden Signal Rauschabstand des Ausgangssignales HF DIV Der Ausgangsfrequenzbereich von 76 605 25 MHz wird mittels Frequenzteilung durch zwei vier und acht Bits DIVOUT 1 0 mit Hilfe des integrierten Bausteines 068 erzeugt Uber Pindioden Schalter V27 und V29 wird der direkte Pfad Grundoktave oder der Teilerpfad ausgew hlt Bit DIVOUT ON Das Signal FSYN 76 1210 5 MHz bildet die Schnittstelle zum Ausgangsteil 1090 3500 00 1 8 D 1 SML Mainboard 1 2 3 7 FM PHiM Modul Modulation FM PM auf Blockschaltbild 3 Stromlaufblatt 32 27 Im Abschnitt Modulationsaufbereitung siehe Abschnitt 1 2 5 wird die Beschaltung der Modulationsmat rix n her beschrieben Das analoge Modulationssignal wird mit Hilfe des 12 Bit A D Converters D30 in ein digitales Signal gewandelt AD lt 15 4 gt Das MSB wird dabei invertiert D127 so da die Daten zur weiteren Verarbeitung im Zweierkomplement vorliegen Die Abtastfrequenz des W
89. ensterkomparatoren f r U5 Pin 5 und 1 85 0 05 V Interrupts U4 Pin3 U5 Pin 3 und 0 055 0 005 V UA Pin 6 Pin 0 7 0 05 V U3 Pin 6 0 7 0 05 V 1090 3500 00 1 36 D 1 SML 1 7 3 2 Ausgangsteil Mainboard Die Bauteile sind in der Reihenfolge wie sie im HF Pfad liegen in der Tabelle aufgef hrt Tabelle 1 8 Arbeitspunkte und HF Pegel Ausgangsteil Bauteil Arbeitspunkt Eingangspegel in Ausgangspegel in Einstellung dBm dBm V173 Uce 3 9V 0 3V 3 5dB 14 6dB Frequenz 1 1 GHz 2 60mA 7 mA Preset1 V153 20 500 pA 14 6dB 5 5dB Frequenz 1 1 GHz V172 Uce 3 9V 0 3 V 5 5dB 16 5dB Frequenz 1 1 GHz 60mA 7mA Preset2 V19 20pA 500 pA 16 5dB 7 4dB Frequenz 1 1 GHz V171 Uce 3 9V 0 3V 7 4dB 16 4dB Frequenz 1 1 GHz 60mA 7 mA AM Modulator 20pA 100 pA 16 4dB 1 4dB Frequenz 1 1 GHz V150 V152 V170 Uce 3 9V 0 3V 1 4dB 11 4dB Frequenz 1 1 GHz 60mA 7 mA B5 LO Pegel RF Pegel IF Pegel Frequenz 75 MHz 9dBm 2dB 9 4dB 15 4dB V175 Uce 3 9V 0 3V 15 4dB 5 4dB Frequenz 75 MHz I 60mA 7mA V174 Uce 3 9V 0 3V 2 12 Frequenz 1 1 GHz 60 mA 7 V196 Ups 7 8V 0 3 V 10 3dB 20 3dB Frequenz 1 1 GHz Ugs ca 1 6 V 250mA 20mA 1090 3500 00 1 37 D 1 Mainboard 1 7 4 Digitale Schnittstelle SML In den folgenden Tabellen sind die E
90. er die negative Versorgungsspannung VN15 LCD Diese wird vom programmierbaren Schaltregler MAX749CSA N3 aus 5 V erzeugt und kann ber Software im Bereich 5 V 15 V variiert werden Mit dem Signal CFL OFF wird die Displaybeleuchtung bedient LCD ON schaltet das Display ein REV LCD aktiviert die invertierende Darstellung des Displays 1 2 2 8 Schnittstellen Baugruppe Stromlaufblatt 13 Die Ansteuerung der funktionellen Hardware erfolgt ber eine serielle Schnittstelle Dazu wird ber die PIO des Perifs zuerst das Modul Baugruppe angew hlt Signal MS xx NI Dieses Signal schaltet die serielle Daten bertragung auf der Baugruppe frei Mit den Signalen SERDATA N und SERCLK N des Perifs erfolgt die Daten bertragung zu den Schieberegistern auf den einzelnen Baugruppen Abge schlossen wird die Ubertragung mit dem Baugruppenstrobe der ber ein PIO des Perifs programmiert wird 1 2 2 9 Speicher f r Fertigungsdaten Stromlaufblatt 14 Zum Ablegen von individuellen Kalibrierdaten einer Baugruppe sowie der Kodierung von Anderungszu stand Variante und sonstigen Fertigungsdaten ist auf jeder Baugruppe ein EEPROM vorgesehen F r die Funktionsmodule des Mainboards Rechner Synthese Modulationsaufbereitung und Ausgangsteil wird nur ein Baustein verwendet Das Beschreiben und Lesen wird durch die Leitungen EECLK und EEDATA erm glicht die ber 2 des Perifs programmiert werden 1090 3500 00 1 5 D 1 Mainboard SML 1 2 3 S
91. erpr fen D 45V SYNE 27 gt 10V Referenzspannung an R1543 berpr fen gt Spannungsregelung 5 V mit 5 V156 und V235 berpr fen 1 6 1 2 Modul LF Generator Testpunkt auBer Stromlauf Fehlersuche Toleranz blatt D LFINT 44 gt LF Generator nach Abschnitt 1 6 2 7 pr fen D_LFGEN 44 gt LF Generator nach Abschnitt 1 6 2 7 pr fen D_AMANLG 42 gt Modulationsaufbereitung nach Abschnitt 1 6 2 8 pr fen 32 gt Modulationsaufbereitung nach Abschnitt 1 6 2 8 pr fen D FMANLG 1090 3500 00 1 23 D 1 Mainboard 1 6 1 3 Testpunkt auBer Toleranz SML Modul Reference amp Stepsynthesizer Stromlauf Fehlersuche blatt D OFFSETSYN 34 Dient nur zur Offsetmessung der Baugruppe D REFTUNE 33 gt DA Wandler 074 mit Operationsverstarker N12 berpr fen Spannungsversor gung nach Stromlauf D REF10 19 Ohne SML B1 gt Ausgangssignal B2 und Signalpfad V33 bis 081 berpr fen 10 MHz Signal Mit SML B1 gt Eingangssignal OPTREF und Signalpfad 064 bis 081 berpr fen 10 MHz Signal D REF800 20 Pr fen des 800 MHz CRO nach Abschnitt 1 6 2 1 berpr fen HF Verst rker N8 nach Tabelle 1 6 D REF200 20 21 Nur falls D REF800 in Toleranz gt HF Signalpfad und Arbeitspunkte von 014 bis D69 nach Tabelle 1 6 berpr fen D VCO10 21 19 Nur falls D REF200 in Toleranz gt Ausgang Frequenzteiler 069 und D115 mit Tastkopf und
92. est points provided on the mainboard is possible using the service program SML SERV EXE Possible faults can thus be located very fast and easily 1 5 1 Error on the Computing Unit Front Unit Display does not The contrast may be set to extreme values indicate anything gt Switch on the instrument with the PRESET key depressed CAUTION All calibrations that are run internally must be repeated then Display illumination does not work gt Check plug in connection to display illumination X116 gt Check voltage supply for display illumination Display defective Controller without function Check supply voltages see Table 1 5 Reference voltages Check clock signals P9 40 MHz 5 V P7 5 MHz3 V P12 25MHz5V Check plug in connection to display X117 Boot sector in flash EPROM missing can only be repaired in the factory Vv 1 5 2 Error Current Supply Voltage Supply Instrument fan does gt Check supply cable from fan to connector X100 not function gt Check fan control V12 V238 according to 1 6 2 11 Fault in supply gt Check fuses F1 F4 on fuse board circuit diagram sheet 7 voltage or reference gt Check the module according to 1 6 1 1 voltages gt Check voltages according to the table of section 1 7 2 1090 3500 00 1 16 E 1 SML Mainboard 1 5 3 Errors Indicated on Display Before starting troubleshooting on the mainboard make sure that all supply voltages are applied properly besides perform
93. estpunkte auBer Toleranz sind Unten aufgelistete Tabellen zeigen nun um welchen Fehler es sich handeln k nnte Die Fehler sollten in der angegebenen Reihenfolge siehe Tabelle behoben werden da die weiter unten genannten Fehler auch Folgefehler der oberen sein k nnen 1 6 1 1 Modul Supplies Testpunkt au er Stromlauf Fehlersuche Toleranz blatt D_OFFSETCPU 14 Dient nur zur Offsetmessung der Baugruppe D_OFFSETSYN 34 Dient nur zur Offsetmessung der Baugruppe D_VA24P 7 gt berpr fen der Sicherung F3 D_VA12P 7 gt berpr fen der Sicherung F1 D VA12N 7 berpr fen der Sicherung F2 D_VA5N 8 gt 5 Spannungsregler N2 berpr fen D_VLCD 8 gt berpr fen der Kontrastspannung D REF10 15 gt 10 V Spannungsregler G2 N1 berpr fen D_ 10VREFHF 48 gt 10V Referenzspannung an N33 Pin 5 berpr fen gt 10 V Spannungsregler N33 V228 berpr fen D 40VREFHF 48 gt 10 Referenzspannung an R1575 pr fen gt 10 V Spannungsregler N33 V232 berpr fen 1090 3500 00 1 22 D 1 SML Mainboard Testpunkt auBer Stromlauf Fehlersuche Toleranz blatt D 8VHF1 48 gt 7 95 V 3 Referenzspannung an N21 Pin10 pr fen 8 V Spannungsregler N21 V146 berpr fen D 8VHF2 48 gt 7 95 V 3 Referenzspannung an N21 Pin5 pr fen gt 8VSpannungsregler N21 V234 berpr fen D 5VREFHF 48 gt 548V 3 Referenzspannung N21 Pin 12 pr fen gt 5V Spannungsregler N21 V144 b
94. ether clock signal is applied at pin1 D30 circuit diagram sheet 32 If not Check signal path from input D4 to output D73 according to Table 1 7 circuit diagram sheet 32 Check module according to 1 6 1 2 Check the required center voltage 2 0 15 V at D30 pin23 for the AD converter circuit diagram sheet 32 This error occurs with modulation bandwidth Standard Check switchover for pre distortion switch D16 ON as well as supply voltages according to circuit diagram sheet 32 Error occurs with modulation bandwidth Wide Check switchover for pre distortion switch D16 OFF as well as supply voltages according to circuit diagram sheet 32 Check switchover of loop filter Bit BWSLOW ON to OV at pin 2 of switches V148 V5 V155 circuit diagram sheet 28 Error only with AM with internal LF generator Perform calibration LFGenLevel Check module according to 1 6 1 2 Error with AM internal and external Perform calibration Level Preset Check module according to 1 6 1 2 Check module according to 1 6 1 5 Check level control and detector linearity according to 1 6 2 10 Error only with AM with internal LF generator Check distortion factor of LF generator at LF X114 Error with AM internal and external VV VV ON ON Perform calibration Level Preset Check module according to 1 6 1 2 Check module according to 1 6 1 5 Check level control and detec
95. freien das Ausgangssignal von Oberwellen und Taktfrequenz Die Versorgungsspannung des LF Generators 3V LFGEN wird mit dem Transistor V229 erzeugt Die Verst rker N26 erzeugen ein Ausgangssignal LF_INT das f r die internen Modulationen AM und FM M verwendet wird Dieser Pegel wird mit dem digitalen Potentiometer D97 auf 1Vgpitze abgeglichen Kalibrierung LFGen Level Mit dem D A Wandler D103 und nachfolgenden Verstarkern N25 kann das Ausgangssignal an X114 LF im Pegel zwischen 1 mV und 4 V variiert werden 1090 3500 00 1 13 D 1 Mainboard SML 1 3 Ausbau des Mainboards Achtung Befolgen Sie bitte genau die Anweisungen der folgenden Abschnitte damit eine Be sch digung des Ger tes oder eine Gef hrdung von Personen vermieden wird Be achten Sie bitte auch die allgemeinen Sicherheitshinweise am Anfang dieses Hand buchs Hinweis Die Baugruppe muB zum Abgleichen nicht ausgebaut oder ge ffnet werden Kalibrierungen die mit ge ffnetem Mainboard durchgef hrt werden k nnen un ter Umst nden die Daten des Ger tes verschlechtern Sie sollten auf jeden Fall beim vollst ndig montierten und warmgelaufenen Ger t nochmals durchgef hrt werden Der Rechnerteil auf dem Mainboard besitzt keinen Schirmdeckel Zum Ein und Ausbau der Baugruppe verfahren Sie wie folgt ffnen des Ger tes gt Das Ger t hochkant auf die beiden Griffe stellen und die vier Schrauben in den Ger tef en l sen Die Ger tef e lassen
96. gew hrleistet Die Bits Delay1 3 schalten hierbei die drei zur Verf gung stehenden Laufzeitpfade Die optimalen Werte f r die beiden m glichen Taktfrequenzen von 66 oder 100 MHz sind im EEPROM abgelegt und k nnen von Baugruppe zu Baugruppe unterschiedlich sein Ein Tiefpassfilter am analogen Ausgang des DA Converters sorgt f r die notwendige Unterdr ckung der unerw nschten Aliasingfrequenzen gt 80 dB Sperrdampfung V39 sowie D126 wandeln das Analogsig nal auf CMOS Pegel Der DDS Baustein beinhaltet des weiteren ein Ausgangsport OUTPORT lt 15 0 gt an dem weitere An steuerbits f r die Module DDS Synthesizer sowie Main Loop anliegen sowie ein Eingangsport MOD lt 15 4 gt an dem die digitalen Modulationsdaten 12 Bit f r FM und PhiM eingespeist werden Die Transistoren V156 und V235 sowie der Operationsverstarker N5 regeln die Versorgungsspannung des DDS Bausteins auf 5 25 V Der Transistor V15 erzeugt die ben tigte Versorgungsspannung von 5 V f r den DA Converter 1090 3500 00 1 7 D 1 Mainboard SML 1 2 3 5 Main Loop Modul Main Loop auf Blockschaltbild 3 Stromlaufblatt 25 26 28 34 Die Main Loop erzeugt den Frequenzbereich von 201 75 269 MHz Der Transistor V82 mit seiner ne gativen Impedanz an der Basis entdampft den Schwingkreis der ber die Kapazitatsdioden V123 130 abgestimmt wird Abstimmspannung TUNE VCO Die Transistoren V38 V65 sowie V199 dienen zur Arbeitspunktstabilisierung des Oszillators Die Auskop
97. glern erzeugt Blatt 8 27 48 Zur temperaturabhangigen Drehzahlregelung des Ger tel fters ist eine L ftersteuerungsschaltung vor handen Blatt 6 1090 3500 00 1 3 D 1 Mainboard SML 1 2 2 Rechner 1 2 2 1 CPU Stromlaufblatt 9 und 8 Es wird der RISC Prozessor 80960HD50 von Intel verwendet Adress und Datenbus sind nicht gemultiplext Die Busse zu den Speicherbausteinen sind ungepuffert und maximal 32 Bit breit Der Periferiebus wird gepuffert bei einer Breite von maximal 16 Bit Der Ad ressbereich des Prozessors ist in 16 256 MByte Bl cke aufgeteilt Im Prozessor ist ein Interruptcontroller integriert Neben den internen Interrupts stehen 8 externe mas kierbare Interrupts und ein nicht maskierbarer Interrupt NMI zur Verf gung Dieser wird vom Supervi sor MAX793TCSE erzeugt welcher die 3 3 V Versorgung berwacht Er erzeugt einen RESET Puls beim Hochlaufen der Versorgungsspannung F llt die Spannung unter den Schwellwert von 2 8 V so wird die Versorgung der SRAMs auf Batteriebetrieb umgeschaltet und die SRAMs werden in den Stand by Modus gebracht 1 2 2 2 Programm und Datenspeicher Stromlaufblatt 11 Der Bootcode und die Firmware werden in 2 Flash EPROMs gespeichert wobei die Speichergr e 2 MB 4 MB oder 8 MB betragen kann Ein Update der Software ist ber die RS232 Schnittstelle m glich Der batteriegepufferte Teil des RAMs wird von einem bzw zwei SRAMs 256k x 16 Bit gebildet Eine Widerstandsbest ckung l
98. h den Ausgangsdetektor zu erhalten ist dieser ber einen Widerstandsrichtkoppler R1353 1166 1146 angekoppelt Der temperaturkompensierte linearisierte Ausgangsdetektor V200 wird bei Frequenzen gr er 5 MHz zur Pegelregelung verwendet Die Logarithmierer N23 24 und der Verstarker N23 dienen zur Linearisie rung der Ausgangsspannung des Detektors N27 erzeugt zusammen mit dem digitalen Potentiometer D97 eine variable Spannung Signal V DETTUNE Diagnosepunkt 413 D DETTUNE die zum Ableich der Linearit t der Detektoren dient Die frequenzabhangigen Kalibrierwerte werden bei der externen Pegelkorrektur ermittelt und im EEPROM der Baugruppe abgespeichert Eigenschaften Vorstufen Verstarker V174 Uce 4 V lez 60 mA Verst rkung ca 12 dB Endstufen Verstarker V196 Ups 7 8 V Ip 250 mA Verstarkung ca 10 dB AusgangstiefpaB DurchlaBgrenzfrequenz 1 25 GHz Sperrgrenzfrequenz 30 dB 1 6 GHz Widerstandsrichtkoppler Durchgangsdampfung ca 3 dB Pegeldetektor Ausgangsspannung 0 V 5 V lineare Pegeldynamik ca 30 dB Tunespannung Detektor V DETTUNE 0 V 2 5 V 1090 3500 00 1 12 D 1 SML Mainboard 1 2 5 Modulationsaufbereitung mit LF Generator 1 2 5 1 Modulationsaufbereitung Modul Modulation Source Control im Blockschaltbild 2 Stromlaufblatt 32 42 und 45 Die Modulationsaufbereitung besteht aus zwei getrennten Pfaden f r AM und FM qM Das extern an X114 eingespeiste Modulationssignal kann mit dem Umschalter D85 wah
99. hat are out of tolerance are marked by red color The detailed list of all measured values can be displayed in the Report window The menu Directmode permits to set individual control bits of the different modules on the Mainboard in order to perform a specific test of individual components All measured values listed without tolerance are meant to be understood as rough values Voltage values without further designation are DC voltages Prior to each adjustment or test procedure set the board to the preset status unless otherwise specified 1 6 1 Checking the Modules For testing the individual modules the service program is started and the individual modules are checked The error report indicates the test points that are out of tolerance Tables listed below will then indicate the error that might be involved The errors should be eliminated in the order given in the table since errors mentioned further down might result from those above 1 6 1 1 Module Supplies Test point out of Circuit Troubleshooting tolerance diagram sheet D OFFSETCPU 14 Only serves for offset measurement of the board D OFFSETSYN 34 Only serves for offset measurement of the board UE f gt Check fuse DA Ten gt Check fuse F1 De Checking fuse F2 D VASN gt Check V voltage regulator N2 DMIED 8 gt Check contrast voltage D REIO 13 gt Check 10 V voltage regulator G2 N1 EA 48 gt Check 10 V reference vo
100. he same indications as for ordinary parts are required however with the corresponding variant index appended to the stock number Taking back defective replacement modules Defective modules of the replacement program which can be repaired are taken back within 3 months after delivery of the replaced module A repurchasing value is credited Excluded are parts which can not be repaired e g PCBs that are burnt broken or damaged by repair attempts incomplete modules parts which are heavily damaged mechanically 1090 3000 24 1 EA Module and Cable Exchange SML The defective parts must be sent back with a returned accompanying document containing the following information Stock number serial number and designation of the dismounted part Precise description of the error Stock number serial number and designation of the instrument the part was dismounted from e Date of dismounting e Name of the technician who exchanged the part A returned accompanying document is provided with each replacement module Table 1 List of power cables available complying with AS C112 1964 Ap DS 0025 2365 DS 0099 1456 DIN 49 441 10 A 250 V angular DIN 49 441 10 A 250 V straight Europe except Switzerland Stock No Earthed contact connector Preferably used in DS 006 7013 BS1363 1967 complying with Great Britain IEC 83 1975 standard B2 DS 006 7020 Type 12 complying with SEV regulation Swit
101. heet 28 Preparation Testing Pull jumper X19 and insert at X19 2 and X19 3 R1236 to ground Open RF signal path at signal HF MULT unsolder C305 and solder test cable to it or use RF probe to measure at this position Use the service program in the menu Direct Mode SYN to set setting bit PLLTUNE from 15 to 0 and observe oscillator signal The oscillator varies its oscillating frequency by approx 2 5 to 10 MHz at each step thus covering the frequency range from 201 75 to 269 MHz Insert jumper X19 again Resolder C305 1 6 2 7 Testing the LF Generator See circuit diagram sheet 44 Preparation Testing 1090 3500 00 Instrument setting LF Output State on VON ON ON Y LF Output Voltage 1V LF Output LFGenFreq 1 kHz Check level at N26 pin 7 for 1 kHz 0 99 V t 4 using AC voltmeter Check level at N26 pin 1 for 1 kHz 1 V 0 5 using AC voltmeter Check voltage divider R1076 R1307 Check level at N25 pin 7 for 1 kHz 250 mV 0 5 Check level at N25 pin1 for 1 kHz 1V 1 Sweep through LF generator frequency to 100 kHz Check frequency response at X114 1 for smaller than 0 5 dB Check distortion factor at X114 1 for smaller than 0 196 Sweep through LF generator frequency to 1 MHz Check frequency response at X114 1 up to 500 kHz for smaller than 0 5 dB up to 1 MHz for smaller than 3 dB 1 29 E 1 Mainboard SML 1 6 2 8 Testing the Modulation Conditioning See circuit diagram sheets 32
102. ht LU Lc M P EL 1 1 1 2 Funktionsbeschreibung eneseeeeene eene enne nnne nennen nnn annu nnn innen assa nnns innen 1 3 1 2 1 Stromversorgung mit Sicherungsboard und Spannungsreglern 1 3 1 2 2 alm 1 4 1 2 2 1 EE 1 4 1 2 2 2 Programm und Datenspeicher nennen enne 1 4 1 2 2 3 IEG Bus nd BS232 iure te utei eter o teer inane ete pan tem e meine 1 4 1 2 2 4 Tastatur Drehgeber und Daten bertragung seen 1 4 1 2 2 5 DiagGnOSe AD es 1 5 1 2 2 6 PIO und Imnterr pts iu conuertere Ta ded 1 5 1 2 2 7 Anzeige und Kontrasteinstellung AA 1 5 1 2 2 8 Schnittstellen Bauoruppe nnne nnns nnns nnne ns 1 5 1 2 2 9 Speicher f r Fertigungsdaten enne nnns 1 5 1 2 3 SQUID 1 6 1 2 3 1 Referenz cue tette fe Lee RE m edet eint 1 6 1 2 3 2 SEENEN DEE 1 6 1 2 3 3 Step Synthesizer ns ET 1 7 1 2 3 4 DDS SynthesiZer si tans iei quee t eit qt te eal peeve artes Bree cede reas 1 7 1 2 3 5 iste the temas ei dee ie e e Up Sei bs 1 8 1 2 3 6 Frequenzvervielfacher sasia reiron TA E T T 1 8 1 2 3 7 ELE 1 9 1 2 4 Ausgangstell ar ner ia E EAE AONE A 1 9 1 2 4 1 EC e EE 1 9 1 2 4 2 AM Modulator und Level Preset AA 1 10 1 2 4 3 Abstimmbare Oberwellenfilter sese 1 10 1 2 4 4 Abwartsmischer mit Pegeldetektor AA 1 11 1 2 4 5 Ausgangsverst rker mit Pegeldetektor A
103. i der Bestellung von Austauschbaugruppen werden dieselben Angaben ben tigt wie f r die nor male Ersatzteilbestellung jedoch mit der entsprechenden Variantenangabe bei der Sachnummer R cknahme defekter Austauschbaugruppen Defekte reparierbare Baugruppen des Austauschprogramms werden innerhalb von 3 Monaten nach Lieferung gegen Gutschrift eines R ckkaufwerts zur ckgenommen Ausgeschlossen von der R cknahme sind Teile die nicht mehr aufarbeitbar sind z B verbrannte angebrochene oder durch Reparaturversuche besch digte Druckschaltungen unvollst ndige Bau gruppen Teile mit schweren mechanischen Sch den 1090 3000 24 1 D 1 Austausch von Baugruppen und Kabeln SML Senden Sie bitte die defekten Austauschbaugruppen mit einem R ckwarenbegleitschein und fol genden Angaben zur ck Sachnummer Seriennummer und Bezeichnung des ausgebauten Teils m glichst genaue Fehlerbeschreibung e Sachnummer Seriennummer und Typ des Ger tes aus dem die Baugruppe ausgebaut wurde e Ausbaudatum e Name des Technikers der den Austausch vorgenommen hat Ein R ckwarenbegleitschein wird mit jeder Austauschbaugruppe mitgeliefert Tabelle 1 Lieferbare Netzkabel Sachnummer Schutzkontaktstecker nach Vorzugsweise verwendet in DS 006 7013 BS1363 1967 entsprechend GroBbritannien IEC 83 1975 Standard B2 DS 006 7020 Typ 12 nach SEV Vorschrift 1011 1059 Schweiz Normblatt S 24 507 DS 006 7036 Typ 498 13 nach US Vorschrift UL 498 USA Kanad
104. ie ie ee EE tg 1 22 1 6 1 2 Modul EF Gensfator ssiri einai ee uote dete qt dg vene qn 1 23 1 6 1 3 Modul Reference amp 1 24 1 6 1 4 Modul Main Synthesizer amp Multiplier 1 25 1 6 1 5 Modul Ett ri t tt te react recta detta He 1 26 1 6 2 Pr fungen und Abgleiche nn 1 27 1 6 2 1 Pr fen des 800 MHz CRO ssssssssssssssseseeen ener ennt entente nsns 1 27 1 6 2 2 Pr fen des Phasendetektors und der Regelschleife in der Referenz PLL 1 27 1 6 2 3 Abgleich des 800 MHz CO 1 28 1 6 2 4 Pr fen des VOO odi daret eei dae kx TEE deo deve died taeda 1 28 1 6 2 5 Pr fen des Phasendetektors und der Regelschleife in der Main Loop 1 28 1 6 2 6 Pr fen der Voreinstellspannung seen enn eren ener 1 29 1 6 2 7 Pr fen des EF Generators iie bh nee hear ken 1 29 1 6 2 8 Pr fen der Modulationsaufbereitung nnns 1 30 1 6 2 9 Pr fen der Reglerumschaltungen seen nennen nennen 1 30 1 6 2 10 Pr fen der Pegelregelung mit Detektorlinearit t AAA 1 31 1 2 6 11 Pr fen der L fteransteuerung essen eene enne 1 31 1 7 Tabellen und Schnittstellen eeeeeeieee sies eeeeeeeeees sienne nennen nn nn nnn nn annnm ENEE nnn 1 32 1 7 1 Liste de
105. ierung Main Loop ausf hren Modulcheck nach 1 6 1 4 durchf hren Kalibrierung IF Filter Main Loop und Mult Filter ausf hren Modulcheck nach 1 6 1 4 und 1 6 1 5 durchf hren Kalibrierung IF Filter Main Loop Mult Filter und Harm Filter ausf hren Modulcheck nach 1 6 1 4 und 1 6 1 5 durchf hren Modulcheck nach 1 6 1 2 durchf hren Kalibrierung LFGen Level ausf hren Modulcheck nach 1 6 1 2 durchf hren SML Mainboard 1 5 4 Fehler Ausgangssignal OUT an X106 Mainboard Die nun folgende Fehlerbeschreibung ist nur relevant wenn keinerlei Fehler am Display angezeigt wer den bzw wenn alle Kalibrierungen ordnungsgem ausgef hrt sind Ansonsten ist die Fehlersuche beim entsprechend aufgef hrten Kapitel durchzuf hren 1 5 4 1 Fehler im CW Mode Kein Pegel oder Fehler im Ausgangspegel St rhub zu grof keine Nebenlinien Nebenlinien 2 70 dBc f r Ablagefrequenzen 10 kHz zum Tr ger Oberwellenabstand kleiner 30 dBc 1090 3500 00 Es ist zu beachten daB der Pegel an der Buchse X106 auf Grund der Einf ged mpfung der Eichleitung ca 4 6 dB h her ist als er im Display angezeigt wird gilt nur f r eingestellte Pegel 5 dBm gt Sicherstellen da Pegelkorrektur nicht abgeschaltet ist Men Utilities Calib Level bzw User Correction Men Level Ucor aktiviert ist gt Modulcheck nach Abschnitt 1 6 1 5 durchf hren gt Pegelregelung und Detektorlinearit t nach Abschnitt 1 6 2 10 pr fen N
106. ignal by two PH DET that serves as reference signal for the integrated double phase detector D71 Depending on the sideband of the conversion used four output signals of the phase detector can be set in their polarity via D10 Bit PD NV Summing amplifier N17 sums up the signals of the phase detector as well as a fixed phase offset applied via R365 and converts them into a voltage test point P42 The gain of the subsequent Pl controller N19 can be set in 8 steps using analog multiplexer D58 for compensation of the gain variations in the PLL that are caused by a different oscillator tuning slope Switching transistor V3 briefly clamps the controller to a 0 V output voltage at certain frequency changes The subsequent operational amplifier N18 adds up the signals of the Pl controller and of the PLL presetting voltage PLLTUNE This voltage permits the PLL to lock on the proper sideband of conversion It can be set via analog switch D57 in 16 steps with a resolution of approx 1 25 V Via FET switches V5 V148 and V155 the subsequent lowpass filters and a lead lag section can be switched over in their cut off frequency Thus with frequency or phase modulation the loop bandwidth of the PLL of approx 80 kHz can be changed to approx 500 kHz The circuit with N16 and V66 is used for operating point control of the phase detector The control voltage at test point P49 is monitored via window comparator U3 and will cause an error message in the case of
107. ignal of the level controller signal AM MOD jumper X11 diagnostic point 402 D AMOD is used as tuning voltage for control of the AM modulator see 1 2 4 2 and is checked for voltages smaller than 10 V using comparator U7 If this threshold is exceeded an error message is output on the display via interrupt ERROR 110 OUTPUT UNLEVELED OPU1 1090 3500 00 1 9 E 1 Mainboard SML 1 2 4 2 Modulator and Level Preset Module Level Preset and AM Modulator in block diagram 2 Circuit diagram sheets 36 and 37 The output signal FSYN of the synthesizer is taken via amplifier V173 to the preset level controller V153 A second amplifier V172 and a further level controller V19 increase the dynamic range to approx 40dB without deteriorating the broadband noise The attenuation of these controllers is determined by the current distribution in the differential amplifier V163 and V164 The 12 bit converter D107 with OPAMP N30 generates the control voltage that controls the current distribution in differential amplifier V163 and V164 The temperature compensated current source V162 is used to generate a constant current for the differential amplifier The preset level controller makes sure that the amplitude modulator can be operated in its optimal operating point in spite of gain variations of synthesis and output unit The Level Preset calibration that is run internally via firmware determines the setting values of the preset controller The
108. individual modules is made The PIO5 generates the module strobe Write signal Two PIO lines PIO6 and 7 permit writing to and reading of EEPROMs for module identification and calibration data 1090 3500 00 1 4 E 1 SML Mainboard 1 2 2 5 Diagnostic ADC Circuit diagram 14 and 15 The diagnostic ADC AD7710 uses a resolution of 24 bits Diagnostic voltages must not exceed or fall below 2 5 V Analog multiplexers 74LV4051 on the various modules apply exactly one diagnostic point to the common measuring line V DIAG Each diagnostic point prescribes an individual voltage division factor and a defined waiting time A digital lowpass filter with a programmable cutoff frequency is integrated in the chip 1 2 2 6 and Interrupts Circuit diagram sheet 16 The device D40 contains 3 8Bit Input Output Ports that enable the output of control signals for the diagnostic measurement IEC bus and display as well as reading in of status and interrupt signals They can be polled by the computer at an 8 bit port A total of 12 interrupts is provided for the functional hardware The interrupts are only triggered in the case of hardware errors or overrange The interrupt messages of the functional hardware are combined to interrupt INT HW N and passed on to the CPU 1 2 2 7 Display and Contrast Setting Circuit diagram sheet 8 The LCD used contains an integrated controller and can therefore be connected to the 8 bit peripheral bus without the need for a
109. instellbits f r die Grundeinstellung des Ger tes Presetzustand aufgef hrt Die Einstellung der Bits kann gr Btenteils an den Schieberegisterausgangen nachgemessen werden Die Pinbelegung kann den Stromlaufunterlagen entnommen werden Die Einstellungen an den DA Wandlern sind ger tespezifisch und k nnen deshalb hier nicht angegeben werden 1 7 4 4 Schnittstelle HW Rechner Byte Bit Bezeichnung Funktion Preseteinstellung 2 7 6 RESET 1 Signal f r Mod07 5 EXT ON Signal f r Mod07 4 RADC RSYN Empfangsdaten ADC oder Synthese 3 2 1 0 1 7 6 5 4 INT RST R cksetzen des HW Interruptmelders 3 DIAG ENA Einschalten Diagnosemultiplexer 2 DI AG2 Adresse Diagnosepunkt 1 DIAG1 0 DIAGO 1 7 4 2 Schnittstelle Frequenzeinstellung Byte Bit Bezeichnung Funktion Bemerkung 1 7 6 5 4 g 3 REFTUNE12 Abstimmspannung f r internen MSB 2 REFTUNE11 VCTCXO oder optionellen OCXO 1 REFTUNE10 0 10 V 0 REFTUNE9 Daten liegen im internen EEPROM 8 7 REFTUNE8 6 REFTUNE7 5 REFTUNE6 4 REFTUNE5 3 REFTUNE4 2 REFTUNE3 1 REFTUNE2 0 REFTUNE1 LSB 1090 3500 00 1 38 D 1 SML Mainboard Byte Bit Bezeichnung Funktion Bemerkung 7 7 ZFFILT7 Abstimmspannung f r abstimmbares MSB 6 ZFFILT6 Bandpassfilter der Stepsynthese 5 ZFFILT5 187 5 266 66 MHz 4 ZFFILT4 0 21V 3 ZFFILT3 2 ZFFILT2 Daten liegen im SRAM 1 ZFFILT1 Lineare Interpolation zwischen den Frequenz 0 ZFF
110. iplied with the set deviation by D105 and added to the reference voltage of the level N29 signal AM REF This voltage is subsequently scaled with the 12 bit converter D121 according to the set level and is used as command value for the level control Signal REFAM test point P45 diagnostic point 401 D REFAM The resolution is up to approx 5dBm output level at instrument connector 0 01dB Pl controller N31 can be configured for various control bandwidths and operating modes using switches D87 88 89 It is possible to select between 2 different control bandwidths bit SLOW1 OFF In CW mode the bandwidth is approx 4 kHz with AM about 50 kHz The signal KLEMM N permits to blank the level when changing the frequency or switching over the attenuator pads on the attenuator This signal is derived via a logic circuit D102 D96 from the bits LEV OFF BLANK NORM BLANK ENA and the processor signal BLANK_IN The bit MAX POUT N clamps the output level to approx 16dBm To this end the level command value must be declamped from the controller with bit MOD OPU1G Bit MOD OPU2G switches the conditioned command value to the optional connector X131 and is available there for modules that might be connected after the mainboard ALC OFF switches off automatic level control Using the bits DETOUT OFF and DETMIX OFF the output signal of the level detector is fed into the PLL as measured variable at the output or in the mixer path The output s
111. it DIVOUT ON The signal FSYN 76 to 1210 5 MHz constitutes the interface to the output unit 1090 3500 00 1 8 E 1 SML Mainboard 1 2 3 7 FM PHiM Module Modulation FM PM on block diagram 3 Circuit diagram sheet 32 27 In the section Modulation conditioning 1 2 5 the connection of the modulation matrix is described in greater detail The analog modulation signal is converted into a digital signal using the 12 bit A D converter D30 AD lt 15 4 gt The MSB is inverted D127 so that the data are provided in the two s complement for further processing The sampling frequency of the converter lies between 8 333 and 25 MHz synchronous to the clock frequency of the DDS synthesizer and is generated by frequency division Bits FMDIV lt 2 0 gt via frequency divider D4 This is necessary to avoid unwanted aliasing products in the algorithm It also serves for transferring the modulation data signal FM CLK at the DDS component D56 The bit FM OFF switches off the AD converter clock The bit FM INVERS inverts the modulation data when the sideband of the conversion is changed in the Main Loop The deviation setting proper is purely digital and is completely implemented in the DDS component D56 A modulation via the VCO is no longer necessary due to the high bandwidth of the Main Loop 1 2 4 Output Unit 1 2 4 1 Level Conditioning Module RF level in block diagram 2 Circuit diagram sheets 42 and 43 The modulation signal of the AM is mult
112. itioning with LF Generator 1 2 5 4 Modulation Conditioning Module Modulation Source Control in block diagram 2 Circuit diagram sheet 32 42 and 45 The modulation conditioning consists of two separate paths for AM and FM oM The modulation signal externally applied at X114 can optionally be AC coupled via C627 or DC coupled using changeover switch D85 For switching over between internal external or two tone modulation switches D26 D85 and D86 are used In the case of two tone FM pM modulation the amplitude of the modulation sum signal is halved using switch D26 For switching over between FM AM or simultaneous modulation the switches D26 D85 ad D86 are used The spurious AM setting is made using the 12 bit converter D105 The output signal of the deviation divider is added to the level reference value 5 V using N29 With FM 9M Bandwith Standard approx 100 kHz the switch D16 as well as R814 and C804 are used to pre distort the modulation signal in order to correct the PLL frequency response The FM Offset calibration that is run internally via the firmware compensates the DC offset voltages that are produced on the modulation path to the AD converter Characteristics path Bandwidth DC to 500 kHz Gain 5 with 100 AM FM oM path Bandwidth DC to 500 kHz Gain 1 5 AC coupling lower cutoff frequency approx 1 Hz 1 2 5 2 LF Generator Module LF Generator in block diagram 2 Circuit diagram sheet 44 The
113. k diagram 3 Circuit diagram sheet 19 22 34 The VCO of the reference PLL includes a ceramic resonator B1 which is adjusted to its nominal frequency of 800 MHz using tuning diode V89 The adjustment via trimming capacitor C224 serves for coarse adjustment of the oscillator so that the control loop does not have to cover the complete tolerance range of the components used with its tuning range With its negative impedance the transistor stage V71 reduces damping of the oscillator circuit Transistors V37 and V64 impress a constant current in the oscillator circuit The oscillator signal is decoupled via buffer amplifier N8 and provided at connector X109 for measuring purposes or as reference frequency for further options In the reverse path of the PLL the frequency divider D14 first divides the oscillator signal to 200 MHz The differential amplifier circuit with V73 and V74 converts this signal to CMOS level and the frequency dividers D69 and D115 divide the signal further down to the reference frequency of 10 MHz This signal is then compared with the 10 MHz reference signal at phase detector D39 In the operating mode Reference External two possible control bandwidths are available to the user In the case of control bandwidth Slow the path is connected via control amplifier N14 switch D37 signal REFSLOW OFF 0 The control bandwidth is approx 10 Hz and thus corrects possible hum or spurious signals of the externally applied reference signa
114. l The standard control loop N13 signal REFFAST OFF 0 is approx 1 kHz This is the optimal control bandwidth regarding phase noise with internal reference The control voltages of the two controllers are monitored via window comparators U4 or U5 which produce an error message Reference PLL unlocked when the PLL is unlocked The 800 MHz output signal of the Reference PLL module is then provided as LO signal via RF amplifier V46 to the down converter on the output unit signal DOWNCONV The 200 MHz signal VCO200 of the reference PLL is decoupled via amplifier V75 signal MIXERT Via an ohmic power divider the signal is then divided up between two further paths Via V80 and differential amplifiers V77 and V78 the signal is converted to CMOS level and routed to the two frequency dividers D13 and D70 On the other path it is supplied to the Step Synthesizer module as LO signal 1090 3500 00 1 6 E 1 SML Mainboard 1 2 8 8 Step Synthesizer Module Step Synthesizer Coarse Resolution on block diagram sheet 3 Circuit diagram sheet 22 24 33 The Step Synthesizer module first divides the 200 MHz signal from the Reference Loop to 8 333 to 66 666 MHz signal MIX DIG using the programmable frequency divider D70 The division factors 3 to 24 are set via the bits MIXDIV lt 4 0 gt There the signal can either be divided by two D116 or directly passed on to a programmable attenuator pad This is implemented by means of an ohmic voltage divider the
115. llspannung Hierzu Stromlaufblatt 28 Vorbereitung Pr fen Steckbr cke X19 ziehen und auf X19 2 und X19 3 stecken R1236 auf Masse HF Signalpfad bei Signal HF MULT auftrennen C305 ausl ten und MeBkabel anl ten bzw mit HF Tastkopf an dieser Stelle messen Mit Hilfe des Serviceprogrammes im Men Direct Mode SYN das Einstellbit PLLTUNE von 15 bis 0 einstellen und Oszillatorsignal dabei betrachten Der Oszillator ver ndert seine Schwingfrequenz bei jeder Stufe um ca 2 5 10 MHz und deckt dabei den Frequenzbereich 201 75 269 MHz ab Steckbr cke X19 wieder zur ckstecken C305 wieder einl ten 1 6 2 7 Pr fen des LF Generators Hierzu Stromlaufblatt 44 Vorbereitung Pr fen 1090 3500 00 Ger teeinstellung LF Output State on VW WM Y LF Output Voltage 1 V LF Output LFGenFreq 1 kHz Pegel an N26 Pin 7 mit AC Voltmeter auf 1 kHz 0 99 4 pr fen Pegel an N26 Pin 1 mit AC Voltmeter auf 1 kHz 1 Vst 0 5 pr fen Spannungsteiler R1076 R1307 berpr fen Pegel an N25 Pin 7 auf 1 kHz 250 mV 0 5 pr fen Pegel an N25 Pini auf 1 kHz 1 V 196 pr fen LF Generator Frequenz bis 100 kHz durchwobbeln Frequenzgang an X114 1 auf kleiner 0 5 dB pr fen Klirrfaktor an X114 1 auf kleiner 0 196 pr fen LF Generator Frequenz bis 1 MHz durchwobbeln Frequenzgang an X114 1 bis 500kHz auf kleiner 0 5 dB bis 1 MHz auf kleiner 3 dB pr fen 1 29 D 1 Mainboard SML 1 6 2 8 Pr
116. ltage at N33 pin 5 gt Check 10 V voltage regulator N33 V228 48 DEE gt Check 10 V reference voltage at R1575 gt Check 10 V voltage regulator N33 V232 1090 3500 00 1 22 E 1 SML Mainboard Test point out of Circuit Troubleshooting tolerance diagram sheet Pen S gt Check 7 95 V 3 reference voltage at N21 Pin10 gt Check 8 V voltage regulator N21 V146 D 8VHF2 8 48 gt Check 7 95 V 3 reference voltage at N21 Pin5 gt Check 8 V voltage regulator N21 V234 DNB 49 gt 5 18V 3 reference voltage at N21 Pin 12 gt Check 5 V voltage regulator N21 V144 D Fan ef gt Check 10 V reference voltage at R1543 gt Check voltage control 5 V with 5 V156 and V235 1 6 1 2 Module LF Generator Test point out of Circuit Troubleshooting tolerance diagram sheet D_LFINT 44 gt Check LF generator according to 1 6 2 7 D_LFGEN 44 gt Check LF generator according to 1 6 2 7 D_AMANLG 42 gt Check modulation conditioning according to 1 6 2 8 D EMANLS sa gt modulation conditioning according to 1 6 2 8 1090 3500 00 1 23 E 1 Mainboard 1 6 1 3 Test point out of tolerance D OFFSETSYN Circuit diagram sheet SML Module Reference amp Step Synthesizer Troubleshooting Serves only for offset measurement of the board D REFTUNE gt Check DA converter 074 with operational amplifier N12 voltage supply according to circuit di
117. lweise AC ber C627 oder DC gekoppelt werden Die Umschaltung zwischen interner externer oder Zweitonmodulation erfolgt mit den Umschaltern D26 D85 und D86 Bei Zweiton FM oM Modulation wird mit dem Schalter 026 die Amplitude des Modulations Summen signals halbiert Die Umschaltung zwischen FM AM oder simultaner Modulation erfolgt mit den Umschaltern D26 D85 und D86 Die AM Hubeinstellung erfolgt mit dem 12 Bit Wandler D105 Das Ausgangssignal des Hubteilers wird mit N29 auf den Pegelreferenzwert 5 V addiert Bei FM pM Bandwidth Standard ca 100 kHz wird mit dem Umschalter D16 sowie R814 und C804 das Modulationssignal vorverzerrt um den PLL Frequenzgang zu kompensieren Die intern ber Firmware ablaufende Kalibrierung FM Offset kompensiert DC Offsetspannungen die auf dem Modulationspfad bis zum AD Wandler entstehen Eigenschaften AM Pfad Bandbreite DC 500 kHz Verst rkung 5 bei 100 AM FM oM Pfad Bandbreite DC 500 kHz Verstarkung 1 5 AC Kopplung untere Grenzfrequenz ca 1 Hz 1 2 5 2 LF Generator Modul LF Generator im Blockschaltbild 2 Stromlaufblatt 44 Der LF Generator liefert eine sowohl im Pegel als auch in der Frequenz einstellbare Sinusspannung bis max 1 MHz die von einem integrierten DDS Baustein D94 erzeugt wird Die Taktfrequenz betragt 10 MHz und wird von der Referenzschleife abgeleitet Der Baustein beinhaltet den D A Wandler zum Erzeugen des Analogsignals Nachfolgende Tiefpasse be
118. mented with a bipolar transistor BFG21W the output stage V196 with a GaAs transistor HWL30 Voltage regulator N31 V233 generates the 10V OPUB supply voltage for the output stage transistor V196 A fixed lowpass filter at the output of the output stage suppresses the harmonics from approx 1 3 GHz The output detector is coupled via a resistive coupler R1353 1166 1146 in order to obtain a possibly small insertion loss The temperature compensated linearized output detector V200 is used for level control at frequencies above 5 MHz Logarithmic amplifiers N23 24 and amplifier N23 are used for linearization of the output voltage of the detector In conjunction with the digital potentiometer D97 N27 generates a variable voltage signal V DETTUNE diagnostic point 413 D DETTUNE that is used for adjusting the linearity of the detectors The frequency dependent calibration values are determined in the external level correction and stored in the EEPROM of the module Characteristics amplifier V174 Uce 4V le 60 mA Gain approx 12 dB Output stage amplifier V196 Ups 7 8V Ip 250 mA Gain approx 10 dB Output lowpass Pass frequency 1 25 GHz Stop frequency 30dB 1 6 GHz Resistive coupler Insertion loss approx 3 dB Level detector Output voltage 0 V to5 V linear level dynamic range ca 30 dB Tuning voltage detector V DETTUNE 0V to 2 5 V 1090 3500 00 1 12 E 1 SML Mainboard 1 2 5 Modulation Cond
119. n PLL unlocked v berpr fen des Fensterkomparators U3 nach Tabelle 1 7 Stromlauf blatt 34 Fehlermeldung Out Sicherstellen daB obige Fehlermeldungen nicht vorhanden sind purum eved Sicherstellen da keine internen Kalibrierungen fehlen Modulcheck nach Abschnitt 1 6 1 5 berpr fen Fensterkomparator U7 Stromlaufblatt 42 WV WW V 1090 3500 00 1 17 D 1 Mainboard 1 5 3 2 Kalibrierfehler SML Zun chst muB sichergestellt werden daB das Ausgangssignal 200 MHz der Heferenz PLL ordnungs gem zur Verf gung steht Signal VCO 200 Dies ist Voraussetzung f r s mtliche Kalibrierungen des Synthesizers Fehlermeldung ERROR Press any key to go on bei der Kalibrierung IF Filter Fehlermeldung ERROR Press any key to go on bei der Kalibrierung Main Loop Fehlermeldung ERROR Press any key to go on bei der Kalibrierung MULT Filter Fehlermeldung ERROR Press any key to go on bei der Kalibrierung Harm Filter Fehlermeldung ERROR Press any key to go on bei der Kalibrierung Level Preset Fehlermeldung ERROR Press any key to go on bei der Kalibrierung LFGen Level Fehlermeldung ERROR Press any key to go on bei der Kalibrierung FM Offset 1090 3500 00 gt Modulcheck nach Abschnitt 1 6 1 3 durchf hren Kalibrierung IF Filter ausf hren Modulcheck nach 1 6 1 4 durchf hren Kalibrierung IF Filter ausf hren Kalibr
120. nce clock 0 100 MHz DDS MOD 1 66 66 MHz 5 READ_DDS Read strobe for DDS MOD 1 Read FM offset calibration 4 OW2 OW1 Selection harmonic filter output divider 0 OW1 76 to 255 MHz 1 0W2 255 to 605 25 MHz 3 OWFILT_ON Switch on path harmonic filter1 2 1 OW Filter path on 76 to 605 25 MHz 2 ZFPATH3 Highpass filter bank for 1 IF frequency Highpass filter 1 ZFPATH2 Lowpass filter 0 ZFPATH1 Direct path 3 7 FMDIV2 Divider factor for sampling frequency A D MSB 6 FMDIV1 converter FM PM Range 0 to 5 5 FMDIVO LSB 4 MIXDIV4 Division factors for mixer frequencies at mixer1 MSB 3 MIXDIV3 required division factors 3 to 24 for frequencies 2 MIXDIV2 8 33 to 66 66 MHz 1 MIXDIV1 0 MIXDIVO LSB 1090 3500 00 1 39 Mainboard SML Byte Bit Designation Function Remark 2 7 ZF200 ON Switchover Attenuator before mixer1 1 DC 200 MHz 6 ZFATT1 Attenuator setting for mixer frequency before MSB 5 ZFATTO mixer1 0 to 3 LSB 4 MIX10 ON Switch on fixed divider by 2 before mixer 1 1 fixed divider 2 on u Switchover control bandwidth in 800 MHz 0 fixed divider 2 off 3 REFFAST_OFF reference PLL O control bandwidth 1 kHz Switch for external reference 1 control bandwidth 10 Hz 2 REFEXT 1 REFEXT OCXO path on off O REFINT 1 OPT ON 1 Path OCXO on VCTCXO Standard 10 MHz on off 0 Path OCXO off 0 REF ON 1 VCTCXO on 0 VCTCXO off 1 7 LFWR_OFF Disable write signal at LF generator 1 Write disabled Read clock DDS MOD 0 Read clo
121. nelldienstes sowie eine Liste der Rohde amp Schwarz Vertretungen befindet sich am Beginn dieses Servicehandbuchs Austausch von Baugruppen und Kabeln Tabelle 1 am Ende dieses Abschnitts enth lt eine Zusammenstellung der lieferbaren Netzkabel Die f r die Bestellung notwendigen Identnummern von Ersatzteilen und Baugruppen sind aus den Schaltteillis ten im vorliegenden Kapitel zu entnehmen Wichtiger Hinweis Beachten Sie beim Austausch einer Baugruppe bitte die Sicherheitshinweise und die entsprechende Montageanleitung in Kapitel 3 dieses Servicehandbuchs Ersatzteilbestellung Um Ersatzteile schnell und richtig liefern zu k nnen ben tigen wir folgende Angaben Ger tetyp f r den das Ersatzteil ben tigt wird Ansprechpartner f r eventuelle R ckfragen Sachnummer siehe Schaltteillisten in diesem Kapitel e Benennung Kennziffer gem Schaltteilliste e St ckzahl e e Austauschbaugruppen Austauschbaugruppen sind eine kosteng nstige Alternative zu Originalbaugruppen Es handelt sich hier um keine neuen Baugruppen sondern um reparierte und gepr fte Teile Diese k nnen Gebrauchsspuren aufweisen sie sind jedoch elektrisch und mechanisch neuen Baugruppen gleich wertig Ihre Rohde amp Schwarz Vertretung bzw Abteilung Zentralservice Rohde amp Schwarz M nchen in formiert Sie gerne dar ber welche Baugruppen als Austauschbaugruppen lieferbar sind Bestellung und Lieferung von Austauschbaugruppen Be
122. nn mit Hilfe des Service Programms SML SERV EXE durchgef hrt werden Eventuell auftretende Fehler k nnen somit sehr schnell und einfach lokalisiert werden 1 5 1 Fehler auf dem Rechner Fronteinheit Das Display zeigt M glicherweise ist die Kontrasteinstellung extrem eingestellt nichts an gt Ger t mit gedr ckter PRESET Taste einschalten ACHTUNG Alle intern ablaufenden Kalibrierungen m ssen daraufhin erneuert werden Steckverbindung zur Display Beleuchtung pr fen X116 Spannungsversorgung f r die Display Beleuchtung pr fen Display Beleuchtung gt gt Display defekt funktioniert nicht Versorgungsspannungen pr fen siehe Tabelle 1 5 Referenzspannungen Taktsignale pr fen P9 40MHz 5V P7 5MHz 3V P12 25MHz 5V Steckverbindung zum Display pr fen X117 Bootsektor im Flash EPROM fehlt kann nur im R amp S Werk erneuert werden Steuerrechner ohne Funktion VN 1 5 2 Fehler Stromversorgung Spannungszuf hrung Versorgungskabel des Lifters zu Stecker X100 berpr fen L fteransteuerung V12 V238 nach Abschnitt 1 6 2 11 berpr fen Ger tel fter funktio niert nicht Sicherungen F1 F4 auf Sicherungsboard berpr fen Stromlaufblatt 7 Modulcheck nach Abschnitt 1 6 1 1 durchf hren Spannungen nach Tabelle Abschnitt 1 7 2 berpr fen Fehler bei Versor gungsspannung bzw Referenzspannungen VVV VV 1090 3500 00 1 16 D 1 SML Mainboard 1 5 3 Angezeigte Fehler am Display
123. nnung Masse O P X125 B3 B6 V24P 24 V 10 5 125 1 2 Versorgungs spannung Masse O P X125 C3 C6 V5P 5 V 42 X125 D1 D4 Versorgungs spannung Masse O P X125 D5 D6 VOM NETZTEIL from Power Supply 5 5 V 2 X126 1 2 Versorgungs spannung vom Netzteil Masse 126 3 4 24 24 V 10 5 126 5 Versorgungs spannung vom Netzteil Masse 126 6 12V 12V 43 126 7 Versorgungs spannung vom Netzteil Masse 126 8 9 12V 12V 43 126 10 Versorgungs spannung vom Netzteil Eintrag in der Spalte R Richtung O Ausgang Eingang B Bidirektional Eintrag in der Spalte A Art A Analog D Digital P Power Eintrag in der Spalte PT P Pr fwert T Trimmwert D Typpr fwert E Einstellwert Pr f und Trimmplan 1090 3500 00 1 53 D 1 amp ROHDE amp SCHWARZ Service Documents Mainboard 1090 3500 02 Printed in the Federal Republic of Germany 1090 3500 00 1 E 1 SML Mainboard Contents 1 MAINBOARD M 1 1 1 1 OVEN dl CLE 1 1 1 2 Ee EE EE 1 3 1 2 1 Current Supply with Fuse Board and Voltage Regulators esseseeeseeeseresreererresresrresnn 1 3 1 2 2 elle ET 1 4 1 2 2 1 eun 1 4 1 2 2 2 Program and Data Memory nnne nnne 1 4 1 2 2 3 IEG Bus arid H9292 EE 1 4 1 2 2 4 Keyboard Knob and Data Transfer 1 4 1 2 2 5
124. nted in the Federal Republic of Germany 1090 3123 24 21 E 3 SML Tabbed Divider Overview Tabbed Divider Overview Safety Instructions Certificate of Quality Support Center Address List of R amp S Representatives VOLUME 1 Basic Documents Testing and Repair of Modules Mainboard num uiu ee VOLUME 2 Testing and Repair of Modules Front Assembly enne nnne LTE Switching Power Supply eese Reference Oscillator OXCO Option SML B1 Pulse Modulator Option SML B3 Output Uni s 2 1090 3123 24 RE EE Tabbed Divider 1 Tabbed Divider 2 Tabbed Divider 3 SEENEN Tabbed Divider A M Tabbed Divider 5 SECH Tabbed Divider 6 Eege Tabbed Divider 7 E 2 SML Module and Cable Exchange Basic Documents This chapter contains the circuit documents for the SML basic unit The circuit documents for the mo dules IQ Analog Digital Unit IQ Board and Differential Outputs are relegated to chapters 6 and 7 respectively Chapter 8 contains the basic documents for the module Digital Q Outputs To order replacement parts and modules please contact our spare parts express service or your Rohde amp Schwarz service representative and note the hints given in the following section Module and Cable Exchange The address of our spare parts express servic
125. nternen Bits dienen hauptsachlich der Feinfrequenzeinstellung sowie der Ein stellung des FM PhiM Hubes Beschreibung der Ausgangsports DDS MOD OUTPORT Bit Bezeichnung Funktion Bemerkung D56 15 DELAY2 Delayline 1 2 oder 3 f r Clock D A Converter Line 2 ein 14 DELAY1 Line 1 ein 13 DELAYO Invertieren der Polaritat in der MAIN LOOP Line 0 ein 12 PD INV ergibt sich aus RF Algorithmus Bandbreitenumschaltung der MAIN LOOP 11 BWSLOW ON Polaritatsumschaltung FWPM 1 slow im CW Mode wird bei Frequenzwechseln dynamisch auf 1 gesetzt Abschaltung f r Sampl Takt A D Wandler 0 fast Bandwith Wide bei FM PhiM 1090 3500 00 D 1 SML D56 ODN NW FM INVERS FRE CHANGE FM OFF PLL TUNES PLL TUNE2 PLL TUNE1 PLL TUNEO PLLGAIN2 PLLGAIN1 PLLGAINO Voreinstellspannung f r VCO in MAIN LOOP Einstellung ergibt sich aus RF Algorithmus Umschaltung Schleifenverstarkung Regelbandbreite in MAIN LOOP Einstellung ergibt sich aus RF Algorithmus Schnittstelle Ausgangsteil Einstellungen Mainboard i Bezeichnung Funktion semen 0 Takt ein FM PhiM 1 Takt aus CW 0 normal 1 invers POTSELECT1 POTSELECTO DIGPOT7 DIGPOT6 DIGPOT5 DIGOPT4 0 1 MSB DIGPOT Auswahl Potiregister Einstellung Digitales Poti Preseteinstellung DIGPOT3 DIGPOT2 DIGPOT1 DIGPOTO AM11 AM10 AM9 AM8 AM7 AM6 5 4 2 AM1 AMO Einstellung Digitales Po
126. nz zwischen 76 MHz und 650 MHz gt Kalibrierung Harm Filter durchf hren Mainboard SML 1 5 4 2 Fehler bei FM PHiM Hubfehler bei FM oder PhiM Klirrfaktor bei FM oder PhiM zu groB FM PhiM Frequenzgang au er Toleranz gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren berpr fen ob Clocksignal an Pin1 D30 anliegt Stromlaufblatt 32 Falls nicht gt Signalpfad von Eingang D4 bis Ausgang 073 nach Tabelle 1 7 ber pr fen Stromlaufblatt 32 gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren gt berpr fen der ben tigten Mittenspannung 2 0 15 V an D30 Pin23 f r den AD Wandler Stromlaufblatt 32 Fehler tritt auf bei Modulationsbandbreite Standard gt berpr fen der Umschaltung zur Vorverzerrung Schalter D16 ON sowie Versorgungsspannungen nach Stromlaufblatt 32 Fehler tritt auf bei Modulationsbandbreite Wide gt berpr fen der Umschaltung zur Vorverzerrung Schalter 016 OFF sowie Versorgungsspannungen nach Stromlaufblatt 32 berpr fen der Umschaltung des Schleifenfilters Bit BWSLOW ON auf 0 V an Pin 2 der Schalter V148 V5 V155 Stromlaufblatt 28 1 5 4 3 Fehler bei AM Hubfehler bei AM Klirrfaktor bei AM zu groB AM Frequenzgang auBer Toleranz 1090 3500 00 Fehler nur bei AM mit internem LF Generator gt Kalibrierung LFGen Level durchf hren gt Modulcheck nach Abschnitt 1 6 1 2 durchf hren Fehler bei AM intern und extern gt Kalibrierung Level Preset
127. o P x134 4 Supply 12 V Pa o P Ps X134 5 12vM lo P x134 6 Supply 12 V les X134 7 5 vM lo p x134 8 Supply 5 V s lo P X134 9 3vM lo P x134 10 Supply 3 3 V MS_PULS_N lo D TTL level NES X134 11 Modul Select Pulsmod gen STROBE N D TTL level X134 12 Strobe SERDATA N D TTL level X134 13 Data serial EEDATA B D TTL level X134 14 Data EEPROM SERCLK_N o D TTL level X134 15 Clock serial EECLK D TTL level X134 16 Clock EEPROM V_DIAG bai A 2 5 V to 42 5 V Fes d it d X134 18 Diagnostic voltage nm ar X134 17 19 20 n c RESERVE FOR FURTHER OPTION not fitted Ground P X135 1 ES lo Ixiss 2 Supply 24 V Ground P X135 3 e lo Ix s5 4 Supply 12 V Ground P X135 5 12VM lo Ip Ix135 6 Supply 12 V Ground P X135 7 5 VM lo P VE od X135 8 Supply 5 V Ground P X135 9 1090 3500 00 1 50 SML Mainboard Signal R A Value range PT Fig Terminal Remark Name Description No 3VM o P EE X135 10 Supply 3 3 V MS X135 N o D TTL level 135 11 Modul Select Reserve lo TTL level Ch X135 12 Strobe SERDATA N D TTL level X135 13 Data serial EEDATA Lu D TTL level X135 14 Data EEPR
128. oltmeter DC 1 MHz URE3 0350 5315 03 alle AC Messungen bis 1 MHz 3 Frequenzzahler 1 MHz 100 MHz Abgleich VCTCXO 4 Oszilloskop DC 100 MHz 2 Kan le Tektronix LF Generator TDS220 Modulationsaufbe reitung 5 RF Spektrumanalysator 9 kHz 1 1 GHz FSEA20 1065 6000 20 Ausgangsfrequenz FSIQ3 1119 5005 03 Ausgangspegel FSP 1093 4495 03 Nebenlinien 6 Modulationsanalysator 100 kHz 1100 MHz AM FMB mit Option 856 5005 52 Modulations FM PhiM Stereocoder FMA B1 855 2002 52 messungen Stereodecoder Klirrfak FMA B2 855 0000 52 tormesser Bewertungsfil FMA B3 856 0003 52 ter ITU R ITU T FMA B4 855 6008 52 Leistungsmesser 9 kHz 1 1 GHz NRVD mit 857 8008 02 Pegelkorrektur NRV Z51 857 9004 02 HF Tastkopf mit DC 9 kHz 1 1 GHz Fehlersuche im Blocker HF Pfad 9 Mikrocontroller Industriestandard PC mit Serviceprogramm IEC625 Schnittstelle Pegelkorrektur IEC Bus 10 IEC Bus Kabel Verbindung nach IEC625 PCK 0292 2013 10 Serviceprogramm 1006 3008 03 Pegelkorrektur 11 Service Kit SML Z2 1090 5203 02 Fehlersuche 1090 3500 00 D 1 Mainboard SML 1 5 Fehlersuche Die DC Spannungen an den im Schaltplan mit D XXXXXXX bezeichneten Testpunkten z B D PLL800F k nnen im Display des SML angezeigt werden Hierzu wird im Untermen Utili ties Diag Tpoint die Testpunkt Anzeige aktiviert und der gew nschte Diagnosepunkt siehe Tabelle Diagnosepunkte eingegeben Ein vollst ndiger Test aller auf der Baugruppe Mainboard vorhandenen Testpunkte ka
129. or Current Supply Voltage Supply sse 1 16 1 5 8 Errors Indicated on Display ersin 1 17 1 5 3 1 Synchronizing Errors siei enie aannaaien aera aa haeata eia keerati andada atada oi aea nente nnn 1 17 1 5 3 2 Me 1 18 1 5 4 Error Output Signal RF OUT at X106 Mainboard 1 19 1 5 4 Error in CW ModE iiie e Lee neben 1 19 1 5 4 Error with EM PPIM ee an I an alas 1 20 1 5 4 3 Eror with EREA teni eie eost a E ORO e etn 1 20 1 5 5 Error Output Signal LF at X114 Mainboaro sse 1 21 1090 3500 00 3 E 1 SML Mainboard 1 6 Checking the Modules Testing and Adjustment essen 1 22 1 6 1 Checking the Modules AAA 1 22 1 6 1 1 Module Suppligs t et eem EA 1 22 1 6 1 2 Module LE Gehetaltor are la Ban 1 23 1 6 1 3 Module Reference amp Step Synthesizer 1 24 1 6 1 4 Module Main Synthesizer amp Multiplier sees 1 25 1 6 1 5 Module Qutput Jnit l iom t urere e aa e t ER cce bare tea d een 1 26 1 6 2 Testing and AQJUSIMENtIS a OARS ESen 1 27 1 6 2 1 Testing the 800 MHz CO 1 27 1 6 2 2 Testing the Phase Detector and the Control Loop in the Reference Pl 1 27 1 6 2 3 Adjusting the 800 MHz CRO
130. or X100 between pin 1 and pin 2 gt Check voltage at V12 V238 pini base for 19 5V 1 V Temperature of R1654 approx 30 C This voltage depends on the temperature of R1654 and should not exceed 21 V when cooling R1654 with ice spray gt Check voltage at X100 pin2 for 10 V 2 5 V Temperature of R1654 approx 30 C This voltage depends on the temperature of R1654 and should not fall below 6 V when cooling R1654 with ice spray Remove ballast resistance of 100 Q again 1 31 E 1 E Mainboard 1 7 1 7 1 SML Tables and Interfaces List of Diagnostic Test Points Table 1 2 Diagnostic points computer and supply voltages Diagnostic point Test point Min V Max V Setting 000 D_OFFSETCPU Ground offset CPU 001 001 Preset 001 D VA24P Supply voltage 24 V 23 25 Preset 002 D_VA12P Supply voltage 12 V 11 5 12 5 Preset 003 D VA12N Supply voltage 12 V 11 5 12 5 Preset 004 D OFFSETCPU Ground offset CPU 0 01 0 01 Preset 005 D VASN Supply voltage 5 V 4 7 5 8 Preset 006 D VLCD Supply LCD 4 5 13 6 Utilities Display Contrast 0 to 63 007 D_REF10 Reference 10V 9 7 10 3 Preset Table 1 3 Diagnostic points synthesis Diagnostic point Test point Min V Max V Setting 200 D OFFSETSYN Offset measurement RF unit 0 01 0 01 Preset 201 D PLL800F VCO Tuning voltage reference loop fa
131. ort des Mischers Am RF Port des Mischers sorgen zwei abstimmbare Bandpassfilter f r die notwendige Unterdr ckung der unerw nschten Mischprodukte Die Filter werden dabei mit Hilfe der Abstimmdioden V214 V225 abgestimmt Die Abstimmspannung wird mit Hilfe des DA Converters U6 und des Strom Spannungswandlers N12 erzeugt Die HF Verstarker V69 V213 und V202 entkoppeln die beiden in Serie geschalteten Filter und sorgen f r einen ausreichend hohen Pegel und somit ausreichenden Sig nal Rauschabstand Die jeweils ben tigte Abstimmspannung ZFTUNE f r die verschiedenen Step Frequenzen wird in der Kalibrierroutine IF Filter ermittelt Der Pegeldetektor V143 dient hierbei zur Pe gelmessung am Ausgang der Bandpassfilter 1 2 3 4 DDS Synthesizer Modul DDS Synthesizer Fine Resolution auf Blockschaltbild 3 Stromlaufblatt 22 27 Der Frequenzteiler D13 teilt das 200 MHz Referenzsignal des Moduls Reference Loop wahlweise auf 100 oder 66 MHz Bit DDSDIV Dieses Signal DDSCLK dient dabei als Taktsignal f r den DDS Baustein DDSMOD 056 sowie f r den DA Converter 063 Der DDS Baustein erzeugt hierbei mit einer internen Aufl sung von 50 Bit die ben tigte Ausgangsfre quenz von 15 02 27 06 MHz Diese liegt als 14 Bit Amplitudenwert AW lt 19 6 gt am Ausgang des Bau steins vor und wird mit Hilfe von D63 in ein analoges Ausgangssignal gewandelt Das optimale Timing zwischen Daten und Clock am DA Converter wird mit Hilfe einer schaltbaren Delayline
132. ose spannung MS13 N D TTL Pegel X135 19 Modul Select Reserve MI 1 D TTL Pegel X135 20 Interrupt Reserve WEITERE OPTION ODER model component BAUGRUPPE MIT SERBUS DEKODER Masse X136 1 24VM X136 2 Versorgung 24 V Masse X136 3 12VM X136 4 Versorgung 12 V Masse 136 5 12VM X136 6 Versorgung 12 V Masse X136 7 45 VM X136 8 Versorgung 5 V Masse X136 9 3VM X136 10 Versorgung 3 3 V MS11 N TTL Pegel X136 11 Modul Select Reserve RESET P D TTL Pegel X136 12 Reset f r ext Serbus Master SERB CLK D TTL Pegel X136 13 Clock von ext Ser bus Master SERB DATA B D TTL Pegel X136 14 ser Daten von zu ext Serbus Master SERB INT D Schmitt Trigger X136 15 Interrupt von ext Serbusdekoder SYNC D Schmitt Trigger X136 16 Sync Leitung con ext Serbus Master STROBE N D TTL Pegel X136 17 Strobe SERDATA N D TTL Pegel X136 18 Da Reserve D X136 19 1090 3500 00 1 51 D 1 Mainboard SML Signal R A Wertebereich PT Bild Anschlu punkt Bemerkung Name Beschreibung Nr SERCLK N TTL Pegel X136 20 Clock seriell Reserve EEDATA B D TTL Pegel X136 21 Daten EEPROM Reserve Masse D X136 22 EECLK N D TTL Pegel X136 23 Clock EEPROM Reserve DIAG 2 5 2 5 V X136 24 Diagnosespannung MS12 N D TTL Pegel
133. phase shift LSB phase 3 7 PHASE1 Phase1 6 PHASE2 Phase2 5 PHASE3 Phase3 4 PHASE4 Phase4 MSB Phase 3 GEN_LEV11 Output level of LF generator MSB LFGEN Level 2 GEN_LEV10 1 GEN_LEV9 0 GEN_LEV8 1090 3500 00 1 43 E 1 Mainboard SML Byte Bit Designation Function Preset setting 2 7 GEN LEV7 6 GEN LEV6 5 GEN LEV5 4 GEN LEV4 3 GEN LEV3 2 GEN LEV2 1 GEN LEV1 0 GEN LEVO Output level of LF generator LSB LFGEN level 1 7 MOD CTRL OFF Modulation control 0 6 FMEXT N FM modulation external off 1 5 AMEXT N AM modulation external off 1 4 FMINT N FM modulation internal off 1 3 AMINT N AM modulation internal off 1 2 FM GAIN Gain FM path 1 1 AM GAIN Gain AM path 1 0 DC_AC ext modulation coupling DC AC A 0 7 RES LF RESET for LF generator 0 he Be unused 5 DMUX3_ON Diagnostic multiplexer 3 On off 0 4 DMUX2_ON Diagnostic multiplexer 2 on off 0 3 DMUX1_ON Diagnostic multiplexer 1 on off 0 2 DIAG2 Diagnostic multiplexer path O to 7 0 1 DIAG1 OPU 0 0 DIAGO OPU 0 1090 3500 00 1 44 E 1 SML Mainboard 1 7 5 External Interface Signal R A Value range PT Fig Terminal Remark Name Description No ZUM L FTER to fan FAN lo P 12 V max 170 mA X100 2 Supply fan P X100 1 1 m al X100 3 Code X100 4 n c ZUR R CKWANNE to
134. plung DC AC 1 0 7 RES LF RESET f r LF Generator 0 6 e frei 5 DMUXS3 ON Diagnosemultiplexter 3 Ein Aus 0 4 DMUX2 ON Diagnosemultiplexer 2 Ein Aus 0 3 DMUX1 ON Diagnosemultiplexer 1 Ein Aus 0 2 DIAG2_OPU Diagnosemultiplexer Pfad 0 7 0 1 DIAG1_OPU 0 0 DIAGO_OPU 0 1090 3500 00 1 44 D 1 SML Mainboard 1 7 5 Externe Schnittstelle Signal R A Wertebereich PT Bild AnschluB Bemerkung Name Beschreibung Nr punkt ZUM L FTER to fan lo P 12 V max 170 mA X100 2 Versorgung L fter Masse P X100 1 Ca I Ws 3 X100 3 Code X100 4 n c ZUR R CKWANNE to rearpanel ni EE HE EXT REF OUT o A 10 MHz gt 0 5V 509 D EN X101 Referenzfrequenz EXT REF IN Fe A 10 MHz 0 5 2V 500 D Kl X102 Referenzfreuenz X AXIS lo A 0 10 V P mai X103 Analogsignal X Achse not fitted TRIGGER D HCT Pegel P X105 Sweeptrigger signal model component HF Connector Wes Mae RFOUT o A 9 kHz 1200 MHz E ES X106 HF Buchse 20 19 dBm 500 REF OCX A 10 MHz LVT Pegel X108 Referenz von OCXO OUT800 800 MHz 0dBm D X109 800 MHz Referenz SCHNITTSTELLE Interface RS232 5232 B D RS232 Pegel X111 1 9 Serielle Schnittstelle SCHNITTSTELLE rra e Interface IEC BUS IEEE488 B D HCT Pegel Wee X112 1 24 IEC Bus IEC625 SERBUS model component Mas
135. plung des HF Signals erfolgt ber die Basisstufe mit V83 ber einen nachfolgenden Widerstandsteiler wird das Signal auf zwei Pfade verteilt HF Mult ist hierbei das Ausgangssignal zum Frequency Multiplier LO MIX2 ist das Signal im R ckw rtspfad der PLL und dient als LO Signal f r den Mischer B3 der Stepfrequenz und Oszillatorsignal auf eine IF von 15 02 27 06 MHz abw rts mischt Die nachfolgende Frequenzweiche sorgt f r eine ausreichende Unterdr ckung der hochfrequenten Mischprodukte sowie f r eine gute Anpassung an den Mischer V86 und V85 wandeln das Signal auf CMOS Pegel P41 Der nachfolgende Frequenzteiler D72 teilt das Signal durch zwei PH DET wel ches als Vergleichssignal f r den integrierten Doppelphasendetektor D71 dient Je nach verwendetem Seitenband der Mischung k nnen die vier Ausgangssignale des Phasendetektors ber D10 in ihrer Polaritat eingestellt werden Bit PD NV Der Summierverstarker N17 summiert die Signale des Phasendetektors sowie einen fest eingespeisten Phasenoffset ber R365 und wandelt diese in eine Spannung Me punkt P42 Die Verst rkung des nachfolgenden PI Reglers N19 l t sich zur Kompensation der Verstarkungsanderungen in der PLL verursacht durch eine unterschiedliche Oszillatorabstimmsteilheit mit dem Analogmultiplexer D58 in 8 Stufen einstellen Der Schalttransistor V3 klemmt den Regler kurzzeitig auf 0 V Ausgangsspannung bei bestimmten Fre quenzwechseln Der nachfolgende Operationsvers
136. r AA 1 45 1 7 2 Reterenzspannurigen c cii coe eee re dep etl Reel 1 45 1 7 8 Arbeitspunkte und HE Pegel 1 45 1 7 3 1 SANI 1 45 1 7 3 2 Ausgarigstell xis igit RE p E e stats UE REL eaten UE EE ER ne 1 45 1 7 4 Digitale Schnittstelle AA 1 45 1 7 4 1 Schnittstelle HW Rechner ener enne 1 45 1 7 4 2 Schnittstelle Frequenzeinstellung sees 1 45 1 7 4 3 Schnittstelle Einstellung interne Register DDG MOD 1 45 1 7 4 4 Schnittstelle Ausgangsteil t cet t creer cad ten Dee ho pee deser 1 45 1 7 4 5 Modulationsaufbereitung und LE Generaior sse 1 45 1 7 5 Externe Schnittstelle iiridh ertet ed raios Ped iei esta Fa Popup dee 1 45 1090 3500 00 4 D 1 SML Index A Abw rtsmischer sees 1 11 ACKOPPIUNG EE 1 13 2 1 20 AM Hubeinstellung 1 13 AM Modulator eene 1 10 eee 1 34 Ausgangsteil eene 1 9 Ausgangsverst rker eessen 1 12 B Blockschaltbild 1 2 D 1 31 1 32 Digitale Schnittstelle
137. r N14 geschaltet Schalter 037 Signal RHEFSLOW OFF 0 Die Regelbandbreite betr gt hier ca 10 Hz und regelt somit m gliche Brumm oder St rsignale des extern eingespeisten Referenzsignales aus Die Standardregel schleife N13 Signal HEFFAST OFF 0 betr gt ca 1 kHz Dieses ist die optimale Regelbandbreite im Bezug auf Phasenrauschen bei interner Referenz Die Regelspannungen der beiden Regler werden ber die Fensterkomparatoren U4 bzw U5 berwacht die bei Ausrasten der Regelschleife eine Feh lermeldung Reference PLL unlocked erzeugen Das 800 MHz Ausgangssignal des Moduls Reference PLL wird desweiteren ber den HF Verstarker V46 dem Downconverter auf dem Ausgangsteil als LO Signal zur Verf gung gestellt Signal DOWNCONV Das 200 MHz Signal VCO200 der Referenz PLL wird ber den Verst rker V75 ausgekoppelt Signal MIXERT Uber einen ohmschen Leistungsteiler verteilt sich hier das Signal auf zwei weitere Pfade Uber V80 und den Differenzverstarker V77 und V78 wird das Signal auf CMOS Pegel gewandelt und an die zwei Frequenzteiler D13 und D70 geleitet Auf dem anderen Pfad steht es dem Modul Step Synthe sizer als LO Signal zur Verf gung 1090 3500 00 1 6 D 1 SML Mainboard 1 2 8 8 Step Synthesizer Modul Step Synthesizer Coarse Resolution auf Blockschaltbild 3 Stromlaufblatt 22 24 33 Das Modul Step Synthesizer teilt zun chst das 200 MHz Signal von der Heference Loop mit dem pro grammierbaren Frequenzteiler D70 auf 8 333
138. ration that is run internally via the firmware determines the setting values of the D A converter The filters are switched over using pin diodes V25 V31 V226 and V227 bit OW2 OW The control voltage of the pin diodes is generated by means of N7 1090 3500 00 1 10 E 1 SML Mainboard Characteristics Filter 1 Pass frequency tunable approx 70 MHz to 300 MHz Stop frequency 30dB tunable approx 150 MHz to 450 MHz Insertion loss approx 1 5dB Filter 2 Pass frequency tunable approx 220 MHz to 700 MHz Stop frequency 30dB tunable appr 350 MHz to 1200 MHz Insertion loss approx 1 5 dB Tuning voltage OWTUNE OV to 21 3V 5 Switch Insertion loss approx 0 5 dB Control voltage at 7 8 8 V 9 5 V 1 2 4 4 Down Converter with Level Detector Module Mixer and Lowpass 100 MHz in block diagram 2 Circuit diagram sheet 39 and 400 The GaAs switches D101 100 connect the output signal of the harmonic filters either directly to the output amplifier or to the down conversion path of the output unit The negative control voltages of the switches are generated using transistors V193 V194 V165 and V166 Switchover is made by bit MIX OFF The frequency range below 76 MHz is generated at mixer B5 by down conversion with the 800 MHz signal DOWNCONV of the reference PLL Subsequent filters suppress the LO in particular and other unwanted mixture products above 80 MHz Using the power splitter R1165 R1098 R1099 and R1015 part of
139. rearpanel be EXT REF OUT o A 10 MHz gt 0 5V 509 D Ca X101 Reference frequency EXT REF IN 10 MHz 0 5 to2V D p X102 Reference frequency 500 X AXIS A 0to10V P X103 Analog signal X axis not fitted TRIGGER D HCT level P X105 Sweep trigger signal model component RF Connector RFOUT A 9 kHz to 1200 MHz E X106 RF connector 20 to 19 dBm 500 REF OCX 10 MHz LVT level X108 Reference of OCXO OUT800 800 MHz 0dBm D X109 800 MHz reference SCHNITTSTELLE Interface RS232 5232 D RS232 level i X111 1 to 9 Serial interface SCHNITTSTELLE Interface IEC BUS IEEE488 B D HCT level X112 1 to 24 IEC bus IEC625 SERBUS Imi model component Ground es A pz X113 1 RESET P D TTL level X113 2 Reset for ext Serbus master Reset 1 D TTL level X113 3 X113 4 _ X113 5 SERB_DATA TE EE EN X113 6 SERB CLK X113 7 X113 8 V DIAG X113 9 BB_CN lo A 0 1 to 2 Vpp X113 10 Reconversion signal Ground A X113 11 SERB_SYNC Wa n9 X113 12 1090 3500 00 1 45 E 1 Mainboard SML Signal A Value range PT Fig Terminal Remark Name Description No SERB INT Hm NEZ X113 13 F
140. requency 1 1 GHz 2 60mA 7 mA Preset V153 20uA to 500 pA 14 5 5dB Frequency 1 1 GHz V172 Uce 3 9V 0 3 V 5 5dB 16 5dB Frequency 1 60mA 7mA Preset2 V19 20pA to 500 pA 16 5dB 7 4dB Frequency 1 1 GHz V171 Uce 3 9V 0 3V 7 4dB 16 4dB Frequency 1 1 GHz 2 60mA 7 mA AM Modulator 20uA to 100 uA 16 4dB 1 4dB Frequency 1 1 GHz V150 V152 V170 Uce 3 9V 0 3V 1 4dB 11 4dB Frequency 1 1 GHz 2 60mA 7 mA B5 LO level RF level IF level Frequency 75 MHz 9dBm 2dB 9 4dB 15 448 V175 Uce 3 9V 0 3V 15 448 5 4dB Frequency 75 MHz 12 60 mA 7 mA V174 Uce 3 9V 0 3V 2 12 Frequency 1 1 GHz I 60 mA 7mA V196 Ups 7 8V 0 3 V 10 20 Frequency 1 1 GHz Ucs ca 1 6 V 250mA 20mA 1090 3500 00 1 37 E 1 Mainboard SML 1 7 4 Digital Interface The following tables list the setting bits for the default setting preset status of the instrument The setting of the bits can to a large extent be measured at the shift register outputs The pin assignment can be obtained from the circuit diagrams The settings on the DA converters are device specific and therefore cannot be indicated here 1 7 4 1 Interface HW Controller Byte Bit Designation Function Preset setting RESET 1 Signal for Mod07 EXT ON Signal for Mod07 RADC RSYN Receive data ADC or Synthesis 7 6 5 4 3 2 1 0 1 7 6 d 5 4 INT
141. rschraubt und dienen gleichzeitig als Arretierung beim Uber einanderstapeln von Ger ten 1090 3000 24 Die Nahtstellen zwischen den verschiedenen Geh useteilen k nnen je nach Bedarf mit Dichtschn ren 6 13 abgedichtet werden D 1 Liste mechanischer Teile SML Liste mechanischer Teile Der SML ist nach R amp S Bauweise 2000 aufgebaut Geh usegr e Ma e ber alles Zubeh r 19 Adapter ZZA 211 Stock no 1096 3260 00 Lfd Nr Anzahl 2E 1 1 T450 87 6 mm x 465 1 mm x 495 mm Bezeichnung Fronthaube SMLO1 Front panel SMLO2 Front panel SMLO3 Frontgriff Sachnummer 1090 3275 00 1090 3269 00 1090 3252 00 1096 1468 00 Schraube M4x12 1096 4780 00 4 1 Fronteinheit 1104 1409 00 5 6 DIN 965 M3x6 A4 PA 0396 8023 00 6 2m HF Dichtschnur O Prof 2 0 SI 0396 1035 00 7 4 Ger tefu 1096 2506 00 8 2 Aufstellu 1096 2529 00 9 1 Tragegriff seitlich 1096 2670 00 10 1 Tubus 1096 6901 00 11 4 Abdeckung 1096 2558 00 12 4 R ckwandfu 1096 2487 00 13 m HF Dichtschnur FL 9 53x6 3 Die Lage der einzelnen Teile ist aus der Montagezeichnung ersichtlich 1090 3000 24 1096 4867 00 D 1 ROHDE amp SCHWARZ Test and Measurement Division Service Manual SIGNALGENERATOR R amp S SMLO1 1090 3000 11 R amp S SMLO2 1090 3000 12 R amp S SMLO3 1090 3000 13 Volume 1 Service manual consists of 2 volumes Pri
142. rup penerkennung und Kalibrierdaten 1090 3500 00 1 4 D 1 SML Mainboard 1 2 2 5 Diagnose ADC Stromlaufblatt 14 und 15 Der Diagnose ADC AD7710 arbeitet mit einer Aufl sung von 24 Bit Diagnosespannungen d rfen 2 5 V nicht ber bzw unterschreiten Analoge Multiplexer 74LV4051 auf den verschiedenen Baugrup pen legen genau einen Diagnosepunkt an die gemeinsame MeBleitung V DIAG Jeder Diagnosepunkt schreibt einen individuellen Spannungsteilungsfaktor sowie eine definierte Warte Zeit vor Im Baustein integriert ist ein digitales Tiefpassfilter dessen Grenzfrequenz programmierbar ist 1 2 2 6 und Interrupts Stromlaufblatt 16 Der Baustein D40 enth lt 3 8Bit Input Output Ports die die Ausgabe von Steuersignalen f r die Diagno semessung IEC Bus und Display sowie das Einlesen von Status und Interrupt Signalen erm glichen Diese k nnen an einem 8 Bit Port vom Rechner abgefragt werden F r funktionelle Hardware sind insgesamt 12 Interrupts vorgesehen Diese werden nur im Fall von Hardwarefehlern oder im Overrangefall ausgel st Die Interruptmeldungen der funktionellen Hardware werden zu einem Interrupt INT HW N zusammengefaBt und an die CPU weitergeleitet 1 2 2 7 Anzeige und Kontrasteinstellung Stromlaufblatt 8 Das verwendete LC Display enth lt einen eingebauten Controller und kann daher ohne spezielles In terface an den 8 Bit Periferiebus angeschlossen werden Die Einstellung des Kontrastes erfolgt b
143. s dient als Referenzsignal f r die Main Loop Hier wird das Signal eines abstimmbaren Oszillators von 201 75 269 MHz mit der Ausgangsfrequenz des Step Syn thesizers abwarts gemischt und mit dem Referenzsignal verglichen Eine Voreinstellspannung f r den VCO sorgt daf r daB der VCO immer auf dem richtigen Seitenband der Mischung einschwingt Die Regelbandbreite der PLL betr gt ca 80 kHz Mit Hilfe eines Step Recovery Vervielfachers wird das Ausgangssignal der Main Loop auf die Grundok tave von 605 25 1210 5 MHz vervielfacht Ein abstimmbares Bandpassfilter sorgt f r ausreichende Selektion der gew nschten Ausgangsfrequenz Die weiteren Frequenzoktaven von 76 605 25 MHz werden durch Teilung 2 4 oder 8 generiert Das Ausgangsteil besteht aus den Komponenten Pegelaufbereitung AM Modulator und Preset Ober wellenfilter Abwartsmischzweig mit Pegeldetektor und Ausgangsverstarker mit Pegeldetektor siehe Blockschaltbild Blatt 2 Es erh lt von der Synthese den Frequenzbereich von 76 1100 MHz sowie ein 800 MHz LO Signal Der Frequenzbereich wird durch Abw rtsmischung mit dem 800 MHz Signal als LO nach unten auf 9 kHz erweitert Der AM Modulator mit den Ausgangsverstarkern erzeugt den gew nschten Pegelbereich 10 dBm bis ca 23 dBm Ein Pegeldetektor sorgt in Verbindung mit einer Pegelregelschleife f r eine hohe tempe raturstabile Pegelgenauigkeit Die Pegelregelschleife hat eine Bandbreite von ca 50 kHz und erm glicht so eine an
144. se A X113 1 RESET_P o D TTL Pegel X113 2 Reset f r ext Serbus Master Reset 1 lo D TTL Pegel X113 3 Masse A X113 4 EXT_ON EM M UE X113 5 SERB DATA X113 6 SERB_CLK i X113 7 Masse A X113 8 V_DIAG DEN Per X113 9 _ A 0 1 2 Vss X113 10 R ckmischsignal Masse A X113 11 SERB SYNC X113 12 1090 3500 00 1 45 D 1 Mainboard SML Signal R A Wertebereich PT Bild Anschlu punkt Bemerkung Name Beschreibung Nr SERB INT X113 13 Masse X113 14 EXT OK X113 15 FRONTEINHEIT frontassembly umi CZE LE GEN lo A 0 1 Hz 1 MHz E X114 1 Ausgang LF Signal 0 4 Vs Masse A X114 2 Masse LF Signal oi X114 3 Code X114 4 n c MOD A DC 100 kHz X114 6 Eingang Modulation 0 1 Vs Masse A X114 5 Masse Modulation Connector to FUSE BOARD TI V12 P 12 V 43 P NI X115 A1 A6 Versorgung 12 V V12 N 12 43 Weg X115 B1 B2 Versorgung 12 V Masse m P X115 B3 B6 V24 P P 24 V 10 5 P X115 C1 C2 Versorgung 24 V Masse P X115 C3 C6 V5 P FI P 5V 42 P il X115 D1 D4 Versorgung 5 V Masse P E X115 D5 D6 Display Beleuchtung Display illumination 12V Supply P
145. sich nun entfernen gt Den Geh usetubus vorsichtig nach oben abziehen Ger t ist nun offen Baugruppe ausbauen und gt Alle Steckverbindungen auf der Baugruppe l sen allen gt HF Kabel von X106 abschrauben Die Befestigungsschrauben die das Mainboard mit der R ckseite des Ger terahmens verbinden l sen gt Die Befestigungsschrauben Kreuzschlitz vom Mainboard l sen Baugruppe kann jetzt schr g nach oben herausgezogen werden gt Die Schirmdeckel der Baugruppe k nnen nun abgeschraubt wer den gt Mit Hilfe des im Service Kit enthaltenen Netzteilverlangerungska bels kann die Baugruppe zur Fehlersuche in der sogenannten Servicestellung betrieben werden Dazu sind die Steckverbindun gen zur Fronteinheit wieder zu stecken die Baugruppe kann an schlieBend senkrecht in die im Rahmen vorgesehenen Halte Schlitze gesteckt werden Baugruppe einbauen Schritte in umgekehrter Reihenfolge wie oben beschrieben aus f hren 1090 3500 00 1 14 D 1 SML 1 4 Spezielle MeBgerate und Hilfsmittel Mainboard Die in der folgenden Tabelle aufgelisteten Ger te sind zum Pr fen und zum Abgleich des Mainboards erforderlich Tabelle 1 1 Mainboard spezielle Hilfsmittel Pos Ger teart Erforderliche Eigen Geeignetes Bestell Nr Anwendung schaften R amp S Ger t Digitalmultimeter DC 1 mV 100 V R6552 alle DC Messungen 0 1 mA 1 A AC Messung bei LF Generator DC AC V
146. special interface The contrast setting is possible via the negative supply voltage VN15 LCD This is generated from 5 V by the programmable switching regulator MAX749CSA N3 and can be varied in the range from 5 V to 15 V via the software The signal CFL OFF is used to operate the display illumination LCD ON switches on the display REV LCD activates inverse display 1 2 2 8 Interfaces Module Circuit diagram sheet 13 The functional hardware is controlled via a serial interface For this purpose the module is addressed first via the PIO of the Perif Signal MS xx N This signal enables the serial data transfer on the module The signals SERDATA N and SERCLK N of the Perif permit the data transfer to the shift registers on the individual modules The transfer is terminated with the module strobe which is programmed via a PIO of the Perif 1 2 2 9 Memory for Production Data Circuit diagram sheet 14 An EEPROM is provided on each module for storing individual calibration data and coding of revision version and other production data For the functional modules of the mainboard computer synthesizer modulation conditioning and output unit only one device is used Writing and reading is enabled by the lines EECLK N and EEDATA which are programmed via 2 PIOs of the Perif 1090 3500 00 1 5 E 1 Mainboard SML 1 2 3 Synthesizer 1 2 3 1 Reference Module Reference on block diagram 3 Circuit diagram sheet 19 and 33 The referenc
147. st 4 16 Preset 202 D PLL800S VCO Tuning voltage reference loop slow 4 16 Utilities Ref Osc Source Ext Ref Loop Narrow wait time gt 30 s Connect signal 10 MHz to REFEXT IN 203 D REF10 REF 10 MHz for reference loop 1 2 8 Preset 204 D VCO10 VCO 10 MHz for reference loop 1 2 8 Preset 205 D REF800 VCO 800 MHz output level 0 15 0 6 Preset 206 D REF200 REF 200 MHz in reference loop 0 5 2 Preset 207 D ZFTUNE Tuning voltage bandpass IF 8 14 Preset 208 D LO200 LO level step synthesis mixer1 0 1 0 4 Preset 209 D MIX10 50 IF level step synthesis mixer 0 5 2 Preset 210 D MIX200 250 RF level step synthesis mixer 2 0 15 0 6 Preset 211 D MAINPI Level Loop filter in main PLL 2 2 Preset 212 D MAINPLL VCO tuning voltage in main PLL 13 20 Preset 213 D REFPD Level REF at phase detector in main PLL 1 5 2 8 Preset 214 D VCOPD Level VCO at phase detector in main PLL 1 5 2 8 Preset 215 D_VCO Output level VCO in main PLL 0 5 1 5 Preset 216 D PULSELEV Level SRD pulse 0 2 0 8 Preset 217 D_HFBP Level after bandpass filter multiplier 0 2 1 Preset 218 D FSYN Level output frequency SYN 0 03 0 2 Preset 1090 3500 00 1 32 E 1 Mainboard Diagnostic point Test point Setting 219 D BPTUNE Tuning voltage bandpass SRD Preset 220 D LFINT Level LF generator LFOutput State on Voltage periodic between the limits LFGenFreq 0 1Hz 221 D REFTUNE Tuning voltage 10 MHz reference Utilities
148. t Output unleveled OPU1 Make sure that no internal calibrations are missing gt Check module according to 1 6 1 5 gt Check window comparator U7 circuit diagram sheet 42 1090 3500 00 1 17 E 1 Mainboard 1 5 3 2 SML Calibration Error First make sure that the 200 MHz output signal of the reference PLL is provided properly signal VCO 200 This is a prerequisite for all the calibrations of the Synthesizer Error message ERROR Press any key to go on during calibration IF filter Error message ERROR Press any key to go on during calibration Main Loop Error message ERROR Press any key to go on during calibration MULT filter Error message ERROR Press any key to go on during calibration Harm filter Error message ERROR Press any key to go on during calibration Level Preset Error message ERROR Press any key to go on during calibration LFGen Level Error message ERROR Press any key to go on during calibration FM offset 1090 3500 00 gt VV VV WV v v Check module according to 1 6 1 3 Perform calibration IF filter Check module according to 1 6 1 4 Perform calibration IF filter Perform calibration Main Loop Check module according to 1 6 1 4 Perform calibration IF filter Main Loop und Mult Filter Check module according to 1 6 1 4 and 1 6 1 5 Perform calibration IF Filter Main Loop Mult Filter and Harm Filter Check module according
149. t Pr fen des Phasendetektors und der Regelschleife der Main PLL nach Abschnitt 1 6 2 5 Pr fen der Voreinstellspannung nach Abschnitt 1 6 2 6 D PULSELEV 29 Nur falls D MAINPI in Toleranz HF Signalpfad und Arbeitspunkte V47 bis V70 nach Tabelle 1 6 berpr fen D BPTUNE 33 DA Wandler U6 mit Operationsverstarker N12 berpr fen Versorgungsspannungen nach Stromlauf D HFBP 29 30 Nur falls D BPTUNE und D PULSELEV in Toleranz gt HF Signal und Arbeitspunkte ber das dreistufige Bandpassfilter berpr fen von V92 bis Signal HE DIV nach Tabelle 1 6 D FSYN 31 Nur falls D HFBP in Toleranz Testpunkt nur f r Frequenzen 605 25 MHz auBer Toleranz gt Pr fen des HF Signalpfades und der Arbeitspunkte ber den Teilerpfad Pinschalter V27 bis V29 sowie D68 bis N10 nach Tabellen 1 6 und 1 8 Testpunkt nur f r Frequenzen 605 25 MHz auBer Toleranz Pr fen des HF Signalpfades ber den direkten Pfad nur Pinschalter V27 bis V29 nach Tabelle 1 6 und Tabelle 1 8 1090 3500 00 1 25 D 1 Mainboard SML 1 6 1 5 Modul Output Unit 1 Bei der Pr fung bzw Fehlersuche wird vorausgesetzt da bei keinem anderen Modul ein Diagnose punkt auBer Toleranz ist Testpunkt auBer Stromlauf Fehlersuche Toleranz blatt D_LEVPRES bei 43 gt DA Wandler D107 mit Operationsverstarker N30 berpr fen DAC Function Test D REFAM 42443 gt N29 Pin7
150. t ground connection Table 1 6 Operating points and levels of RF amplifiers Mainboard Component Operating point Input level in dBm Output level in dBm Test frequency N8 51 1 V Pin 3 3 3 10 4 25 10 mA ie 5 1 1 V Pin 3 344 8 5 Br 18 7 ve Uce 4 5 0 5 V 344 1145 ire MHz 28 10 mA ii Uce 5 4 0 6 V 344 8 5 MHz 22 8 mA amp Uce 5 4 0 6 V 1044 345 MHz 22 8 V73 Uce 3 6 0 5 V 3 5 16 5 MHz 50 10 mA amp Uce 5 4 0 6 V 2 5 5 5 MHz 22 8 mA ka Uce 5 4 0 6 V 6 5 5 5 m MHz 22 8 mA V78 Uce 3 6 0 5 V 5 5 15 5 MHz 50 10 mA hes Uce 3 6 0 5 V 1746 146 p MHz 52 10 mA K Uce 7 2 0 6 V 12 6 4 6 er MHz 80 20 mA es Uce 5 4 0 6 V 12 6 0 6 pes MHz 22 8mA ES Uce 5 4 0 6 V 6 6 3 6 BE MHz 22 8 mA FS Uce 5 4 0 6 V 2 3 8 4 ka MHz 22 8 Uce 5 4 0 6 V 0 4 7 4 MHz 22 8mA E Uce 5 4 0 6 V 17 6 7 6 Dr MHz 22 8 V85 Uce 1 85 0 4 V 6 6 CMOS 20 512 MHz 25 8 v39 Uce 2 5 0 6 V 4 3 CMOS 20 512 MHz 18 5 E Uce 3 5 0 5 V 7 3 15 4 ka MHz 58 12 mA id 7 551 V 11454 1745 oT MHz 94 15 mA D 8 5 0 7 V Pin 3 1 4 8 5 s MHz 30 6 mA 3 5 0 7 V Pin 3 1 5 10 6 Po SEI
151. taker N18 summiert die Signale des Pl Reglers sowie der PLL Voreinstellspannung PLLTUNE Diese wird ben tigt damit die PLL immer auf dem richtigen Seitenband der Mischung einschwingt Sie l t sich ber den Analogschalter D57 in 16 Stufen mit einer Aufl sung von ca 1 25 V einstellen Uber die FET Schalter V5 V148 sowie V155 lassen sich nachfolgende Tiefpassfilter sowie ein Lead Lag Glied in ihrer Grenzfrequenz umschalten Hiermit kann bei Frequenz oder Phasenmodulation die Schleifenbandbreite der PLL von ca 80 kHz auf ca 500 kHz umgestellt werden Die Schaltung mit N16 und V66 dient zur Arbeitspunktregelung des Phasendetektors Die Regelspannung an MeBpunkt P49 wird ber einen Fensterkomparator U3 berwacht und f hrt bei nicht eingerasteter Schleife zu einer Fehlermeldung MAIN PLL UNLOCKED 1 2 3 6 Frequenzvervielfacher Modul Frequency Multiplier auf Blockschaltbild 3 Stromlaufblatt 29 31 33 Das Modul Frequency Multiplier vervielfacht das Ausgangssignal 201 75 269 MHz der Main Loop um den Faktor 3 5 auf die Frequenzoktave von 605 25 1210 5 MHz mit Hilfe des Step Recovery Verviel fachers V49 Die HF Verstarker V47 und V70 sorgen f r den notwendigen Pegel zu dessen Ansteue rung sowie f r ausreichende Entkopplung zum VCO Zur Filterung der gew nschten Spektrallinie der Vervielfachung dient ein in drei Stufen aufgebautes Bandpassfilter Dieses l t sich ber die Abstimmspannung BPTUNE mit Hilfe von Kapazitatsdiod
152. tected by fuses on the fuse board sheet 7 The rated values of the fuses F1 F4 can be obtained from the connection diagram Further voltages for LCD V15N LCD controller supply 3VR diagnostic 5 VR RF components 8 V REFHF1 2 5 V REFHF 10 V REFHF 5 V SYNE 3 V REFHF and a reference voltage 10 V REF are generated on the mainboard in various chambers with voltage regulators Sheet 8 27 48 For temperature dependent speed control of the fan a fan control circuit is provided sheet 6 1090 3500 00 1 3 E 1 Mainboard SML 1 2 2 Computer 1 2 2 1 Circuit diagram sheet 9 and 8 The RISC processor 80960HD50 from Intel is used Address and data bus are not multiplexed The buses to the memory devices are not buffered and feature a width of maximally 32 bits The peripheral bus are backed up with a width of maximally 16 bits The address area of the processor is divided up into 16 256 Mbyte blocks An interrupt controller is integrated in the processor In addition to the internal interrupts 8 external maskable interrupts and a non maskable interrupt NMI are provided The latter is generated by the supervisor MAX793TCSE that monitors the 3 3 V supply It generates a RESET pulse when the supply voltage starts up If the voltage falls below a threshold of 2 8 V the supply of the SRAMs is switched to battery mode and the SRAMs are set to standby mode 1 2 2 2 Program and Data Memory Circuit diagram sheet 11
153. ti Modulationsgrad AM Modulationsgrad AM LSB DIGPOT MSB AM LSB AM PRES11 PRES10 PRES9 PRESS PRES7 PRES6 PRESS PRESET Einstellung MSB PRESET 1090 3500 00 1 41 D 1 Mainboard SML Byte Bit Bezeichnung Funktion Preseteinstellung 3 7 PRES3 6 PRES2 5 PRES1 4 PRESO PRESET Einstellung LSB PRESET 3 RFLEV11 Pegel Einstellung HF MSB HF Level 2 RFLEV10 1 RFLEV9 0 RFLEV8 2 7 RFLEV7 6 RFLEV6 5 RFLEV5 4 RFLEV4 3 RFLEV3 2 RFLEV2 1 RFLEV1 0 RFLEVO Pegel Einstellung HF LSB HF Level 1 7 DIVOUT_ON Ausgangsteiler ein aus 1 6 DIVOUT2 Teilungsfaktoren f r 2 Teiler im Teilerbereich 0 5 DIVOUT1 1 4 DIVOUTO Enable f r BLANK Signal 0 3 BLANK_ENA Pegelf hrungswert zum X131 0 2 MOD OPU2G N Pegelf hrungswert zum OPU1 1 1 MOD OPU1G BLANK mit normaler Polaritat 0 0 BLANK NORM 0 0 7 MIX OFF Ausgangsfrequenz 76 MHz 1 6 LEV OFF HF Pegel austasten 0 5 MAX POUT N HF Pegel auf ca 13 dBm geklemmt 1 4 SLOW2 OFF Zeitkonstante 2 im AM Mod Pfad 1 3 SLOW1 OFF Zeitkonstante 1 im AM Mod Pfad 0 2 DETMIX OFF Pegeldetektor im Mischerzweigs 1 1 DETOUT OFF Ausgangsdetektor 0 0 ALC ON automatische Pegelkontrolle 1 1090 3500 00 1 42 D 1 SML Mainboard 1 7 4 5 Schnittstelle Modulationsaufbereitung und LF Generator Einstellungen Byte Bit Bezeichnung Funktion Preseteinstellung 8 7 OESS dieu 69 a a an a e novo Bee
154. tmeter DC to 1 MHz URE3 0350 5315 03 all AC measurements up to 1 MHz 3 Frequency counter 1 MHz to 100 MHz Adjustment VCTCXO 4 Oscilloscope DC 100 MHz 2 channels Tektronix LF generator TDS220 modulation conditioning 5 RF spectrum analyzer 9 kHz to 1 1GHz FSEA20 1065 6000 20 Output frequency FSIQ3 1119 5005 03 Output level FSP 1093 4495 03 Spurious 6 Modulation analyzer 100 kHz to 1100 MHz AM FMB with option 856 5005 52 Modulation FM PhiM stereo coder FMA B1 855 2002 52 measurements stereo decoder distortion FMA B2 855 0000 52 meter weighting filter FMA B3 856 0003 52 ITU R ITU T FMA B4 855 6008 52 Power meter 9 kHz to 1 1 GHz NRVD with 857 8008 02 Level correction NRV Z51 857 9004 02 RF probe with DC 9 kHz to 1 1 GHz Troubleshooting in blocker the RF path 9 Micro controller Industrial standard PC Service program with IEC625 interface level correction IEC bus 10 IEC bus cable Connection to IEC625 PCK 0292 2013 10 Service program 1006 3008 03 Level correction 11 Service kit SML Z2 1090 5203 02 Troubleshooting 1090 3500 00 1 15 E 1 Mainboard SML 1 5 Troubleshooting The DC voltages at the test points e g D PLL800F marked with D XXXXXXX in the connection diagram can be indicated in the SML display For this purpose activate the test point display in the submenu Utilities Diag Tpoint and enter the desired diagnostic point see Table diagnostic points Complete testing of all t
155. to 1 6 1 4 and 1 6 1 5 Check module according to 1 6 1 2 Perform calibration LFGen Level Check module according to 1 6 1 2 E 1 SML Mainboard 1 5 4 Error Output Signal RF OUT at X106 Mainboard The following error description is only relevant if no errors are indicated on the display at all and if all calibrations have been carried out properly Otherwise refer to the respective section for troubleshooting 1 5 4 1 Error in CW Mode No level or error in Note that due to the insertion less of the attenuator the level at connector output level X106 is approx 4 to 6 dB higher than indicated in the display is only true for levels set 5 dBm Make sure that level correction is not switched off menu Utilities Calib Level or User Correction menu Level Ucor is activated gt Check module according to 1 6 1 5 gt Check level control and detector linearity according to 1 6 2 10 Residual FM too big Check whether the reference signal also features an excessive residual FM no spurious at 800 MHz For this purpose measure signal at X109 OUT800 If residual FM is too big gt Check module according to 1 6 1 3 If residual FM is okay gt Check module according to 1 6 1 4 gt Check voltage control phase detector N16 V66 and voltage control DDS device N5 V156 V235 according to Table 1 7 circuit diagram sheet 27 28 gt Check operating point VCO V82 V83 in main PLL according to Table 1 7 circuit diagram sheet 2
156. to D126 according to Table 1 6 D VCO 25 28 gt Check VCO according to 1 6 2 4 D MAINPLL 28 gt Check the presetting voltage according to 1 6 2 6 D VCOPD 25 26 Only if D VCO D MAINPLL in tolerance gt Check the RF signal path and the operating points of V84 V203 on the LO path according to Table 1 6 gt Check the IF signal after the mixer test point P41 frequency approx 20 MHz gt Measure again the CMOS signal of half the IF frequency after 072 D MAINPI 28 Only if D REFPD in tolerance gt Check VCO according to 1 6 2 4 gt Check phase detector and control loop of main PLL according to 1 6 2 5 gt Check presetting voltage according to 1 6 2 6 D PULSELEV 29 Only if D MAINPI in tolerance gt Check RF signal path and operating points V47 to V70 according to Table 1 6 D BPTUNE 33 Check DA converter U6 using operational amplifier N12 supply voltages according to circuit diagram D HFBP 29 30 Only if D BPTUNE and D PULSELEV in tolerance gt Check RF signal and operating points via the three stage bandpass filter from V92 to signal HF DIV according to Table 1 6 D FSYN 31 Only if D HFBP in tolerance 1090 3500 00 Test point only for frequencies 605 25 MHz out of tolerance gt Check the RF signal path and the operating points via the divider path pin switch V27 to V29 as well as D68 to N10 according to Table 1 6 and 1 8 Test point only for frequencies 605 25 MHz out of tolerance gt Check the RF signal p
157. tor linearity according to 1 6 2 10 Error only with AM with internal LF generator Check frequency response of LF generator at LF X114 Error with AM internal and external Perform calibration Level Preset Check module according to 1 6 1 2 Check module according to 1 6 1 5 Check switchover to wide control loop when AM is switched on R1334 and C708 are grounded via R1267 and D89 and the connection to N31 pin2 is opened To this end D89 Pin1 3 3V and D89 Pin16 OV switch D89 circuit diagram sheet 42 1 20 E 1 SML Mainboard 1 5 5 Error Output Signal LF at X114 Mainboard Frequency Error Reference clock faulty gt Check signal LFGEN CLK for 10 MHz 3 3 V squarewave signal see circuit diagram sheet 44 Level error gt Perform calibration LFGenLevel gt Check module according to 1 6 1 2 1090 3500 00 1 21 E 1 Mainboard SML 1 6 Checking the Modules Testing and Adjustment The position of the jumpers and test points can be obtained from the component location plan see connection diagram Trimmer C224 is marked on the module cover For checking the individual modules the service program SML SERV EXE is required It permits comprehensive testing of the module Menu item Check permits to test an individual component Supplies LF Generator Reference amp Step Synthesizer Main Synthesizer amp Multiplier Output Unit 1 or the complete module ALL In the block diagram all the components t
158. ts are piled up The contact edges between the different parts of the casing can be sealed by means of the RF seals 6 13 provided with the instrument E 1 List of mechanical parts SML List of mechanical parts The SML is constructed in accordance with R amp S design 2000 Size of the casing 2E 1 1 T450 Overall dimension 87 6 mm x 465 1 mm x 495 mm Accessories 19 Adapter ZZA 211 Stock no 1096 3260 00 Current No No of Parts Designation Stock No 1 1 Front panel SMLO1 1090 3275 00 Front panel SMLO2 1090 3269 00 Front panel SMLO3 1090 3252 00 2 2 Front grip 1096 1468 00 3 4 Screw M4x12 1096 4780 00 4 1 Front Unit 1104 1409 00 5 6 DIN 965 M3x6 A4 PA 0396 8023 00 6 2m RF seal O Prof 2 0 SI 0396 1035 00 7 4 Instrument foot 1096 2506 00 8 2 Foot 1096 2529 00 9 1 Carrying handle lateral 1096 2670 00 10 1 Panelling 1096 6901 00 11 4 Cover 1096 2558 00 12 4 Rear panel foot 1096 2487 00 13 m RF seal FL 9 53x6 35 1096 4867 00 The location of the individual parts can be obtained from the assembly drawing contained in the basic documents of instrument 1090 3000 24 5 E 1 amp ROHDE amp SCHWARZ Serviceunterlagen Mainboard 1090 3500 02 ENGLISH SERVICE MANUAL FOLLOWS FIRST COLOURED DEVIDER Printed in the Federal Republic of Germany 1090 3500 00 1 D 1 SML Mainboard Inhaltsverzeichnis 1 MAINBOARBD S 1 1 1 1 bersic
159. ung des Reglers nun auf seine untere Spannungs grenze abfallt Die Spannung von ca 3 V kann an X18 1 nachge messen werden gt Steckbr cke X18 wieder stecken 1090 3500 00 1 27 D 1 Mainboard SML 1 6 2 3 Abgleich des 800 MHz CRO Hierzu Stromlaufblatt 19 20 Der Oszillator wird nun auf eine mittlere Abstimmspannung abgeglichen Vorbereitung gt Sicherstellen da Oszillator sowie Referenzsignal ordnungsge anliegen Hierzu Diagnosepunkte D VCO10 und D REF10 berpr fen nach Tabelle 1 3 gt Diagnosepunkt D PLL80OF einschalten Abgleich gt C224 verstimmen bis gemessene Spannung 11 1 V betr gt der Abgleich kann ohne Baugruppendeckel erfolgen 1 6 2 4 Pr fen des VCO Hierzu Stromlaufblatt 28 25 Es werden die Funktion sowie der Abstimmbereich des Oszillators der Main PLL berpr ft Vorbereitung gt HF Signalpfad bei Signal HF MULT auftrennen C305 ausl ten und MeBkabel anl ten bzw mit HF Tastkopf an dieser Stelle messen gt Steckbr cke X20 ziehen und Netzger t 0 22 V an X20 2 und X20 3 anschlieBen Pr fen gt Abstimmspannung von 0 22 V variieren Oszillator mu ohne Aus setzer Rausch berh hungen im Bereich 180 bis 290 MHz schwingen gt Bei der minimalen Nutzfrequenz von 201 75 MHz mu die Ab stimmspannung im Bereich 1 5 4 5 V liegen gt Bei der maximalen Nutzfrequenz von 269 MHz muB die Abstimm spannung im Bereich 14 20 V liegen gt Der Pegel an Signal HF MULT mu im
160. us Id A X113 14 EXT OK X113 15 FRONTEINHEIT frontassembly m CZE LE GEN lo A 0 1 Hz to 1 MHz E X114 1 Output LF signal 0 to 4 Vp Ground A X114 2 Ground LF signal ik X114 3 Code X114 4 n c MOD A DC to 100 kHz X114 6 Input modulation 0 to 1 Vp Ground A X114 5 Ground modulation Connector to FUSE BOARD TI V12 P m P 12 V 43 P Wl X115 A1 to AG Supply 12 V V12 N uH P 12 V 43 P de X115 B1 B2 Supply 12 V Ground m P EN X115 B3 to B6 V24 P P 24 V 10 5 P X115 C1 C2 Supply 24 V Ground P X115 C3 to C6 V5 P FI P 45V 42 P KH X115 D1 to D4 Supply 5 V Ground MESI X115 D5 D6 Display Beleuchtung Display illumination 12 V supply 116 1 Supply LCD illumination Ground P X116 2 CFL_OFF D HCT level pec X116 3 Illumination on off X116 4 5 Connection X116 6 Code LC Display E hx I Ground lo D ror X117 1 5 V supply P 5V X117 2 Supply digital LCD VO_LCD o P 5 to 15 V 117 3 Supply LCD BLE PER N D TTL level X117 4 WR_PER_N D TTL level X117 5 Peripheral writing RD PER D TTL level X117 6 Peripheral reading DO to 7 PER lo D TTL X117 7 to 14 Peripheral data CS LCD D TTL level X117 15 Chip Select RESET_N D TTL level X117 16 Reset V15N LCD P 5 to 15 V X117 17 Supply LCD 1090 3500 00 1 46
161. ynthesizer 1 2 3 1 Referenz Modul Reference auf Blockschaltbild 3 Stromlaufblatt 19 und 33 Die Referenzfrequenz betragt f r interne und externe Synchronisation 10 MHz Im Betriebsmodus Refe renz Intern dient das Ausgangssignal des internen 10 MHz VCTCXO B2 als Referenzsignal f r den Phasenvergleicher 039 Das Bit REF ON schaltet den VTCXO V35 V63 ein und gleichzeitig den Signalpfad zum Phasendetektor durch ber D64 Im Betriebsmodus Referenz Extern wird das 10 MHz Eingangssignal auf CMOS Pegel gewandelt und ber ein Tiefpassfilter an die Ausgangsbuchse EXT REF OUT weitergegeben LOOP THROUGH Da mit wird ein konstanter definierter Pegel am Ausgang erzeugt es k nnen problemlos weitere Ger te auf diese Referenz synchronisiert werden Statt des internen 10 MHz Signals liegt nun das Signal von REF EXT IN am Phasenvergleicher D39 an Uber das Bit REFEXT wird dieser Pfad eingeschaltet D64 Ist die Option SML B1 best ckt so wird diese statt des internen VCTCXOs als Referenzfrequenz verwen det Das Bit ON D64 schaltet das Signal vom Optionsquarz zum Phasenvergleicher 039 durch Bei interner Referenz wird das heruntergeteilte Signal PLL10 der Reference Loop auf den Ausgang REF EXT OUT geschaltet Es dient auch gleichzeitig dem LF Generator als Taktfrequenz Signal LFGEN CLK Zur Kalibrierung bzw zum Abstimmen der internen Referenz VCTCXO bzw SML B1 dient der 12 Bit DA Converter D74 REFTUNE Dieser erzeugt aus der 10 V
162. zerland 1011 1059 standard sheet S 24 507 DS 006 7036 Type 498 13 complying with USA Canada US regulation UL 498 or with IEC 83 DS 006 7107 Type SAA3 10 A 250 V Australia 1090 3000 24 E 1 SML Module and Cable Exchange Caution Prior to removing the rear feet and taking off the enclosure put unit onto front han dles to avoid damages to the unit though slipping When mounting the tube take care not to damage or pull off cables 1090 3000 24 3 E 1 Construction of the Casing According to Design 2000 SML Construction of the Casing According to Design 2000 The casing essentially consists of a device specific chassis the panelling 10 instrument feet 7 8 12 and front grips 2 The device specific chassis is shown in the center of the figure above It consists of a front frame and a module support with rear panel The front frame is made of a bended aluminum profile the module support is shaped out of a piece of sheet metal The front side is completed by a device specific mounting panel 4 and a front panel 1 gt To close the casing push the panelling over the chassis starting on the rear side of the instrument gt Screw on the panelling by means of the rear panel feet 12 equipped with elastic buffers The lower instrument feet 7 8 are tightly screwed to the panelling They prevent the in 1090 3000 24 strument from gliding in particular if several instrumen

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