Manual de Instalação da Plataforma Scorpion 1. Como conectar a
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1. fProcesses Configuration Operations x Design Summary 4 Icd vhd Boundary Scan INFO iMPACT 501 1 Added Device xc3s500e successfully E Console Q Errors Ay Warnings arre Shell ia Find in Files ES Xilinx ISE UAProje g 10 Galeria de Fotos 2 Windows Driver Kit L gt Reprodu o Automa Figura 14 Assign New Configuration File CPLD A pr xima tela serve para configura es mais avan adas voc so precisa clicar em OK x File Edit View Project Source Process Operations Output Debug Window Help BSE DeAgAlb x amp 5xiooaj2 PPXKSAW BEDO PRM Daum s reer al LLALA 00590702 2 GO BRUNT Bolen e 3 Boundary Scan SalslaveSerial aSelectMAP TDI P M abDesktop Configuration 1 1 e DirectSPlConfguration eh Iaa E SystemACE Ise Device Programming Properties Device 1 Programming Properties EPROM File Formatter Category Boundary Scan Property Name Verify FPGA Device Specific Programming Properties Pulse PROG Assert Cable INIT during programming Device 2 PROM xcf04s Device 3 CPLD2 xc2c64a amp Sources o Files les Snapsho fs Libraries Configura Available Operations are OK Cancel Apply GfProcesses Configuration Operations INFO iMPACT 5012. Prepare a PROM File n Prepare a System ACE File Utilization I J 7 Prepare a Boundary Scan File l svF x Configure devices using Slave Serial mode Cancel iming Constraints X 1 Failing Constraint What s New in ISE Design Suite 10 1 X Design Summary Routed 8t Processes 4 Tm E Console Errors 4 Warnings ig Tcl Shell ig Find in Files 5 Paint se Xilinx ISE UAProje Figura 11 iMPACT Agora voc so precisa carregar o bitstream para o FPGA O quadrado verde que aparece na imagem abaixo representa a FPGA Nesta parte voc deve abrir o arquivo lcd bit que est na mesma pasta que o LCD ise X File Edit View Project Source Process Operations Output Debug Window Help E C DAAL x amp 8xiowc 2 2x xJ8 X BEDO PR i Daum s E amp g S xtX GOMLHL 2 GO RRN S Boley SalBoundary Scan maslavedernal E rn Lm c GalSelectMAP TDI ZaDesktop Configuration AD DO Loo A SaDirect SPI Configuration E SystemACE xc3s500e EPROM File Formatter file ise Assign New Configuration File Look in C32 LCD ScorpionNovo Scorpion 20082009 LCD ex E3 Erg Sources Files gg Snapshoi Pj Libraries Configura k z k _ngo E projeto code bit Available Operations are k xmsgs LCD xdb k xst File name lIcd bit
3. 6 DAHA gp xinal A2xxJ8 BEND SY MH Datums TFTA uS COMLPL 9 DO 5 5 4 EE ee TE eee s am m x 1 Written by Rahul Vora Sources for Implementation l 2 for tne University of New Mexico E ecd 3 rhivora gmail com EA xc3s500e 4fg320 4 M Projeto code Behavioral Icd vhd 5 library IEEE a 4 SomadorSub addsub Behavioral addsub vhd 6 use IEEE STD LOGIC 1164 ALL E constraints ucf constraints ucf 7 use IEEE STD LOGIC ARITH ALL 8 use IEEE STD LOGIC UNSIGNED ALL 9 10 entity Projeto code is Ju Port 12 SF D out std logic vector 3 downto 0 Processes for Projeto code Behavioral sp EA ow sen ed UR E lead 0 Add Existing Source z napi gui 15 LED OUT out STD LOGIC VECTOR 4 downto 0 E ViewDesign Summary 16 LED OUT1 out STD LOGIC VECTOR 2 downto 0 Bj Design Uiiities 17 W ENABLE in STD LOGIC 18 CLOCK in STD LOGIC a Soe 19 R DONE in STD LOGIC pip ia 20 RESET in STD LOGIC n iplemen ANTT 3 t9 Translate 21 DATA OUT out STD LOGIC VECTOR 3 downto 0 amp Map 22 R ENABLE out STD LOGIC amp ta Place amp Route 23 W DONE out STD LOGIC E t Generate Programming File ee end Projeto code Configure Target Device n a tQ Conti j 26 architecture Behavioral of Projeto_code is 27 28 component addsub 29 Port busA in STD LOGIC VECTOR 7 downto 0 30 busB in STD LOGIC VECTOR 7 downto 0 31 op in STD LOGIC 32 busS out STD
4. sudo terminal out Figura 18 Terminal do Linux Logo apos aparecera a seguinte tela XN 60 ana ana laptop Area de Trabalho TerminalSomador Arquivo Editar Ver Terminal Ajuda ADD SUB 8bits FPGA LCCV UFAL Operacao 0 1 Figura 19 Terminal do Somador Subtrator de amp bits O programa bem simples primeiramente voc escolhe a opera o que deseja realizar O zero para soma ou 1 um para subtra o Depois o software solicitar que voc insira os operandos lembre se que este projeto d suporte opera es com palavras de at 8 oito bits A entrada dos operandos feita com caracteres ASCII cada caractere possui um c digo bin rio correspondente no exemplo abaixo n s tentamos somar o caractere 3 com o caractere gt que t m como correspondentes bin rios 00110011 e 00111110 respectivamente ana ana laptop Area de Trabalho TerminalSomador Arquivo Editar Ver Terminal Ajuda ADD SUB 8bits FPGA LCCV UFAL Operacao O 00110000 Operandol 3 100118011 Operando gt 80111118 TRACE hid interrupt read retrieving interrupt report from device 007 002 0 s WARNING hid interrupt read failed to get interrupt read from device 007 002 8 could not claim interface 8 Device or resource busy FAILURE calling hid interrupt read Resultado 0000000 ADD SUB Bbits FPGA LCCV UFAL Operacao 0 1 Figura 20 Execu o do Somador Subtrator de 8 bits Logo ap s a entrada
5. 1 Filetype All Design Files bit rbt nky isc bsd ix Cancel Cancel All Bypass None Enable Programming of SPI Flash Device Attached to this FPGA Enable Programming of BPI Flash Device Attached to this FPGA Processes Configuration Operations What s New in ISE Design Suite 10 1 x Design Summary Ga Boundary Scan PROGRESS END End Operation Elapsed time 0 sec BATCH CMD identifyMPM T b E Console Errors A Wamings El Tcl Shell tag Find in Files ES Xilinx ISE U Proje 10 Paint Figura 12 Assign New Configuration File FPGA Os pr ximos quadros representam a memoria PROM e o CPLD que n o ser o configurados Entao nas proximas telas voc so precisa clicar em Cancel File Edit View Project Source Process Operations Output Debug Window Help EG DREAS x8 8xj ew D2 PPXKDRBIDN BADD FWY MA Datums FPA KCAACA GOH PL v DO RRN H A GOD amp ZalBoundary Scan GalSlaveSerial 3 SelectMAP abDesktop Configuration SalDirect SPI Configuration E SystemACE xc3s500e xcf04s E PROM File Formatter rw iss Assign New Configuration File Lookin C32 LCD ScorpionNovo Scorpion 20082009 LCD E e E amp Sources R Files les Snapsho fs Libraries Configurail ngo Available Operations are x _xmsgs
6. 1 Added Device xc3s500e successfully t b 4 E Console Erors s Wamings gl TclShell gg Find in Files Viie i o n HEB Xilinx ISE UAProje 8 Paint E Am MA 1609 Figura 15 Device 1 Programming Properties Agora selecione o dispositivo FPGA representado no primeiro quadrinho clique com o bot o direito e em seguida clique em Program DPRHSIS x85lxXowo 2 SPPXKSOaW Bmt FY MH Datums FPR KCAACA GOH PL 9 GO 5xunzu s Bols EEE SS se TED m g8Boundary Scan SalslaveSerial 3 SelectMAP abDesktop Configuration SalDirect SPI Configuration E SystemACE E JPROM File Formatter rd Get Device ID ca bi TDO Get Device Signature Usercode Add SPI Flash Assign New Configuration File Set Programming Properties Set Erase Properties amp Sources o Files les Snapsho ifs Libraries Configuration Mode Available Operations are zy Program m Get Device ID gt Get Device Signature Usercode gt Check Idcode bRead Status Register Set Target Device BfProcesses Configuration Operations What s New in ISE Design Suite 10 1 y Design Summary Boundary Scan INFO iMPACT 501 1 Added Device xc3s500e successfully ei am s Console Errors Warnings l ig Tcl Shell tos Find in Files H N Con iaura ion pi atform Cable B 6 MHz sb h
7. File 4 z Hr r Console Errors A Warnings EB Tel Shell ig Find in Files on SS ELA OX yi NS 3 Paint IES Xilinx ISE UAProje PT E tae LM 16 06 Figura 9 Generate Programming File d Clique no que esta ao lado de Configure Target Device e d dois cliques em Manage Configuration Project Se aparecer o aviso que est na tela abaixo clique em OK File Edit View Project Source Process Window Help 2988 6 DAAA x amp 5B8x oc 2 PHLPXKLAA BADD PRM A Datums JSR aA Rett GOHLPL 9 GO x FPGA Design Summary A Sources for Implementation E z Es Imp Design Overview LCD ise Programming File Generated SJLCD E Summary i li E xc3s500e 419320 BOB Properties Projeto code No Errors je Projeto_code Behavioral Icd vhd E Module Level Utilization xc3s500e 4fg320 35 Warnings 4 SomadorSub addsub Behavioral addsub vhd 8 Timing Constraints 9 constraints ucf constraints ucf E Pinout Report E Clock Report Errors and Warnings E Synthesis Messages SZ Sources Files gg Snapshots D Libraries E Translation Messages E Map Messages E Place and Route Messages E Timing Messages E Bitgen Messages 3 All Current Messages Project Navigator ISE 10 1 Foundation Simulator Balanced Xilinx Default unlocked All Signals Completely Routed X 1 Failing Con
8. IC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL entity Projeto code is Port SF D out std logic vector 3 downto 0 LCD E LCD RS LCD RW SF CEO out bit DATA IN in STD LOGIC VECTOR 3 downto LED OUT out STD LOGIC VECTOR 4 downto LED OUT1 out STD LOGIC VECTOR 2 downto W ENABLE in STD LOGIC CLOCK in STD LOGIC R DONE in STD LOGIC RESET in STD LOGIC DATA OUT out STD LOGIC VECTOR 3 downto R ENABLE out STD LOGIC W DONE out STD LOGIC end Projeto code architecture Behavioral of Projeto code is component addsub Port busA in STD LOGIC VECTOR 7 downto 0 busB in STD LOGIC VECTOR 7 downto 0 op in STD LOGIC buss out STD LOGIC VECTOR 7 downto 0 overflow out STD LOGIC end component T What s New in ISE Design Suite 10 1 E Design Summary s Icd vhd Hwa S rzkKX 00555900 0 0 0 0 Analyzing FSM FSM 1 for best encoding E Console Q Errors A Warnings ig Tcl Shell im Find in Files Hr IBS Xilinx ISE U Proje Figura 7 Synthesize XST 4 il b D dois cliques em Implement Design Xilinx ISE UAProjetoPabloSistemasDigitais nador LCD Somac Q LCL l d F 3 File Edit View Project Source Process Window Help 298
9. LCD xdb k xst File name Filetype All Design Files mcs exo isc bsd Cancel Cancel All Bypass None Enable Programming of SPI Flash Device Attached to this FPGA Enable Programming of BPI Flash Device Attached to this FPGA GfProcesses Configuration Operations What s New in ISE Design Suite 10 1 y Design Summary Boundary Scan INFO iMPACT 501 1 Added Device xc3s500e successfully 8 Paint IBS Xilinx ISE U Proje x File Edit View Project Source Process Operations Output Debug Window Help SAE DEAA x9e68xleoe 23 92Xx 8 Banh AX i Daun s Hiro SERO O DO Z2 2 79 09 79 NH ex cEEDU gH o GOD amp maBoundary Scan alSlaveSerial H nmn SalSelectMAP TDI M M ls 23 Desktop Configuration ee i La EspirectSPlConfiguraton sss e E SystemACE xc3s500e xcf04s xc2c64a EPROM File Formatter d bit file 2 Assign New Configuration File Look in C32 LCD ScorpionNovo Scorpion 20082009 LCD E e E3 Erg Sources a Files leg Snapshots Libraries Configura _ngo k _xmsgs Available Operations are A LCD_xdb d xst File name File type All Design Files jed isc bsd Cancel 9 None Enable Programming of SPI Flash Device Attached to this FPGA Enable Programming of BPI Flash Device Attached to this FPGA
10. LOGIC VECTOR 7 downto 0 E overflow out STD LOGIC Exo MM 35 end component 26 id m b ay emcee What s New in ISE Design Suite 10 1 Design Summary Icdvhd x Process Translate completed successfully Using target part 3s500efg320 4 4 r Hr J b Console Errors Ay Warnings El Tcl Shell ig Find in Files rss Xilinx ISE U Proje 2 Paint Figura 6 Implement Design c D dois cliques em Generate Programming File vo Scorpion_20082009 LCD LCD ise Design Summary ISE E UAP ojetoPabloSister asL S Somador CD Somad or LCD Scorp ion ADD LI File Edit View Project Source Process Window Help DPHIL x amp 5xlae 2 92xxxS8 A BEDO PR A A Dams PRA Rrrr COMPLE oco Sourcesfor Implementation E E Design Overview Project File LCD ise Current State Placed and Routed EjLCD E Summary 3 xc3s500e 4f9320 E I0B Properties Module Name Ene MES ig f Projeto_code Behavioral Icd vhd E Module Level Utilization Target Device xc3s500e 4fg320 35 Wamings 4 SomadorSub addsub Behavioral addsub vhd B Timing Constraints ISE 10 1 Foundation Simulator All Signals Completely Routed F constraints ucf constraints ucf E Pinout Report Balanced X 1 Failing Constraint El Clock Report Xilinx Default
11. Manual de Instala o da Plataforma Scorpion 1 Como conectar a Plataforma Scorpion com a Xilinx Starter 3E kit Para come ar a ler este manual bom que voc conhe a os componentes desta conex o Plataforma Xilinx Starter 3E Nesta Plataforma existe uma porta USB localiza a esquerda da figura Esta porta deve ser conectada ao computador para que se possa configurar a FPGA Na parte superior esquerda possui uma conex o com a fonte de alimenta o que deve estar ligada o tempo todo na energia pois a FPGA trabalha como a mem ria RAM e s vai ficar programada ap s voc ter feito as configura es necess rias e at ela ser desligada da tomada ay JR n Ps nd 4 a T E Tira A l Y if Pe E d gt c dar s 3 HE Mm E a i Pg DIGILENT j we PON PIE vagihsss bte e seta t ee PRPP dd dd dd F igura I Plataforma Xilinx Starter 3E Plataforma Scorpion Esta Plataforma possui uma porta USB direita da imagem Esta porta deve ser conectada ao computador que ir executar o projeto ap s a devida configura o da placa My n Figura 2 Plataforma Scorpion Flat Controller O Flat Controller composto por quatro fios que irao fazer o controle da transmissao de dados entre as duas plataformas Este controle necess rio porque os bytes que representam a opera o e os operandos ser o divididos em dois grupos de quatro bits cada Ent o est
12. al Icd vhd 5 library IEEE h SomadorSub addsub Behavioral addsub vhd 6 use IEEE STD LOGIC 1164 ALL Ed constraints ucf constraints ucf 7 use IEEE STD LOGIC ARITH ALL 8 use IEEE STD LOGIC UNSIGNED ALL 9 10 entity Projeto code is a Sources f Files eg Snapshots Libraries ti Port 12 SF D out std logic vector 3 downto 0 Processes for Projeto code Behavioral 13 LCD Er LCD RS LCD RW SF CEO out bit e 14 DATA IN fin STD LOGIC VECTOR 3 downto 0 Add Existing Source 15 LED OUT out STD LOGIC VECTOR 4 downto 0 Create New Source 16 LED OUT1 out STD LOGIC VECTOR 2 downto 0 View Design Summary E e 3 Dii 17 W ENABLE in STD LOGIC E Design Utilities ss AR d 18 CLOCK in STD LOGIC E User Constraints 19 8a amp x Synthesize XST R DONE in STD LOGIC i 20 RESET in STD LOGIC amp E3 Implement Design 21 DATA OUT out STD LOGIC VECTOR 3 downto 0 Generate Programming File 2 22 R ENABLE out STD LOGIC amp tQ Configure Target Device 23 W DONE out STD LOGIC 24 end Projeto code 25 26 architecture Behavioral of Projeto code is 27 28 component addsub 29 Port busA in STD LOGIC VECTOR 7 downto 0 30 busB in STD LOGIC VECTOR 7 downto 0 31 op in STD LOGIC 32 busS out STD LOGIC VECTOR 7 downto 0 33 overflow out STD LOGIC 34 35 end component 26 x ur b 8E Processes Design Summary fi Icd vhd Started Lau
13. do segundo operando o software enviar as informa es para a Plataforma Scorpion via USB que aguardar o retorno do FPGA Quando o FPGA responder o resultado ser mostrado na tela Ap s a exibi o do resultado o FPGA j estar pronto para uma nova opera o OBS No teste usado para o preparo deste manual ocorreu um erro durante o envio dos dados FPGA portanto n o obtivemos o resultado correto da nossa soma Anexo I Princ pio de Funcionamento do Protocolo FPGA Scorpion computador A Plataforma Scorpion possui dois grupos de pinos compostos por quatro pinos cada um o grupo superior respons vel pelo envio de dados e o inferior pelo recebimento de dados Desta forma a comunica o realizada com 4 quatro bits de cada vez A Scorpion foi configurada para comunicar se com a porta USB enviando e recebendo apenas 1 um byte por vez como s possui 4 pinos de comunica o necess rio dividir o byte em dois grupos de 4 quatro bits Al m da divis o do byte tamb m necess rio o controle do tr fego de dados envio e recebimento para que possamos garantir a integridade da informa o Assim faz se necess ria uma verifica o realizada por cada plataforma para saber se ela est pronta para enviar ou receber algum dado Desta maneira podemos garantir que n o haver perda de dados pois a transfer ncia s val acontecer se o dispositivo que vai receber o dado estiver pronto Este controle de envio e
14. e computacional para implementar fun es l gicas e realizar roteamento para comunica o entre elas Para que voc possa fazer um teste de conex o entre as plataformas estamos disponibilizando um projeto de somador subtrator de 8 bits que j possui um protocolo de comunica o preparado para funcionar em conjunto com a Plataforma Scorpion o princ pio de funcionamento est descrito no Anexo I Ap s carregar o bitstream uma sequ ncia de bits que representa o projeto compilado para o FPGA o projeto estar pronto para comunicar se com a Scorpion enviando e recebendo dados Para carregar o projeto voc deve abrir o Xilinx ISE 10 1 e ir at o menu File gt Open Project Procure a pasta onde voc salvou o arquivo que disponibilizamos para teste abra as pastas Somador LCD gt Somador LCD gt Scorpion ADD LCD gt ScorpionNovo gt Scorpion 20082009 gt LCD e selecione o arquivo LCD ise s58 Xilinx ISE U ProjetoPabloSistemasDigitais Somador LCD Somador LCD Scorpion ADD_LCD ScorpionNovo Scorpion_20082009 LCD LCD ise Icd vhd o Xx File Edit View Project Source Process Window Help BSE DAHA x868xiwel2 SAXK SAW BEDO PR WH Datums CHAE RETEGET DO x 2 4 0 x PESE ee ee y 1 Written by Rahul Vora Sowcon id 2 for the University of New Mexico E LCD 3 rhivora gmail com m 3 xc3s500e 4f9320 4 o js Projeto code Behavior
15. e voc deve ter seguido corretamente os passos contidos neste manual fazer as liga es dos pinos e do Flat Controller com a Xilinx Starter 3E e conect la ao computador atrav s do cabo USB e instalar a biblioteca LIBHID Feito isso voc pode rodar o projeto que n s fornecemos somador subtrator de 8 oito bits no terminal 4 Rodando o aplicativo Abra o terminal do seu Linux navegue at a pasta onde o terminal que n s disponibilizamos juntamente com este manual est salvo neste caso o projeto est na Area de Trabalho na pasta TerminalSomador e execute o terminal out com a seguinte linha de comando sudo terminal out Os outros comandos presentes na imagem serviram para buscar a pasta onde o terminal out esta e para listar os arquivos presentes em cada pasta XN ana ana laptop Area de Trabalho TerminalSomador Arquivo Editar Ver Terminal Ajuda ana ana laptop cd reaX deX Trabalho ana dana laptop Area de T abalho Ls Captura de tela 1 png Captura de tela png TerminalSomador ana ana Laptop Area de Trabalhos cd TerminalSomador ana ana Laptop Area de Trabalho Terminalsomador ls binariochar c DeviceHID h malnADDSUB cpp binariochar c DeviceHID h gch malnADDSUB cpp binariochar cpp X Driverl cc terminal out binarliochar cpp DriverHID cpp tutorial DeviceHID cpp DriverHID cpp tutoriall c DeviceHID cpp Libhid 6 2 15 lubuntul 1386 deb valeu ana ana Laptop Area de Trabalho TerminalSomador
16. es fios far o o controle de quando uma plataforma podera enviar ler os bits que forem transferidos Figura 3 Flat Controller Inicialmente voc precisa conectar as plataformas atrav s do encaixe de pinos e ligar um Flat Controller A Plataforma Scorpion possui dois grupos de quatro pinos localizados em seu lado esquerdo Tais pinos funcionam para entrada e sa da de dados Eles devem ser encaixados plataforma Xilinx Starter 3E atrav s de seus conectores localizados na parte inferior direita Esta conex o mostrada na figura 4 qsicron 25 0 tua e avs IET EPI i LE 4 Da v PPPT LLLI p ES ES AAA N nox A 0t ay a VUE to pa m i er E T cA a Figura 4 Conex o entre a Plataforma Xilinx Starter 3E e a Scorpion Feito 1sso ligue o Flat Controller mostrado na figura 3 Os quatro fios devem ser ligados aos pinos 109 1010 1011 1012 esta conex o mostrada na figura 5 2 r 2 2 LS Cho ta A ZA ds eo Figura 5 Conex o entre as plataformas e o Flat Controller 2 Programando a FPGA Primeiramente importante dar uma breve explica o sobre o FPGA O FPGA Field Programmable Gate Array um chip que suporta a implementa o de circuitos l gicos relativamente grandes Consiste de um grande arranjo de c lulas l gicas ou blocos l gicos configur veis contidos em um nico circuito integrado Cada c lula cont m capacidad
17. ir de agora todos os passos dever o ser executados em alguma plataforma Linux O pr ximo passo ativar a Plataforma Scorpion para 1sso bom que voc entenda um pouco sobre seu funcionamento A Plataforma Scorpion trabalha com transfer ncia de dados via USB fazendo uso de fun es primitivas da biblioteca LIBHID da linguagem C Para que seja poss vel fazer o nosso programa funcionar corretamente na placa voc deve instalar esta biblioteca no Linux Ap s a instala o necess rio apenas conectar a Plataforma ao computador atrav s da porta USB citada na explica o da figura 2 Voc pode instalar a LIBHID de duas maneiras pelo gerenciador Synaptic V no menu System gt Administration gt Synaptic Package Manager Em Quick Search procure por libhid e instale os pacotes libhidO e libhid dev apartir do arquivo libhid 0 2 16 tar gz que disponibilizado juntamente com este manual Se voc optar por instalar desta maneira necessita apenas fazer a instala o via terminal no Linux Para instalar no Ubuntu primeiramente voc deve descompactar o arquivo com o comando tar zxvf libhid 0 2 16 tar gz Ap s Isso navegue at a pasta criada e execute no diret rio raiz os seguintes comandos sudo configure sudo make sudo make install Feito isso o sistema j estar configurado para comunicar se corretamente com a Scorpion gt Preparando a Scorpion Para que a Scorpion funcione corretament
18. nching Design Summary Started Launching ISE Text Editor to edit lcd vhd E 4 ou j b s Console Q Errors Warnings l El Tcl Shell im Find in Files p E CAPS NUM SCRI 1n 14 Col 23 VHD 9 m IES Xilinx ISE UAProje Prints gj 1 Galeria de Fotos PT lt Ba sat ER 16 12 Figura 6 Arquivo do Projeto Somador Subtrator Com o LCD 1se aberto voc deve ir at a aba Processes e seguir quatro passos a D dois cliques em Synthesize XST Aqui o programa vai sintetizar o seu projeto e buscar poss veis erros File Edit View Project Source Process Window Help DE EI S xl BXx wwo eee ee Se WM GEN Um Sources for Implementation E LCD E 3 xc3s500e 4fg320 ae Projeto_code Behavioral Icd vhd E SomadorSub addsub Behavioral addsub vhd q constraints ucf constraints ucf mI Eg Sources if Files gg Snapshots D Libraries Processes for Projeto_code Behavioral Add Existing Source Create New Source View Design Summary Design Utilities User Constraints View Synthesis Report View RTL Schematic View Technology Schematic to Check Syntax m t Generate PostSynthesis Simulation Model EAD Implement Design E Generate Programming File EO Configure Target Device Ef Processes PPXX SOA SEDE SY MA Dams Written by Rahul Vora for the University of New Mexico rhivora gmail com library IEEE use IEEE STD LOG
19. r Figura 10 Manage Configuration Project Ap s isso aparecer a tela abaixo Basta clicar em Finish File Edit View Project Source Process Window Help DB DH 8BX oa D 9 2xxJ8 X 8mtc JN ll Daum J FF A ruaeuxuwoosn 7 GO x FPGA Design Summary a y E Design Overview E Summary 2 OB Properties E Module Level Utilization E Timing Constraints 8 Pinout Report n H impact Welcome to iMPACT sepe Tee Please select an action from the list below I Sources for Implementation S LCD 3 xc3s500e 4fg320 amp Projeto code Behavioral Icd vhd h SomadorSub addsub Behavioral addsub vhd 2 constraints ucf constraints ucf LCDise Projeto code xc3s500e 4f9320 ISE 10 1 Foundation Simulator Programming File Generated No Errors E TES Warnings All Signals Completely Routed X 1 Failing Constraint 795 Timing Report amp Sources Files gg Snapshots Pj Libraries 9 Configure devices using Boundary Scan JTAG Automatically connectto a cable and identify Boundary Scan chain z Processes for Projeto_code Behavioral ES EE f Add Existing Source F3 Create New Source Xi View Design Summary a Design Utilities E User Constraints E PAA Synthesize XST E A Implement Design Q3 Generate Programming File E 0 Configure Target Device
20. recebimento de dados realizado pelo Flat Controller O Flat Controller composto de 4 quatro fios
21. s o ie BB Xilinx ISE U Proje 8 Paint PT lt 1 et NM LE Figura 16 Program Se tudo der certo e o programa conseguir configurar a FPGA corretamente a pr xima tela ser assim E Es Xilinx ISE UAProjetoPabloSistemasDig tais Somado DiSomador D Sco pion_ADD_LCD Scorpio Novo Sco pion 2008 2009 LCD CD ise Boundary Scan o x X File Edit View Project Source Process Operations Output Debug Window Help JB E DEI XAXA 92xxJ8 D REDO J X MB Daum s psg ST 00525 5 V GO BSKUA Hi e Bolviy Eu UELLE amp aalBoundary Scan aslaveSerial FalseleciMAP aDesktop Configuration gaDirect SPI Configuration E SystemACE xc3s500e E PROM File Formatter sc 5 z a Erg Sources R Files les Snapshot Libraries Configuration Mode Available Operations are pProgram gt Get Device ID Get Device Signature Usercode my Check Idcode gt Read Status Register Program Succeeded fi ti ti i ii a aaa What s New in ISE Design Suite 10 1 Design Summary amp Boundary Scan 1 Programmed successfully PROGRESS END End Operation Elapsed time 1 sec A 4 T D s Console Errors Warnings a Tcl Shell ipa Find in Files FES Xilinx ISE U Proje 11 Paint Figura 17 Program Succeeded 3 Ativacao da Plataforma Scorpion At aqui a configura o poderia ser feita usando tanto o Windows quanto o Linux A part
22. straint 795 Timing Report n Processes for Projeto code Behavioral F3 Add Existing Source F3 Create New Source E View Design Summary 3 Design Utilities User Constraints te E AN Synthesize XST ta A Implement Design i Qa Generate Programming File Configure Target Device n aa E o w 1 Warning No iMPACT project file exists Click OK to open iMPACT You will then need to define a configuration chain designate which device in that chain is the target device and then save the iMPACT project file Once this step is completed subsequent runs of the Configure Target Device process can program the target 292 9 312 3 4 656 device without needing to open the iMPACT GUI 228 228 100 0 228 0 292 ia Number used as a route thru 46 Show Errors l 12 EF ShowWamings Number of bonded OBs 30 232 2 O Show Failing Constraints Number of BUFGMUXs 1 24 4 O Show Clock Report le 795 P Binout Report itin All Signals Completely Routed CC CockRepot port ii X 1 Failing Constraint 4 Processes What s New in ISE Design Suite 10 1 E Design Summary 5B 4 ur E Console Errors A Warnings ii Tcl Shell ips Find in Files 4 Paint ise Xilinx ISE U Proje ES Project Navigato
23. unlocked 795 Timing Report Errors and Warnings E Synthesis Messages Sources f Files gg Snapshots D Libraries E Translation Messages E Map Messages Processes for Projeto_code Behavioral E EUN a Add Existing Source Bion Messages 7 Create New Source 8 All Current Messages Xi View Design Summary B Detailed Reports g 9 Design Utilities E Synthesis Report Number used as Flip Flops 182 Y User B Translation Report Number used as Latches 17 rp AE E Map Report Number of 4 input LUTs 292 9 312 3 Genere Progr dining E Place and Route Report L ion t2 Configure Target Device E ABL Static Timina Report Number of occupied Slices 228 4 656 4 Francs peters Number of Slices containing only related logic 228 228 100 Enable Enhanced Design Summary O Enable Message Filtering D Display Incremental Messages ota ber c Enhanced Design Summary Contents Number used as logic Number of Slices containing unrelated logic 0 N 292 Show Partition Data Number used as a route thru 46 Show Errors 12 Elson amiga Number of bonded IOBs 30 232 2 1 24 4 O Show Failing Constraints Number of BUFGMUXs O Show Clock Report 795 All Signals Completely Routed X 1 Failing Constraint Pinout Report Clock Report S Processes What s New in ISE Design Suite 10 1 E Design Summary Started Generate Programming
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