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1. GPIO Config Register 1 OxAC 0x00 GPIO Status Control Register 0 OxAD 0x00 GPIO Status Control Register 1 0xB0 0x00 PWM CV Clock Control Register 0xB1 0x00 PWM CV Clock Config Register 0xB2 0x00 CV Clock Burst Length Register 0xB3 0x00 PWM Clock Duty Cycle Register y define SIDNUMREGS 54 define S IDMEMSIZE 76800 void init13706 int i BitWrPortlI PCDR PCDRShadow 0 2 M R 0 gt registros for 1 1 i lt S1IDNUMREGS i writel3706 aSlDRegs il Index aSlDRegs i Value writepalette palette al regresar M R 1 gt memoria Software El resto del software lo escribimos mayormente en C por comodidad y velocidad de desarrollo Se trata de simples y comunes rutinas que no incluiremos aqu para no extender el texto pero que el lector puede obtener del archivo adjunto con el software o consultar en cualquiera de las otras notas de aplicaci n dado que son muy similares Nota importante Tanto el fabricante del display como el del controlador recomiendan respetar un ciclo de encendido y apagado para maximizar la vida til del display Si el proceso de inicializaci n del controlador no es lo suficientemente r pido deberemos desarrollar alg n m todo de control de la alimentaci n del display CAN 087 42. CAN 087 Utilizaci n de displays LCD color con controladores S1D13706 y Rabbit Cika Nota de Aplicaci n CAN 087 T tulo Utilizaci n de displays LCD color con controladores S1D13706 y Rabbit 7 e Electr nica autor Sergio R Caprile Senior Engineer Revisiones Fecha Comentarios O 04 01 08 Modificamos levemente el desarrollo de las CAN 035 CAN 036 y CAN 037 para trabajar con displays TFT de 640x480 en formato VGA como por ejemplo el PD064VT4 presentado en CTC 033 Limitaciones Dadas las caracter sticas de memoria del controlador no es posible tener m s de cuatro colores simult neamente en pantalla Sin embargo cada uno de estos colores se puede obtener de una paleta de 18 bits y ser modificado en tiempo real Hardware de display La conexi n al display se realiza mediante las l neas analizadas en CTC 053 como indica el diagrama a continuaci n 5V WWUJUJUOJ PERES PREVLD FRONTS DRDY IDENB S1D13706 display Es fundamental mantener conexiones cortas no olvidemos que estamos trabajando con un bus de dieciocho se ales de 25MHz CAN 087 1 CAN 087 Utilizaci n de displays LCD color con controladores S1D13706 y Rabbit Configuraci n del S1D13706 Para obtener los valores a setear en cada uno de los registros utilizamos el software de configuraci n provisto por el fabricante Primero deberemos indicar 2bpp en la solapa Preferences A continuaci n en la solapa Clock
3. Pulse Width Register 0x26 0x00 Vertical Sync Pulse Start Pos Register 0 0x27 0x00 Vertical Sync Pulse Start Pos Register 1 0x70 0x01 Display Mode Register 0x71 0x00 Special Effects Register 0x74 0x00 Main Window Display Start Address Register 0 0x75 0x00 Main Window Display Start Address Register 1 0x76 0x00 Main Window Display Start Address Register 2 0x78 0x28 Main Window Address Offset Register 0 0x79 0x00 Main Window Address Offset Register 1 0x7C 0x00 Sub Window Display Start Address Register 0 0x7D 0x00 Sub Window Display Start Address Register 1 0x7E 0x00 Sub Window Display Start Address Register 2 0x80 0x50 Sub Window Address Offset Register 0 0x81 0x00 Sub Window Address Offset Register 1 0x84 0x00 Sub Window X Start Pos Register 0 0x85 0x00 Sub Window X Start Pos Register 1 0x88 0x00 Sub Window Y Start Pos Register 0 0x89 0x00 Sub Window Y Start Pos Register 1 0x8C 0x4F Sub Window X End Pos Register 0 0x8D 0x00 Sub Window X End Pos Register 1 0x90 0xEF Sub Window Y End Pos Register 0 0x91 0x00 Sub Window Y End Pos Register 1 0xA0 0x00 Power Save Config Register 0xA1 0x00 CPU Access Control Register 0xA2 0x00 Software Reset Register 0xA3 0x00 BIG Endian Support Register 0xA4 0x00 Scratch Pad Register 0 OxA5 0x00 Scratch Pad Register 1 0xA8 0x00 GPIO Config Register 0 0x49 0x80
4. make sure to go to Panel section for the change to take effect Timing 50 000 MHz MCLK Source BCK Divide fia y Timing 50 000 MHz I Enable Force High Sre PWM CLKI Divide 1 1 x Timing 50 000 MHz Burst Length 1 H of pulses in a burst CAN 087 Utilizaci n de displays LCD color con controladores S1D13706 y Rabbit 705 51D13706 Configuration Utility File Help General Preference Clocks i y Panel Power Registers r Panel Settings Panel Color Polarity Panel dimensions CISTN Sbit C Mono lo hi 640 GIT Caz Gco leune e e ELIO CODAFD amp 18bit I Fomat2 FPFRAMEG e Height a80 gt C HR TFT C iconen D N Display total r Display start m Timings H pixels 800 E H pixels 143 E Frame rate Hz 59 T Y ines 525 V fines 35 Pixel clock MHz 25 000 m TFT FPLINE pixels EC TFTIFPFRAME lines Predefined panels Start pos 1 E Start pos D Custom Panel Pulse widtr 96 E mouie TA E Configuraci n del display A fin de mantener compatibilidad con lo desarrollado anteriormente configuramos los dip switches del PD064VT4 para un shift de 8 pixels y 3 l neas los switches de barrido los colocaremos 1 off 2 0n dado que no utilizamos los pines correspondientes Software de bajo nivel El hardware y el entorno son muy similares a los de CAN 036 po
5. r lo que utilizaremos el mismo set de rutinas La nica diferencia es que tenemos cuatro colores por lo tanto nuestra paleta tendr cuatro triplets A continuaci n la inicializaci n del chip Los valores los obtuvimos utilizando el software de configuraci n provisto por el fabricante seg n coment ramos typedef unsigned short S1D_INDEX typedef unsigned char S1D_VALUE typedef struct S1D_INDEX Index S1D_VALUE Value S1D_REGS const static S1D_REGS aSlDRegs 0x04 0x00 BUSCLK MEMCLK Config Register 0x05 0x12 PCLK Config Register 0x10 0x61 PANEL Type Register 0x11 0x00 MOD Rate Register 0x12 0x63 Horizontal Total Register 0x14 0x4F Horizontal Display Period Register 0x16 0x8A Horizontal Display Period Start Pos Register 0 0x17 0x00 Horizontal Display Period Start Pos Register 1 0x18 0x0C Vertical Total Register 0 0x19 0x02 Vertical Total Register 1 0x1C 0xDF Vertical Display Period Register 0 0x1D 0x01 Vertical Display Period Register 1 0x1E 0x23 Vertical Display Period Start Pos Register 0 0x1F 0x00 Vertical Display Period Start Pos Register 1 0x20 0x5F Horizontal Sync Pulse Width Register 0x22 0x00 Horizontal Sync Pulse Start Pos Register 0 CAN 087 3 CAN 087 Utilizaci n de displays LCD color con controladores S1D13706 y Rabbit 0x23 0x00 Horizontal Sync Pulse Start Pos Register 1 0x24 0x01 Vertical Sync
6. s la frecuencia de reloj corresponder al utilizado en este caso 50 MHz el divisor de PCLK debe ser 2 1 para poder lograr el pixel clock de 25MHz En este desarrollo utilizamos la entrada CLKI para ingresar el reloj Luego en la solapa Panel definimos uno a uno los par metros del panel TFT de 18 bits color 640x480 pixels Para generar el timing de VGA el cual requiere este display transferimos las especificaciones en microsegundos a unidades en pixel clocks El resto de los par metros podemos dejar los valores por defecto o leer detenidamente el manual t cnico del S1D13706 para saber c mo configurar a nuestro antojo Exportamos luego los datos en un archivo de tipo C header file s1413706 h el cual podremos editar e incluir en el c digo para Rabbit Puede observarse un ejemplo del seteo de estas opciones en las pantallas que figuran a continuaci n 705 51D13706 Configuration Utility E Panel Panel Power Registers General Preference E Pu MCLK FT Enable Force High Source CLKI Divide 1 1 Timing 50 000 MHz Duty cycle 10 m ELKI MHz Timing to y Auto 50 000 MHz CLKI2 MH2 Timing uto y Auto 50 000 MHz NOTE Selection of Clock PCLK Source cir y Divide 2 y Timing 25 000 MHz BCLK Source CLKI E Divide 1 1 m Contrast Voltage Pulse CAN 087 Divide will affect the allowable choices for panel frame rates After making changes
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