Counter – Manual de Usuario - EVA
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1. La lectura del estado de esta bandera borra la misma autom ticamente sin necesidad de tener la constancia de hacerlo El counter tambi n permite su utilizaci n mediante interrupciones gracias a su salida Int_n la cual toma valor 0 l gico cuando la cuenta expira y se configura para habilitar las interrupciones para luego borrarse autom ticamente cuando se activa la entrada Inta_n 2 9 Facultad de Ingenier a Universidad de la Rep blica 3 Descripci n funcional Una vez conectado el counter puede configurarse para contar flancos en su entrada trg Puede elegirse el tipo de flanco al cual responda el counter y el valor de la cuenta puede ser consultada en cualquier momento Tambi n se tiene la posibilidad de chequear mediante polling si se cumpli una cantidad de eventos a contar o que el counter produzca una interrupci n cuando esto suceda Tanto el conteo a medir como el resto de las caracter sticas mencionadas pueden modificarse en cualquier momento teniendo validez o bien cuando la medici n en curso culmine o bien inmediatamente dependiendo del valor elegido para el bit RESET de software en la palabra de control 4 Estructura interna La estructura interna del counter puede descomponerse en 4 bloques control constante counter y control de interrupciones Control de interrupciones 4 1 Bloque de Control Es el encargado de manejar los bloques Counter y Control de Interrupciones ste reconoce t2. el espacio de entrada salida de cada palabra requieren la decodificaci n por parte del usuario mediante el manejo de las entradas A0 y CE_n La se al CE_n determina si el counter es el que debe recibir el ciclo la se al AO determina si se desea escribir la palabra de control o la constante a decrementar Tambi n puede consultarse el estado de la cuenta y el flag ZC en estas mismas direcciones mediante un ciclo de lectura CE_n A0 Escritura Lectura 0 0 Constante Flag ZC 0 1 Control Cuenta Tabla 1 Decodificaci n de elementos 5 1 Constante a decrementar Es el valor a decrementar por parte del counter la misma se lee internamente cuando se reinicializa la cuenta Esta palabra puede ser escrita en cualquier momento La constante a cargar corresponde a la cantidad menos uno de cuentas a realizar la misma debe ser distinta de cero 5 2 Palabra de control En la encargada de determinar el modo de funcionamiento del counter se desglosa del siguiente modo os RETA INTERRUPCI N zi 1 HABILITADA 0 NHABLTADA TRG CONFIG 1 FLANCO SUBIDA 0 FLANCO BAJADA SW RESET 1 HABILITADO 0 NHABILTADO Figura 3 Registro de control 5 2 1 Bit 7 habilitaci n de interrupciones Con este bit seteado en 1 l gico cada vez que la cuenta expire la se al Int_n tomar el valor 0 l gico a modo de solicitud de interrupci n por parte del counter Int_n volver a su valor de reposo 1 l gico cuando se active la ent
3. no mayor a la mitad de la frecuencia del reloj del sistema datos_i 7 0 bus para recibir datos a ser escritos tanto en el registro constante como en el registro de control datos_o 7 0 bus para mostrar la cuenta en curso o el flag ZC del counter M1_n machine cycle one activo por nivel bajo utilizado para diferenciar ciclos de escritura en 1 O de ciclos de reconocimiento de interrupci n del T80 Cuando el T80 realiza un ciclo de reconocimiento de interrupci n las se ales M1_n y IORQ_n toman el valor l gico 0 Ya que el counter no cuenta con la se al WR_n si no fuese por M1_n ste no podr a diferenciar entre ciclos de escritura y ciclos de reconocimientos de interrupci n del T80 IORQ_n input output request activo por nivel bajo utilizado para los ciclos de lectura y escritura junto con CE_n A0 y RD_n RD_n read activo por nivel bajo utilizado para realizar ciclos de lectura y escritura al counter junto con IORQ_n CE_n y AO ZC zero counter activo por nivel alto produce un pulso en 1 cuando la cuenta expira Int_n interrupt request activa por nivel bajo responsable de la solicitud de interrupci n cuando se encuentra habilitada la misma 5 9 Facultad de Ingenier a Universidad de la Rep blica Inta_n interrupt acknowledge activa por nivel bajo indica al counter que la interrupci n fue atendida 6 2 Integraci n a un sistema con microprocesador T80 El counter est dise ado p
4. 9 Facultad de Ingenier a Universidad de la Rep blica Revisiones Fecha Versi n Comentarios 11 07 10 0 Santiango Mart nez Federico Bliman y Mat as Bakali n Proyecto de curso Dise o L gico 2010 20 05 11 1 Andr s Touya Cambio de CS por AO 28 05 12 2 Andr s Touya Se agrega Inta_n como se al de entrada 9 9
5. Facultad de Ingenier a Universidad de la Rep blica Counter Manual de Usuario ndice de contenido EAT 2 A a O a a OS 2 ca E aaa E E A AE NEE a EERE aOR 3 4 Estroct ra AAA e a Ta a iea Aa e iea a E a E E i a 3 4 Bloque de Control is TS SA ED 3 4 2 Bloque Consta nai lr aa 3 AS BIE CAU ct 3 4 4 Bloque Control de InterrupcioNes cmooononocononcnonncnononnncconacoonacnnnonnocoonnconn nono n conc cono cnonnccnnccnonncoos 4 e AA AE 4 5 1 Constant a O AMA AAA ART AAA AAA A 4 9 2 Palabra de COMO ade as 4 5 2 1 Bit 7 habilitaci n de interrupciones occoooncnononnnnnnnnconncconnconanonnnconaconn nono nncononcnconnncccnnancoos 4 5 2 2 Bit 6 configuraci n de 5 5 2 3 Bit 5 RESET p r softwa Es eeo rererere resorteer aer 5 6 Descripci n de pines e integraci n esseseeessessesseessesserseessessesseessessosserssessossersseesossorsseesossotsssoeessees 5 A A a a a e a a e ARa EE a AE E S 5 6 2 Integraci n a un sistema con microprocesador TBO oooconccccnoccnocnncnonnconoconononccnnnaconancnnancnnnncnnno 6 LI A A AS AAA A AAA A ea 6 Ti Ciclos de ec pd 6 72 Ciclos de ESCUIIA osese ireti eored ae eeso aaa eaae oaei ep ae AA E A EEA T EAE Gaii 6 8 Funcionamiento durante Interrupciones seessesessseessesersseesseseesseessesseeseesseeseesersseesoeseessseresseresseee 7 8 1 S licit d de teruel 7 8 2 Reconocimiento de interrupci n esessseessesessseessessrssressessesseessessesseessessseseesseeseesersseesseee
6. anto los ciclos de escritura de la palabra de control la cual es interna de lectura de la cuenta en curso y reconocimiento de interrupci n Es responsable de setear el flag ZC de forzar los resets por software la elecci n del trigger y el reconocimiento de interrupciones Este manejo lo logra mediante se ales de control con el resto de los bloques 4 2 Bloque Constante Es el bloque encargado de almacenar la constante a decrementar Cuando se realiza un ciclo de escritura en la direcci n adecuada este bloque actualiza la constante 4 3 Bloque Counter Es el responsable de decrementar el n mero a contar el cual se recarga cada vez que la cuenta expira desde el bloque constante o cuando el bloque de control lo indica mediante se ales de control entre estos 3 9 Facultad de Ingenier a Universidad de la Rep blica 4 4 Bloque Control de Interrupciones Este bloque maneja la se al de salida Int_n con la cual se realiza la solicitud de interrupci n al procesador Este recibe se ales de control desde el bloque Control para manejar esta salida en caso de reconocimiento de interrupci n o cuando las mismas est n deshabilitadas 5 Programaci n El counter permite ser configurado mediante dos palabras diferentes una palabra de control y el valor de la constante a decrementar La escritura de estas palabras se realiza por parte del microprocesador mediante un ciclo out a la direcci n correspondiente Las direcciones en
7. ara ser compatible con el microprocesador T80 por lo cual la integraci n a un sistema con l es simple y se describe a continuaci n Las se ales de control M1_n IORQ_n y RD_n se conectan directamente a las se ales de igual nombre del T80 En caso de no usar controlador de interrupciones la se al Int_n tambi n se conecta a la del mismo nombre en el microprocesador El manejo de Inta_n depende del modo de interrupciones usado en el T80 En modo 1 puede generarse a partir de IORQ_n y M1_n o con un pulso de selecci n de dispositivo I O En modo 2 esta se al debe ser manejada por el controlador de interrupciones A la entrada datos_i 7 0 se conecta la salida datos_o 7 0 del procesador T80 La salida datos_o 7 debe hacerse llegar a la entrada datos_i 7 0 del T80 habilit ndola en forma adecuada con las se ales de decodificaci n Tanto clk como RESET son las correspondientes al sistema completo AO y CE_n corresponden a la decodificaci n en el espacio de entrada salida que se desee No hace falta conectar el pin ZC ya que la bandera ZC puede leerse mediante polling en la direcci n adecuada y en todo momento 7 Timing 7 1 Ciclos de Lectura En la figura 4 se muestra el ciclo de lectura del contenido de la cuenta en la misma se observan las se ales de control CE_n RD_n e IORQ_n en nivel bajo y M1_n en nivel alto 7 2 Ciclos de Escritura En la figura 5 se muestra un ciclo de escritura tanto de una palabra de co
8. n la figura 7 se muestra un ciclo de reconocimiento de la interrupci n del counter mediante la se al Inta_n en nivel bajo luego de esto la se al Int_n toma el valor 1 l gico despu s del flanco de reloj Notar que en este caso Inta_n se activa en un ciclo de reconocimiento de interrupci n del T80 por lo que IORQ_n y M1_n tambi n se encuentran en nivel bajo RESET B clk Bl CE_n Bl A0 B IORO_n B Mi_n B RD_n B trg Bl datos_ HC 00 INTA_n B datos_o de IE A c_aux Ui 0 INT_n Bl zc Bl Figura 6 Solicitud de interrupci n por parte del counter cuando se detecta un flanco en la entrada trg al siguiente flanco de subida del reloj del sistema la cuenta es decrementada En cada flanco de reloj se chequea si la cuenta ha llegado a cero Una vez que esto ocurre la se al Int_n toma el valor l gico 0 si las interrupciones est n habilitadas se observa tambi n un pulso de un ciclo de reloj de la se al ZC en el valor 1 l gico RESET B clk Bl CE_n Bl AD B IORG_n B Mi_n B RD_n B trg Bl datos_i HE 00 INTA_n B datos_o aiU m Ds oo 1 c_aux T IO CA O CI 3 INT_n Bl zc BI Figura 7 Reconocimiento de interrupci n por parte del counter la se al Inta_n toma el valor l gico 0 La detecci n se realiza en el flanco de subida del reloj del sistema y cuando ocurre la se al Int_n vuelve a su valor de reposo Se observa tambi n que la cuenta sigue decrement ndose con flancos de trg 8
9. ntrol como de una nueva constante en la misma se observan las se ales de control CE_n e IORQ_n en nivel bajo y RD_n junto con M1_n en nivel alto 6 9 Facultad de Ingenier a Universidad de la Rep blica RESET clk CE_n 40 IORQ_n Mi_n RD_n trg datos_i INT _n datos_o c_aux INT_n zc Bl HC 1 B HOR i E E FS O RS E l 02 VCC 4 Atii3 0 04 11 ii 1 1 Bl Bl Figura 4 Ciclo de lectura del estado de la cuenta la solicitud se realiza con TORQ_n RD_n en nivel bajo y M1_n en nivel alto En el flanco siguiente se detectan estos valores de las se ales y se escribe en datos_o el valor de la cuenta en curso RESET clk CE_n AD IORQ_n Mi_n RD_n trg datos _ INTA_n datos_o c_aux INT_n zc B BI Hck 00 7 001 0 AFF p HC 00 Vcc iii io iii ic iApii i 4 3 BI BI Figura 5 Ciclo de escritura de la palabra de control en la misma la se al IORQ_n se encuentra en nivel bajo mientras que las se ales RD_n y M1_n se encuentran en nivel alto En el flanco de subida del reloj donde ocurre esta combinaci n de se ales se escribe la palabra 8 Funcionamiento durante Interrupciones 8 1 Solicitud de interrupci n En la figura 6 se muestra una solicitud de interrupci n del counter cuando la cuenta expira la se al Int_n toma el valor 0 l gico despu s de un flanco de reloj 7 9 Facultad de Ingenier a Universidad de la Rep blica 8 2 Reconocimiento de interrupci n E
10. rada Inta_n En caso contrario bit 7 en 0 l gico la se al Int_n permanecer siempre en 1 l gico 4 9 Facultad de Ingenier a Universidad de la Rep blica 5 2 2 Bit 6 configuraci n de trigger Con este bit en 1 l gico la se al de entrada trigger responder a flancos de subida de la misma en caso contrario responder a flancos de bajada 5 2 3 Bit 5 RESET por software Con este bit seteado en 1 l gico cada reescritura de la palabra de control forzar la reinicializaci n del counter configur ndose seg n el resto de los bits En caso contrario bit seteado en 0 los nuevos valores escritos en la palabra de control tendr n efecto reci n en la pr xima recarga del counter al llegar la cuenta a cero La primera vez que se escribe la palabra de control la configuraci n tiene validez inmediatamente independientemente del bit de RESET por software 6 Descripci n de pines e integraci n 6 1 Pines clk clock reloj del sistema RESET reset hardware del sistema CE_n chip enable activo por nivel bajo cuando se encuentra activa reconoce los ciclos de lectura de cuenta y flag ZC y escritura de constante y palabra de control AO bit menos significativo del bus de direcciones selecciona cu l es el registro interno accedido en ciclos de lectura y escritura trg trigger entrada al contador de flancos para el correcto funcionamiento del sistema la se al trigger debe poseer una frecuencia
11. sseee 7 1 9 Facultad de Ingenier a Universidad de la Rep blica 1 Caracter sticas e Counter compatible con el microprocesador T80 e Valor a decrementar configurable y autom ticamente recargable cuando la cuenta llega a Cero e Permite la lectura de la cuenta en curso e Elecci n de flanco de subida o bajada de trigger Posee RESET por software e Posibilidad de manejo mediante polling interrupciones en modo 1 o interrupciones en modo 2 utilizando un controlador de interrupciones INT_n zc c_aux 0 datos_o 0 Figura 1 Bloque Counter 2 Descripci n general Este contador de eventos cuenta flancos en su entrada trg y puede ser conectado con un microprocesador T80 de modo que este puede configurarlo y utilizarlo como un perif rico m s La salida ZC da un pulso a 1 l gico cuando la cuenta expira permitiendo la conexi n en cascada con otro bloque counter El sistema ofrece la posibilidad de configurarse para responder a flancos de subida o bajada en la entrada trg En caso de reconfigurar alguna caracter stica del sistema los cambios tendr n validez luego de expirar la cuenta en curso o en caso de desearlo puede realizarse un RESET por software cuando se realiza la reconfiguraci n y de este modo la actualizaci n es instant nea El counter permite su utilizaci n mediante polling chequeando el estado de la bandera ZC cuando esta se encuentra en 1 l gico quiere decir que la cuenta expir
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