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diseño de una tarjeta de adquisición de datos de 12 canales
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1. 0000000000000000 46 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos Figura 24 Tiempo de conversi n 47 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos Figura 25 Lectura de los conversores 48 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos 1170000 ps 1 180 000 ps 1 190 000 ps 1 200 000 ps 1 210 000 ps 1220 000 ps 1 230 000 ps A IIA IO alg de 4 0 MG gien 10 c period Figura 26 Fin de la conversi n Cuando esto ocurra se empezar a leer todos los registros si los datos son correctos los datos le dos tendr n que ir del 1 al 12 Figura 27 Despu s de esto se iniciar una conversi n continua que dar como resultado dos conversiones seguidas y se emular el procedimiento antes descrito para realizar las conversiones 49 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos 1 800 000 ps 2 000 000 ps 2 200 000 ps A 2 400 000 ps eae 2 600 000 ps Up c LD TB DDD LD A RB ER RR AR A HR RB I RA RRR RB A RB BB BRA m dr 4 0 00110 X 00111 X 01000 X 01001 X 01010 X 01011 X 01100 X 01101 X 01110 X 01111 X 10000 X 10001 X0 S
2. wait for PCI CLK period 2 end process Stimulus process stim proc process begin hold reset state wait for PCI CLK period insert stimulus here Enable lt 1 wait for PCI OR period 5j Entrada 0000010100001010 wait for PCI CLK period 5 Enable lt 0 eg UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait for PCI_CLK_period 5 Entrada lt 0000000000001111 wait for PCI_CLK_period 5 Reset lt 1 wait for PCI_CLK_period 5 Reset lt 0 wait for PCI CLK period 5 Enable lt 1 wait for PCI CIK period 5 Enable lt 0 walt end process END 2 2 PRUTRIESTADO em Engineer Create Date 18 45 12 03 02 2011 Design Name Module Name K Proyecto Compartida VHDL Proyecto pruTriestado vhd Project Name Proyecto Target Device TOO Versions Description VHDL Test Bench Created by ISE for module Triestado Dependencies Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using types std_logic and std logic vector for the ports of the unit under test PONI GES recommends that these types always be used for the top level I O of a design in order 78 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGEN
3. 0000000000000000 DCON2 lt 0000000000000000 wait until RD_1 1 DCON1 lt 0000000000000111 DCON2 lt 0000000000001000 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD_ 1 104 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones DCON1 lt 0000000000001001 DCON2 lt 0000000000001010 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD l1 17 DCON1 lt 0000000000001011 DCON2 lt 0000000000001100 wait until RD 1 0 DCON1 lt ZZZZZZZ444442424222 DCONZ lt ZZZZZZ4444444242442 wait until DPCII 15 0 DIR lt 00110 wait for CLK period DES lt OILLL wait for CLK period DIR lt 01000 wait for CLK period DIR lt 01001 wait for CLK period DIR lt 01010 wait for CLK_period DIR m OLOT wait for CLK_period DIR lt 01100 wait for CLK_period DIR lt 01101 wait for CLK_period DIR lt 01110 wait for CLK_period DIR lt 01111 wait for CLK_period DIR lt 10000 wait for CLK periog 105 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones DIR lt 10001 walt END PROCESS End Test Bench User Defined Section END 2 9 FINA
4. Mediciones Parte I PRESUPUESTO 139 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Mediciones Cap tulo 1 MEDICIONES 1 1 RESISTENCIAS Valor Fabricante Referencia Cantidad 1kQ VISHAY DRALORIC CRCW606031K00FKEA 24 220 VISHAY DRALORIC CRCW060322ROFKEAHP 12 1 2 CONDENSADORES Valor Fabricante Referencia Cantidad Inf AVX 08052C102KAT2A 12 10uf AVX 1206YC106KAT2A 12 0 luf AVX 06033C104JAT2A 20 luf AVX 0603YD105KAT2A 2 0 47uf AVX 0603YD474KAT2A 2 1 3 CIRCUITOS INTEGRADOS Tipo Fabricante Referencia Cantidad Operacional TEXAS INSTRUMENTS OPA2211AIDDA 6 Conversor TEXAS INSTRUMENTS ADS8556IPM 2 140 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Mediciones 1 4 TARJETAS Tipo Fabricante Descripci n Cantidad PCB Eurocircuits PCB de 4 capas 1 FPGA Raggedstone Spartan 3 FPGA PCI 1 1 5 HORAS DE INGENIER A El n mero total de horas de ingenier a para la realizaci n de este proyecto ha sido de 1000 horas 141 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Precios unitarios Cap tulo 2 PRECIOS UNITARIOS 2 1 RESISTENCIAS Valor Fabricante Referencia Precio 1kQ VISHAY DRALORIC CRCW0603 1 KOOFKEA 0 021 220 VISHAY DRALORIC CRCW060322ROFKEAHP 0 043 2 2 CONDENSADORES Valor Fabricante Referencia Precio Inf AVX 08052C1
5. 1 Bit 2 of reference DAC value default 1 Bit 1 of reference DAC value default 1 Bit O of reference DAC value default 1 2 4 3 2 2 Registros tipo ZXY Estos registros almacenan los datos del canal Y 1 o 2 del par de canales Z A B o C del conversor X 1 o 2 Tabla 8 Es decir el registro B21 ser el que almacene la informaci n del canal 1 del par de canales B del conversor 2 sjw sje nje s sjrje sjejs ojr e DATO 15 0 Tabla 6 Registro XYZ 2 4 3 2 3 Registro TIMER Este registro guarda la informaci n sobre el tiempo que se deben de ejecutar conversiones Tabla 9 s 14 us 12 qu io o pa 7 Je s jsp prio TIMER 15 0 Tabla 9 Registro TIMER 2 4 3 2 4 Registro CONTROL Este registro Tabla 10 guarda informaci n sobre el tipo de conversi n deseada as como directrices para empezar o terminar la conversi n BATE E E K G E SN DEN o o PARADA CONTINUA UNICA Tabla 10 Registro CONTROL Unica Si este bit esta a 1 se realiza una nica conversi n Er m lt lt d bm pi Z o 6 lt Z E o ke E Z lt O a e m A lt lt a z MS Un S E gt Z o gt Y a INGENIERO INDUSTRIAL cnico f Desarrollo t in a t E 1Za una conversion con t esta a 1 se real 1 este bi S Continua 100 debe detener la convers 1Ca que se te bit esta a 1 ind 1 CS S Parada 2 4 3 2 5 Registro BUSY
6. COMILLAS M D R ESCUELA T CNICA SUPERIOR DE INGENIER A ICAI INGENIERO INDUSTRIAL DISENO DE UNA TARJETA DE ADQUISICI N DE DATOS DE 12 CANALES SIMULT NEOS Autor Juan Guis ndez M ndez Director Jos Daniel Munoz Fr as Madrid 2011 DISENO DE UNA TARJETA DE ADQUISICI N DE DATOS DE 12 CANALES SIMULT NEOS Autor Guis ndez M ndez Juan Director Mu oz Fr as Jos Daniel Entidad colaboradora ICAI Universidad Pontificia Comillas RESUMEN DEL PROYECTO 1 Introducci n En el mercado actual no existen tarjetas de conversi n simult nea con los suficientes canales resoluci n y velocidad para satisfacer los requisitos de este proyecto El uso de una conversi n simultanea de todas las variables es de vital importancia para evitar errores en el algoritmo de control y por eso es necesario este proyecto En la mayor a de procesos ingenieriles es vital la toma de datos de m ltiples variables simult neas anal gicas puesto que los sistemas inform ticos son una herramienta fundamental en la toma de decisi n a partir de los datos obtenidos es necesario desarrollar un modo de convertir las sefiales anal gicas propias del proceso en sefiales digitales que el ordenador pueda interpretar y manejar En el caso concreto de este conversor su uso ser en el control de un motor el ctrico 2 Motivaci n El objetivo de este proyecto es la realizaci n del disefio de una tarjeta de conversi n anal gico d
7. gt 0 Signal Entrada6 std logic vector 15 downto 0 others gt 0 signal Entrada std logic vector 15 downto 0 others gt 0 signal Entrada8 std logic vector 15 downto 0 others gt 0 signal Entrada9 std logic vector 15 downto 0 others gt 0 signal EntradalO std logic vector 15 downto 0 others gt 0 signal Entradall std_logic_vector 15 downto 0 others gt 0 signal Entradal2 std_logic_vector 15 downto 0 others gt 0 signal Entradal3 std_logic_vector 15 downto 0 others gt 0 Outputs signal Salida std logic vector 15 downto 0 constant PCI CLK period BEGIN uut Instantiate the Unit Under Test Multiplexor13 PORT MAP time 30ns OUT Direccion gt Direccion Entradal Entrada2 Entrada3 Entrada4 Entrada Entrada6 Entrada Entradas Entrada9 Entradal Entrada2 Entrada3 Entrada4 Entradas Entrada6 Entrada Entradas Entrada9 Entradal0 gt EntradalO0 gt Entradall gt Entradal2 Entradal3 Entradal3 Salida Salida Entradall Entradal2 Stimulus process stim proc begin proce SS hold reset state for 100ms wait for PCI CLK perilbd 5 insert stimulus here Direccion lt Entradal GO Oo 0000000000000001 83 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones
8. 27Vius 16 BIT SETTLING 700ns WIDE SUPPLY RANGE 2 25V to 18V 4 5V to 36V RAIL TO RAIL OUTPUT OUTPUT CURRENT 30mA DFN 8 2mm x 3mm MSOP 8 AND 80 8 APPLICATIONS A PLL LOOP FILTER LOW NOISE LOW POWER SIGNAL PROCESSING 16 BIT ADC DRIVERS DAC OUTPUT AMPLIFIERS ACTIVE FILTERS LOW NOISE INSTRUMENTATION AMPS ULTRASOUND AMPLIFIERS PROFESSIONAL AUDIO PREAMPLIFIERS LOW NOISE FREQUENCY SYNTHESIZERS INFRARED DETECTOR AMPLIFIERS HYDROPHONE AMPLIFIERS GEOPHONE AMPLIFIERS MEDICAL FuwerFAD is a trademark of Teras Instruments AT ner trademares are Ge property of E r respective owners PCL TEIN RRE mm Pezda eolo c publicabon dals Ire ferme cf ive Tacas lud Cumis N poca ken col PECEREN iy reihs abeg cr adi pormv staru DESCRIPTION The OPA211 senes of precision operational amplifiers achieves very low 1 1nV Hz noise density with a supply current of only 3 mA This seres also offers rad to rai output swing which maximizes dynamic range The extremely low voltage and low current noise high speed and wide output swing of the OPA211 seres make these devices an excellent choice as a loop fiter amplifier in PLL applications In precision data acquisition applications the OPA211 series of op amps provides Ons settling time to 16 bit accuracy throughout 1D V output swings This ac ance combined with only 12514 of offset and D 3540 V C of drift over temperature makes the OPA211 ideal for dr
9. AA oem 33 Figura 17 Maquina de estados principal sss sss 37 Figura 18 Maquina de estados de la inicializaci n sss 39 Figura 19 Maquina de estados de la conversi n sss 40 Figura 20 Carga conversorgs ul Nee O 43 Figura 21 Carga tiempo de Gjecu i m WW dg o NO lt lt lt lt lt lt V 44 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE FIGURAS Figura 22 enen E 45 Figura 23 Configuraci n de los CONVErSOr8S sss 46 Figura 24 Tiempo de CONVE OM cantina 47 Figura 25 Lectura de TOS CONVSTSOL S cupones 48 Piotr 26 Fin de la COVES urat E nu 49 Figura 27 Lectura de IOSTOPISQEOS E 50 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Memoria Indice de tablas Tabla lo Tarjetas de e asia xen ius ao iens 8 Tabla 2 Comparativa de conversores esse eee eee eee 11 Tabla 3 MO de ee 12 Tabla 4 Relaci n consumo velocidad cccccnnnnnnonoooonooooncnnnnnnnnnnnnnnnananananro no nnnnnnos 13 Tabla o Diseno de CE ROP E E E E E A aa Tabla 6 uri ege e ona t m 34 Tabla 7 Registro CR X 2 V 34 Tabla 8 Registro XYZ ee E A WA S 36 Tabla 9 Registro TIMER cr m A eee 36 Tabla 10 Registro CONTROL A GEE 36 Tabla 11 Registro BUSY f E f TN 37 Tabla 12 Registros de escritura SF Ze A A eg H 58 Tabla 13 Registros
10. ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Estudio econ mico Cap tulo 1 ESTUDIO ECON MICO Como ya se ha comentado antes no existen en el mercado tarjetas que concuerden con las necesidades existentes y puesto que cada vez es m s habitual el uso de ordenadores en los sistemas de control existe una posibilidad de negocio que justifica la realizaci n de este proyecto Este proyecto ser a viable de poner en marcha por que se trata de entrar en un mercado donde la demanda supera a la oferta por lo que no tendr amos que luchar mucho con otros proveedores de este tipo de tecnolog a asentados en el sector ya que hay cuota de mercado suficiente para todos adem s la inversi n inicial no ser muy grande lo que reduce el riesgo de la operaci n El producto se puede vender con un buen margen lo que aporta una gran rentabilidad y la obtenci n de beneficios con la venta de pocas unidades Como se ha comentado anteriormente el sector de las tarjetas de medida sobre todo las de medici n simult nea es un sector en auge con unas excelentes expectativas de negocio Nos encontramos en el momento id neo para invertir este proyecto ya que podemos aprovechar el momento de bonanza del sector para introducirnos en l y que dentro de un tiempo cuando se empiece a estabilizar aprovechar la curva de experiencia obtenida para mantenernos en el sector como un proveedor de referencia gs UNIVERSIDAD PONTIFICI
11. Entrada2 lt 0000000000000010 Entrada3 lt 0000000000000100 Entrada4 lt 0000000000001000 Entrada5 lt 0000000000010000 Entrada6 lt 0000000000100000 Entrada7 lt 0000000001000000 Entrada8 lt 0000000010000000 Entrada9 lt 0000000100000000 Entradal0 lt 0000001000000000 Entradall lt 0000010000000000 Entradal2 lt 0000100000000000 Entradal3 lt 0001000000000000 wait for PCI_CLK_period 5 Direccion lt 00110 wait for PCI CLK period 5 Direccion lt 00111 walt for PCI LIK period 5 Direccion lt 01000 wait for PCI CLK period 5 Direccion lt 01001 wait for PCI CLK period 5 Direccion lt 01010 wait for PCI CLK period 5 Direccion lt 01011 wait for PCI CLK period 5 Direccion 01100 wait for PCI CLK period 5 Direccion lt 01101 wait for PCI CLK period 5 Direccion lt 01110 wait for PCI CK Be meis Direccion lt O11 wait for PCI CLK perred 5 Direccion lt 10000 wait for PCI GEK period 5 Direccion lt MO GS wait for PCI CLK period 5 84 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones Direccion lt 10010 wait end process END 2 5 PRUDEMUL Company Engineer Create Date 1912 51 03 02 2071 Design Name Module Name K Provecto Compartida VHDL Provecto pruDemul6 vhd gt Project Name Pr
12. FinConver EnableA11 EnableA21 gt EnableA12 EnableA22 gt EnableB11 EnableB21 gt EnableB12 EnableB22 gt EnableC11 EnableC21 6 gt EnableC12 EnableC22 Y 1 Y S Y 1 Y s Y 1 Y C 1 1 Y Y T Y Y 1 Y E 1 1 Y Y 1 Y Y A Y Y 1 Y s Y 1 Y Y 1 Y Y 1 Y others gt null UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAI INGENIERO INDUSTRIAL o Ub S lk Se LT A E E E LT S LT a A Ee Tarjeta m Company Engineer Create Date Design Name Module Name UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta 12 54 35 05 28 2011 Observador Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments library IEEE use IEEE STD LOGIC 1164 ALL use IBEBEE SID LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following library declaration if instantiating gt any Xilinx primitives in this code library UNISIM Use UNISIM VComponents all entity Observador is port stb PCI_CLK enable ack end Observador in Scd logic in std logic cuc Std_logic out sta logie architecture Behavioral of Observador is type Estados type is Espera Valido signal estado
13. HEU forma al ordenador de si la conversi n ha uE sev o o jo fofo jojojojojojojojsjoje m Tabla 11 Este reg do istro 1Za final Registro BUSY Tabla 11 de estado quinas 2 4 3 3 M l de estados principa ma 2 1 M qu 3 2 4 3 Esta m quina de estados Figura 17 se encarga de controlar el resto de las de estado presentes en el sistema maquinas Proceso 1 E E E E E E S FinConver l ina de estados principa Magu Figura 17 N za IS c TS O yo O un 1 lt un un un sa ee un a o o pd S E 8 AF sa E c 5 Bee UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Estado Inicializaci n El sistema est a la espera de recibir la sefial de que la inicializacion de los conversores ha terminado Estado Conversi n El sistema est a la espera de recibir la se al de que la conversi n o conversiones han terminado Transici n Espera Inicializaci n Al recibir la sefial de inicio de co
14. ICAT INGENIERO INDUSTRIAL Desarrollo t cnico El maestro pone a uno STB O para indicar el inicio de la fase Clock edge 1 El esclavo decodifica la entrada y responde poniendo a uno ACK 1 El esclavo se prepara para coger datos en DAT OQ y TGD OO El esclavo pone a uno ACK I en repuesta a STB O para indicar que est preparado El maestro monitoriza ACK I y se prepara para terminar el ciclo Clock edge 2 El esclavo coge los datos en DAT OQ y TGD OO El maestro niega STB O y CYC O para indicar el final del ciclo El esclavo niega ACK I en repuesta a STB OJ E UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico _ Figura 15 Ciclo de escritura 2 4 3 CONTROLADOR 2 4 3 1 Introducci n Esta es la parte principalmente de la FPGA dise ada de forma espec fica en este proyecto se encarga de recibir las rdenes del ordenador y trasmitirlas a los conversores tambi n se encarga de recibir la informaci n de los conversores y devolverla al ordenador cuando corresponda de forma ordenada El sistema contar con un banco de registros donde almacenar los resultados de las conversiones as como las opciones de configuraci n de los conversores Figura E UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 16 Varias maquinas de estados
15. STB_O lt 1 wait for CLK period 2 STB O lt 0 WAIT FOR CLK PERIOD el dato numero 6 por el PCI DIR lt 01011 STB_O lt 1 wait for CLK_period 2 STB O lt 0 WAIT FOR CLK_PERIOD el dato numero 7 por el PCI DIR lt 01100 STB O lt 1 wait for CLK_period 2 STB O lt 0 WAIT FOR CLK_PERIOD 100 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones guardando el dato numero 8 por eL PCI DIR lt 01101 STB_O lt 1 wait for CLK period 2 STB_O lt 0 WAIT FOR CLK_PERIOD guardando el dato numero 9 por el PCI DIR lt 01110 STB_O lt 1 wait for CLK_period 2 STB_O lt 075 WAIT FOR CLK_PERIOD quardando el dato numero LU por el PCI DIR lt 01111 STB_O lt 1 wait for CLK_period 2 STB_O lt ts WAIT FOR CLK_PERIOD guardando el dato numero 11 por el PCI DIR lt 10000 STB O lt 1 wait for CLK period 2 STB_O lt 0 WAIT FOR CLK_PERIOD guardando el dato numero 14 gomeet PCI DIR lt 10001 STB_O lt 1 wait for CLK_period 2 STB_O lt 0 s WAIT FOR CLK_PERIOD inicio conversion continua 101 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE I
16. STD_LOGIC_VECTOR STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC SID LOGIC BID LOG LC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC STD_LOGIC_VECTOR STD_LOGIC_VECTOR STD_LOGIC SEED MOG MID LOGIC SD LOGIC STD LOGLC VECTOR STD_LOGIC_VECTOR STD_LOGIC STD_LOGIC time 30 ns 107 24 DOWNTO 0 15 DOWNTO 0 15 DOWNTO 0 HER OWNTO Wa 3 DOWNTO 0 31 DOWNTO 0 BEGIN UUT tarjetapci PORT MAP Test Bench User Defined Section direccion e direccion DENTRADA gt DENTRADA CLK F gt CLK F RESET W gt RESET F PST F gt PSLT PS2 P gt PODE HS1 F gt HS1 F Hoo F gt H5 R REF1 F gt REFI F REF2 F gt REF2 F 6s P gt 09 F CS 2 F gt CS 2 F RD 1 F gt RD 1 F RD 2 F gt RD 2 F ET F gt STi F ST2 F gt ST2 F CONA1 F gt CONAL F CONA2 F gt CONA2 F CONB1 F gt CONB1 F CONB2 F gt CONB2 F CONC1 F gt CONCI F CONC2 F gt CONC2 F RANI F gt RANI F RAN2 F gt RAN2 F BESI F gt RES1 F RES2 F gt RES2 F WB1 F gt WB1 F WB2 F gt WB2 F DCON1 F gt DCON1 F DCON2 F gt DCON2 F BU1 F gt BUL F BU2 F gt BU2 F FRAME F gt FRAME F IRDY F gt IRDY F CBE F gt CBE F AD F gt AD
17. Transici n Intermedio Segunda carga pone WR 1 InicioT1 1 Transici n Segunda carga Espera pone CS 0 WR 0 Inicia 0 2 4 3 3 3 Maquina de estados de la conversi n Esta m quina de estados Figura 19 se encarga de administrar todas las se ales necesarias para realizar la conversi n as como de almacenar los datos obtenidos en los registros correspondientes BUSY1 0 Conver 1 pysy2 0 Timer 0 Contador 101 Figura 19 Maquina de estados de la conversion _Estado cero Estado de espera el sistema esta a la espera de una nueva orden para realizar una conversi n Estado uno La FPGA ha dado la orden a los conversores para realizar la lectura y esta a la espera de que los conversores comuniquen que han acabado la conversi n Estado dos En este estado la FPGA guarda la informaci n de dos canales uno de cada conversor el sistema pasa seis veces por este estado en un mismo ciclo de conversi n para leer los doce canales Estado tres Estado de espera necesario por el conversor entre lectura y lectura 40 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Estado cuatro Estado de espera necesario por el conversor para poder empezar una nueva conversi n El sistema se mueve entre los diferentes estados con las siguientes transiciones Transici n E0 E1 Cuando se recibe Conver 1 se produce la transici n de EO a El y
18. dpci 15 0 0000 X 0003 X 0005 X 0007 X 0009 X 0008 X 0002 X 0004 X 0006 X 0008 X 0004 X or XO V stb o H g g S g g g O U g mn NM ack NENNEN S S S gu u u 1 10 g g ee 18 ck period A FE m AAA DESTES A Figura 27 Lectura de los registros Todo esto se ha realizado obteniendo el resultado esperado y validando por lo tanto el disefio realizado SU UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Conclusiones Cap tulo 4 CONCLUSIONES Aunque el proyecto ha resultado ser largo y complejo el resultado final ha sido satisfactorio ya que se han alcanzado en gran medida los objetivos impuestos El dise o del PCB resulto complicado debido sobre todo al uso de componentes con pequefias separaci n de pines lo que provocaba fuertes concentraciones de pistas en el rutado y nos obligo a utilizar una clase alta En el dise o de la FPGA el simulador nos dio multiples problemas dif ciles de solucionar ya que el sistema fallaba sin dar una idea del motivo A pesar de estos problemas se ha conseguido disefiar una tarjeta de adquisici n de datos de 12 canales simult neos con una resoluci n de 16bits por canal y con una velocidad de m s de 450ksps que es mucho m s del m nimo buscado y que cumple con las necesidades de comunicaci n con el ordenador mediante el puerto PCI adem s puesto que usa un bus est ndar como es el bus wishbone es f cil de modifica
19. estadocon sig lt Cuatro else estadocon sig Tres end if when Tres gt estadocon sig Dos Contador lt Contador 1 when Cuatro gt estadocon sig Cero end case end process process estadocon begin CONVST Al lt 0 CONVST A2 lt 0 CONVST Bl lt 0 CONVST B2 lt 0 CONVST C1 lt 0 CONVST C2 lt 0 COL lt 4 COA lt THa RD1 lt 0 RD2 lt 0 EnableAll lt 0 EnableA21 lt 0 EnableA12 lt 0 EnableA22 lt 0 EnableB11 lt 0 EnableB21 lt 0 EnableB12 lt 0 EnableB22 lt 0 Enablec11 lt 0 EnableC21 lt 0 EnableC12 lt 0 j EnableC22 lt 0 FinConver lt 0 case estadocon is when Cero gt ral s when Uno gt CONVST Al lt 1 CONVST A2 lt 1 CONVST B1 lt 1 CONVST B2 lt 1 CONVST C1 lt 1 CONVST C2 lt 1 when Dos gt dim CS1 lt 1 CS2 lt 1 RD1 lt 1 RD2 lt 1 CONVST Al CONVST A2 CONVST Bl CONVST BZ CONVST C1 CONVST C2 Y 1 Y E 1 1 Y F Y 1 Y Y 1 Y 5 Y 1 Y Y 1 Y case Contador is when 1 gt when when when when when when end case when Tres gt Col lt l CS2 lt ELT CONVST_A1 CONVST A2 CONVST B1 CONVST B2 CONVST C1 CONVST CZ when Cuatro gt end case end process end Behavioral 1 7 OBSERVADOR CONVST Al CONVST A2 GONVST Bl CONVST Pe CONVST 481 CONV BT C
20. gt Salida lt Entrada9 when 01111 gt Salida lt Entradal0 when 10000 gt Salida lt Entradall when 10001 gt Salida lt Entradal2 when 10010 gt Salida lt Entradal3 when others gt Salida lt others gt 0 end case end process end Behavioral 1 5 DEMULTIPLEXOR Company Engineer Create Date 14 24 29 01 18 2011 Design Name Module Name Demultiplexor6 Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH AIg use IEEE STD LOGIC UNSIGNEURBALL Uncomment the following library declaration if instantiating any Xilinx primitives in this code library UNISIM Use UNISIM VComponents al 66 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL entity Demultiplexor6 is port Direccion Salidal out Salida2 out Salida3 out Salida4 out Salida5 out Salida6 out ba end Demultiplexor6 std Logic sta logro std logic std logic std_logic std logic architecture Behavioral of Demultiplexor6 is in std_logic_vector 4 downto 0 begin process Direccion begin Salidal lt 0 Salida2 lt 0 Salida3 lt 0 Salida4 lt 0 Sal
21. los resultados que se muestran Tabla 2 Modelo Proveedor N Bits Velocidad SINAD Consumo Paralelo Serie Precio ADS8364 Texas Ins 16 250ksps 82 5 413 0mw Si No 18 10 ADS8365 Texas Ins 16 250ksps 87 0 190 0mw S1 No 16 25 ADS8556 Texas Ins 16 630ksps 89 5 251 7mw S1 SI 15 95 AD7656 1 Analog De 16 250ksps 87 8 140 0mw SI Si 17 95 AD7656 Analog De 16 250ksps 85 4 143 0mw Si Si 17 208 Tabla 2 Comparativa de conversores 11 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Con estos datos se calcula el Enob effective numbers of bits n mero efectivo de bits a partir del SINAD Signal to Noise Ratio plus Distortion ratio senal ruido m s distorsi n seg n la f rmula E 1 SINAD 1 76 6 02 E 1 Modelo Enob ADS8364 13 41 ADS8365 14 16 ADS8556 14 90 AD7656 1 14 30 AD7656 13 90 Tabla 3 Enob de los conversores A la vista de estos datos obtenidos se decide elegir el modelo ADS8556 de Texas Instruments Figura 1 por los siguientes motivos Es el modelo que permite un muestreo m s r pido alcanzando una velocidad de 630ksps en interfaz paralela aunque hay que tener en cuenta que con interfaz serie la velocidad baja hasta las 450ksps pero aun as sigue siendo el modelo m s r pido incluso comparado con otros en interfaz serie _ Es el modelo con un mayor Enob Tabla 3 lo que significa una mayor precisi n en las muest
22. lt 0000000000001011 DCON2 lt 0000000000001100 wait until RD 1 0 DCON1 lt ZZZZZZZZ444442424222 DCONZ lt ZZZZZZZ4444442424422 wait until DPCII 15 0 DER lt 00110 wait for CLK periog DIR lt UOILL wait for CLK_period DIR lt 01000 wait for CLK_period DIR lt 01001 wait for CLK period DIR lt 01010 wait for CLK period DIR lt QTOTL WAIT FOR CLK_period 2 BU1 lt 1 BUA lt 1 wait for CLK pei od DIR e 01100 4 wait for CLK period DIR lt 01101 E wait for CLK periog DIR lt 01110 103 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait for CLK periog DIR lt OLA wait for CLK period DIR lt 10000 wait for CLK period DIR lt 10001 wait for CLK periog DIR lt 10010 wait for CLK period 4 5 BUT lt 07 BUZ lt 07 wait until RD 1 1 DCON1 lt 0000000000000001 DCON2 lt 0000000000000010 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD_1 1 DCON1 lt 0000000000000011 DCON2 lt 0000000000000100 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD 1 1 DCON1 lt 0000000000000101 DCON2 lt 0000000000000110 wait until RD 1 0 DCON1 lt
23. x f devsel f lt O itrdy E lt 0 tray f lt 10r wait for clk periog frame f lt l 109 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones devsel f lt 1 irdy f lt tts Leroy lt 1 wait for clk periog frame f lt 0 ad f lt x 00000003 cbe_f lt x 7 wait for clk periog ad f lt x 0000e000 che f lt x f devsel f lt 0 1rdy f lt ZB tedy lt 0 wait for clk periog frame f lt 1 devsel f lt l irdy f lt Tits Ledy lt Tg wait for clk period frame f lt 0 ad_f lt x 00000004 cbe_f lt x 7 wait for clk periog ad f x 00000023 cbe f sett devsel f lt O irdy_f lt 0 trdy f lt 04 wait for clk_period frame_f lt l devsel f lt 1 Seen f lt 18 trdy f lt L wait for clk periog frame f lt 0 ad f x 00000005 ch f Sext pma wait for clk periog ad f lt x 0000080 ls cbe ex r s devsel f lt O itrdy E lt 0 tray f lt 10r wait for clk periog frame f lt l 110 devsel f Eu Wes irdy f lt trdy f INGENIERO INDUSTRIAL TL wait for clk_period frame_f lt rots ad_f lt x 00000012 cbe_f lt x 6 wait for clk_period cbe_f lt x f devsel f lt O Its irdy f trdy f wait un
24. 0 250 0 200 0 150 0 125 0 100 0 090 TAR 0 200 0 200 0 200 0 175 0 150 0 150 0 125 Tabla 5 Disefio de PCBs A la vista de las opciones disponibles Tabla 5 se ha elegido el pattern class 8 m nimo necesario para poder realizar el PCB utilizando los conversores anal gicos digitales que hemos seleccionado La Tabla 5 muestras las distancias permitidas entre los diferentes elementos en el circuito Figura 8 la primera letra que es una I una O que significa si se refiere a una capa exterior Outer o a una capa interior Inner el campo service hace referencia a la disponibilidad del tipo de proceso con los siguientes significados je UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico P gt PCB proto S Estandard pool T Tech pool I gt IMS pool O gt On demand PAD Sue PP TP F igura 8 Distancias en el PCB 2 4 DISENO DE LA FPGA El dise o de la FPGA se puede dividir en dos fases f cilmente diferenciables por un lado la comunicaci n entre la FPGA y los dos conversores y por el otro la comunicaci n mediante el puerto PCI entre la FPGA y el ordenador x UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico El diagrama de bloques de nuestro sistema seria el que sigue PLICLK EE POIS TLITE Lonversores Figura 9 Diagrama de bloques PCI Slo
25. FOR CLK PERIOD observando el registro busy conversion DIR lt 10010 STB_O lt 1133 wait until CONA 1 esperar hasta que wait for CLK period 2 los conversores entan convirtiendo fin de la BU1 lt 1 BUA lt 1 wait for CLK_period 12 conversion de los conversores BUL lt 0 BUZ lt POr wait until RD 1 1 recibiendo primer dato de ambos conversores DCON1 lt 0000000000000001 DCON2 lt 0000000000000010 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD_1 l recibiendo segundo dato de ambos conversores DCON1 lt 0000000000000011 DCON2 lt 0000000000000100 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD_1 1 recibiendo tercer dato de ambos conversores DCON1 lt 0000000000000101 DCON2 lt 0000000000000110 wait until RD 1 0 _ 98 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT Simulaciones empieze la INGENIERO INDUSTRIAL DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD 1 1 recibiendo cuarto dato de ambos conversores DCON1 lt 0000000000000111 DCON2 lt 0000000000001000 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait
26. INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE LA MEMORIA Indice de la memoria Parte I MEOT T E Hn 7 Cap tulo Introducci 1 1 Estudio de los trabajos existentes tecnolog as existentes 0000000000 8 1 2 Motivaci n del proyect0 ccccccccccccccccccccccc0000000000000000000000000000000000000000000000 9 1 3 ODIO VOS sas Pn 9 1 4 Metodolog a Soluci n desarrollada ccce eee eee eee eene eee eee 10 1 5 Recursos herramientas empleadas ecce ecce eee eee e ee eee ee eene 10 Cap tulo 2 Desarrollo tecnicas 11 2 1 Elecci n de los elementos a utiliZar eeeccccccccccooo00000000000000000000000000000 11 2 1 1 Conversor anal gico digital ADS8556 de Texas Instrument 11 2 1 2 Raggedstonel Spartan 3 FPGA PCI Development Board eese l4 2 1 3 Operacionales OPA221 1a 4 2 99999 98 14 2 1 4 Resistencias condensadores y otros Componentes 15 2 2 Dise o del circuito el Ctrico 0000000000000000000000000000000000000000000000000000000 16 2 2 1 Adaptaci n de las se ales a muestrear sse 16 2 2 2 Condensadores para acondicionar el conversor esse esse 17 2 2 3 Conexi n con la FPGA SE m asses A A R 18 2 2 4 Conexiones del convers aa sss S E m Z 20 2 3 Dise
27. PCT CLK period time 30ns BEGIN Instantiate the Unit Under Test UUT uut Demultiplexor6 PORT MAP Direccion gt Direccion y Salidal Salida2 Salida3 Salida4 Salida Salida6 Salida ly Salida2 Salida3 Salida4 Salida5 Salida6 Stimulus process stim proe begin process hold reset state for 100ms wait for PCI CIK period 5 insert stimulus here wait for PCI CLK p gritd 5 Direccion lt T U UO ZE U wait for PCI CDR pereu 5 Direccion lt 0001 wait for PCI OGK period 5j Direccion lt WD 0010 wait for PCI CLK period 5 Direccion lt CO Odi 86 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait for PCI CLK period 5 Direccion lt 00100 wait for PCI CLK period 5 Direccion lt 00101 wait for PCI CLK period 5 Direccion lt 00110 wait end process END 2 6 PRUCONTROL Company Engineer Create Date 16 53 05 0272172011 Design Name Module Name K Proyecto Compartida VHDL Proyecto pruControl vhd Project Name Proyecto Target Device Tool versions Description VHDL Test Bench Created by ISE for module Controlador Dependencies Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using types std logic std
28. STD_LOGIC BTT F OUT STD_LOGIC ST2_F OUT STD_LOGIC CONA1 F OUT STD LOGIC 106 CONA2 F CONB1_F CONB2_F CONC1_F CONCA F RAN1 F RAN2 F RESI F REDZ F WBl F WB2 F DCON1 F DCON2 F BULL E BU2 F FRAME F IRDY_F CBR b AD F TRDY_F DEVSEL F END COMPONENT SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL SIGNAL direccion DENTRADA CLK_F RESET b PSI b PS2 F HSlI F HS2 F REEL F REF2 F CS 1l F CS_2_F RD_1_F RD 2 F SIl E ST2_F CONAL F CONA2 F CONB1 F CONB2 F CONCI F CONC2 F RANI F RAN2 F REST F RESZ b WB F WB2 F DCON1 F DCON2 F BU1 F BU2 F FRAME F IRDY F CBE F AD F TRDY F DEVSEL F constant CLK period UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT TD LOCIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC INOUT STD LOGIC VECTOR 15 DOWNTO 0 INOUT STD LOGIC VECTOR 15 DOWNTO 0 IN STD_LOGIC IN STD_LOGIC IN STD_LOGIC IN STD_LOGIC IN STD_LOGIC_VECTOR 3 DOWNTO 0 INOUT STD_LOGIC_VECTOR 31 DOWNTO 0 OUT STD ENEE OUT STD LOGIC STD_LOGIC_VECTOR
29. WAIT MASTER WAIT A HZ K 4 E B Ai E cg clk framen ad 31 0 lt DATOS 1 MDATOS2X DATOS 3 fr EA ha cben 3 0 COMANDO BYTE ENABLES BYTE ENABLES BYTE ENABLES lt e Les e e e e e irdyn w A trdyn Sal devseln TEE wis BUS MANEJADO POR EL TARGET BUS MANEJADO POR EL MASTER Figura 11 Ciclo de lectura simple bus PCI o UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico CICLO DE ESCRITURA SOBRE EL BUS PCI WAIT TARGET WAIT TARGET WAIT A 12 E 4 15 6 7 8 1g clk A cia Dic EEN framen e ad 31 0 r DIRECCIONES MDATOS 1K DATOS 2 DATOS 3 e Wash den CIO Jere enre en brie ENABLES i gt bad irdyn trdyn devseln BUS MANEJADO POR EL TARGET BUS MANEJADO POR EL MASTER Figura 12 Ciclo de escritura simple bus PCI 2 4 2 BUS WISHBONE 2 4 2 1 Introducci n El bus wishbone es una metodolog a flexible disefiada para usar con cores de semiconductores Se trata de crear una interfaz com n entre cores que aporte portabilidad al sistema y resulte en una soluci n r pida para el usuario final Antes de la estandarizaci n de este bus la interconexi n era complicada y requer a de mucho tiempo para dise ar la uni n entre los dos sistemas con la estandarizaci n es f cil y sencillo conectar cualquier sistema con un bus wishbone a otro Algunas caracter sticas import
30. estado sig Estados type begin process begin PCI CLK estado sig if rising edge PCI CLK then estado lt estado sig end if end process process begin stb estado estado sig lt estado case estado is when Espera gt if stb 1 then Estado sig lt Valido eh d Bibla when Valido gt 18 seg T 0 them estado sig lt Espera 74 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta end if end case end process process estado begin case estado is when Espera gt enable lt 0 ack lt 0 when Valido gt enable lt 1 ack lt I end case end process end Behavioral _ 75 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones Cap tulo 2 SIMULACIONES 2 1 PRUREGISTRO Company Engineer Create Date 19 15 22 03 02 2011 Design Name Module Name K Proyecto Compartida VHDL Proyecto pruRegistro vhd Project Name Proyecto Target Device Tool versions Description VHDL Test Bench Created by ISE for module Registro Dependencies Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using types std_logic and std logic vector for the ports of the unit under test Xilinx
31. is always set to O 0 Internal reference voltage 2 5V default 1 Internal reference voltage 3V 0 Normal operation conversion results available on SDO x default 1 Control register contents output on SDO x with next access 0 Control register bits C 31 24 update only serial mode only default 1 Entire control register update enabled serial mode only 0 Normal operation default 1 Power down for channel pair C enabled bit 31 must be U in this case O Normal operation default 1 Power down for channel pair B enabled bit 31 must be U in this case 0 Normal operation default 1 Power down for channel pair A enabled bit 31 must be U in this case This bit is always 0 Normal operation with internal conversion clock default 1 External conversion clock applied through pin 27 used 0 Normal operation default 1 Internal conversion clock available at pin 27 Bit 9 MSB of reference DAC value default 1 Bit 8 of reference DAC value default 1 Bit 7 of reference DAC value default 1 Bit 6 of reference DAC value default 1 Bit 5 of reference DAC value default 1 Bit 4 of reference DAC value default 1 24 C03 C02 C01 C00 REFDAC 3 REFDAC 2 REFDAC 1 REFDAC 0 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Bit 3 of reference DAC value default
32. logic vector for the ports of the unit under test g et 1 Ti recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the post implementation simulation model LIBRARY ieee USE ieee std logic 1164 ALL USE ieee std logic unsigned all 87 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones USE ieee numeric std ALL ENTITY pruControl IS END pruControl ARCHITECTURE behavior OF pruControl IS Component Declaration for the Unit Under Test UUT COMPONENT Controlador PORT Reset IN std logic PCI ELA IN st logro Timer IN std logic vector 15 downto 0 Control IN std logic vector l5 downto 0 BUSY IN Std logic BUSYZ IN sud 165916 EnableAll OUT std logic EnableAl2 s OUT std logic EnableA21 OUT std logic EnableAz22 QUIT std logic knableBll OUT std logic EnableB12 OUT std logic EnableB2l z QUT std logic EnableB22 QUI std logic EnableCcil e QUI std logico EnableCl2 OUT std logic E ablec2L QUI std logic FEnableC22 OUT sta logros EnableBusy OUT std logic EnableTril OUT std logic EnableTri2 OUT std logie DIrbconl OUT std logic DirCon2 OUT std 160018 PARSERL OUT std logic PARSERZ OUT std logic HWSW1 OUT std logic HWSW2 OUT std logic REFENL QUT std logic
33. lt estadoini case estadoini is when Esperal gt if Inicia 1 then estadoini sig lt Primera end if when Primera gt estadoini sig lt Intermedio when Intermedio gt estadoini sig lt Segunda when Segunda gt estadoini sig lt Esperal end case end process process estadoini begin CSI lt 3 COZ lt M REFEN1 lt 0 REFEN2 lt 0 DirConl lt 0 DirCon2 lt 07 EnableTril lt 0 EnableTri2 lt 0 FinInicia lt 0 case estadoini is when Esperal gt null when Primera gt COT e TIUS COM lt 17 REFEN1 lt 1 REFEN2 lt 1 DirConl lt 1 DirCon2 lt l EnableTril lt l EnableTri2 lt l when Intermedio gt csi fi T CS2 lt u DirConl lt 1 DirCon2 lt l EnableTril lt l EnableTri2 lt l when Segunda gt CS lt M CK 2 sedi REFEN1 lt 1 REFEN2 lt l EnableTril lt 1 EnableTri2 lt l FinInicia lt 1 end case end process M UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta process Conver BUSY1 BUSY2 estadocon begin estadocon_sig lt estadocon case estadocon is when Cero gt if Conver 1 then estadocon sig lt Uno end if when Uno gt if BUSYL 0 and BUSYZ2 0 then estadocon sig Dos Contador lt 1 end if when Dos gt if Contador 6 then
34. permite que sea f cil de adaptar el sistema a otro tipo de puertos o de sistemas utilizando el bus wishbone cambiando muy poco del circuito FPGA 4 Resultados Hemos conseguido disefiar una tarjeta de conversi n con unas muy buenas caracter sticas de velocidad resoluci n y n mero de canales y especialmente por el hecho de realizar estas conversiones de manera simult nea lo cual es muy dif cil de encontrar en el mercado y aun as el precio de producci n para cantidades medias altas es m s que aceptable 5 Conclusiones Se ha conseguido disefiar una tarjeta de doce canales de muestro simult neos a un precio asequible la cual dispone de una gran flexibilidad debido al uso de una FPGA para su conexi n al PC mediante el puerto PCI Se han realizado m ltiples simulaciones para validar el funcionamiento tanto de los componentes por separado como del conjunto obteni ndose buenos resultados Todos los objetivos propuestos para el proyecto han sido alcanzados aunque por falta de presupuesto no se ha podido fabricar y probar el prototipo DESIGN OF A 12 CHANNEL SIMULTANEOUS DATA ACQUISITION CARD Author Guis ndez M ndez Juan Director Mu oz Fr as Jos Daniel Sponshorship ICAI Universidad Pontificia Comillas PROYECT SUMMARY Introduction In today s market there are no cards of simultaneous conversion with enough channels resolution and speed to meet the requirements of this project The use of a
35. se activan las tres se ales de conversi n CONVST X de cada conversor una por cada dos canales Transici n EI E2 Cuando ambos conversores comunican que han terminado su conversi n mediante la sefial Busy se produce la transici n de El a E2 se activa el chip select y el RD se le pide a los conversores que muestren el primer dato y se inicializa un contador para contabilizar el n mero de canales le dos de cada conversor Se inicia el Timer Transici n E2 E3 Aumenta en uno el contador de pares de canales le dos deja de pedirle el dato a los conversores se guarda el dato en el registro correspondiente y si el n mero de pares de canales le dos es menor de 6 cambia al estado E3 Se desactiva el RD Transici n E3 E2 Cambia al estado E2 pide el siguiente dato a los conversores Se activa el RD Transici n E2 E4 Aumenta en uno el contador de canales le dos deja de pedirle el dato a los conversores se guarda el dato en el registro correspondiente y si el n mero de pares de canales le dos es igual a 6 cambia al estado a E4 y el chip select y RD se desactivan Transici n E4 E0 Cuando el TimerTO ha finalizado su cuenta el sistema ha esperado el tiempo suficiente para hacer otra conversi n y vuelve al estado de espera EO 41 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos Cap tulo 3 RESULTADOS EXPERIMENTOS Procedimient
36. until RD 1 1 recibiendo quinto dato de ambos conversores DCON1 lt 0000000000001001 DCON2 lt 0000000000001010 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD 1 1 recibiendo sexto dato de ambos conversores conversion guardando guardando DCON1 lt 0000000000001011 DCON2 lt 0000000000001100 wait until RD 1 0 DCON1 lt ZZZZZZ2Z2Z444424242422 DCON2 lt ZZZZ4A44Z424424242442422 wait for CLK periog el dato numero 1 por el PCI DIR lt 00110 STB_O lt 1 wait for CLK_period 2 assert DPCII X 0001 report Error en la lectura del registro 1 severity failure STB O lt 0 WAIT FOR CLK PERIOD el dato numero 2 por el PCI DIR lt 00111 STB_O lt 1 wait for CLK period 2 99 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT Simulaciones wait until DPCII 15 0 el sistema ha terminado la guardando guardando guardando guardando guardando STB_O lt 0 WAIT FOR CLK_PERIOD el dato numero 3 por el PCI DIR lt 01000 STB_O lt 1 wait for CLK_period 2 SIB U lt tts WAIT FOR CLK_PERIOD el dato numero 4 por el PCI DIR lt 01001 STB_O lt 1 wait for CLK period 2 STB_O e 0 WAIT FOR CLK_PERIOD el dato numero 5 por el PCI DIR lt 01010
37. 0000000000 a o a 00000000000000000000 130 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Capa de masa Cap tulo 3 CAPA DE MASA 131 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Capa de tensi n Cap tulo 4 CAPA DE TENSI N 132 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Componentes Cap tulo 5 COMPONENTES Oe SS B A c m CR Ea T T Q 4 9 lt 133 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Componentes Parte III FPGA 134 m lt lt dc jem DN Z Z CS lt Z ea A m o p X o A amp D V A lt lt e Zz U Un ss S E E x m INGENIERO INDUSTRIAL Tarjeta sch SCH tulo 1 TARJETA Cap 135 0 51 4 lt NODO TarjetaPCI sch fm lt SE 3 5 E Z r O E a mad z lt Q lt Z a kel X O m E al es 2 lt 0 16 Ov gt EI 0 1 pe o e A kend era E Z eje 5 2 TSDVOVALNIC o g1 o iep a4 Qu 5 x Q pz uomoeunp LE 0 ez e ipe qu N Z A YZ E Z U m gt N o ti i da E gt lt O gt E Me ea TAGU ka eymzeriod 3753 0 51 MI
38. 02KAT2A 0 082 10uf AVX 1206YC106KAT2A 1 08 0 1uf AVX o 06033C104JAT2A 0 034 luf AVX 0603YD105KAT2A 0 156 0 47uf AVX 0603 YD474KAT2A 0 197 2 3 CIRCUITOS INTEGRADOS Tipo Fabricante Referencia Precio Operacional TEXAS INSTRUMENTS OPA2211AIDDA 17 14 Conversor TEXAS INSTRUMENTS ADS8556IPM 45 22 142 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Precios unitarios 2 4 TARJETAS Tipo Fabricante Descripci n Precio PCB Eurocircuits PCB de 4 capas 233 41 FPGA Raggedstone Spartan 3 FPGA PCI 277 68 2 5 HORAS DE INGENIER A Se ha estimado un precio de la hora de ingenier a de 40 hora 143 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Sumas parciales Cap tulo 3 SUMAS PARCIALES 3 1 RESISTENCIAS Valor Cantidad Precio unitario Total 1k 24 0 021 0 504 220 12 0 043 0 516 3 2 CONDENSADORES Valor Cantidad Precio unitario Total Inf 12 0 082 0 984 10uf 12 1 08 12 96 0 luf 720 0 034 0 68 luf 2 0 156 0 312 0 47uf 2 0 197 0 394 3 3 CIRCUITOS INTEGRADOS Tipo Cantidad Precio unitario Total Operacional 6 17 14 102 84 Conversor 2 45 22 90 44 144 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Sumas parciales 3 4 TARJETAS Tipo Cantidad Precio unitar
39. 15 casta q a s E mmol 4 Ee SN A de s a 3 8 a E ai a 9 p GE MCI EUM EI Figura 7 Conexiones del conversor La mayor a de las patillas del conversor Figura 7 est n conectadas a los bancos de conexiones de la FPGA anteriormente comentados seis de ellas son las seis entradas de las sefiales anal gicas a muestrear y el resto de las patillas est n conectadas a tierra a sefiales de referencia o condensadores para acondicionar el conversor seg n lo indica el datasheet correspondiente 20 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 2 3 DISENO DEL PCB Para el dise o del PCB se ha decidido utilizar un sistema de cuatro capas distintas una de ellas utilizada como capa de tensi n de cinco voltios otra como capa de tierra otra utilizada para conectar los elementos y la mayor a de las pistas y la ultima para poner otras pistas para permitir que se puedan cruzar las pistas Se utilizar n las indicaciones de dise o Eurocircuits para que se pueda mandar fabricar a esta misma empresa utilizando las Design Guidelines de Enero de 2010 Pattern 3 4 9 6 7 S 9 class m P SHTH O P tten P SHT HH O P S T HO THO T O O d 0 300 0 250 0 200 0 150 0 125 0 100 0 090 0559798510300 0 250 0 200 0 150 0 125 0 100 0 090 VAR 0 200 0 150 0 150 0 125 0 125 0 100 0 100 LEN 0 300 0 250 0 200 0 150 0 125 0 100 0 090 ITT ITP IPP 0 300
40. 64 ALL USE ieee std logic unsigned all USE ieee numeric std ALL ENTITY pr Mulls 15 END pruMull3 ARCHITECTURE behavior OF pruMuli3 IS Component Declaration for the Unit Under Test UUT COMPONENT Multiplexor13 PORT Direccion IN std logic vector 4 downto 0 Entradal IN stdElasc Pe OL ol dowmee UN Entrada2 IN std logic vector 15 downto 0 Entrada3 IN std logic vector 15 downto 0 Entrada4 IN std logic vector 15 downto 0 Entradab IN std logas vector 15 downto 0 Entrada6 IN std logic vector 15 downto 0 Entrada7 IN stdWlogic vector 15 dente Entrada8 IN std logic vector 15 downto 0 Entrada9 IN std logic vector F dewnue 0 82 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones Entradal0 IN sta logic vector 15 downto 0 Entradall IN std logic vector 15 downto 0 Entradal2 IN std logic vector 15 downto 0 Entradal3 IN std logic vector l5 downto 0 Salida OUT std logic vector 15 downto 0 F END COMPONENT Inputs signal Direccion std logic vector 4 downto 0 others gt 0 signal Entradal std logic vector 15 downto 0 others gt 0 Signal Entrada2 std logic vector 15 downto 0 others gt 0 Signal Entrada3 std logic vector l5 downto 0 others gt 0 Signal Entrada4 std logic vector 15 downto 0 others gt 0 signal Entrada5 std logic vector 15 downto 0 others
41. A COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Estudio econ mico Parte HI MANUAL DE USUARIO 56 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Manual de usuario Cap tulo 1 MANUAL DE USUARIO 1 1 INSTALACI N DEL HARDWARE Para instalar el dispositivo tan solo hay que conectarlo a una conexi n PCI est ndar presente en la mayor a de ordenadores no son necesarias m s conexiones de tipo hardware 1 2 DESARROLLO DEL SOFTWARE El usuario tendr que desarrollar el software necesario para enviar y recibir sefiales mediante el puerto PCI teniendo en cuenta lo siguiente 1 2 1 USO DE LOS REGISTROS Los registros accesibles desde el ordenador ocupan las direcciones de memoria 0 a 18 Los 6 primeros registros son registros de solo escritura Tabla 12 Los registros de configuraci n deber n ser adecuadamente cargados con la informaci n necesaria para realizar la conversi n si la informaci n existente en los registros no es la correcta el sistema podr a comportarse de manera inadecuada El registro TIMER guarda el tiempo durante el cual se llevara a cabo la conversi n en modo continuo si no se llevar n a cabo conversiones continuas el valor de este registro es irrelevante y no hace falta definirlo El registro CONTROL se encarga de iniciar la conversi n nica as como la conversi n continua tambi n se puede deten
42. CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Manual de usuario Datos del canal C2 del conversor 2 C22 17 Estado del sistema BUSY 18 Tabla 13 Registros de lectura 1 2 2 PROCEDIMIENTO A SEGUIR Lo primero se enviar a los registros correspondientes la configuraci n de los conversores para la funci n deseada Despu s en el caso de quererse una conversi n continua se enviara el tiempo de conversi n que se almacenar en el registro TIMER teniendo en cuenta que el tiempo de conversi n ser el valor del registro multiplicado por 30 nanosegundos Despu s se enviar el comando de inicio por el registro CONTROL puesto que el sistema funciona detectando los cambios en el registro CONTROL se aconseja poner primero el registro a cero y luego enviar la orden que se quiere dar al sistema Hecho esto se tendr que controlar el registro BUSY hasta que se ponga a cero una vez este a cero se podr empezar a leer los datos de los conversores En el modo continuo puesto que el sistema no es capaz de almacenar m s de un dato de cada canal la lectura se tendr que hacer lo m s r pido posible y en orden ascendente de direcci n del registro para no perder ning n dato 59 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Manual de usuario Parte IV C DIGO FUENTE 60 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE IN
43. DAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones NOLO reset state wait for PCI_CLK_period 2 insert stimulus here STB lt 1 WAIT FOR PCI CuK PERIOD 2 STB lt 0 wait end process END 2 8 CONJUNTO Vhdl test bench created from schematic K Proyecto Compartida VHDL Proyecto Tarjeta sch Wed Mar 23 18 58 47 201 1 m Notes 1 This testbench template has been automatically generated using types std logic and std logic vector for the ports of the unit under testa Xilinx recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the timing post route simulation model 2 To use this template as your testbench change the filename to any name of your choice with the extension vhd and use the Source gt Add menu in Project Navigator to import the testbench Then edit the user defined section below adding code to generate the stimulus for your design LIBRARY ieee USE ieee std logic 1164 ALL USE ieee numeric std ALL LIBRARY UNISIM USE UNISIM Vcomponents ALL ENTITY Tarjeta Tarjeta sch tb IS END Tarjeta Tarjeta sch tb ARCHITECTURE behavioral OF Tarjeta Tarjeta sch tb IS COMPONENT Tarjeta PORT CIK 3 IN STD_LOGIC RESET IN STD_LOGIC DDC TL O IN SID LOGIC VECTOR 15 DOWNTO 0 DCON1 INOUT SID LOGE VHECISEN
44. ECHSEBEWNWO OF DCON2 HNOUT STD LOSPEA SECTOR 615 DOWNTO Oy DIR IN STD LOGIC VECTOR 4 DOWNTO 0 DPCII OUT SID LOGIC VE TOMY 15 DOWNE amp O 0 PSI OUT STD_LOGIC PS OUT STD_LOGIC Hol OUT STD_LOGIC HOA OUT STD_LOGIC REF OUT STD_LOGIC 94 END COMPONENT REF2 CS_1 CS_2 RD 1 RD 2 ST1 ST s CONA1 CONA2 CONB1 CONB2 CONCI CONC2 RANI RAN2 RES RES2 WB1 WB2 BULL 4 BU 2 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT amp 16610 OUT STD LOGIC OUT STD 10610 OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOCIC OUT BT LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC OUT STD LOGIC IN STD LOGIC IN STD LOGIC STB O IN STD LOGIC ACK I OUT STD LOGIC SIGNAL CLK SID LOGIC SIGNAL RESET STD LOGIC SIGNAL DPCIO SID LOGIC VECTOR 15 DOWNTO SIGNAL DCON1 STD LOGIC VECTOR 15 DOWNTO SIGNAL DCON2 SID LOGIC VECTOR 15 DOWNTO SIGNAL DIR STD LOGIC VECTOR 4 DOWNTO 0 SIGNAL DPCII STD LOGLC VECTOR 15 DOWNTO SIGNAL PS1 SL LOGIC SIGNAL PS2 SID LOGIC SIGNAL HS1 STD_LOGIC SIGNAL HS2 STD_LOGIC SIGNAL REF1 SID LOGIC SIGNAL REF2 STD_LOGIC SIGNAL CS 1 STD_LOGIC SIGNAL CS_2 STD_LOGIC SIGNAL RD 1 STD_LOGIC SIGNAL RD_2 SID LOGIC SIGNAL ST1 STD_LOGIC SIGNAL ST2 STD_LOGIC SIGNAL CO
45. ENI REFEN2 sta Logros std_logic stada logici std logro Std logic scd Logie std_logic std logio std logic std logic sta logic Ca CS2 RD1 RD2 CONVST A1 CONVST A2 CONVST B1 CONVST B2 CONVST C1 CONVST C2 signal signal signal signal signal signal signal signal signal signal std logic std_logic std logic sta logie std logic std_logic std logic std logic sta Logia std logio STBY1 std logic STBY2 std logic RANGOL sta LOGIC RANGO2 sta logic RESETI std logic RESET2 ste kod 10 WORDBYTE 1 std logig WORDBYTE2 std Loof Busy std logic vestgsm55 downto 0 signal signal signal signal signal signal signal signal signal 3 Ole constant PCI CLK period time BEGIN Instantiate the Unit Under Test Controlador PORT MAP Reset gt Reset PCI CLK gt PCI CIE Timer Timer Control gt Control BUSY1 gt BUSY1 UUT uut 89 Ej No clocks detected in port list UNIVERSIDAD PONTIFICIA COMILLAS INGENIERO INDUSTRIAL BUSY2 gt BUSY2 EnableAll gt EnableAll EnableA12 gt EnableAl2 EnableA21 gt EnableA21 EnableA22 gt EnableA22 EnableBll gt EnableBll EnableB12 gt EnableBl2 EnableB21 gt EnableB21 EnableB22 gt EnableB22 Enablec11 gt EnableCll EnableC12 gt EnableC12 EnableC21 gt EnableC21 EnableC22 gt EnableC22 EnableBusy gt EnableBusy EnableTril gt Enab
46. F TRDY F gt TRDY F DEVSEL F gt DEVSEL F CLK process PROCESS begin CLK f lt 0 wait for CLK f lt wait for end process CLK perigd 2 tus CLK peus odd stim proc process begin bul f lt 0 buZ f lt O reset f lt 1 frame f lt 1 devsel f lt 1 tedy f we Lt trdy E lt Vie 108 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait FOR CLK period 2 reset f lt 0 frame f lt 0 ad 1 x 00000000 cbe f zx 7 DCON1 F 2 ZAAZAAAZAAAAAAAZAZAZ DCON2_F 2 ZAZAZAAAAAAAAAZLZZAZ wait for CLK periog ad f x 000003ff cbe f lt x f devsel f lt 0 1rdy f lt ZB L dy f lt 0 WAIT FOR CLK_PERIOD frame_f lt l devsel f lt 1 irdy f lt Tits Ledy lt Tg wait for clk period frame f lt 0 ad_f lt x 00000001 cbe_f lt x 7 wait for clk periog ad f x 0000e000 cbe f lt x E devsel f lt O irdy_f lt 0 trdy f lt 04 wait for clk_period frame_f lt l devsel f lt 1 Seen f lt 18 trdy f lt L wait for clk periog frame f lt 0 ad f lt x 00000002 cbe f lt x 7 wait for clk periog ad f x 000003ff cbe f lt
47. FPGA DOE RES DR A PA 134 LE ET me Mio Me A Mes 135 TarjetaPCIsch 48 48 39 esses 136 124 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Esquema el ctrico 125 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Esquema el ctrico Parte I ESQUEMA EL CTRICO 126 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Esquema el ctrico Cap tulo 1 ESQUEMA EL CTRICO Sy A Ty e iY B Ke KA VM RA MM H LS i K n a T indi Wu gt wu M WE 127 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Esquema el ctrico Parte Il PCB 128 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Capa superior Cap tulo 1 CAPA SUPERIOR 000000000 LIKES AK 21 212282 Mull 129 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Capa inferior Cap tulo 2 CAPA INFERIOR eceoooooooooCcoeocoooocno a gt oo D 7 wa e a a aoee iI 20000000000000000000 ww O OD OO O aS lt C 00 00 D wx La ao Jo DO DO00 oo 00009 99 KE 20000000009000000000D 2000000000
48. GENIER A ICAT INGENIERO INDUSTRIAL Tarjeta 61 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Cap tulo 1 TARJETA 1 1 REGISTRO Company Engineer Create Date 14 24 29 01 18 2011 Design Name Module Name Registro Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSEGNED ALI Uncomment the following library declaration if instantiating any Xilinx primitives in this code library UNISIM use UNISIM VComponents all entity Registro is port A Reset in gst d iegic PCI GLK in std lod og Enable in std logic Entrada in std logic vector 15 downto 0 Salida out st log Rec O ll downto Up 3 end Registro architecture Behavioral of Registro is begin process PCI CLK Reset Entrada Enable begin if Reset 1 then Salida lt others gt 0 o Tarjeta UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL elsif PCI CIK event and PCI CLK 1 then if Enable 1 then Salida lt Entrada end if end if end process end Behavioral 1 2 TRIESTADO Company Engi
49. He roe ano co om md ml Ke o E oe O s fiii Ml ER ox O a x d z E A IT MP am 43 p eng ml 0000000000 im mi seadsasess LA en LEDI renr a pm LOCS med on 565427 a M Ai A d I 4 a e y h 0000000000000000000 y A rs DIST DINE wu enter POI Mt Oo uk REU 1 1 ES M ER A k GOIE EI Iw Ge Figura 2 Raggedstonel Spartan 3 FPGA Development Board 2 1 3 OPERACIONALES OPA2211A 90009009000099000006 y A d k gt Bs 3 d e bart VW Eds M NN M Bd ge Se ha elegido el operacional de dos canales OPA2211a de Texas Instruments principalmente por ser el operacional recomendado por el datasheet del conversor anal gico digital por lo que sabemos que van a funcionar bien conjuntamente 14 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 2 1 4 RESISTENCIAS CONDENSADORES Y OTROS COMPONENTES Para la elecci n de los distintos condensadores y resistencias necesarios para la construcci n de la tarjeta se han elegido del catalogo digital de la p gina web de farnell http es farnell com Se han tenido en cuenta diferentes criterios para la elecci n de los componentes 1 Tamano se han elegido componentes de pequeno tamafio para hacer m s sencillas las etapas posteriores pero respetando un tamano m nimo que pudiese ser soldado con los medios a nuestra disposi
50. IERO INDUSTRIAL Simulaciones to guarantee that the testbench will bind correctly to the post implementation simulation model LIBRARY ieee USE ieee std logic 1164 ALL USE ieee std logic unsigned all USE ieee numeric std ALL ENTITY pruTriestado IS END pruTriestado ARCHITECTURE behavior OF pruTriestado IS Component Declaration for the Unit Under Test UUT COMPONENT Triestado PORT Enable IN std logic Entrada IN std logic vector 15 downto 0 Salida OUT std logic vector 15 downto 0 END COMPONENT Inputs signal Enable std logic 0 Signal Entrada std logic vector 15 downto 0 others gt 0 Outputs signal Salida std logic vector 15 downto 0 constant PCI CLK period time 30ns BEGIN Instantiate the Unit Under Test UUT uut Triestado PORT MAP Enable Enable Entrada gt Entrada Salida gt Salida Stimulus process stim proc process begin hold reset state wait for PCI CLK period insert stimulus here Entrada lt 0000000000001111 wait for PCI OR period 5j Enable lt 1 wait for PCI CLK period 5 Enable lt 0 79 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait end process END 2 3 PRUMUL2 Company Engineer Create Date 1845559 03 02 2011 Design Name Module Name K Proyecto Compart
51. INDUSTRIAL ads8556 16 14 12 Bit Six Channel Simultaneous Sampling ANALOG TO DIGITAL CONVERTERS FEATURES DESCRIPTION Family of 1 amp 14 12 Bit Pin and The ADSB558 7 8 contain six low power 16 14 or Software Compatible ADCs 12 bit successive approximation register SAR e Six SAR ADCs Grouped in Three Pairs Maximum Data Rate Per Channel with Internal Conversion Clock and Reference AD 58556 630k5P5 PAR or 450k 5F 5 SER ADSIS GTOKSPS PAR or 470k5PS SER AD 50558 T30k5P5 PAR or 500k 5F 5 SER Maximum Data Rate with External Conversion Clock and Reference 800kS5P5 PAR or 330kSPS SER e Pin Selectable or Programmable Input Voltage Ranges Up to 12W Excellent Signal o Moise Performance 81 5dB AD 58556 83dB AD58557 73 908 AD 58553 Programmable and Buffered Internal Reference 0 5V to 2 5V and 0 5V to 3 0V e Comprehensive Power Down Modes Deep Power Down Standby Mode Partial Power Down Auto Nap Power Down e Selectable Parallel or Serial Interface e Operating Temperature Range 40 C to 125 C e LGFP 64 Package APPLICATIONS Power Quality Measurement Protection Relays Multi Axis Motor Control Programmable Logic Controllers Industrial Data Acquisition based analog to digital converters ADCS with true bipolar mputs Each channel contains a sample and hold circuit that allows simultaneous high speed multi channel signal acquisition The ADSB556 7 8 support
52. IOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico El maestro selecciona el banco SEL O para indicar d nde est el dato El maestro pone a uno CYC O y TGC O para indicar el inicio del ciclo El maestro pone a uno STB O para indicar el inicio de la fase Clock edge 1 El esclavo decodifica la entrada y responde poniendo a uno ACK I El esclavo pone datos validos en DAT IQ y TGD TO El esclavo pone a uno ACK I en repuesta a STB O para indicar que el dato es v lido El maestro monotoriza ACK I y se prepara para coger los datos en DAT IO y TGD 10 Clock edge 2 El maestro coge los datos en DAT I y TGD I El maestro niega STB O y CYC O para indicar el final del ciclo 29 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico El esclavo mega ACK I en repuesta a STB O Figura 14 Ciclo de lectura 2 4 2 3 2 Ciclo de escritura Figura 15 Clock edge 0 El maestro pone una direcci n v lida en ADR OO y TGA O0 El maestro pone un dato v lido en DAT O y TGD OO El maestro pone a uno WE O para indicar que es un ciclo de escritura El maestro selecciona el banco SEL O para indicar d nde manda el dato El maestro pone a uno CYC O y TGC Oo para indicar el inicio del ciclo 30 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A
53. L Vhdl test bench created from schematic C Juan Proyecto Compartida VHDL Proyecto tarjetapci sch Thu Apr 28 17 31 22 2011 Notes 1 This testbench template has been automatically generated using types std logic and std logic vector for the ports of the unit under test Xilinx recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the timing post route simulation model 2 To use this template as your testbench change the filename to any name of your choice with the extension vhd and use the Source gt Add menu in Project Navigator to import the testbench Then edit the user defined section below adding code to generate the stimulus for your design LIBRARY ieee USE ieee std logic 1164 ALL USE ieee numeric std ALL LIBRARY UNISIM USE UNISIM Vcomponents ALL ENTITY tarjetapci tarjetapci sch tb IS END tarjetapci tarjetapci sch tb ARCHITECTURE behavioral OF tarjetapci tarjetapci sch tb IS COMPONENT tarjetapci PORT direccion OUT STD_LOGIC_VECTOR 24 DOWNTO 0 DENTRADA OUT STD_LOGIC_VECTOR 15 DOWNTO 0 CLK_F IN STD_LOGIC RESET F IN STD_LOGIC PS1 F OUT STD_LOGIC PS2_F OUT STD_LOGIC Hol E OUT STD_LOGIC HS2_F OUT SID LOG N REF1 F e OUT STD_LOGIC REF2_F OUT STD_LOGIC CS_1_F OUT STD_LOGIC CS_2_F OUT STD LOGIC RD 1 F OUT SD LOGIC RD 2 F OUT
54. NA STD_LOGIC SIGNAL CONA2 SID LOGIC SIGNAL CONB1 STD LOGIC SIGNAL CONB2 STD LOG ey SIGNAL CONC1 STD LOGIC SIGNAL CONC2 STD_LOGIC SIGNAL RANL STD_LOGIC SIGNAL RAN2 STD_LOGIC SIGNAL RESI STD_LOGIC SIGNAL RES2 STD_LOGIC SIGNAL WB1 STD_LOGIC SIGNAL WB2 STD_LOGIC SIGNAL BUl STD_LOGIC SIGNAL BU2 STD LOGIC SIGNAL STB O STD_LOGIC SIGNAL ACK I STD_LOGIC constant CLK period time 30 ns 95 Simulaciones INGENIERO INDUSTRIAL BEGIN UUT Tarjeta PORT MAP CLK gt CLK RESET gt RESET DPCIO gt DPCIO DCON1 gt DCON1 DCON2 gt DCON2 DIR gt DIR DPCII gt DPCII PS1 gt PS1 PS2 gt PS2 HS1 gt HS1 HS2 gt HS2 REF1 gt REF1 REF2 gt REF2 CS 1 gt CS 1 CS 2 gt CS 2 RD 1 gt RD 1 RD 2 gt RD 2 ST1 gt ST1 STZ gt BIZ CONA1 gt CONAI CONA2 gt CONA2 CONB1 gt CONB1 CONB2 gt CONB2 CONCI gt CONCL CONC2 gt CONC2 RAN1 gt RANI RAN2 gt RAN2 RES1 gt RESI RES2 gt RES2 WB1 gt WB1 WB2 gt WB2 BUl gt BUI BU2 gt BU2 STB O gt STB O ACK I gt ACK I Test Bench User Defined Section CLK process begin PROCESS CLK lt 0 wait for CLK_period 2 CLK lt 1 wait for CLK period 2 end process stim proc process begin Reset del sistema bul lt 07 bu2 lt 0 reset lt 1 STB_O lt 0 WAIT FOR CLK_PERIOD 2 wait FOR CLK per
55. NGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones DECIO lt 0000000000000010 DIR lt 00101 STB_O lt l wait for CLK_period 2 STB_O lt 0 WAIT FOR CLK_PERIOD DIR lt 10010 STB_O lt 1 wait until CONA1 l wait for CLK period 2 BU1 lt 1 BU2 lt 17 wait for CLK period 12 BUl lt 0 BUZ lt 0 wait until RD 1 1 DCON1 lt 0000000000000001 DCON2 lt 0000000000000010 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD 1 1 DCON1 lt 0000000000000011 DCON2 lt 0000000000000100 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD 1 1 DCON1 lt 0000000000000101 DCON2 lt 0000000000000110 wait until RD 1 401 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD_1 1 DCON1 lt 0000000000000111 DCON2 lt 0000000000001000 wait until RD WM 0 j DCON1 lt 0000000000000000 102 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones DCON2 lt 0000000000000000 wait until RD_1 1 DCON1 lt 0000000000001001 DCON2 lt 0000000000001010 wait until RD 1 0 DCON1 lt 0000000000000000 DCON2 lt 0000000000000000 wait until RD_1 1 DCON1
56. O lt 4 M12 eee 136 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE LA MEMORIA ndice del presupuesto Parte I INA T 139 Capitulo 1 Mediciones iii ito 140 1 1 Resistencias qna 140 1 2 Condensado reS icenic ea E neda ha ad ae ka a 140 1 3 Circuitos mtiesradoS E 140 1 4 ilie e II G n 141 1 5 Horas de ingenier a nicas 141 Capitulo Precios UNILATLOS ee 142 2 1 RESISTENCIAS e eai 00 142 2 2 Condensadores E O TE O 142 23 Circuitos integrados e eeoaaiffers eom A eere 142 2 4 Tarjetas E AU e E 143 2 5 Horas de ingenier a 48 0 2 Eee A 143 Cap tulo 3 Sumas parciales Z ss occ co 000000 BA EE 144 3 1 Resistencias ee A ee a 0 0 0000000000 B A 144 3 2 Condensadores 8 9m nate 0 0000000000 EE f m 144 3 3 Circuitos integrados 8 AE s AU 144 3 4 Tarjetas ceno pesce etr eere etiem d 145 3 5 Horas de ingenier a 85 8 eere eren eene NY A 145 Cap tulo 4 Presupuesto general c eeeeee cesse eese esee eee eene tette nn 146 137 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Presupuesto 138 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL
57. ON1 F lt DCON2 F lt wait until DCON1 F lt DCON2 F lt wait until 0000000000001001 0000000000001010 RD 1 F 0 0000000000000000 0000000000000000 RDI H 1 recibiendo sexto dato de ambos conversores conversion guardando el dato numero 1 por DCON1 F lt DCON2 F lt wait until DCON1 F lt DCON2 F lt wait until ad f 15 0000000000001011 0000000000001100 RD_1_F 0 AAAAAAAAAAAZZZAZAA Eh A LAB ADD n s Sistema ba 0 rel wait for CLK_period el PCI frame_f lt l devsel f lt 1 Fay T lt lts trdy f lt 1 wait for clk periog frame f lt 0 ad f x 00000806 che L lt x 6 wait for CLK period cbe_f lt x f devsel f lt 0 irdy f lt PTS Ledy lt ue O 112 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT Simulaciones terminado la UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait for CLK periog guardando el dato numero 2 por el PCI frame f lt 1 devsel f lt 1 lydy E lt 17 Tray A lt AL wait for clk_period frame f lt 0 ad_f lt x 00000007 cbe_f lt x 6 wait for CLK period cbe_f lt x f devsel f lt 0 Irdy f lt Us trdy 1 lt O walt for CLK period guardando el dato numero 3 por el PCI fr
58. PEUCONtROL No RN ue AMEN 2 7 DEUCODSCEVIUOUE usto a so a DS SA SSE S 92 AN SENE Aug ER E 94 SN AE A A a 106 Parte V Datasheets so oi MBM e cocoreroreressrerescoerescoescocoeees 118 Cap tulo I ads8556 BH WELL A m m n sss 2 120 Cap tulo 2 opa221LI IA asses dfe e ccc i Mud 122 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE FIGURAS Indice de figuras Figura T ADSSIIO 13 Figura 2 Raggedstonel Spartan 3 FPGA Development Board 14 Figura 3 Adaptaci n de las se ales eee 16 Figura 4 Condensadores del conversor css sese s esse sese 17 Figura 5 Conexi n datos del CONVELSOR cssuceda pier et tete o oe ee tea be eve revues 18 Figura 6 Conexi n configuraci n del conversor lt lt lt 19 Figura 7 Conexiones del ee E 20 Fieura 8 Distancias EH eL PC B ua use 22 Figura 9 Diagrama de bloques sse enne 23 Figura 10 Configuraci n 1n1cial 495 9 A A 24 Figura 11 Ciclo de lectura simple bus BDCT 25 Figura 12 Ciclo de escritura simple bus BDCT 26 Figura 13 Bus wishbone S BM ARDE BA 28 Figura 14 Ciclo de lectura BI FL A m 30 Figura 15 Ciclo de escritura B aff Z A RR 32 Figura 16 Esquema l gico S m gg WIR
59. PGA Figura 5 se hace a trav s de un conector para cada conversor el banco de conexiones se utiliza nicamente para el envi de datos 18 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Gah HW k H WWR F MT nL CONVST C el Ap B A HAR XLCK WORDIBYTE Figura 6 Conexi n configuraci n del conversor Todas las patillas del conversor dedicadas a la configuraci n del conversor que puede tomar diferentes valores han sido conectadas a la FPGA para poder configurar al gusto desde la FPGA que es m s sencillo de modificar si a posteriori queremos modificar la configuraci n de los conversores Se utiliza tambi n un conector para cada conversor 19 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 2 2 4 CONEXIONES DEL CONVERSOR pb hb 10815 R AR REE san E Fui N 3 ES avon E A d z a a s z 3 DA14REFALIFEA meTag a n c ci Y pus STEET be DAT 3 cars avoc 36 A Bc can CH ent 45 DAT M267A E nasano 6 AGAD dE 5 osson B aol ESD A casso A cu si 42 2 a lame AUSBES avon 1 F K B Leem Sui 44 1 DO7 HOEN OCEN 10 lossen cn pot 32 DEMSA 11 oeemci x on 38 E DESOCIN_ A 12 GESOCIN A AGO 37 A DB4A DCIN E 13 meom E eu ar 36 2 NARA 14 oesocm c avon 6 ZE
60. REFENZ OUT std logic COSI OUI std logic CS2 OUT std logic RDL z OUT Sea logic RD2 QUI Sed logro CONVST Al OUT std logig CONVST AZ OUT std look CONVST Bl OUT std logic CONVST B2 OUT std Gi CONVST EL QUT std Moe CONVST CZ OUT std log a SIBY1 OUT std logic STBY2 OUT std lod RANGO1 OUT std legie RANGO2 OUT std_logic RESET OUT std Hodges RESETZ OUT std W09g10 WORDBYTE1 OUT skd logic WORDBYTE2 OUT sed logic Busy OUT std logic vector 15 downto 0 END COMPONENT 88 Inputs signal Reset signal PCI LK signal Timer signal Control Signal BUSYI signal BUSY2 Outputs signal EnableA11 signal EnableAl2 signal EnableA21 signal EnableA22 signal EnableB11 signal EnableB12 signal EnableB21 signal EnableB22 signal EnableC11 signal EnableC12 signal EnableC21 signal EnableC22 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT std logre 15 std logic std logic vector 15 downto 0 std logic vector 15 downto 0 std logic i Std logro i std logic std logic std logic Std 16016 Std logro sta logic sta logia std logie std logic std logic Std logic std logic INGENIERO INDUSTRIAL Simulaciones Ft Z EO SEET signal signal signal signal signal signal signal signal signal signal signal EnableBusy EnableTril EnableTri2 DirCon DircConz PARSER PARSER2 HWSW1 HWSW2 REF
61. RITH ALL use IBEE SID LOGIC UNSIGNED AL Ly Uncomment the following library declaration if instantiating any Xilinx primitives in this code Library UNISIM use UNISIM VComponents all entity Multiplexor2 is port Direccion in std logi4 Entradal in gtdmlogic_vector 187 demmiso 0 Entrada ingstd Mec vector BB demnto Q Salida out std logic vector 15 downto 0 end Multiplexor2 architecture Behavioral of Multiplexor2 is begin process Direccion Entradal Entrada2 begin case Direccion is when 0 gt Salida lt Entradal when 1 gt Salida lt Entrada2 when others gt null end case 64 Tarjeta end process end Behavioral UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL 1 4 MULTIPLEXORI3 Tarjeta Company Engineer Create Date Design Name Module Name Project Name Target Devices Tool versions Description Dependencies Revision 14 24 29 01 18 2011 Multiplexor13 Behavioral Revision 0 01 File Created Additional Comments library IEEE use IEEE STD_LOGIC_1164 ALL use IEEE STD_LOGIC_ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following library declaration if instantiating Any Xilinx primitives in this code library UNISIM se UNISIM VGomponents all entity Multiplexorl3 is a
62. acer de driver del puerto PCI este core es proporcionado por Opencores se utilizar el c digo de libre acceso proporcionado por Varxec en su versi n tres haciendo aquellas modificaciones que se consideren necesarias En primer lugar se tiene que configurar el bus PCI para que el ordenador reconozca el dispositivo y viceversa durante esta fase se almacenan en el ordenador datos Figura 10 como el fabricante del chip y de la tarjeta que pueden diferir as como el identificador de chip y tarjeta tipo de tarjeta direcciones base de los registros caracter sticas comandos soportados y tamafio del cache Hecho esto le queda asignada a la tarjeta PCI una direcci n inequ voca que utilizar el ordenador para la comunicaci n Este proceso se realiza autom ticamente al encenderse el ordenador 4h Class Code Revision ID 08h BIST Header Type Cache Line S Ch 10h 14h 18h Dase Address Registers 1Ch 20h 24h d Subepetem ID Subsystem Vendor ID 20h Expansion ROM Base Address 30h Cap Pointer 34h Reserved 20h Figura 10 Configuraci n inicial E O UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico De las posibles funciones del puerto PCI utilizaremos nicamente las m s sencillas el ciclo de lectura simple Figura 11 y el ciclo de escritura simple Figura 12 CICLO DE LECTURA SOBRE EL BUS PCI TARGET WAIT TARGET
63. ame_f lt l devsel f lt 1 irdy f lt Lts trdy f lt 1 wait for clk periog frame f lt 0 ad E lt x 00000008 cbe f x 6 wait for CLK periog che E AAR Er devsel f lt 0 prd f lt 0 tray f lt 0 wait for CLK period guardando el dato numero 4 por el PCI frame_f lt l devsel_f lt 1 EEN lt tb Dad lt 1113 wait for clk_period frame f lt 0 ad_f lt x 00000009 cbe f lt x 6 wait for CLK periog cbe f lt x f devsel f lt O 113 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones irdy f lt 107 trdy_ F lt 70 wait for CLK_period guardando l dato numero 5 por l BCI frame_f lt l devsel f lt l irdy f lt 1 Ledy lt TI wait for clk period frame f lt 0 ad_f lt x 0000000a cbe f lt x 6 wait for CLK periog cbe f lt x f devsel f lt O irdy f lt 0 Leoy lt 0 wait for CLK period guardando el dato numero 6 por el PCI frame f lt 1 devsel f lt 1 lquy lt TL Ledy L lt HIS wait for clk period frame f lt 0 ad f lt x 0000000b cbe E lt x 6 wait for CLK periog chef lt x f devsel f lt 0 Leddy f lt 0 tedy lt lt 0 wait for CLK_period guardando el dato numero 7 por el PCI frame_f lt l devse
64. antes del bus son 26 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Simple y compacto requiere muy pocas puertas l gicas Dispone de todos los tipos de transferencia de datos habituales Bus de datos regulable hasta los 64 bits Soporta organizaci n de datos Big Endian y Little Endian Vectores de interrupci n _ Arquitectura maestro esclavo Configuraciones multimaestro Aunque el bus dispone de m ltiples funciones y de m ltiples modos de funcionamiento para el desarrollo de este proyecto ser suficiente con el m todo m s sencillo Usaremos el ciclo de lectura y escritura simples por lo que no utilizaremos muchas de las se ales proporcionadas por el bus al no ser necesarias para este cometido Se ha decidido utilizar el bus Wishbone para la comunicaci n entre el puerto PCI y la FPGA se ha tomado esta decisi n porque este bus dispone de todas las funciones necesarias para la ejecuci n de las especificaciones del proyecto y adem s ya existe su c digo VHDL que est incluido en el driver de la FPGA 2 4 2 2 Se ales utilizadas El bus Wishbone dispone de muchas m s funciones de la que necesitamos para realizar este proyecto por lo que no utilizaremos todas las entradas y salidas disponibles en el mismo Figura 13 Utilizaremos las siguientes entradas RST I esta entrada permite inicializar el estado del bus en un esta
65. ci n 2 Calidad Los componentes elegidos se han elegido de la mayor calidad posible manteniendo un compromiso econ mico de elegir componentes baratos 3 Precio y tamafio del pedido Se ha tenido en cuenta el n mero de unidades que era necesario pedir as como el n mero m nimo de unidades que hay que pedir y el precio asociado sin olvidar incluir los costes asociados al transporte Con estos criterios se han elegido los siguientes componentes para la realizaci n del proyecto _ Resistencias de 1kQ CRCW06031K00FKEA de VISHAY DRALORIC Resistencia de 220 MFR3 22R FI de WELWYN _ Jumper 0 0142270 3 de TYCO ELECTRONICS AMP Condensador de 100nF 06033C104JAT2A de AVX Condensador de lu F 0603YD105KAT2A de AVX _ Condensador de 10uF 1206YC106KAT2A de AVX Condensador de 470nF 0603 YD474KAT2A de AVX _ Condensador de InF 08052C102K AT2A de AVX 15 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 2 2 DISENO DEL CIRCUITO EL CTRICO En el circuito el ctrico se pueden considerar distintas partes que se pueden disefiar de forma pr cticamente independiente 2 2 1 ADAPTACI N DE LAS SENALES A MUESTREAR 2 T 12 1K 1K 1K slo Ok 1C fo 12V AGND A o Ma Figura 3 Adaptaci n de las se ales El circuito de las se ales a muestrear Figura 3 se ha dise ado uno para cada dos sefiales a muestrear el circuito e
66. ciar la conversi n sencilla dando la orden en el registro de control Figura 22 y a partir de ese momento se vigilar el registro Busy para comprobar que la conversi n ha finalizado CONTROL 1 5 0 0000000000000001 44 clk IG dpcio 15 0 i dr 4 0 G stb o Y ack i YB ck period UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos 540 000 ps 560 000 ps 580 000 ps 600 000 ps ss Y T L V nt on L L j 1 gt de i j EA 0001 00101 10010 30000 fs Figura 22 Inicio conversi n simple Seguidamente el Controlador cargar la informaci n de configuraci n en los conversores Figura 23 45 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos 120000 ps 340 000 ps 30000 ps neren gt T 0000001111111111 R A Figura 23 Configuraci n de los conversores Cuando se detecte el inicio de conversi n emulando a los conversores se iniciar la sefial busyl y busy2 y se mantendr durante 360ns Figura 24 Despu s de apagar las se ales busy se esperar a que el sistema pida el primer dato y se le ir n dando de forma secuencial seg n le sean pedidos por el sistema Figura 25 Durante todo este tiempo se estar vigilando el registro Busy esperando a que se ponga a cero Figura 26 BUSY 15 0
67. conversion simultaneously of all the variables is of vital importance to avoid mistakes in the process of control In the majority of engineering processes is vital to taking data from multiple simultaneous analog variables since that computer systems are a fundamental tool in the decision making process from the data obtained it is necessary to develop a way of turning own process analog signals into digital signals that the computer can interpret and handle In the case of this converter their use will be in control of an electric motor 2 Motivation The objective of this project is the design of a card of converting analog digital able to sample twelve simultaneous analog channels with a resolution of 16 bits and a sampling of at least 250ksps rate This card will have to be able to communicate with a computer via a PCI bus 3 Development The realization of this project is mainly divided into three parts First design the electrical scheme corresponding to the converters then design the PCB where would be hosted and finally design VHDL circuit which is responsible for managing information and to control converters a Electric design The first step for the electrical design was to decide the converters that were to be used as well as other electronic components We were decided to use two converters of six channels each one to achieve the goal of the twelve channels The rest of the components were chosen taking into account
68. data rates of up to TIOKSPS m parallel interface mode or up to 500kS5PS the se al interface 5 used The bus width of the parallel mterface can be set to eight or 18 bits In serial mode up to three output channels can be activated The ADSB556 7 8 5 speci ed over the full industrial temperature range of 40 C to 4125 C and E available in an LOFP 64 package A Please be maare al an imporam notice concerning aw alattity standard waranty and use in critical appliicadians of Texas LA Instruments semiconductor products amd discialmers thereto appears al te end of this data sheet AI trademarks are the property of their rezpective owners POCO TIO DATA r ro m cort am E Poda conform de pesto Hw mra of Fe eren raos riy chce bes of al pee 121 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL opa2211 Cap tulo 2 OPA2211 122 Au Texas INSTRUMENTS UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL opa2211 OPA211 29 OPA 211 1 1nV Hz Noise Low Power Precision Operation FEATURES LOW VOLTAGE NOISE 1 dni Hz at 1kHz INPUT VOLTAGE NOISE Since 0 1Hz to 10Hz THD N 136d8 G 1 f 1kHz OFFSET VOLTAGE 125uV max OFFSET VOLTAGE DRIFT 35uV C typ LOW SUPPLY CURRENT 3 6mA Ch typ UNITY GAIN STABLE GAIN BANDWIDTH PRODUCT 80MHz G 100 45MHz G 1 SLEW RATE
69. de lectura A e Z N ES A AE 59 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Introducci n Parte IMEMORIA UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Introducci n Cap tulo 1 INTRODUCCI N II ESTUDIO DE LOS TRABAJOS EXISTENTES TECNOLOG AS EXISTENTES Existen muchas tarjetas PCI de conversi n anal gica digital disponibles en el mercado sin embargo es m s dif cil encontrar que estas tarjetas permitan la conversi n simult nea de las variables que muestrean Podemos encontrar distintas tarjetas como las que se muestran a continuaci n Tabla 1 Modelo N de canales Resoluci n Velocidad Precio PCI 4472B 8 24 bits 102 4kpsps 3849 PCI 6143 8 16 bits 250ksps 1199 PCI 7833R 8 16 bits 200ksps 3399 PCI 7831R 8 16 bits 200ksps 2599 PCI 6123 8 16 bits 500ksps 2549 Tabla 1 Tarjetas de conversi n Teniendo en cuenta los resultados obtenidos se pueden sacar las siguientes conclusiones Primero la resoluci n no es un problema es f cil encontrar tarjetas de conversi n anal gica digital con una resoluci n de 16 bits o m s Aunque es f cil encontrar tarjetas con una velocidad de 250ksps o incluso mayores el n mero de tarjetas que permiten esa velocidad se reduce dr sticamente El problema llega al buscar el n mero de canales anal gicos que se pueden m
70. do conocido CLK I Entrada de reloj para controlar los tiempos del bus _ DAT JO Por esta entrada entrar n aquellos datos que queramos que sean mandados al ordenador por medio del puerto PCI Utilizaremos las siguientes salidas 4279 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico ADR O0 Por esta salida enviaremos la direcci n de los registros del sistema al que estamos haciendo referencia en la orden que estemos ejecutando desde el ordenador en ese momento DAT O0 Por esta salida enviaremos los datos de configuraci n de los conversores a si como los referentes al tipo de conexi n y la inicializaci n o el paro de la conversi n y cualquier otro tipo de informaci n necesaria _WE O Esta salida nos indicar si nos encontramos ante un ciclo de lectura o de escritura en el bus si nos encontramos ante un ciclo de lectura nos encontraremos un cero l gico mientras que en los ciclos de escritura nos encontraremos con un uno l gico RST 1 CLK I ADR OO ADK IO DAT JI DAT I Wishbone Slave M Va 1 lt Figura 13 Bus wishbone 2 4 2 3 Operaciones generales 2 4 2 3 1 Ciclo de lectura Figura 14 Clock edge 0 El maestro pone una direcci n valida en ADR O y TGA O El maestro niega WE O para indicar que es un ciclo de lectura 28 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPER
71. e downto downto downto e ae ae downto downto ae ae downto ae OOo o OD O O CH s e port Direccion in std logic E Gd O REL sdownto 0 Entradal in stgflogekc v ctor 15 dewnto Entrada2 in s dise eh vector 15 Entrada3 in gcdmlogic_vector 184 Entrada4 ingstd Memes c vector E Entradas ig swsiwlogic vector Ti wnto Entrada6 da sidesisgic vector 15 Entrada in Sie OJ1C mector 15 Entrada8 in std logic vector 15 Entrada9 E n Seda logices do Te Entradal0 in std logichkyect oi 1 5 Td RE Entradall in st logre vectori downt 0 Entradal2 in stel logic vector genee 0 Entradal3 in std logic vector 15 downto 0 Salida out std logic vector 15 downto 0 end Multiplexor13 architecture Behavioral of Multiplexorl3 is 65 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta begin process Direccion Entradal Entradas Entrada3 Entrada4 Entrada5 Entrada6 Entrada Entrada Entrada9 Entradal0 Entradall Entradal2 Entradal3 begin case Direccion is when 00110 gt Salida lt Entradal when 00111 gt Salida lt Entrada2 when 01000 gt Salida lt Entrada3 when 01001 gt Salida lt Entrada4 when 01010 gt Salida lt Entrada5 when 01011 gt Salida lt Entrada when 01100 gt Salida lt Entrada when 01101 gt Salida lt Entrada8 when 01110
72. er de manera brusca la conversi n mediante una orden por este registro 57 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Manual de usuario Registro Direcci n Registro de configuraci n de la parte baja del conversor 1 CR1 1 0 Registro de configuraci n de la parte alta del conversor 1 CR1 2 l Registro de configuraci n de la parte baja del conversor 2 CR2 1 2 Registro de configuraci n de la parte alta del conversor 2 CR2 2 3 Registro que almacena el tiempo de conversi n TIMER 4 Registro de control CONTROL 5 Tabla 12 Registros de escritura Los 13 ltimos registros Tabla 13 son de solo lectura los doce primeros son cada uno de los doce canales de conversi n el registro BUSY del cual solo nos interesa el ultimo bit nos indica si la conversi n a finalizada y podemos empezar a leer los dem s registros Registro Direcci n Datos del canal A1 del conversor 1 A11 6 Datos del canal A2 del conversor 1 A12 d Datos del canal Bl del conversor 1 B11 8 Datos del canal B2 del conversor 1 B12 9 Datos del canal C1 del conversor 1 C11 10 Datos del canal C2 del conversor 1 C12 11 Datos del canal A1 del conversor 2 A21 12 Datos del canal A2 del conversor 2 A22 13 Datos del canal Bl del conversor 2 B21 l4 Datos del canal B2 del conversor 2 B22 15 Datos del canal C1 del conversor 2 C21 16 58 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T
73. ida VHDL Proyecto pruMul2 vhd Project Name Proyecto Target Device Tool versions Description VHDL Test Bench Created by ISE for module Multiplexor2 Dependencies Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using types std_logic std logic vector for the ports of the unit under test pei Tee recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the post implementation simulation model LIBRARY ieee USE ieee std logic 1164 ALL USE ieee std logic unsigned all USE ieee numeric std ALL ENTITY pr Mulz IS END pruMul2 ARCHITECTURE behavior OF pruMul2 IS Component Declaration for the Unit Under Test UUT COMPONENT Multiplexor2 PORT Direccion IN std Loss Entradal IN std logic vector 15 downto 0 80 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones Entrada2 IN std logic vector 15 downto 0 Salida OUT std logic vector 15 downto 0 END COMPONENT gt Inputs signal Direccion std logic 0 signal Entrada std logic vector 15 downto 0 others gt 0 signal Entrada std logic vector 15 downto 0 others gt 0 Outputs signal Salida std logic vector 15 downto 0 consta
74. ida5 lt 07 Salida6 lt 0 case Direccion is when 00000 when 00001 when 00010 when 00011 when 00100 when 00101 Salidal Salida2 Salida3 Salida4 Salida5 Salida6 when others gt null end case end process end Behavioral 1 6 CONTROLADOR Y 1 Y Y 1 Y Y T Y E 1 1 Y S Y 1 Y Z 1 1 Y Z Tarjeta gt Company Engineer Create Date Design Name Module Name Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments 14 24 29 01 18 2011 Controlador Behavioral CL UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following library declaration if instantiating any Xilinx primitives in this code Iibrary UNISIM Use DUNISIM VComponents all entity Controlador is port Reset t mmu Std logic PCI CLK z im sta logic Timer e An std logio vector 15 downto 0 Control in std logic vector 15 downto 0 BUSY1 ln Sed Logic BUS Y2 In std logic EnableA11 s 011 std Logic EnableA12 E QuE std Logic EnableA21 OQUE std logic EnableA22 Out std logic EnableB11 z Ou std logic EnableB12 gt soul SLA Logie EnableB21 r
75. igital capaz de muestrear doce canales anal gicos simult neos con una resoluci n de 16 bits y una velocidad de muestreo de al menos 250ksps Dicha tarjeta se conecta al bus PCI del ordenador 3 Desarrollo La realizaci n de este proyecto se divide principalmente en tres partes Primero se disefi el esquema el ctrico correspondiente a los conversores luego se diseno el PCB donde quedar an alojados y por ltimo se disefi el circuito VHDL que se encarga de gestionar la informaci n y de controlar los conversores a Dise o el ctrico El primer paso para el disefio el ctrico fue decidir los conversores que se iban a utilizar as como el resto de componentes electr nicos Se decidi utilizar dos conversores de seis canales cada uno para alcanzar el objetivo de los doce canales El resto de los componentes fueron elegidos teniendo en cuenta la nota de aplicaci n de los conversores Tambi n se a adi una etapa amplificadora de ganancia variable mec nicamente mediante el uso de un jumper para aumentar las prestaciones del equipo y su rango de operaci n b Disefio del PCB Debido al espacio disponible a que los conectores que tendr an que ir conectados en la FPGA eran puntos fijos y la complejidad del dise o se decidi utilizar un PCB de 4 capas La cara superior se utiliza para poner los componentes y gran parte de las pistas la cara inferior se utiliza para poner el resto de las pistas Las capas internas se
76. io Total PCB 1 233 41 233 41 FPGA 1 277 68 277 68 3 5 HORAS DE INGENIER A El coste total de las horas de ingenieria es de 40000 145 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Presupuesto general Cap tulo 4 PRESUPUESTO GENERAL Concepto Precio Resistencias 1 02 Condensadores 15 33 Circuitos integrados 193 28 Tarjetas 511 09 Horas de ingenier a 40000 Total 40720 72 46
77. iod 2 carga de la parte baja del registro del 96 convertidor 1 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT Simulaciones UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones reset lt 0 DPCIO lt 0000001111191111 DIR lt 00000 DCON1 lt ZZZ24242442424244244222 DCONZ lt AZAAAAAAAAAAASAA STB_O lt 1 wait for CLK period 2 STD O lt 0 WAIT FOR CLK_PERIOD carga de la parte alta del registro del convertidor 1 DPCIO lt 1110000000000000 DIE lt 00001 STB_O lt 317 wait for CLK_period 2 STB_O lt 0 WAIT FOR CLK_PERIOD carga de la parte baja del registro del convertidor 2 DPCIO lt 0000001111111111 DIR lt 00010 STB O lt 13 wait for CLK period 2 STB_O lt 0 WAIT FOR CLK_PERIOD carga de la parte alta del registro del convertidor 2 DPGTO lt 1110000000000000 BIR lt 00011 STB lt 11 wait for CLK period 2 STB_O lt 0 WAIT FOR CLK_PERIOD Tiempo de ejecucion en modo continuo DPCIO lt 0000000000100011 DIR lt 00100 TB O lt 1 wait for CLK_period 2 STB_O lt F WAIT FOR CLK_PERIOD inicio conversion unica S Y INGENIERO INDUSTRIAL DPCIO lt 0000000000000001 DIR lt 00101 STB O lt 1 walt for CLK period 2 STB_O lt 0 WAIT
78. iving high precision 16 bit analog to digital converters ADCs or buffermg the output of high resolution digital to analog converters DACS The OPA211 senes m specified over a wide dual power supply range of 2 25V to 18V or for single supply operation from 4 5V to 38V The OPA211 is available in the small DFM E 3mm x 3mm MSOP B and 5 8 packages A dual version the OPA2211 amp available in the DFN E 3mm 3mm or an 50 4 PowerPAD YW package This series of ap amps is specified from Ta AU to 4 125 C INPUT VOLTAGE HOLE DENSITY va FFEOUENCY LIII LL LU LL LU LU Vokaga Nolae Dara pe pw zs Please be qaare tat an imparem notice concerning availablity standard warranty and use in critics appicalions of Teras Instruments semiconductor products amd discialmers thereio appears at te end of this dats sheet Copyright amp 20062008 Tes Inner Incorporated 123 Parte I Cap tulo 1 Parte II Cap tulo 1 Cap tulo 2 Cap tulo 3 Cap tulo 4 Cap tulo 5 Parte III Cap tulo 1 Cap tulo 2 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE LA MEMORIA Indice de planos PSQUEHIOEICCIT IDEO r 126 Esquema el CctriCO0 aoscee0000000000000000000000000000000000000000 127 CD E n 128 CODE SUCTION C O aia a 129 ETT e T zast sus bo sta cin 130 Capa de TII E R 131 ER 32 Te 133
79. izacion type is Esperal Primera Intermedio Segunda signal estadoini estadoini sig EstadosInicializacion type type EstadosConversion type is Cero Uno Dos Tres Cuatro signal estadocon estadocon sig EstadosConversion type signal Contador integer range 1 to 6 signal Anterior std logic vector 15 downto 0 signal Tiempo std logro vector l15 downto U lt 0000000000000000 signal InicioTiempo ac logic begin PARSER1 lt 0 PARSER2 lt 0 WORDBYTE1 lt 0 WORDBYTE2 lt 0 HWSW1 lt 1 HWSW2 lt 1 STBY1 lt 1 STBY2 lt 1 RANGO1 lt 0 RANGO2 lt 0 process PCI CLK reset estado sig estadoini sig estadocon sig control begin if PCI CLK event and PCI CLK 1 then if Reset 1 or Control 2 1 then estadopri lt Espera estadoini lt Esperal estadocon lt Cero resetl lt 1 reset2 lt 1 else estadopri lt estadopri sig estadoini lt estadoini sig estadocon lt estadocon sig resetl lt 0 reset2 lt 0 end if end if end process process PCI CLK InicioTiempo begin if PCI CLK event and PCI CLK 1 then if InicioTiempo 1 then Tiempo lt 0000000000000000 else 69 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta Tiempo lt Tiempo 1 end if end if end process process Control PCI CIK Anterio
80. l f lt 1 irdy f lt 17 cidy lt lt o wait for clk periog frame f lt 0 ad f lt x 0000000c Gbe L lt x 6 wait for CLK periog 114 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones che f lt x E s devsel_f lt 0 irdy f we 07 Trdy cp lt UCs wait for CLK_period guardando el dato numero por el PCI frame f lt 1 devsel f lt 1 irdy lt 134 tray T lt 1 wait for clk period frame f lt 0 ad_f lt x 0000000d cbe f x 6 wait for CLK periog Cbe f lt x fT devsel f lt 0 irdy T lt Ut pug E lt 077 wait for CLK periog guardando el dato numero 9 por el PCI frame f lt l devsel f lt 1 itdy lt I i Lrdy T lt 1 walt for clk_period frame f lt 0 ad f lt x 0000000e cbe f lt x 6 wait for CLK periog cbe f lt x f devsel f lt O irdy E lt 0 trdy f lt 0 wait for CLK periog guardando el dato numero 10 por el PCI frame f lt 1 devsel f lt 1 lrdy f lt 17 Crdy f lt tits wait for clk_period frame f lt 0 ad_f lt x 0000000f 115 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones cbe Fr lt x 6 wait for CLK periog cbe f lt x f devsel f lt 0 Ird
81. leTril EnableTri2 gt EnableTri2 DirConl gt DirConl DirCon2 gt DirCon2 PARSER1 gt PARSER PARSER2 gt PARSER2 HWSW1 gt HWSW1 HWSW2 gt HWSW2 REFEN1 gt REFENI REFEN2 gt REFENZ CS1 gt CS1 CS2 gt CS2 RD1 gt RD1 RD2 gt RD2 CONVST A1 gt CONVST_A1 CONVST A2 gt CONVST A2 CONVST B1 gt CONVST BI CONVST B2 CONVST B2 CONV BT CL gt CONVSOT Cl CONVST C2 CONVST C2 STBY1 gt STBY1 STBY2 gt STBY2 RANGO1 gt RANGOL RANGO2 gt RANGO2 RESET gt RESET RESET2 gt RESETA WORDBYTE1 gt WORDBYTEL WORDBYTE2 gt WORDBYTE2 Busy gt Busy appropriate port name PCI CLK process begin POL GLK lt gt Process rs wait for PCI CLK period 2 PCI_CLK lt 1 s wait for PCI CLK period 2 end process Stimulus process stim Proc begin proces S hold reset state 90 ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT Simulaciones Replace clock below with UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones walt for PCI CLK period 2 insert stimulus here Control 0 lt 1 walt for PCI CLK p riod 6 BUSY lt 1 BUSY2 lt 1 wait for PCI CLK period 2 BUSYl lt Q s BUSYZ lt 0 wait for PCI CLK period 14 Control 0 lt 0 walt for PCI CLK period 2 Control 0 lt 1 wal
82. lection for channel pair C 4VREF default 1 Input voltage range selection for channel pair C 2VREF C27 RANGE B O Input voltage range selection for channel pair B 4VREF default 1 Input voltage range selection for channel pair B 2VREF C26 RANGE A O Input voltage range selection for channel pair A 4VREF default 1 Input voltage range selection for channel pair A 2VREF C25 REFen 0 Internal reference source disabled default 1 Internal reference source enabled C24 REFBUF 0 Internal reference buffers enabled default 1 Internal reference buffers disabled C223 SEQ 0 Sequential convert start mode disabled default 1 Sequential convert start mode enabled bit 11 must be 1 in this case EL 22 C21 C20 C19 C18 C17 C16 C15 C14 C13 C12 Cll C10 C09 COS C07 C06 C05 C04 A NAP BUSY INT BUSY L H Sin uso VREF READ EN C23 0 EN PD C PD B PD A Sin uso CLKSEL CLKOUT EN REFDAC 9 REFDAC 8 REFDAC 7 REFDAC 6 REFDAC 5 REFDAC 4 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 0 Normal operation default 1 Auto NAP feature enabled 0 BUSY INT pin in normal mode BUSY default 1 BUSY INT pin in interrupt mode INT 0 BUSY active high while INT active low default 1 BUSY active low while INT active high This bit
83. neer Create Date 14 24 29 01 18 2011 Design Name Module Name Triestado Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments library IEEE use IEEE STD LOGIC 1164 ALI use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following library declaration if instantiating any Xilinx primitives in this code Iibrary UNISIM Use UNISIM VComponents all entity Triestado is port Enable in std L t Entrada MN SLdemE9Sgic vector 15gdownBeg o Salida out std logic vector 15 downto 0 3 end Triestado architecture Behavioral of Triestado is begin process Entrada Enable begin if Enable 1 then Salida lt Entrada else EO ue Tarjeta UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Salida lt others gt Z end if end process end Behavioral 1 3 MULTIPLEXOR2 gt Company Engineer Create Date 14 24 29 01 18 2011 Design Name Module Name Multiplexor2 Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC A
84. nt POI CLK period time 30ns BEGIN Instantiate the Unit Under Test UUT uut Multiplexor2 PORT MAP Direccion gt Direccion Entradal Entradal Entrada2 Entrada2 Salida gt Salida Stimulus process stim proc process begin hold reset state wait for PCI CLK period 5 insert stimulus here Entradal lt 0000000011111111 Entrada2 lt 1111111100000000 EU PCI CLK period 5 Direccion lt 0 wait for PCI CLK period 5 Direccion lt l wait end process END 81 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones 2 4 PRUMULI3 Company Engineer gt Create Date 19 02 47 03 02 2011 Design Name Module Name K Proyecto Compartida VHDL Proyecto pruMul13 vhd Project Name Proyecto Target Device Tool versions Description VHDL Test Bench Created by ISE for module Multiplexor13 Dependencies Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using types std_logic std logic vector for the ports of the unit under test Xilinx recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the post implementation simulation model LIBRARY ieee USE ieee std logic 11
85. nversi n Proceso 1 pone Inicia 1 Transici n Inicializaci n Conversi n Al recibir la se al de fin de inicializaci n Finlnicia 1 pone Conver 1 Transici n Conversi n Espera Al recibir la se al de fin de conversi n FinConver 1 pone Proceso 0 2 4 3 3 2 Maquina de estados de la inicializaci n Esta m quina de estados Figura 18 se encarga de configurar los registros de los conversores para realizar las conversiones de acuerdo a nuestras condiciones 38 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Inicia 1 PRIMERA CARGA SEGUNDA CARGA Figura 18 Maquina de estados de la inicializaci n _ Estado Espera El sistema est a la espera de configurar los conversores _ Estado Primera carga El sistema carga la parte alta del registro de control de los dos conversores _ Estado Intermedio El sistema espera el tiempo necesario para el correcto funcionamiento del conversor Estado Segunda carga El sistema carga la parte baja del registro de control de los dos conversores Transici n Espera Primera carga Al recibir la senal de inicio de inicializaci n Inicia 1 pone CS 1 WR 1 CR1 1 CR2 1 Escritura 1 39 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Transici n Primera carga Intermedio pone WR 0 InicioT2 1
86. o de prueba del sistema VHDL Se testear el circuito dise ado mediante un test bench En el test bench primero se cargar el registro de ambos conversores Figura 20 con la configuraci n por defecto con todos los canales activados Ambos registros se configurar n igual la configuraci n ser la siguiente PD C PP B PD A CLKSEL CLKOUT EN REFDAC 9 0 KEM C C e NN TT O AA C CH A A EN A NAP BUSY INT BUSY L H MHE O READ_EN C23 0_EN 42 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos 100 900 ps 150 000 ps 200 000 ps 2 50 000 ps 300 000 ps 350 000 ps 100 000 ps lg ck NH u U u mu m U MM B dpcio 15 0 002 g dr 0 001 G stb o DL 0 a TFF i ak o U 1 1B ck period AA Figura 20 Carga conversores Despu s se cargar el tiempo de ejecuci n para el modo continuo Figura 21 se configura para 1080 ns que permitir hacer dos conversiones TIMER 15 0 0000000000 10001 I 43 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Resultados Experimentos 1440 000 ps 460 000 ps 190 000 ps 500 000 ps 520 000 ps 10 a ck NG dpcio 15 0 M dr 4 0 00100 00101 UY stb o NENNEN gd 1 ack i 18 ck period 30000 fs Figura 21 Carga tiempo de ejecuci n Finalmente se ini
87. o del PCB E mm e ennen nn m 21 2 4 Dise o de la FPGA 55S G5 28 S amami tao ee AAA v gt 22 2 4 1 PCI32TLITE see ss NO ERE ul a 24 2 4 2 Bus Wishbone M 898 REED A 26 2 4 2 1 Introducci n M 5 a BRE 26 2 4 2 2 Se ales utilizadas d En A NY RR RR 27 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE LA MEMORIA 24 2 3 Operaciones T S ziarenia o EE 26 2 4 2 3 Ciclo de lectura Figura IA 28 2 4 2 3 2 Ciclo de escritura Figura In 30 2 4 3 Controlador M acd 32 Pe AN Tal aa a O O O e 32 2 4 5 2 Explicaci n delas TOIS TOS sa es nn 33 24 3 2 Registros tipo CR XV eebe on 33 24 3 We ISOS A a E a 36 2 4 3 2 3 Registro TIMER 36 2 4 3 2 4 Registro CONTROL 36 2 4 3 2 5 Registro BUSY d m 37 2 4 3 3 M quinas de estado sss 37 2 4 3 3 1 M quina de estados principal susene oo 37 2 4 3 3 2 M quina de estados de la inicializaci n sss 38 2 4 3 3 3 Maquina de estados de la conversi n sss 40 Cap tulo 3 Resultados Experimentos sss sss sss sss sss 42 Cap tulo 4 CONCISO NES id JL Cap tulo 5 Futuros desarrollos ceeeeeeeecccccccccccccoccoccesssoooooooocccoces 52 Bibliograf a 53 Parte II E
88. onversor 1 5 RECURSOS HERRAMIENTAS EMPLEADAS Se ha utilizado a parte de la propia tarjeta y el conversor aquellos elementos necesarios para implantar el sistema el ctrico operacionales resistencias condensadores Adem s se utilizaron diversos paquetes de software entre los que se incluye Xilinx ISE Design Suite 11 y 12 en su versi n gratuita para el disefio del circuito a configurar en la FPGA del c digo VHDL Asi como los programas de software libre gEDA para el disefio del circuito el ctrico y el programa tambi n de software libre PCB para el dise o del pcb ambos ejecutados bajo Linux Como programa de tratamiento de textos se utiliz Microsoft Word 2007 10 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Cap tulo 2 DESARROLLO T CNICO 2 1 ELECCI N DE LOS ELEMENTOS A UTILIZAR En los siguientes apartados se procede a realizar la justificaci n de la utilizaci n de los distintos componentes utilizados en el diseno de la tarjeta 2 1 1 CONVERSOR ANAL GICO DIGITAL ADS8556 DE TEXAS INSTRUMENTS Los requisitos m nimos necesarios que tiene que tener el conversor de forma de que sea adecuado para el proyecto son una velocidad de muestreo de al menos 250ksps una resoluci n de 16 bits y el muestreo de 6 canales simult neos La b squeda realizada entre los proveedores de Texas Instruments y Analog Devices arroj
89. out std Logie EnableB22 QUE sta logic Enablec11 s QUC std logic EnableC12 z DHL Sed Logic EnableC21 E QUE std_logic EnableC22 Qut SLA logic EnableBusy Gut std logic EnableTril out Std logic EnableTri2 out std logic DirConl z Out std logic DirCon2 out Std 1T6q10 PARSER t QUE sta logro PARSER2 t Out std_logic HWSW1 i out std logic HWSW2 out std logiaf REFEN1 out std logic REFEN2 z 01L std logic CS1 s out std footiie CS2 out ste l gicy RD1 out sid logic RD2 s out Std esae CONVST Al s out std Leg es CONVST A2 out std _lfbgic GCONVST BI s out std Aog re CONVST B2 out std l eege CONVST C out stdflog em CONVST C2 out st l legic CTBI sfout s loc ie STBYA d tege Le locales RANGO1 out std logic RANGO2 out sid logic RESET1 s out sd logic RESET2 out sed Leeft WORDBYTE 1 s out sed eic WORDBYTE2 out stl logic Busy Kouka ee logic ector 15 deynto Of 68 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta end Controlador architecture Behavioral of Controlador is signal Proceso t BBA Logic signal Continuo z BIO logre signal Inicia Std logic signal FinInicia v grd 10916 signal Conver s Sta Logic signal FinConver grd Logic type EstadosPrincipal_type is Espera Inicializacion Conversion signal estadopri estadopri sig EstadosPrincipal type type EstadosInicial
90. oyecto Target Device Tool Versions Description VHDL Test Bench Created by ISE for module Demultiplexor6 Dependencies Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using types std_logic and std logic vector for the ports of geno ant sauer test Xilinx recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the post implementation Simulation model LIBRARY ieee USE ieee std_logic_1164 ALL USE ieee std_logic_unsigned all USE ieee numeric std ALL ENTITY pruDemul6 IS END pruDemul6 ARCHITECTURE behavior OF pruDemul6 IS Component Declaration for the Unit Under Test UUT COMPONENT Demultiplexor6 PORT 85 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones Direccion IN std logic vector 4 downto 0 Salidar OUT std logic Salida2 OUT std logic Salida3 OUT std logic Salida4 OUT sta logic Salidab OUT std logic Salida6 QUT sta logic bs END COMPONENT Inputs signal Direccion std_logic_vector 4 downto 0 others gt 0 Outputs signal Salidal std logic signal Salida2 std_logic signal Salida3 std logic signal Salida4 std logic signal Salida5 std logic signal Salidao std Logic constant
91. para evitar errores en el proceso de control En el caso concreto de este conversor su uso ser en el control de un motor el ctrico 1 3 OBJETIVOS Desarrollo de una tarjeta de conversi n anal gico digital capaz de muestrear doce canales anal gicos simult neos con una resoluci n de 16 bits y una velocidad de muestreo de al menos 250ksps Dicha tarjeta tendr que poder comunicarse con un ordenador mediante un bus PCI UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Introducci n 1 4 METODOLOG A SOLUCI N DESARROLLADA Para realizar el objetivo propuesto se han llevado a cabo los siguientes pasos Se decidi la tarjeta FPGA as como el conversor anal gico digital que se utilizan Este paso se realiz eligi ndose la tarjeta Raggedstonel Spartan 3 FPGA PCI Development Board y dos conversores anal gico digital ADS8556 de Texas Instruments Despu s de tener los elementos de hardware principales decididos se disen el circuito el ctrico necesario para el conversor la adaptaci n de las sefiales a muestrear y la conexi n con la tarjeta FPGA Tras lo cual se disefi el pcb para el circuito antes dise ado y que se conectara la tarjeta FPGA Hecho esto mediante el uso de c digo VHDL se dise ar el circuito que se descargar en la tarjeta FPGA para realizar el interfaz entre conversores y el pc para el correcto tratamiento de los datos aportados por el c
92. r Continuo Timer Tiempo begin if Reset 1 then Proceso lt 0 Continuo lt 0 InicioTiempo lt 0 elsif rising edge PCI CLK then if Control 0 1 and Anterior 0 0 then Proceso lt 1 Continuo lt 0 elsif Control 1 1 and Anterior 1 0 then Continuo lt 1 InicioTiempo lt 1 elsif Continuo 1 then Proceso lt InicioTiempo lt 0 if Timer Tiempo then Continuo lt 0 end if else Proceso lt 0 end if Anterior lt Control end if end process process Proceso FinInicia FinConver estadopri begin estadopri sig lt estadopri case estadopri is when Espera gt if Proceso 1 then estadopri sig lt ffnici lizai ong end if when Inicializacion gt if FinlInicia 1 then estadopri sig lt Conversion end if when Conversion gt if FinConver 1 then estadopri_sig lt Espera end iff end case end process process estadopri begin EnableBusy lt 1 Busy lt others gt 0 Inicia lt 0 Conver lt 0 case estadopri is when Espera gt D I a vd lt O when Inicializacion gt Inicia lt l Bus vel 1 when Conversion gt 70 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Tarjeta Conver lt 1 Busy 15 lt 1 8 end Case end process process Inicia estadoini begin estadoini sig
93. r hand would have the component that we call controller that is much more complex and which is responsible for managing the interaction with the converters It is used for the connection to the PCI port a core free provided by opencores which makes the interface with the PCI and to communicate with the core 1t uses the bus wishbone which is a standard and widely extended bus This also allows to be easy to adapt the system to other types of ports or systems using the wishbone bus changing very little of the FPGA circuit 4 Results and conclusions We have managed to design a card of conversion with very good characteristics of speed resolution and number of channels and especially by the fact of these conversions in a way simultaneous which is very difficult to find in the market and still the price of production for quantities average or high 1s more than acceptable 5 Conclusions He has been designing a card of twelve channels of simultaneous sampling at an affordable price which provides great flexibility due to the use of an FPGA for their connection to the PC via the PCI port However there have been multiple simulations to validate the operation both of the components separately as all together getting good results All the objectives proposed for the project have been achieved but due to lack of budget not been able to manufacture and test the prototype UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE
94. r para hacerlo compatible con otros tipos de puertos Lo nico malo es que por falta de presupuesto no pudo ser finalmente fabricada y por tanto el prototipo que aunque se halla simulado no se ha testeado 51 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Futuros desarrollos Cap tulo 5 FUTUROS DESARROLLOS Los posibles desarrollos futuros serian entre otros los siguientes _ Construir y probar el prototipo dise ado para comprobar su validez Mejorar algunos aspecto f sicos del dise o del PCB _ Crear un circuito m s complejo para la FPGA tal vez desarrollando un sistema por interrupciones _ Dise ar la posibilidad de comunicaci n entre los conversores y la FPGA mediante un protocolo serie Dise o de un driver y de una interfaz grafica para la utilizaci n del conversor desde el ordenador de una forma m s amena 52 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Bibliograf a BIBLIOGRAF A 1 2 3 4 5 6 www ti com WWNW ni com http www enterpoint co uk moelbryn raggedstonel html http es farnell com http www eurocircuits com www wikipedia com 53 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Bibliograf a Parte Il ESTUDIO ECONOMICO 54 UNIVERSIDAD PONTIFICIA COMILLAS
95. ras obtenidas Permite la utilizaci n tanto de una interfaz serie como paralela _ Es el modelo m s econ mico con un precio inferior a los 16 d lares americanos El nico punto donde el modelo elegido se ve superado por sus competidores es en el consumo energ tico pero puesto que el consumo no es muy grande todas las ventajas adicionales previamente expuestas de este modelo A UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico compensan con creces este mayor consumo energ tico Adem s si se calcula el consumo por ksps se obtiene Modelo Consumo Velocidad ADS8364 1 652mw ksps ADS8365 0 760mw ksps ADS8556 0 399mw ksps AD7656 1 0 560mw ksps AD7656 0 572mw ksps Tabla 4 Relaci n consumo velocidad Observando los resultados Tabla 4 podemos ver que el modelo elegido es tambi n el de menor consumo en cuanto a consumo por ksps Figura 1 ADS8556 M 2 1 2 RAGGEDSTONE SPARTAN 3 FPGA BOARD UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico PCI DEVELOPMENT La tarjeta Raggedstonel Spartan 3 FPGA PCI Development Board Figura 2 fue elegida m s por razones pr cticas que cient ficas puesto que ya se dispon a de la misma se puso como requisito para el proyecto el realizarlo usando esta tarjeta p EA LU E E da TL en D cot
96. recommends that these types always be used for the top level I O of a design in order to guarantee that the testbench will bind correctly to the post implementation simulation model LIBRARY ieee USE ieee std_logic_1164 ALL USE ieee std_logic_unsigned all USE ieee numeric std ALL ENTITY pruRegistro IS END pruRegistro ARCHITECTURE behavior OF pruRegistro IS Component Declaration for the Unit Under Test UUT COMPONENT Registro PORT 76 BEGIN No Reset gt Reset PCI_CLK gt PCI UGK Enable gt Enable Entrada Entrada Salida Salida UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones Reset IN std logic POI CLA s IN std logic Enable i IN sta logic Entrada IN std logic vector 15 downto 0 Salida OUT std logic vector 15 downto 0 END COMPONENT Inputs signal Reset std logic 0 signal PCI CLK std logic 9 0 signal Enable std logic 0 signal Entrada std logic vector 15 downto 0 others gt 0 Outputs signal Salida std logic vector 15 downto 0 constant PCI_CLK period time lt 30 ns Instantiate the Unit Under Test UUT uut Registro PORT MAP clocks detected in port list Replace clock below with appropriate port name PCI CLK process Process begin PCI_CLK 0 wait for PCI CLK period 2 PCI CK lt 1
97. s std logic std logic vector for the ports of the unit under test PA NES recommends that these types always be used for the top level I O of a design in order 92 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones to guarantee that the testbench will bind correctly to the post implementation simulation model LIBRARY ieee USE ieee std logic 1164 ALL USE ieee std logic unsigned all USE ieee numeric std ALL ENTITY pruODse rvador 15 END pruObservador ARCHITECTURE behavior OF pruObservador IS Component Declaration for the Unit Under Test UUT COMPONENT Observador PORT sto z IN sta logig PCI CLK IN std toque enable OUT std logic ack OUT std_logic END COMPONENT Inputs signal stb std logic 1 0 signal PCI CLK s Std logic i TOT Outputs signal enable std_logic signal ack std logic constant PCI CLK period time 30 ns BEGIN Instantiate the Unit Under Test UUT uut Observador PORT MAP stb gt stb POT ELE gt POL CLK enable enable ack gt ack 3 No clocks detected in port list Replace clock below with appropriate port name PCI CLR process process begin PCI CLK lt 1 j wait for PCI CHK Eseusmi d 2 PCI CLK lt 0 wait for PCI CLK period 2 end process Stimulus process stim proc process begin _ 93 UNIVERSI
98. se encargan de controlar el correcto funcionamiento del circuito D CRT 0 R12 0 rn j d R22 0 i CONTROLADOR n In T RI i IME 0 t c t V c co nm cv c2 mb E aZ e e n o nw ov gt ro ro o V co mo m av mM ro e didi pane c c ka ho m Figura l6 Esquema l gico 2 4 3 2 Explicaci n de los registros 2 4 3 2 1 Registros tipo CR X Y 33 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Estos registros son los encargados de almacenar la informaci n sobre la configuraci n de los conversores guardan la disposici n del conversor X 1 o 2 su parte Y siendo 1 los bits menos significativos Tabla 6 y 2 los m s significativos Tabla 7 pe epa u m ees 29 129 12 D eas amer wmeen Tabla 6 Registro CR X 1 Tete Tete pe Ts A NAP BUSY INT BUSY L H READ EN C23 0 EN Tabla 7 Registro CR X 2 Bit Nombre Descripci n C3 CH C 0 Channel pair C disabled for next conversion default 1 Channel pair C enabled C30 CH B 0 Channel pair B disabled for next conversion default 1 Channel pair B enabled C29 CH A 0 Channel pair A disabled for next conversion default 1 Channel pair A enabled C28 RANGE C 0 Input voltage range se
99. star formado por cuatro resistencias de 1kQ dos resistencias de 220 dos condensadores de InF un operacional OPA221 1a y dos jumper El sistema esta dise ado para trabajar adecuadamente con tensiones comprendidas entre menos doce voltios y doce voltios La inclusion en el circuito de la segunda resistencia de 1kQ que puedo o no ser conectada gracias al jumper 16 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico permite variar la ganancia entre uno y dos de esta etapa para poder tener una precisi n mayor para sefiales pequefias 2 2 2 CONDENSADORES PARA ACONDICIONAR EL CONVERSOR 12V 12V 45V f 0 1u 9 0 1uf M Tir 0 1uf Q 1uf p 10uf AGND AGND BGND AGND Figura 4 Condensadores del conversor Los condensadores Figura 4 necesarios para acondicionar el conversor se obtienen de los datos proporcionados por el fabricante del conversor en su datasheet E N UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico 2 2 3 CONEXI N CON LA FPGA JL 1 CH 1 i Z 2 c 4 DE 4 DBI4SEFBUFEN 5 DB1YV5DI 5 DE 7 DE 1 DB10 SDO C q DBYSDO B DBESDO A DB7 HBEN DCEN DBRE SCGIK DRS5 DCIM A DBA DCIN B DBYDCIN C DBASEL C A L 317 B DBI A Figura 5 Conexi n datos del conversor El envi de los 16 bits de datos a la F
100. studio eceri mico gffff lt A A AS SW See 54 Cap tulo I Estudio econ mi co ee eee eere eese ee eese eee ee eee ee oo on nn 55 Parte III Manual de usuario Sf P 0 s een A 56 Cap tulo 1 Manual de usuario sss 57 1 1 Instalaci n del hard w re 7 AA RE 5 20 357 1 2 Desarrollo del softwares 2 EE 00000000 Ross Ma 357 1 2 1 Uso de los registros A MW MO MAO 57 1 2 2 Procedimiento a seguir geg A A 10T 59 Parte IV C digo fuengb A Moss 20 vole A 60 Cap tulo I Tarje a 8 Wip Ves sat e eee oeeo Mno M JU 62 1 1 Registro 9 cerea eee A lec eee 000 querere o OJ EE 62 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL NDICE DE LA MEMORIA 1 2 A 63 1 3 Malil ENOT E E pon o P PO RR 64 1 4 I ML NIESOL I m O 65 1 5 INS et Tt 292472091 nan q a pd 66 1 6 Controlador M 67 1 7 Iw ET a 73 Capitulo 2 SimulaCclONeS cceccceeeeeceeececececececececececececccocecccccccccccccccccccccccccccccccccuues 76 2 1 RST CIS R O GR i nba uet menn Dti na ea A 76 2 2 POU KS Ta 62 Ti sas 2 Ee SiS PO cao 78 2 3 igilur ee SEI 80 2 4 jou hd FOL K RE A 82 2 5 STR T illuc 85 2 6
101. t Esto es simplemente la conexi n f sica en el ordenador del puerto PCI PCI32TLITE Esto es el core que se descargara en la FPGA que se encarga de hacer de driver del puerto PCI Este core es proporcionado por Opencores y es un core gratuito Bus Wishbone Se ha decidido utilizar el bus Wishbone para la comunicaci n entre el core del PCI y la FPGA se ha tomado esta decisi n porque este bus dispone de todas las funciones necesarias para la ejecuci n de las especificaciones del proyecto y adem s ya existe su c digo VHDL que est incluido en el driver de la FPGA Controlador Esta es la parte principalmente disefiada de forma espec fica en este proyecto se encarga de recibir las rdenes del ordenador y trasmitirlas a los conversores tambi n se encarga de recibir la informaci n de los conversores y devolverla al ordenador cuando corresponda de forma ordenada el sistema contar con un banco de registros donde almacenar los resultados de las conversiones as como las opciones de configuraci n de los conversores Una maquina de estados se encargar de controlar el correcto funcionamiento de los conversores m UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Desarrollo t cnico Conversores Estos son los dos conversores anal gico digital ADS8556 de Texas Instruments 2 4 1 PCI32TLITE Esto es el core que se descargar en la FPGA que se encarga de h
102. t for PCI CLK period 6 reset lt 1 wait for PCI CLK period 2 reset lt 0 Control 0 lt ae Q wait for PCI CLK peried 2 Control 0 lt 1 walt for PCF CLK period 6 Control 2 Control 0 lt dts lt OQ s wait for PCI CLK period 2 Control 0 Control 2 wait for PCI_CLK period 6 BUSY lt 13 BUSYZ lt 1 wait for PCI_CMK_perTed 2 BUSY lt T BUSY2 lt 707 wait for PCI CIK period 14 Timer lt 0000000000100011 Control 0 lt 0 Control 1 lt WI 91 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Simulaciones wait for PCI CLK period 7 BUSY lt l BUSYZ lt 1 wait for PCI CLK period 2 BUSY lt 0 BUSY2 lt Q walt for PCI_CLK period l9 BUSY lt 1 BUSYA2 lt 1 s wait for PCI CLK period 2 BUSY lt 0 BUSY2 lt 0 wait end process END 2 7 PRUOBSERVADOR Company Engineer Create Date 18 06 56 05 2872011 Design Name Module Name C Juan Proyecto Compartida VHDL Proyecto pruObservador vhd Project Name Proyecto Target Device cce Tool versions Description VHDL Test Bench Created by ISE for module Observador Dependencies gt Revision Revision 0 01 File Created Additional Comments Notes This testbench has been automatically generated using type
103. the form of implementation of the converters Also we added an amplifier stage of variable gain mechanically through the use of a jumper to increase the performance of the team and its range of operation b Design of the PCB Due to the space available the connectors that would have to go online in the FPGA were fixed points and the complexity of the design it was decided to use a 4 layers PCB The upper side is used to put the components and most of the tracks the underside is used to put the rest of the tracks The inner layers are used one layer of ground properly separating the analog ground of digital ground to avoid interference The other layer is used as a layer of voltage which supply power to converters and operational Since the pins of the converter are very close we have been forced to use a high class of PCB allowing us to use tracks and separations between small tracks but that increases the price of production c Design of the FPGA The FPGA card used is the Raggedstonel Spartan3 The main reason for use of this card is that already there were it and perfectly meets the needs of this project For the FPGA circuit design using a modular design designed several more or less complex components and then joined to form the final circuit We can differentiate between two types of components some simple and even used multiple times in the final circuit such as registers or the TriState doors On the othe
104. til Ss CONA F 1 WAIT FOR CLK PERIOD 2 BU1 F lt 1 BUZ_F lt 1 wait for CLK period 12 fin de la conversion de los conversores BUl F lt 0 BU2 F lt 0 wait until RD 1 F 1 recibiendo primer dato de ambos conversores DCON1 F lt DCON2 F lt wait until DCON1_F lt DCONZ F lt wait until 0000000000000001 0000000000000010 RD_1_F 0 0000000000000000 0000000000000000 RD I F 1 recibiendo segundo dato de ambos conversores DCON1 F lt DCON2 F lt wait until DCON1 F lt DCON2 F lt wart until 0000000000000011 00000000 006001007 RD 1 W Sly 0000000000000000 0000000000000000 RDI F I recibiendo tercer dato de ambos conversores DCON1 F lt DCON2 F lt wait until 0000004000000101 O 00 O BBDO 0001107 RD A Pass 111 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT Simulaciones DCON1 F lt DCON2 F lt wait until INGENIERO INDUSTRIAL 0000000000000000 0000000000000000 RD_1_F l recibiendo cuarto dato de ambos conversores DCON1_F lt DCON2_F lt wait until DCON1_F lt DCON2_F lt wait until 0000000000000111 0000000000001000 RDI F 0 0000000000000000 0000000000000000 RD I B TI recibiendo quinto dato de ambos conversores DC
105. uestrear simult neamente ya que solo se han encontrado tarjetas PCI capaces de convertir 8 canales de manera simult nea lo cual es insuficiente para nuestras WER UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Introducci n necesidades ya que queremos tener la capacidad de muestrear 12 canales simult neos Llegados a este punto la soluci n podr a ser la utilizaci n de dos tarjetas para el muestreo de las sefiales pero esto supondr a el uso de dos tarjetas PCI y por lo tanto un mayor consumo de los recursos disponibles Adem s las tarjetas disponibles en el mercado son muy caras Por todo esto se decide hacer una tarjeta de conversi n anal gico digital que se conecte a un nico puerto PCI que sea capaz de convertir 12 canales simult neos y con una resoluci n de 16 bits e intentando en la medida de lo posible hacer un disefio lo m s econ mico posible 1 2 MOTIVACI N DEL PROYECTO En la mayor a de procesos ingenieriles es vital la toma de datos de m ltiples variables simult neas anal gicas puesto que los sistemas inform ticos son una herramienta fundamental en la toma de decisi n a partir de los datos obtenidos es necesario desarrollar un modo de convertir las sefiales anal gicas propias del proceso en sefiales digitales que el ordenador pueda interpretar y manejar El uso de una conversi n simult nea de todas las variables es de vital importancia
106. usan una como capa de tierra separando convenientemente la tierra anal gica de la tierra digital para evitar interferencias La otra capa se usa como capa de tensi n que sirve de alimentaci n para conversores y operacionales Puesto que las patillas del conversor est n muy cerca nos hemos visto obligados a utilizar una clase de PCB alta lo que nos permite usar pistas y separaciones entre pistas pequefias pero que incrementa el precio de producci n c Disefio de la FPGA La tarjeta FPGA utilizada es la Raggedstonel Spartan3 La principal raz n de utilizaci n de esta tarjeta es que ya se dispon a de ella y cumple perfectamente las necesidades de este proyecto Para el disefio del circuito de la FPGA se utilizo un dise o modular se dise aron varios componentes m s o menos complejos y luego se unieron para conformar el circuito final Podemos diferenciar entre dos tipos de componentes unos sencillos y que incluso se utilizan en m ltiples ocasiones en el circuito final como pueden ser los registros o las puertas triestado Por otro lado tendr amos el componente que hemos llamado controlador que es mucho m s complejo y que se encarga de gestionar la interacci n con los conversores Para la conexi n con el puerto PCI se utiliza un core gratuito proporcionado por opencores que realiza el interfaz con el PCI y para comunicarse con el core se usa el bus wishbone que es un bus est ndar y ampliamente extendido Esto adem s
107. y f lt 70 trdy_f lt O wait for CLK_period guardando el dato numero 11 por el PCI frame f lt 1 devsel f lt 1 irdy 1 lt 17 tedy lt lt TIT wait for clk_period frame f lt 0 ad_f lt x 00000010 cbe_f lt x 6 wait for CLK_period cbe f lt x E devsel_f lt 0 irdy f lt 0 trdy T lt 10 wait for CLK periog guardando el dato numero 12 por el PCI trame f lt l devsel f lt 1 Lrdy lt It trdy f lt LL wait for clk period frame f lt 0 ad f lt x 00000011 cbe T lt x 6 wait for CLK periog Cbe T xx pr devsel f lt 0 iray f lt 0 trdy f lt TOt wait for CLK_period wait end process End Test Bench User Defined Section END 116 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL 117 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL Parte V DATASHEETS 118 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL ads8556 119 UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO INDUSTRIAL ads8556 Cap tulo 1 ADS8556 120 du TEXAS INSTRUMENTS UNIVERSIDAD PONTIFICIA COMILLAS ESCUELA T CNICA SUPERIOR DE INGENIER A ICAT INGENIERO
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