Práctica 2: Síntesis Lógica y Programación de FPGAs
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1. s observar que es posible considerar buffers de entrada o de salida m ltiples De momento s lo utilizaremos individuales BUFG es un buffer global que es exclusivo para se ales de reloj y lo obtienes en la categoria BUFFER Los PADs son los mismos I O Markers que utilizas para las terminales en cualquier diagrama disponibles en el men principal de la edici n esquem tica Es importante etiquetar las variables para que exista una referencia real al momento de asignar pines fisicos I O Markers convenciondles El dise o con el que comenzaremos a utilizar la tarjeta Digilent Spartan 3E Starter XC3S500E es un contador ascendente de 8 bits que env a datos hacia los 8 LEDs de prop sito general rotulados descriptivamente como LD7 LD6 LDO Tienes que descargar el manual de usuario de la tarjeta en cuesti n y el c digo en VHDL para la pr ctica 2 ambos materiales disponibles en l nea p gina del curso Si fuera el caso que se utilizara la tarjeta Spartan 3A 3AN 357004 los pasos aqu descritos son similares 3 1 Generando el simbolo esquem tico del contador de prueba El c digo en VHDL listado a continuaci n describe el dise o propuesto Para iniciar la pr ctica revisa la sintaxis Dr Juan Carlos Herrera Lozada jlozadaO1pn mx 1 7 Dise o de Procesadores Dedicados Pr ctica 2 S ntesis l gica CIDETEC IPN M xico 2013 de este c digo y genera un simbolo esquem tico con l Consta de cuatro entradas la2. se al de reloj CLK dos lineas de reset RESET y RESET_COUNTER y una l nea de paro STOP Como salidas del s mbolo esquem tico obtendr s los 8 bits del contador ascendente ld7 ld6 ld5 ld4 ld3 ld2 ld1 1d0 Maestr a en Tecnolog a de C mputo CIDETEC IPN Dise o de Procesadores Dedicados Juan C Herrera L Prueba de tarjeta Spartan 3E USB LIBRARY IEEE USE IEEE std_logic_1164 ALL use IEEE std_logic arith all use IEEE std_ logic unsigned all ENTITY conta _leds IS PORT CLK RESET RESET COUNTER STOP 1n STD LOGIC la s Lao Las L1dd lds laz Lal Labs out SID LOGIC gt LEDS END conta_leds ARCHITECTURE archconta_leds OF conta_leds IS signal frec conto STD_LOGICS signal COUNT STD _LOGIC_ VECTOR 24 downto 0 50 MHz DIVISOR DE TIEMPO signal COUNTB STD _LOGIC_VECTOR 7 downto 0 CONTADOR BINARIO begin divisor process CLK RESET COUNT begin if RESET 0 then COUNT lt 0000000000000000000000000 elsif CLK 1 and CLK event then COUNT lt COUNT 1 else COUNT lt COUNT end if frec_contb lt COUNT 24 end process divisor contabin process RESET COUNTER frec _contb STOP begin if RESET_COUNTER 0 then COUNTB lt 00000000 elsif STOP 0 then COUNTB lt COUNTB elsif frec_contb 1 and frec_contb event then COUNTB lt COUNTB 1 else COUNTB lt COUNTB end 1f end process contabin asignaleds process COUNTB beg
3. DISE O DE PROCESADORES DEDICADOS A Poni enire Naeigial Pr ctica 2 HE Sintesis L gica E g Tarjeta Spartan 3E 7 Centro de Innovaci n y Desarrollo Dr Juan Carlos Herrera Lozada Tecnol gico en C mputo jlozadawipn mx CIDETEC Marzo 2013 Campo 1 Datos Personales Campo 2 Objetivos e Sintesis l gica y programaci n de la tarjeta de desarrollo DIGILENT SPARTAN 3E STARTER XC35S500E Campo 3 Desarrollo de la Pr ctica Antes de comenzar a utilizar la tarjeta debes adecuar tus diagramas esquem ticos para la implementaci n fisica esto es independientemente del n mero de macros de tu esquem tico las variables en el nivel jer rquico m s alto entradas y salidas hacia el exterior deben tener buffers y pines f sicos PADS Dentro de una macro no puede haber PADS sino s mbolos a conectores de jerarqu a baja Lo anterior es importante debido a que el simulador no te indicar un error pero las herramientas de s ntesis s lo har n Observa la siguiente conversi n Para simulaci n y o para generar una macro Para implementaci n f sica prueba count La imio OS eounti A ia pa dl e 0 mmen count gt Cada Pin debe incluir su respectivo buffer por ejemplo IBUF es un buffer s lo para entradas y OBUF es un buffer s lo para salidas ambos los obtienes de la biblioteca de s mbolos dentro de la edici n esquem tica en la categoria IO Si analizas las categorias indicadas podr
4. J BMM File 7 a 6 3 xc3s500e 4 Manual Compile Order es Chip5Scope Definition and Conn ctio al lbs Import Custom Compile File List J Implementation Constraints File El CREE E E Q IP CORE Generator El Architecture Y Disable Hierarchy Reparsing O MEM File Fie name Pi Force Hierarchy Reparse E Schematic uef_sch_comta a ERE f Locaticm Cleanup Project Files 1v Verilog Module pi T Verilog Test Fixture Cin la A Procbedic3013p2_ prueba pan 4 S Archive Mi VHDL Module B C NoProcessesR Generate Tel Script VHOL Library F VHDL Package Processes sch_co Design Goals amp Strategies E VHDL Test Bench P lata E Design d i ley Deion L Y Design Summary Reports l 30 Ada te project 6 User Cor Design Properties More Info Hot Tangel Eg Synthesize XST Dr Juan Carlos Herrera Lozada jlozadaO1pn mx 3 7 Dise o de Procesadores Dedicados Pr ctica 2 S ntesis l gica CIDETEC IPN M xico 2013 Notar s que el archivo UCF se adicionar autom ticamente a tu proyecto En sources activa el archivo UCF con el Mouse accediendo a los procesos que podemos realizar sobre este archivo Da doble clic sobre Edit Constraints Text y captura los datos indicados en la siguiente figura roject Navi 14 _pruel _prueba xise ucf_sch_conta ucf dr SEP N AProcDedic20131p2_pruebalp2_prueba cf_sch B File Edit View Project Source Process
5. Tools Window Layout Help Oy 30 mo al 9S 8PM Sana ie i gt SIz2 io a 208x 1 NET RELOJ LOC C9 E View O 8 Implementation JE Simulation 2 NET STOP LOC L13 l Hierarchy 3 NET RESET COUNT LOC 114 A 4 NET LD7 LOC F9 A hice 5 NET LD6 LOC E9 NET RELOJ LOC Q9 E ra 6 NET LDS LOC D11 NET STOP LOC L13 E gt 0 sch_conta_leds sch_conta_leds s 7 NET LD4 LOC C11 n i a P XLXL1 conta_leds archconta y 8 NET LD3 LOC F MET PE E UT LOC L A 7 s 9 NET LD2 LOC el NET LD7 LOC F9 C A 10 NET LD1 LOC E12 NET LD6 LOC E9 m al 11 NET LDO LOC F12 NET LD5 LOC D11 z O NET LD4 LOC C11 A gt gt NET LD3 LOC FLL h DP 2 No Processes Running NET LD2 LOC 11 A Processes ucf_sch_conta ucf NET LDI 10 Elz 57 ul Y User Constraints NET LDO LOC F12 A E Edit Constraints Text la i Start a Design 0 Files D Libraries P 3 conta_leds vhd E Design Summary out of date fe C Xilimx14 41ProcE LOC C9 indica que la variable RELOJ del diagrama esquem tico est asignada al pin C9 del FPGA en cuesti n De igual forma en L13 se tiene un push button La informaci n de los pines amarrados para los leds as como otros que puedes utilizar con prop sito general push buttons dipswitch LCD se consulta en el manual de usuario de la misma tarjeta Es muy imp
6. e Read Device Status One Step 54F sb One Step X5VF Launch File Assignment Wizard Set Target Device B oundary Scon 6 ISE MPACT P 490 Boundary Scan A Y File Edit View Operations Output Debug Window Help DIH 00x223X18 27 e IMPACT Plows 08x 3 Boundary Scan AGA a SystemACE A f ln Create PROM Fite PROM File TOI Lame cnu E WebTalk Data xc 345000 esla xc2chla sch_conta_led bypass bypass IMPACT Processes pgx Avalable Operations are Program Get Device 1D gt Get Device Signature Usercode Read Device Status gt One Step SVF One Step XSVF Proeram Succeeded e Boundary Scan Console Campo 4 Validaci n de la Pr ctica 1 45 puntos Dise a un contador ascendente descendente de 8 bits que con ayuda de una variable externa asignada a un interruptor te permita controlar la direcci n del conteo Considera el RESET y el STOP conect ndolos a dos Push Buttons de la tarjeta de desarrollo 2 35 puntos Dise a un contador ascendente descendente de 8 bits que con ayuda de una variable externa asignada a un interruptor de manera ascendente cuente s lo n meros pares y de manera descendente s lo n meros impares Considera el RESET y el STOP conect ndolos a dos Push Buttons de la tarjeta de desarrollo 3 20 puntos Realiza un listado sencillo de las principales caracter sticas de la tarjeta Spartan 3E Campo 5 Conclusiones individuales Dr Juan Carlos H
7. errera Lozada jlozadaO1pn mx 117 Dise o de Procesadores Dedicados Pr ctica 2 S ntesis l gica CIDETEC IPN M xico 2013
8. in CONTB 7 lt 0 gt ld7 lasefias lat las laz lal 1 Lab end process asignaleds END archconta_leds El circuito completo consta de la macro en VHDL con tres procesos el primero divisor es el encargado de dividir el reloj maestro de la tarjeta de 50 MHz a una frecuencia m s baja que pueda ser utilizada en dise os de prueba Este proceso de forma independiente y con modificaciones simples te ser muy til para otros proyectos Dr Juan Carlos Herrera Lozada jlozadaO1pn mx 2 1 Dise o de Procesadores Dedicados Pr ctica 2 S ntesis l gica CIDETEC IPN M xico 2013 El segundo proceso es propiamente el contador de 8 bits contabin que cambia de estados con la frecuencia dividida proveniente del proceso anterior El tercero de los procesos asiganleds permite la asignaci n individual de cada bit del contador con un LED de la tarjeta de desarrollo A continuaci n se muestra el diagrama esquem tico que debes completar para todas las l neas utiliza los mismos nombres que indica el diagrama esquem tico Observa que RESET est conectado a VCC con la intenci n de que siempre est activo el contador que divide el tiempo El componente VCC est disponible en la biblioteca de s mbolos de la edici n esquem tica La se al de reloj se introducir a trav s de un PAD etiquetado como RELOJ al que se le conectar un BUFG dado que se trata de una se al variante en el tiempo y que se puede conectar a varios elemen
9. lo desde Operations gt Program Aparecer n las opciones de la programaci n mantenlas por omisi n presionando OK Se debe visualizar como en la siguiente figura Comenzar la descarga del archivo de bits hacia el FPGA de la tarjeta de desarrollo tal y como se observa en las siguientes pantallas Est misma metodolog a es extensiva para todos tus proyectos Es importante que recuerdes que el FPGA tiene algunos pines asignados para su configuraci n previa que despu s cambian de funci n para acoplarse a tu dise o por lo mismo es recomendable que desconectes moment neamente GND de tu circuito armado en el caso de tener componentes externos a la tarjeta es decir que no haya nada que est conectado a GND antes de que descargues la configuraci n a la tarjeta Dr Juan Carlos Herrera Lozada Dise o de Procesadores Dedicados CIDETEC IPN M xico 2013 jlozadaO1pn mx 6 7 Pr ctica 2 S ntesis l gica ISE MPACT P490 Bouna Sconl A b File Edit View Operations Output Debug Window Help a E JE MEACT Flow 059x 2 Boundary Scan i E SystemACE 5 Create PROM File PROM File e E WebTalk Data T 1 Get Device ID 1001 sch_co Get Device Signature Usercade One Siep SWF One Step XS5VF Add SPVBFI Flash Assign New Configuration File Set Programming Properties Set Erase Properties MPACT Processes 0R Available Operations arec Erogram bet Device ID G t Device Signature Usertod
10. ortante que el archivo UCF creado coincida con los nombres de las variables declaradas en los I O Markers PADs de tu diagrama esquem tico 3 3 Implementaci n Para la implementaci n de tu circuito todas las fases del dise o hasta el archivo de bits que configurar al FPGA debes estar en el Project Navigator manipulando el archivo del diagrama esquem tico que representa la jerarqu a m s alta de tu dise o y para el cual generaste un archivo UCF que determinar qu n mero de pin se le asignar a cada I O Marker Comprueba que s lo est el esquem tico que deseas implementar preferentemente esto lo puedes verificar en la lista sensitiva de tu proyecto Expande la opci n Implement Design del rea Process for Source tal y como lo muestra la siguiente pantalla a la izquierda Posteriormente trasl date a Place amp Route y da doble clic sobre esta opci n Notar s que si todo es correcto comenzar n a validarse todos los procesos de manera autom tica Elige el archivo Place amp Route Report y observa la cantidad de recursos utilizados dentro del FPGA Podr s advertir que el par metro comparado es el n mero de SLICEs o CLBs Bloques L gicos Configurables dentro del dispositivo En ocasiones al momento de realizar la implementaci n fisica obtienes errores derivados de conexiones flotantes simbolos que aparecen juntos pero que no est n conectados pines definidos con el mismo nombre varias veces pines que no tienen su re
11. ry Scan Ele Edit View Operations Output Debug Window Heip CA GSE wE AN PACT Flows Dgx a Boundary REAN 5 SatemacCE m Create PROM File PROM File e E WebTalk Data BPACT Prootiser pfx Available Operations are E prae Coreode A Right glij md F e m M Add Alen Derioes Ct 0 Add Non Xilins Device Cilek initialize Chain Ctd Cable Auto Connect Cable Setup Cuiput Fibe Type i Ser importante iniciar esta cadena seleccionando Initialize Chain al hacerlo observa que se muestran tres chips el primero a la izquierda es el FPGA Spartan 3E XC35S500E los dos siguientes integrados son memorias que contiene la tarjeta y que se puede programar para mantener una configuraci n que se leer a al alimentar la tarjeta Notar s que est n conectados entre s conformando una cadena chain Dr Juan Carlos Herrera Lozada Dise o de Procesadores Dedicados CIDETEC IPN M xico 2013 jlozadaOipn mx Pr ctica 2 S ntesis l gica 5 7 lb Dt IMPACI P4909 Boundary Scan p DeB MPACT Flows Ta Boundary Scan E SystemACE 8 Create PROM File PROM File TO 2 E WebTalk Data MPACT Processes OS 3x XQ 27 FR MM a TG ST TT D8x Right chick device to select operations xc345000 bypass Hoag x Available Operations are Do you want to continue and assign configuration files s EP Auto Assign Configuration Files Query Dialog Dont show this message again save the
12. setting in preference Ge Jr Identify Succeeded Boundary Scan Aparecer primeramente un cuadro de di logo que te solicitar el archivo de bits con el que se programar el FPGA tal y como se aprecia en la siguiente figura Busca en la carpeta de tu proyecto el archivo bit que corresponde al mismo nombre de tu diagrama esquem tico pero con la extensi n siguiente me m OSO XGOx ox IMPACT Flors se Boundary Scan i SystemacE n Create PROM File PR o E WebTalk Data MPACT Processoz valable Operations are b Gel Device ID Get Device Signature L56 p Head Device status Console EE TEE Look in li My Computer 4 pris A Ak A A A B Al namie De Assign New Configuration File im A L Elio 14 4 Frocbedic20131p2_prueba ah gonta leda but Fibes of type All Desion Files bit rbt anky isc bad Bit Observa la figura _ m NO Amig pcoone_dir isecontig netgqen xin auto 0 xdi xii sch conta leds bit Posteriormente continuar el proceso para programar las memorias ign ralos utilizando la opci n Bypass ya que nosotros no programaremos estos dispositivos Una vez concluido el proceso de la cadena posici nate sobre el FPGA chip de la izquierda en la ventana de iMPACT y con el bot n derecho del Mouse acciona Program para descargar tu archivo bit al FPGA Tambi n puedes hacer
13. spectivo buffer o se ales de reloj se ales de entrada que conectas a varios bloques que no tienen un BUFG buffer global asignado Abre el archivo Pad Report para verificar la asignaci n fisica de pines 3 4 Programaci n A partir de este momento debes conectar la tarjeta Cuando lo hagas por primera vez autom ticamente se instalar el driver correspondiente Posici nate con un clic del Mouse sobre la opci n Generate Programming File del rea Process for Source y con el bot n derecho del mismo Mouse accede a las propiedades de esta opci n y dir gete a la pesta a Startup Option y ah cambia la propiedad Start Up Clock a un valor JTAG Clock que es el tipo de cable que utilizaremos Dr Juan Carlos Herrera Lozada jlozadaO1pn mx 4 1 Dise o de Procesadores Dedicados Pr ctica 2 S ntesis l gica CIDETEC IPN M xico 2013 Property Name FPGA Start Up Clock Enable Internal Done Pipe Done Output Events Enable Outputs Output Events CCLK User Clock dep SIDER Default Niv E Wait for DLL Lock Output Events Drive Done Pin High Property display level Standard Y Display switch names Default Apply conta_leds sch E Ej View 18 Implementation e Simulation El Hierarchy 2 p2_prueba Sa 5 E xc3s500e 4fg320 Eg Process Properties Startup Options 5 2 Dsk sch_conta_leds sch_conta_leds s PP S fx XLXL1 conta_leds archcon
14. ta Category ia F ucf_sch_conta ucf z General Options k g StartUpCik Configuration Options m Startup Options g DonePipe vr Readback Options g DONE_cycle g GTS_cycle PL No Processes Running 9 S ay g GWE_cycle Processes sch_conta_leds ag g LCK_cycle E 65 024 Implement Design a DriveDone E NO Translate lala QO Map PAA Place amp Route NO Generate Programming File Eg Configure Target Device Analyze Design Using ChipScope Start Design Files Libraries 22 Pam tee Al aceptar las modificaciones regresa a desglosar los archivos de Generate Programming File y activa Manage Configuration Project IMPACT View Q Implementation gt 8 Simulation Hierarchy p2_prueba a xc3s500e 4fg320 e ale sch_conta_leds sch_conta_leds sch i XLXL_1 conta_leds archconta_leds conta F ucf_sch_conta ucf 4 mi T No Processes Running Processes sch_conta_leds Q Map H TAA Place amp Route NO Generate Programming File o Configure Target Device F Generate Target PROM ACE File La herramienta iMPACT te mostrar una pantalla en blanco Da doble clic sobre Boundary Scan Notar s que en el centro de la pantalla aparece un mensaje que te indica que con el bot n derecho del Mouse puedes inicializar una cadena de programaci n IP ISE IMPACT P 49d Bounda
15. tos a la vez De acuerdo a las caracter sticas especificas de esta tarjeta de desarrollo revisar manual de la tarjeta SPARTAN 3E STARTER tanto los push buttons como el dipswitch no tienen resistencias alambradas por lo que se requiere utilizar resistencias de Pull Down localizadas en la biblioteca de s mbolos de la edici n esquem tica Observa c mo se alambraron las entradas STOP y RESET_COUNT con su respectivo IBUF Cada una de las salidas del contador para cada LED de la tarjeta tiene su respectivo OBUF CREO conta leds coco q u o socorro o o q o Pre a A o A AA o A e O a E e A o a A e a e o e PALAS AE e EDEN A O 3 2 Asignando n mero a cada pin f sico Para asignar un n mero de pin debes crear un archivo de pines UCF User Constraint File que determinar la localizaci n de cada pin desde un archivo de texto Para ello accede al men principal y en Project selecciona New Source posteriormente elige Implementation Constraints File y nombra tu archivo ar ISE Project Navigator P 49d CAXilimx114 4 i 7 dic20131p2_prus TN W File Edit View Source Process Add Tools Window Layout Help corta a Mew So Wizard 000017 E 20 324 gt 0 ais C Design El Add Source Select 5 T Select Source e dj View 9 BE Imple Es Add Copy of Source YP l Hierarchy A Seleda source type He name and Es location fal E p2_prueba New VHDL Library K
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