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VHDL2TV: Outil de génération des programmes prêts à - SoC

1. Id2 Id2_ Id Id2_ Id Id Id2_ Id2_IdVIE Id Alpha Id AlphaNum Nat Num Nat Num Alpha Al IZlal Iz Num 01 19 AlphaNum Alpha Num _ 20 20
2. 0 after 2 ns endif end if end process end arc 15 20 A 2 Test2 Le programme VHDL temporis g n r dans le deuxieme test est constitu de deux fichiers VHDL 1 le fichier testbench qui est le m me que celui du premier test 2 le fichier d crivant la fonctionnalit de la porte n xor donn ci dessous Entity Declaration s_init false entity n_xoris if NOW gt 0 ns then port ife_2 event and e_1 0 and e_2 1 then s lt 0 after2 ns e_1 in bit elsife_2 event and e_1 0 and e_2 0 then e_2 in bit s lt l after 3 ns s out bit elsife_l event ande_1 l ande_2 0 then s lt 0 after2 ns end n_xor elsife_l event and e_1 0 ande 2 0 then s lt l after 3 ns Architecture Declaration elsife_2 event and e_1 l ande 2 0 then architecture arc ofn_xoris s lt 0 after 1 ns elsife_ 2 event and e 1 l ande 2 l then begin s lt l after 4 ns pr_s process e_1 e_2 elsife_l event and e_1 0 ande 2 1 then variable s_init boolean s lt 0 after 1 ns begin elsife_l event and e_1 1 ande_2 1 then s lt l after 4 ns endif De else end process s lt not e_1 xore_2 end arc end if 16 20 B Les grammaires des descriptions d entr e de VHDL2TV B 1 La grammaire des descriptions fonctionnelles en VHDL vhd file entity architecture entity ENTITY VHDLID IS PORT ports END VHDLID ports port ports port port
3. Mode d emploi de VHDL2TV o 14 5 4 ada ae amp pot dan data s 06 SL Tistallation ia lu me bre ARS aa NU pales Le ne 06 3 2 Les descriptions d entr e de VADLITV 2 200202 des dun Det date 06 3 2 Les commandes d appel de VHDL2TV 07 4 Exemples AS TESIS sii idol Rae D at Ve DNS ER a 4 10 POS D SOL Er DAT NA M rt A a no sl tnt ne 10 CONCISO eds te ANR e AS RCA O ue e PE 14 R f rences ue te o A a a e ia 15 2 20 1 Introduction Ces travaux concernent l analyse de circuits num riques temporis s Ces circuits sont compos s de portes logiques auxquelles des d lais de propagation de fronts sont associ s Ces circuits sont repr sent s la fois par un mod le fonctionnel d crit en VHDL et par un mod le temporel qui associe chaque bloc fonctionnel des d lais de propagation Afin de l analyser on int gre les annotations temporelles du mod le temporel dans le mod le fonctionnel afin d obtenir un mod le fonctionnel et temporel d crit en VHDL sur lequel les techniques de simulation classique peuvent tre appliqu es Pour faciliter une telle analyse il serait pratique d avoir un outil qui permet de g n rer un programme VHDL temporis pr t simuler partir d un simple programme VHDL d crivant un circuit donn et les annotations temporelles associ s aux portes les d lais de propagation des fronts des portes du circuit Ceci est l objet de l outil VHDL2TV L outil VHDL2TV a t d vel
4. partir des d lais de configurations La commande vhdl2tv d flip flop vhd t d flip flop timing tmp 1 e d flip flop env o d flip flop testbench vhd vsim circuit g n re la premi re version du programme VHDL pr t simuler par d faut simv gate On rappel que ce programme est constitu que de deux fichiers vhd le fichier qui d crit le composant associ au circuit et le fichier testbench d flip flop testbench vhd La commande vhdl2tv d flip flop vhd t d flip flop timing tmp 1 e d flip flop env o d flip flop testbench vhd simf assign g n re le programme VHDL pr t simuler dont les composants associ s aux portes du circuit sont repr sent s par des affectations concurrentes par d faut les composants sont repr sent s par des processus simv process 9 20 4 Exemples de tests Dans cette section on pr sente un exemple de tests pour l outil VHDL2TV L int gralit des tests d roul s sur divers circuits est d crite dans la page web la page web de l outil r f renc e BE1 1c Porte n xor la repr sentation de la porte logique n xor OU exclusif compl ment dont les entr es sont el et e2 et la sortie est s et sa fonctionnalit sont d crites dans la figure 3 pr sent e ci dessous el 2 a b Figure 3 Porte n xor a son symbole b sa table de v rit Nous avons vu dans la section pr c dente le programme VHDL qui d crit la fonctionnalit de la porte le fichier
5. 5 7 10 1415 16 20 23 t Figure 5 le chronogramme des signaux d entr e et de sortie obtenu par simulation le deuxi me test Comparaison avec le formalisme d automates temporis s Le mod le des programmes VHDL temporis s g n r s par l outil VHDL2TV en utilisant le mod le temporel complet est plus pr cis contrairement au mod le d automates temporis s Cependant la taille de ces programmes qui d pendent du nombre de configurations des fichiers de timing associ s aux portes du circuit analyser est assez grande On rappel que dans le mod le d automates temporis s g n r s par l outil VHDL2TA les d lais des configurations ne sont pas sp cifi s d une mani re pr cise car ceci rend le mod le plus complexe et augmente beaucoup sa taille En fait pour tous les fronts montants resp descendants de sortie de chaque porte du circuit analyser on prend en compte tous les d lais compris dans l intervalle dl du resp dl du tel que dl et du resp dl et du repr sentent respectivement le temps minimum et le temps maximum de tous les d lais des configurations induisant un front montant resp descendant sur la sortie de la porte Comme cons quence le deuxi me mod le est une abstraction du premier 12 20 5 Conclusion L outil VHDL2TV permet de g n rer des programmes VHDL temporis s mod lisant les circuits analyser par simulation partir de leur partie fonctionnelle d crite par un s
6. VHDL temporis g n r par l outil VHDL2TV dans le premier test est constitu de deux fichiers VHDL 1 le fichier testbench donn ci dessous Entity Declaration entity test_n_xoris end test_n_xor Architecture Declaration architecture arc of test_n_xoris Declaration des signaux equipotentielles internes entrees signal e_1 bit signal e_2 bit sorties signal s bit d claration des composants component n_xor is port e_1 inbit e 2 inbit s out bit end component n_xor begin begin Instanciation du circuit n_xor inst_comp_n_xor port map e_1 e_2 s n_xor le processus associ l environnement env process begin e_1 lt 0 e_2 lt wait for 100 ns wait for 5 ns e_1 lt l wait for 5 ns e 2 lt l wait for 5 ns e_1 lt 0 wait for 5 ns e_2 lt 0 wait for 120 ns assert false report fin de simulation severity failure end process end arc 2 le fichier d crivant la fonctionnalit de la porte n xor donn ci dessous Entity Declaration entity n_xoris port e_1 in bit e_2 in bit s out bit endn_xor Architecture Declaration architecture arc of n_xor is begin begin pr_s process e_1 e_2 variable s_ bis bit begin s_bis not e_1 xore_2 if NOW 0 ns then s lt s_bis after 0 ns else ifs_bis 1 then s lt l after 4 ns elsif s_bis 0 then s lt
7. d environnement qui d crit le comportement des deux signaux entr es el et e2 le fichier de timing qui contient les d lais des configurations de la porte le fichier d intervalles des d lais associ s aux fronts montants et descendants de la porte Nous avons fait deux tests Dans le premier on emploi le fichier d intervalles de d lais tandis que dans le deuxi me on emploi le fichier de timing Dans les deux tests nous avons effectu l analyse par simulation en utilisant le simulateur ModelSim sur le programme VHDL pr t simuler g n r e par l outil VHDL2TV Le but est de v rifier si le comportement de la sortie de la porte est conforme sa fonctionnalit A titre d indication ModelSim est un outil de simulation HDL de Mentor Graphics qui supporte plusieurs langages Verilog SystemVerilog VHDL SystemC Premier test Le programme VHDL g n r par l outil VHDL2TV est constitu de deux fichiers VHDL un fichier qui d crit la porte n xor sous forme d un composant dans lequel les informations temporelles fourni dans le fichier de d lais ont t int gr s on a choisi d int grer les valeurs maximales quand il s agit d un intervalle pour un front car c est un mod le ponctuel un fichier testbench qui d crit l environnement dans un process et instancie les ports du composant n xor par les signaux el e2 et s Les deux fichiers sont donn s dans l annexe A 1 La commande employ e pour g n rer ce programme VHDL t
8. l outil VHDL2TA 2 Un module de g n ration des fichiers VHDL qui constituent ensemble le programme VHDL temporis pr t simuler partir du format interm diaire produit par l analyseur Ce module nomm figure2sim est int gr dans l outil VHDL2TA 2 2 Les descriptions d entr e et sortie Comme le montre la figure 4 l outil prend en entr e les descriptions suivantes 4 20 b up c 0 d 0 a up 4 bdncldladn3 a lt b or c xor d Fichier temporel 5 up 20 down process a b c 10 down 25 up begin 15 up if a 1 then a Fichier environnement VHDL NS NON 4 NS M L EE bup O x a 10 i R seau d automates gt temporis s HyTech a izi UPPAAL IMITATOR 2 Figure 2 Les descriptions d entr e sortie de l outil VHDL2TA la partie fonctionnelle du circuit programme VHDL est donn e par une description en VHDL Chaque bloc combinatoire resp s quentiel est d crit par une affectation concurrente resp processus la partie temporelle du circuit d lais des portes d crit les d lais de propagation des fronts sur la sortie des portes du circuit Il existe deux types de descriptions 1 les descriptions donn es sous forme d un fichier dans lequel deux intervalles de d lais sont associ s chaque porte mod le temporel bi bounded delay 2 les descriptions dans lesquelles on associe un fichier de timing configuration front sortie temps pour chaque porte mod le STG complet On le
9. sup rieures moy s lectionner les valeurs moyens leur partie enti re sup rieure des bornes des intervalles randon s lectionner des d lais al atoires dans les intervalles des d lais c est la valeur que temp select prend par d faut Le reste des options options qu on peut passer en param tres dans la commande vhdl2tv sont donn s ci dessous 8 20 debug abr g d cette option permet de donner plus d informations de debugage warning abr g w cette option permet d afficher tous les warnings sans exception A titre d indication pour avoir un menu d aide de la syntaxe de la commande vhd1l2tv il suffit de taper la commande suivante vhdl2ta h help ou help Exemples d appels La commande vhdl2ta n xor vhd t n xor delays tmp 2 e n xor env o n xor testbench vhd ts max g n re le programme VHDL pr t simuler dont le fichier testbench est nomm n _xor testbench vhd partir des intervalles des d lais des portes La commande vhdl2ta n xor vhd t n xor delays tmp 2 e n xor env o n xor testbench vhd g n re le programme VHDL pr t simuler dont le fichier testbench est nomm n xor testbench vhd partir des intervalles des d lais des portes en consid rant cette fois que les bornes sup rieurs La commande vhd12tv n xor vhd t n xor timing tmp 1 e n xor env o n xor testbench vhd g n re le programme VHDL pr t simuler dont le fichier testbench est nomm n xor testbench vhd
10. ILE_NAME Grammaire B fichier de timing de portes me_ file sorties sorties sorties sortie sortie sortie param configurations param signals_in out_in TIME signals_in signal signals_in signal configurations configuration configurations configuration configuration n_10 time nio nioiolio 10 0 1 T Idn lup signal VHDLID time NUMBER up u U dn d I D VHDLID Id FILE_NAME Id2 NUMBER Nat Les mots UP DOWN UP TIME sont des mots cl s Elles peuvent tre s crire aussi en minuscules B 3 La grammaire des descriptions d environnement env_file type_env behaviors_env type_env CYCLIC AUTOMATON ENVIRONMENT AUTOMATON CYCLIC ENVIRONMENT AUTOMATA ENVIRONMENT IE 19 20 behaviors_env clock_def signals_behavior clock_def CLOCK signal WITH THI time TLO time INVERSE NCYCLES NUMBER signals_behavior signal_behavior signals_behavior signal_behavior signal_behavior signal time_fronts signal value time fronts time front time_ fronts time front time_front time front time time front front up dn signal VHDLID time NUMBER value 0 l 1 up UPI dn DOWN IDNI VHDLID Id NUMBER Nat Les mots CYCLIC AUTOMATON ENVIRONMENT CLOCK WITH THI TLO INVERSE NCYCLES UP DOWN DN sont des mots cl s Elles peuvent tre s crire aussi en minuscules
11. VHDL2TV Outil de g n ration des programmes pr ts simuler Manuel d utilisation Equipe System On Chip SOC Laboratoire d Informatique de PARIS 6 LIP6 Unit Mixte de Recherche UMR 7606 CNRS UPMC Abdelrezzak BARA Emmanuelle ENCRENAZ 12 Janvier 2011 R sum Ce document est un guide d utilisation de l outil VHDL2TV Translation of VHDL Programs to Timed Automata qui permet de g n rer un programme VHDL temporis pr t simuler partir d un simple programme VHDL d crivant la fonctionnalit du circuit analyser les annotations temporelles associ es ses portes et l environnement de ses signaux d entr e Ceci permet de faciliter la t che d analyse de circuits en utilisant les techniques de simulation L outil VHDL2TV a t utilis pour passer des simulations sur la m moire SPSMALL CEFX06 Le module de g n ration des programmes VHDL temporis s de cet outil fait partie des modules de l outil VHDL2TA Mots cl s Circuits asynchrones Circuits M moires Langage VHDL Programmes VHDL temporis s Abstraction fonctionnelle MYGALE Abstraction temporelle TIMEX Architecture de la m moire SPSMALL Simulation ModelSim 1 20 Tables des mati res LH MTOQUSUON sp as eee M Se a tr ia ah e ste 03 2 Description de VHADL2TV L rida Don UE e dia da AN amd 04 2y Architecture Si ge a RE LS e Dar te RD St fe ne 04 2 2 Les descriptions d entr e sortie 242 2 4 4 4 na De pti dd Sen 04 3
12. VHDLID mode BIT mode IN TOUT architecture ARCHITECTURE VHDLID OF VHDLID IS def_signals BEGIN statements END VHDLID def_signals def_signal def_signals def_signal def_signal SIGNAL VHDLID BIT statements statements signal_assignment_statement statements process_statement signal_assignment_statement VHDLID lt exprl exprl expr expr op2 expr expr BITVALUE VHDLID expr op2 expr Y NOT expr expr expr VHDLID BITVALUE process_statement process_label PROCESS signals_names_list Y BEGIN process_statement_part END PROCESS process_label gt process_statement_part 1f_statement if statement IF if _statement_ END IF 1f_statement_ condition THEN signal_assignment_statement ELSIF if_statement_ condition THEN signal_assignment_statement condition THEN signal_assignment_statement ELSE signal_assignment_statement condition guard_exprl guard_exprl guard_expr guard_expr op2 guard_expr guard_expr VHDLID BITVALUE guard_expr op2 guard_expr NOT guard_expr guard_expr gt signals_names_list signal_name signals_names_list signal_name process_label VHDLID 17 20 signal_name VHDLID op2 ANDIORIXOR BITVALUE 0 1 1 VHDLID Id FILE _ NAME Id2 NUMBER Nat Les mots pr sent s ci dessous sont des mots cl s Elles peuvent tre s crire aussi en minus
13. cules ENTITY ARCHITECTURE OF IS BEGIN END SIGNAL BIT IN OUT PROCESS IF ELSE ELSIF THEN NOT AND OR XOR B 2 La grammaire des descriptions temporelles Comme on a vu auparavant il existe deux types de descriptions temporelles que l outil VHDL2TA prend en entr e 1 les descriptions d intervalles des d lais associ s chaque porte du circuit mod liser donn sous forme d un fichier 2 les descriptions dans lesquelles on associe un fichier de timing configuration front sortie temps pour chaque porte du circuit Ces fichiers sont accessibles via les informations mentionn es dans un fichier principale repr sentant de la description temporelle Ci dessous on pr sente les deux grammaires associ es ces deux mod les B 2 1 La grammaire de la syntaxe du premier mod le temp_ file delay_signals delay_signals delay_ signal delay_signals delay_ signal delay_signal signal time_front_dn time_front_up signal time_front_up time_front_dn gt time_front_dn time dn time time up time_front_up time up time time dn signal VHDLID time NUMBER up UPI dn DOWNIDN B 2 2 La grammaire de la syntaxe du deuxieme modele Grammaire A fichier principale 18 20 temp_file temp_signals temp_signals temp_signals temp_signal temp_ signal temp_ signal signal timing file_ signal signal VHDLID ming_file_signal F
14. e programme est constitu d un fichier testbench et de plusieurs fichiers VHDL Par d faut l option prend la valeur gate repr sentant la deuxi me version A titre d indication la premi re version est repr sent par la valeur circuit sim format abr g simf indique le format VHDL dans lequel les composants associ s aux portes du circuit sont repr sent s Les composants peuvent tre repr sent s soit par des processus process soit par des affectations concurrentes assign Il est tr s recommand d employer la premi re repr sentation pour diff rents raisons car elle est bien adapt e pour repr senter les blocs s quentiels et elle permet une meilleure lisibilit du code Cette option prend la premi re valeur par d faut A titre d indication on ne peut employer le deuxi me format simf assign que dans le cas o le mod le temporel pass en param tre de l option temp est de type 1 mod le temporel complet temp select abr g ts cette option peut tre employ e quand l option temp prend en param tre un mod le temporel de type 2 fichier de d lais Avec cette option on peut sp cifier les crit res de s lection des d lais des configurations sur un intervalle de d lais Les crit res de s lection que cette option peut prendre en param tre sont list s ci dessous min s lectionner les bornes inf rieures des intervalles des d lais associ es aux portes max s lectionner les bornes
15. el temp file et son type temp type 1 sil s agit d un mod le temporel complet 2 s il s agit d un mod le temporel bi bounded delay Par d faut les d lais des portes sont nuls si cette option n est pas sp cifi e On peut mettre t la place de temp dans la commande env abr g e cette option d crit l environnement du circuit Elle permet de fournir le fichier d environnement env file Par d faut le comportement des signaux d entr e du circuit est stable la valeur 0 si cette option n est pas pass e en param tres de la commande vhdl2ta out abr g o cette option permet de passer en param tre le nom du fichier testbench qui constitue avec les autres fichiers VHDL d crivant la partie fonctionnelle et temporelle des portes du circuit le programme pr t simuler Tous les fichiers vhd g n r s sont dans le m me r pertoire courant que celui du fichier testbench Les options sim options sp cifiques au programme pr t simuler g n rer sont sim version abr g simv il existe deux versions des programmes VHDL pr ts simuler qu on peut g n rer avec l outil VHDL2TA 1 la premi re version dans laquelle on associe un seul composant pour tout le circuit le programme n est constitu que de deux fichiers 2 la deuxi me version dans laquelle un composant VHDL est associ pour chaque porte du circuit en d crivant sa fonctionnalit et ses annotations temporelles en cons quence l
16. emporis est donn e comme suit 10 20 vhdl2tv n_ xor vhd t delay tmp 2 e envl env o testbench vhd ts max A titre d indication on peut employer l outil VHDL2TA en utilisant son mode d emploi sim pour g n rer ce programme VHDL temporis La commande employ e dans ce cas est donn e comme suit vhdl2ta n xor vhd t delay tmp 2 e envl env m sim o testbench vhd ts max Le comportement attendu de la sortie de la porte dans ce test est donn comme suit s 7 down 14 up 17 down 24 up Le chronogramme obtenu par la simulation du programme VHDL temporis g n r en utilisant l outil ModelSim est d crit dans la figure 4 Comme on peut le voir le comportement du signal de sortie s dans est bien conforme ce qu on attend signal s i 1 1 i signal e_2 1 1 y i T T T 1 1 i 1 i 1 1 1 1 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i signal e_1 f i i A 1 1 1 oa 1 1 1 1 1 1 oa 1 1 i o 5 7 10 1415 17 20 24 t Figure 4 le chronogramme des signaux d entr e et de sortie obtenu par simulation le premier test Le mod le temporel employ pr c demment n est pas complet car il associe deux d lais ponctuels pour la porte pour toutes les configurations L un d entre eux pour le front montant et l un autre pour le front descendant Pour avoir un mod le complet et pr cis on doit employer le fichier de timing associ la porte qui donne pour chaque configuration son d lai
17. imple programme VHDL et leur partie temporelle L outil est test sur divers exemples de circuits asynchrones certains avec des m moires De plus les programmes VHDL temporis s g n r s repr sentant des circuits cent portes ont t analys s par l outil de simulation ModelSim C est le cas de l architecture compl te abstraite de la m moire SPSMALL de 3 mots de 2 bits extraite au LIP6 Une pr sentation d taill e de l analyse de cette derni re est donn e dans BE11b pp 66 83 et BE10 13 20 R f rences BE10 A Bara E Encrenaz Analyse de l architecture abstraite de la m moire SP SMALL 3x2 bits pr sentation VALMEM Dec 2010 BEI la A Bara E Encrenaz VHDL2TA outil de traduction en automates temporis s des circuits d crits en VHDL Manuel d utilisation rapport interne de l equipe Soc Lip6 2011 BE11b A Bara E Encrenaz VHDL2TA outil de traduction en automates temporis s des circuits d crits en VHDL Jeu de tests rapport interne de l equipe Soc Lip6 2011 BE11c A Bara E Encrenaz VHDL2TV http www Isv ens cachan fr encrenaz valmem vhdl2tv index html 2011 CEFX06 R Chevallier E Encrenaz Tiphene L Fribourg W Xu Timing Analysis of an Embedded Memory SPSMALL WSEAS Transactions on Circuits and Systems vol 5 7 pp 973 978 2006 MS ModelSim Outil de simulation HDL http model com 14 20 A Exemples de circuits A 1 Test1 Le programme
18. le mod le temporel bi bounded delay est une abstraction de ce dernier mod le Delai pour chaque configuration e 1e 2 s time 0 u d 2ns 0 d u 3ns u 0 d 2ns d 0 u 3ns 1d d Ins 1 u u 4ns d 1 d ins u 1 u 4ns La syntaxe pour les deux types de descriptions temporelles est d crite par la grammaire donn e dans l annexe B 2 3 2 3 La description d environnement est donn e sous forme d un fichier qui contient une liste de comportements associ s aux signaux d entr e du circuit mod liser Un comportement d un signal est une suite altern e de fronts montants et descendants des instants croissants ou intervalle d instants La syntaxe des descriptions d environnement est d crite par une grammaire g n ratrice donn e dans l annexe B 3 Voici un exemple de description d environnement des signaux d entr e de la porte n xor Env e 1 5 up 15 down e_2 10 up 20 down 3 3 Les commandes d appel de VHDL2TV La syntaxe g n rale des commandes qu on passe sur l outil est donn e comme suit vhdl2tv lt vhld_file gt temp lt temp_file gt temp_type env env_file out testbench file sim_options options Les param tres pass s dans cette commande vhdl_file le fichier VHDL qui d crit la fonctionnalit du circuit Ce param tre est toujours obligatoire temp abr g t c est l option qui permet de d crire la partie temporelle du circuit Elle prend 7 20 en param tre le fichier tempor
19. opp au LIP6 Universit de Pierre et Marie Curie Paris 6 dans le cadre du projet ANR VALMEM Son code binaire ainsi que quelques exemples de tests de circuits sont t l chargeables partir de la page web r f renc e BEI 1c Organisation du manuel la deuxi me section de ce manuel d crit l architecture de l outil et ses caract ristiques Dans la section 4 on pr sente le mode d installation et d emploi de l outil La section 4 est consacr e la pr sentation de quelques exemples de simulation de circuits en utilisant l outil VHDL2TV pour g n rer le programme VHDL temporis pr t simuler et l outil de simulation ModelSim MS pour simuler ce programme La section 5 conclue ce document 3 20 2 Description de VHDL2TV Dans cette partie on pr sente l architecture de l outil ses modules et ses descriptions d entr e sortie 2 1 Architecture L architecture de l outil est pr sent e dans la figure 1 mentionn e ci dessous IF Figures Env Tempo WISTIANDIA Programme VHDL emporis Figure 1 l architecture de l outil VHDL2TV Principalement VHDL2TV int gre 1 un analyseur qui permet de donner une repr sentation structurelle aux descriptions d entr e de l outil qui sont syntaxiquement correctes la description fonctionnelle du circuit en VHDL la description temporelle des portes du circuit et la description d environnement des signaux d entr e cet analyseur est le m me que celui de
20. ponctuel exact C est le mod le que nous avons employ dans le deuxi me test pr sent ci dessous Deuxi me test Le nouveau fichier r g n r qui d crit la fonctionnalit de la porte n xor est pr sent dans l annexe A 2 le fichier testbench g n r est toujours le m me que celui du pr c dent Le programme VHDL obtenu est plus pr cis maintenant car il int gre pour chaque configuration fonctionnelle son d lai ponctuel propre partir de ce nouveau mod le complet de d lais La commande employ e pour g n rer ce nouveau programme VHDL temporis est donn e comme suit vhdl2tv n xor vhd t signals timing tmp 2 e envl env o 11 20 testbench vhd La commande vhdl2ta qu on passe ici pour g n rer ce programme VHDL temporis est donn e comme suit vhdl2ta n xor vhd t signals timing tmp 2 e envl env m sim o testbench vhd Le comportement attendu de la sortie de la porte cette fois est donn comme suit s 7 down 14 up 16 down 23 up Le chronogramme obtenu par la simulation du nouveau programme VHDL temporis g n r est donn dans la figure 5 Comme on peut le voir le comportement de la sortie de la porte est bien conforme au comportement d crit ci dessus signal s i 1 1 E 1 1 1 on signal e_2 1 1 oa oa 1 1 T T 7 1 i i 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i 1 1 i 1 i i 1 1 i i 1 i signal e_1 1 1 1 1 i 1 1 1 L 1 L 1 1 1 bo E A 1 1 1 1 1 ha 1 i o
21. sous Le fragment de la grammaire VHDL qui g n re ce sous ensemble du langage VHDL est donn dans l annexe B l 1 s lt f e 1 em 2 Process Name Process e 1 em begin a if guard 1 then s lt f 1 else if guard 2 then s lt f 2 else if guard n then s lt f_n end La description de la porte n xor en VHDL est donn comme suit Entity Declaration Architecture Declaration ENTITY n_xor IS ARCHITECTURE arc OF n_xor IS PORT s out BIT BEGIN el in BIT s lt not e_1 xor e_2 e2 in BIT END arc END n_xor 3 2 2 La partie temporelle du circuit d lais des portes d crit les d lais de propagation des fronts montants et descendants des signaux sur les portes du circuit G n ralement la description est donn e sous forme d un fichier dans lequel deux intervalles de d lais ou un d lai ponctuel sont associ s respectivement aux fronts montants et descendants de chaque porte mod le temporel bi bounded delay 6 20 Delai pour chaque front s 1 2 3 4 Une autre option consiste associer un fichier de timing pour chaque porte mod le STG complet Dans ces fichiers on associe un d lai ponctuel pour chaque configuration et pour chaque front d un signal d entr e d une porte qui induit un changement sur la sortie Un exemple d un mod le temporel complet pour la porte n xor est donn ci dessous On peut remarquer que le premier mod
22. ur ajoute aussi un fichier principal dans lequel on associe chaque porte le nom chemin du fichier de timing correspondant On note que dans ce mod le les descriptions sont repr sent es par ces fichiers principaux l environnement du circuit Fichier d environnement d crit le comportement des signaux d entr e L outil VHDL2TV g n re ensuite le programme VHDL temporis s pr t simuler 5 20 3 Mode d emploi de VHDL2TV 3 1 Installation L outil est disponible en t l chargement sur le site web dont l URL est donn e ci dessous http www asim lip6 fr ema valmem vhdl2tv index html 3 2 Les descriptions d entr e de VHDL2TV Dans cette partie on d finit la format des descriptions d entr e de l outil employ es pour g n rer le modele d automates temporis s repr sentant un circuit donn e On se sert de la porte n xor comme un exemple dont la sortie est nomm e s et les deux entr es sont nomm es el et e2 respectivement 3 2 1 La description fonctionnelle du circuit est un programme en VHDL o les blocs combinatoires du circuit sont d crits par des affectations concurrentes et les blocs s quentiels sont d crits par des processus Les programmes accept s par l analyseur de l outil ne contiennent que des affectations simples et des processus de type If elseif elseif else qui affectent une nouvelle valeur un seul signal donn Le format de ces affectations et de ces processus est d crit ci des

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