Anexo A Manual do utilizador do PG04 versão 2
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1. Anexo Manual do utilizador do PGO4 vers o 2 1 Diagrama de blocos A figura 22 cont m o diagrama de blocos simplificado do PGO4 vers o 2 A concretiza o deste perif rico que liga ao PC pela porta paralela feita com duas placas de circuito impresso a placa principal e o painel As sess es 2 e 3 apresentam as duas placas na perspectiva do utilizador Porta Paralela CPLD strobe strobe Visor 7 auto_feed Segmentos finit auto_feed init select_in select_in lack busy busy o D 7 0 8 Tens o i D 7 0 Refer ncia Sa da D 6 4 0 Anal gica Interface Tens o com Refer ncia ADI 7 0 TO cm Cabo done Entrada Do po Paralelo H Anal gica dataRdy enable lack convert 1 7 0 Interruptores clock CRISTAL Conector JTAG cabo s rie Jumper RESET Figura 22 Diagrama de blocos simplificado do PG04 vers o 2 39 2 Placa principal IO5 IOO RENO SEDE OWE Figura 23 Placa principal do PG04 vers o 2 Para facilitar a utiliza o do PG04 apresenta se uma breve descri o dos componentes conectores e jumpers dispon veis na placa principal do PG04 v2 e JTAG um conector que pode ser usado para programar a CPLD usando um cabo s rie em alternativa ao cabo paralelo cuja interface est dispon vel no PGO4 v2 e Reset bot o jumper que liga entrada de reset da CPLD ON n o faz reset porque o sinal de l gic2. a da CPLD aos pinos do encapsulamento PLCC84 Inclui se apenas os sinais acess veis ao utilizador o que exclui por exemplo os sinais usados na configura o por JTAG Alguns nomes est o ligeiramente alterados em rela o ao diagrama de blocos mas a sua identifica o evidente Sinal Pino da CPLD Sinal Pino da CPLD ad 0 P67 d o P15 ad 1 P66 aji P17 adP P65 dp P19 ad 3 P63 d 3 P21 adl4 P71 ajal P23 ad 5 P70 adj5 P24 ad 6 P69 dfe P25 ad 7 P68 d 7 P26 ilo P41 dd 0 P54 ifi P40 dafi P55 2 P39 dd 2 P56 BI P37 ad P57 ilal P36 dd 4 P50 ila P35 dd 5 P51 if6 P34 dale P52 it P33 daf7 P53 oJ0 P84 s 0 P6 oli P83 s 1 P5 o 2 P82 s 2 P3 of P81 s8 P2 old P80 s 4 PI o 5 P79 s 5 P7 o 6 P75 s 6 P11 ofr P72 s 7 P4 io 0 P43 notAck P31 io 1 P44 notAutoFeed P14 io 2 P45 notDataRdy P58 io 3 P46 notEnable P61 io 4 P47 notInit P18 io 5 P48 notSelectIn P20 convert P62 notStrobe P13 clock P9 notBusy P32 reset P74 Tabela 4 Atribui o dos sinais de entrada e sa da da CPLD aos pinos do encapsulamento PLCC84 42
3. a negativa OFF faz reset e TO5 100 da CPLD conector com os pinos livres IO 5 a IO 0 da CPLD e JP6 JP7 jumpers que permitem i usar a porta paralela para programar a CPLD por JTAG ambos os jumper ON ou ii usar a porta paralela para receber enviar informa o de para l gica configurada pelo utilizador ambos os jumper OFF e ADC DAC conversor anal gico digital digital anal gico e Cristal cristal que usado para fornecer um sinal de rel gio CPLD 40 3 Painel o i m a Figura 24 Painel do PGO4 vers o 2 ligado placa principal Apresenta se agora uma breve descri o dos componentes e jumpers dispon veis no painel do PGO4 v2 e J1 J2 jumper n o ligado actualmente e JP1 JP2 JP4 JP5 JP6 JP7 liga o entre o painel e a placa principal de baixo e JP3 interruptores 7 a O e D9 visor de 7 segmentos e sl selector da tens o de entrada do conversor A D i a tens o vem da resis t ncia vari vel R1 jumper na posi o 3 2 ou ii a tens o vem da entrada de udio microfone jumper na posi o 2 1 e MIC entrada proveniente dum microfone e PHONES sa da para uns auscultadores 41 e D8 D1 LEDs 7 a 0 e R1 resist ncia para ajustar a tens o de entrada do conversor A D e R3 resist ncia para ajustar o vol me da entrada de audio 4 CPLD A tabela seguinte apresenta a atribui o dos sinais de entrada e sa d
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