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Ficheiro PDF - Departamento de Engenharia Mecânica

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1. 24 Figura 3 4 Esquema de liga es de um Filtro eerie teneros 24 Figura 3 5 Esquem tico do Selector de Modo eese 25 Figura 3 6 Diagrama de Blocos de liga es do buffer em cada 28 Figura 3 7 Esquema l gico que permite a selec o de cada 29 Figura 3 8 Selec o do DRDY de entrada no microcontrolador 30 Figura 3 9 Esquema l gico que permite selec o de SDOUT 31 Figura 3 10 Diagrama Temporal de uma situa o onde efectuado o sincronismo 31 Figura 3 11 Diagrama de Blocos das liga es para sincronismo em cada PAS 32 Figura 4 1 Perspectiva da Caixa Exterior totalmente 34 Figura 4 2 Perspectiva do Interior das Caixas Exterior e 34 Figura 4 3 Esquema El ctrico da Arquitectura de Controlo de Temperatura 36 Figura 4 4 Diagrama de Blocos as a et eb e ST EIN E ST Fa ea peu 37 Figura 4 5 Mapa dos P los de Fun o Transfer ncia em cadeia aberta 40 Figura 4 6 Diagrama de Bode de Fun o Transfer ncia em cadeia aberta 41 Fig ra 4 7 Pla a Completa natal ES n qa A Sad i a 42 Bd
2. q T q T Amplitude dB Frequ ncia rad s Figura 4 6 Diagrama de Bode de Fun o Transfer ncia em cadeia aberta Como se pode verificar pela an lise da Figura 4 5 e em compara o com o p lo calculado para cadeia fechada verifica se que apesar do sistema em ambas as situa es ser um sistema est vel p los no semi plano complexo esquerdo o sistema em cadeia fechada tem uma maior rapidez de resposta no seguimento da sua refer ncia A partir de uma an lise da Figura 4 6 pode se constatar isso mesmo Com a cor vermelha encontra se marcada a largura de banda do sistema em malha aberta com tracejado a verde assinala se a largura de banda do sistema em malha fechada Contudo para ambos os casos o sistema apresenta uma resposta lenta 4 5 Placa de Circuito Impresso Ap s um elaborado estudo foi elaborada uma placa de circuito impresso afim de ser poss vel a implementa o da Arquitectura de Controlo de Temperatura Nas figuras seguintes encontra se representado a placa completa a sua face superior top a sua face inferior bot assim como as suas respectivas m scaras de protec o de pistas mask As dimens es das figuras n o apresentam nenhuma rela o com as dimens es da placa original As dimens es desta s o 3 3x4 4 cm 41 Controlo de Temperatura dos Sensores Figura 4 8 Face Superior Figura 4 9 M scara da Face Superior
3. Selector de Selector de Selector de modo modo modo Regulador p ADC1 ADC2 ADC3 ns E a n sa sa s Circuito de L gica sincroniza o Programavel Burnier Figura 3 2 Diagrama de Blocos de uma PAS sa Barramento Microcontrolador 3 2 Implementa o da Parte Anal gica 3 2 1 Regulador A parte anal gica da PAS funciona com uma tens o de alimenta o de 5V Como j foi referido esta fonte tem que ser de grande qualidade isto bem regulada e estabilizada e de muito baixo ru do 23 Descri o da Arquitectura de Aquisi o de Sinais O ru do um factor muito importante neste tipo de circuitos porque pode influenciar grandemente a SNR e consequentemente a resolu o efectiva do conversor Neste trabalho utilizou se um regulador vers o fixa a 5V da Burr Brown que tem uma corrente m xima de sa da de 1A e de muito baixo ru do A entrada de AVDD do ADC ainda existe um condensador de desacoplamento REG1117 Figura 3 3 Esquema de Blocos de liga o do Regulador 3 2 2 Filtro De acordo com o teorema de Nyquist um sinal deve ser amostrado a uma frequ ncia igual ou superior ao dobro da frequ ncia m xima do sinal para que este possa ser reproduzido integralmente sem erro de aliasing ou seja sem deforma o do sinal original Dado as caracter sticas do ru do adicio
4. 400 x 20d Vec 208 Vcc 500 100 a x 8T 500 120 500 620 500 x 500 100 a x 8T 411 620 x 500 100 a x 8T l em torno da temperatura de refer ncia 50 C 120 Q Simplificando a express o 4 11 39 Controlo de Temperatura dos Sensores 400 x ooz ree 9 0 00a onde 400 o valor do controlador 0 026Vcc Uxgr e Eo Vcc Upnc logo a fun o de transfer ncia deste bloco a seguinte U 8 oT s 13x10 aVec A fun o de transfer ncia do sistema em cadeia fechada ent o definida por OT s _ Controlador x Processo 4 12 Uper s 1 Controlador x Processo x Sensor substituindo pela fun o de transfer ncia de cada bloco tem se 6T 149 U S s 92x10 resultando num p lo em s 9 2x10 Para averiguar acerca da estabilidade do sistema foi efectuado o seu estudo quanto localiza o dos seus p los e a sua resposta na frequ ncia atrav s do seu Diagrama de Bode Caracter sticas de Amplitude Root Loc us 4 4 4 T q PA om mes af o e em O PR Eixo Imagin rio ss o um fu 4 2 0 2 4 B Eixo Real 3 Figura 4 5 Mapa dos P los de Fun o Transfer ncia em cadeia aberta 40 Controlo de Temperatura dos Sensores Diagrama de Bode A ne o de a RSS
5. Liga es de JT onset etg RUIN NE NNUS eui br eM DES UEM I e ae dum 46 Tabela Ad biga es s indere psi ta ev non d Nd e a o IUe ue Ud 46 Tabela A 5 Modos de Opera o erre vary DIE e iai t xd 46 Tabela A 6 Lista de Material x cate iride viene cere corte e tero oec ud cr des 51 Tabela B 1 Par metros de entrada para Fun o DRIVER 53 Tabela B 2 Vari veis de sa da para Fun o DRIVER OPEN 55 Tabela B 3 Par metros de entrada da Fun o ADS 56 Tabela B 4 Vari veis de sa da da Fun o ADS 57 Tabela B 5 Vari veis de sa da da Fun o DSYNC 57 Tabela B 6 Par metros de entrada da Fun o CALIBRATE eese 58 Tabela B 7 Vari veis de Sa da da Fun o 59 Tabela B 8 Par metros de entrada da Fun o ADS 1 60 Tabela B 9 Vari veis de sa da da Fun o ADS 60 Tabela B 10 Par metros de entrada da Fun o ADS WAKEUP 61 Tabela B 11 Vari veis de sa da da Fun o ADS WAK REUP see 62 TabeErt Descric
6. Figura 4 10 Face Inferior Figura 4 11 M scara da Face Inferior 42 Conclus o 5 Conclus o Os objectivos deste trabalho apresentados na introdu o t m como par metro principal de qualidade a obten o da resolu o efectiva mais elevada poss vel e deste modo explorar ao m ximo todas as potencialidades do conversor anal gico digital Foram efectuadas duas itera es da placa que implementa a arquitectura de aquisi o de dados com vista a obter uma resolu o cada vez melhor Neste momento conseguiu se 16 bits o que se considera j razo vel quando comparada com sistemas de aquisi o existentes no mercado Com a inten o de obter uma resolu o efectiva mais alta foi elaborada uma nova placa de circuito impresso de v rias camadas fabricada no estrangeiro que chegou muito pr ximo do prazo de entrega do relat rio n o sendo poss vel executar os devidos testes O circuito electr nico para o sistema de controlo de temperatura de sensores foi testado numa breadboard estando a quando da finaliza o deste relat rio a placa de circuito impresso pronta para os testes finais Os resultados finais do trabalho ser o entregues o mais brevemente poss vel numa adenda a este relat rio Como resultados finais inclui se a resolu o da placa de aquisi o e os testes do controlador de temperatura j com a placa final Foi tamb m no mbito deste trabalho desenvolvido um driver utilizando as linguagens C e A
7. Relat rio do Trabalho Final de Curso Implementa o da Instrumenta o de um Helic ptero Aut nomo Raul Morgado 0553 Tiago Costa 0562 Lisboa Novembro de 2002 Instituto Superior T cnico Departamento de Engenharia Electrot cnica e de Computadores Trabalho Final de Curso 573 L 2001 2002 Trabalho coordenado por Prof Carlos Silvestre Prof Paulo Oliveira Agradecimentos O trabalho final de curso que usualmente se apresenta ao aluno como a ltima meta a alcan ar possibilita a aprendizagem de novos temas o que torna um projecto desta dimens o bastante aliciante Desta forma queremos agradecer a todos aqueles que tornaram a nossa passagem pelo Instituto Superior T cnico uma mais valia para a vida futura que teremos pela frente Como tal agradecemos ao professor respons vel pelo trabalho Prof Carlos Silvestre por todo o apoio e encorajamento prestado e principalmente por nos ter auxiliado numa hora dif cil e decisiva ao nos receber neste seu projecto Agradecemos ao Prof Paulo Oliveira por sempre se mostrar prest vel em qualquer altura e pelo seu vasto conhecimento que se mostrou numa ajuda preciosa na solu o de alguns problemas que se afiguravam mais dif ceis Agradecemos ao Eng Manuel Rufino ao Eng Jo o Alves e ao Eng Lu s Sebasti o por terem prestado um aux lio importante e permitido um melhor desenvolvimento do trabalho Agradecemos ao Sr Jo o Serralha pela sua boa disposi o e pela f
8. o de v rios perif ricos destinados a satisfazer as necessidades provenientes de 11 Desenvolvimento do Sistema Hardware novas aplica es A velocidade desta arquitectura XA cerca de 10 a 100 vezes a do 8051 Caracter sticas Principais Conector Compat vel com 8051 24 bits endere veis R pidas instru es de multiplica o e divis o Elevado desempenho de convers o Conversor Anal gico Digital a 8 bit com 8 canais Frequ ncia de oscila o acima de 30MHz para 2 7V 5 5V de tens o de alimenta o Ciclo de Instru o de 100ns Interface 50 pinos de Entrada Sa da 4 configura es de sa da program veis Watchdog timer Temperatura de funcionamento de 0 a 70 7 vectores de interrup o por software A PCI utilizada tem uma grande quantidade de conectores os quais permitem a liga o a diversos perif ricos De seguida ser s apresentado o conector com interesse para a execu o do projecto Conector Anal gico P1 Conector Anal gico P1 O subsistema anal gico capaz de adquirir oito diferentes sinais anal gicos Esses sinais e alguns dos sinais adicionais podem ser encontrados no Conector P1 A fun o de cada pino neste Conector detalhado na tabela que se segue 12 Desenvolvimento do Sistema Hardware 3 E e Fun o Refer ncia Baixa Opcional Massa Anal gica ADO AD2 AD4 AD6 Massa Anal gica Tens o anal g
9. 12pF DGND DGND Figura 2 11 Esquema de liga es de entradas e AN para modo sim trico O aumento dos valores destes pares de resist ncias conduz a uma redu o da pot ncia de dissipa o Contudo em todos os casos a corrente m xima dentro ou fora de Veias n o deve exceder a especifica o de 10mA Al m dos modos de opera o j mencionadas calibra o e convers o o ADS1210 tamb m se pode encontrar no modo Sleep Mode Tal como nos outros casos este modo tamb m activado atrav s de uma configura o espec fica do CMR bit MD2 MDO e excitado atrav s de uma nova configura o introduzida na mesma localiza o da anterior O modo Sleep Mode permite a redu o da pot ncia dissipada por parte do ADS1210 Sempre que este modo activado tanto a sa da Bias Voltage Output Veias como a refer ncia interna devem ser desactivadas atrav s da configura o dos bits BIAS e REFO do CMR Para se iniciar a comunica o com o conversor quando este se encontra em Sleep Mode um dos procedimentos seguintes deve ser efectuado caso o pino de entrada CS esteja a ser controlado deve se levar esta entrada ao estado l gico zero ap s o qual a comunica o ser restabelecida normalmente caso o pino CS esteja a actuar de modo amarrado fixo e o ADS1210 se encontre a operar em Master Mode ent o a transi o de estado l gico deve ser feita ao n vel da linha SDIO Se SDIO se encontrar no estado l gico zero a linha SDIO dev
10. 2 1 V ex 421 x A 2 4 p V 2 18 onde a amplitude de desvio padr o do sinal e V representa a vari vel aleat ria que a tens o de entrada do sinal Amostragem ass ncrona do sinal de entrada n o requerida dado a sua natureza aleat ria e n o peri dica O histograma ideal por sua vez dado pela express o seguinte x Az od 2 DE 2 19 A pani com o b 2 e onde Vref o intervalo din mico em toda a extens o do ADC re tamb m designado de full scale dynamic range Vesr A tens o limiar para o n vel i calculada de acordo com a express o seguidamente apresentada J 2xc In P i xo x 2x o 27 v i x Vref 2 20 19 Desenvolvimento do Sistema Hardware onde o sinal V i para i lt 2 deve ser mudado Esta uma express o muito usual porque ela basicamente fornece a caracter stica de quantiza o de um ADC Para o caso de uma fonte sinusoidal caso mais comum utiliza se uma onda sinusoidal bem conhecida com amplitude A V Axsin or 2 21 e cuja fun o densidade de probabilidade 1 mxaMA V Integrando esta express o em ordem tens o obt m se a fun o distribui o P Va Vb 1 sn 2 a 20 2 23 T a qual considera probabilidade da amostra estar no intervalo Va Vb Para um ADC com intervalo din mico Vref e Va Vb 1 convertendo a fun o distribui o de probabilidade continua em discreta
11. o de medir a temperatura de funcionamento do sistema tendo como entrada essa mesma temperatura T s que converte num sinal el ctrico um valor de tens o Upnc para poder ser comparado com a tens o de refer ncia que indica a temperatura desejada e assim se verificar se o sistema de aquecimento deve aquecer ou n o o ambiente onde est o inseridos os sensores O bloco tem como sinal de entrada a temperatura efectiva do sistema T s e como sinal de sa da o seu valor convertido para tens o el ctrica denominado Upnc s A fun o transfer ncia obtida a partir da express o 4 7 que traduz tens o de sa da do amplificador em fun o de Urer Su K xX Upro 7 onde o ganho do sistema Uprc dado pela express o 4 8 e Urer pela express o 4 9 RI U Vec 48 RIA PRC A 4 9 REF aq ns Ea Na express o 4 8 PRC substitu do pela express o 4 10 que traduz a sua varia o com a temperatura PRC Ro ax T 4 10 na qual Ro o valor da resist ncia a 0 C 1000 a o seu coeficiente de temperatura e OT a temperatura temperatura a que est a funcionar o sistema Nas express es 4 8 e 4 9 a vari vel Vcc representa a tens o de alimenta o do sistema que de 12V Substituindo as vari veis Uprc Urer e na express o 4 7 por valores num ricos obt m se uma express o que traduz em fun o da temperatura a que opera o sistema
12. o de transfer ncia do ru do Nrr z uma fun o passa alto de 2 ordem A fun o de transfer ncia do sinal Sa A z 09 e a de ru do dada por Ns o mE 0 27 2 10 Fazendo z e e 5 obtem se para o modulo da fun o de transfer ncia do ru do um filtro passa alto com INL f o 2 11 resultando numa potencia do ru do de quantiza o para frequ ncias superiores banda de interesse de Pe ON e femre 9 60 VOSR 9 2 12 No modulador de 2 ordem consegue se uma SNR de 10 Desenvolvimento do Sistema Hardware SNR tote 72 10 25 1010 E OS Pe 2 T o que equivale a SNR 6 02N 1 76 12 9 50log OSR 2 13 Pode se concluir que quando se duplica a OSR melhora se a SNR para o modulador de 2 ordem de 15dB ou seja de 2 5bits oitava A chave para o sucesso do modulador um integrador O integrador opera como um filtro passa baixo para o sinal de entrada e como um filtro passa alto para o ru do de quantiza o Em consequ ncia disso grande parte do ru do de quantiza o aparece nas altas frequ ncias Usando este tipo de moduladores poss vel implementar um ADC delta sigma com uma taxa de sobreamostragem razo vel O objectivo principal do filtro digital e do filtro decimador extrair os bits de sa da do fluxo de dados e reduzir o d bito bin rio para valores mais usuais Como que o filtro decimador consegue reduzir o d bit
13. o sinal ru do SNR conseguido por um espalhamento da pot ncia do ru do de quantizag o por uma gama de frequ ncias maior Contudo esse melhoramento nunca vai al m de 3dB por cada duplica o do ritmo de amostragem Considere se uma amostra de um sinal x t amostrada no instante t que se encontra no intervalo 1 X uA LEA 2 2 onde A a diferen a entre dois n veis de quantiza o adjacentes ou seja o intervalo de quantiza o Esta amostra ir ser quantizada pelo n vel xi Tem se assim um erro de quantizac o de E x t x 2 e 21 de salientar que este erro tem uma amplitude limitada a A 2 e a amostra x t tem uma probabilidade id ntica de se situar em qualquer ponto do intervalo referido Assim a distribui o do erro de quantiza o uniforme sendo caracterizada pela fun o densidade de probabilidade Desenvolvimento do Sistema Hardware ple A pot ncia de ru do de quantiza o pode ser calculada atrav s de 2 ei pe e 2 2 3 O efeito cumulativo do ru do de quantiza o pode ser tratado como ru do aditivo com um efeito similar ao do ru do branco Deste modo a pot ncia de ru do de quantifica o branco gaussiano e independente da frequ ncia de amostragem fs Assim pode dizer se que a densidade espectral de pot ncia de ru do uniforme na frequ ncia com amplitude Kx como se encontra representado na Figura 2 6 2 2 I m I MID g
14. 1 encontra se um diagrama exemplificativo de como se interliga todo o sistema de aquisi o de sinais e de como os sinais el ctricos pelo sistema Na Figura 2 encontra se um diagrama que representa os principais blocos desta placa e as liga es de cada um deles O seu objectivo fornecer uma vis o geral do que ir ser explicado de seguida A leitura deste cap tulo deve ser acompanhada do desenho do esquem tico que se encontra no anexo A Microcontrolador PAS1 PAS2 PAS3 PAS4 Sinais de entrada Sinais de sa da Figura 3 1 Interliga o do Sistema Cada PAS encontra se dividida em duas partes completamente distintas a parte anal gica e a digital Esta separa o resulta da necessidade de reduzir ao m ximo o ru do existente no circuito e de o ADC necessitar de duas fontes de tens o distintas em que a parte anal gica deve ser primeiro ligada e s depois a digital A separa o entre a parte anal gica e a parte digital feita ao n vel dos conversores pela sua pr pria separa o 22 Descri o da Arquitectura de Aquisi o de Sinais Entrada de Entrada de Entrada de sinais sinais sinais E Filtro Filtro Filtro
15. DRDY ir para o estado l gico baixo Se o resultado contido pelo DOR n o for lido dentro de um per odo de tempo definido por zi l DATA ent o o novo resultado de convers o sobrepor se ao antigo ou seja substituir antigo resultado 15 Desenvolvimento do Sistema Hardware Os pinos denominados de Serial Data Input SDIO e Serial Data Output SDOUT do ADS1210 constituem respectivamente o modo de acesso entre o utilizador e a synchronous serial interface para poder executar a escrita e leitura dos v rios registos que fazem parte do microcontrolador do ADS1210 Contudo este permite que apenas um pino seja utilizado para a execu o de ambas as fun es o pino SDIO desde que devidamente configurado atrav s do CMR O filtro digital do ADS1210 de terceira ordem que conduzir a resultados de sa da baseados no mais recente resultado obtido a partir do modulador Delta Sigma O n mero de resultados que s o usados depende do conjunto decimation ratio taxa de decima o inserido no CMR De uma forma simplista o filtro digital pode ser interpretado como uma simples m dia de resultados do modulador e apresenta o dessa m dia como dados digitais de sa da O filtro digital descrito pela seguinte fun o de transfer ncia fa InCf f wop 2 15 onde N o Decimation Ratio a frequ ncia qual modulador est trabalhar 3 sin x O filtro tem como respo
16. PIN 10 ADDR2AUX PIN 3 CLK PIN 2 XIN PIN 11 IN DRDYO PIN 25 IN DRDY PIN 5 IN SDOUT PIN 13 OUTPUTS DRDY PIN 26 SDOUT PIN 27 CSADO PIN 23 CSADI PIN 21 CSAD2 PIN 20 DSYNC PIN 24 XIN OUT PIN 19 EQUATIONS CSADO ADDR3 ADDR3 AUX amp ADDR2 SADDR2 AUX amp ADDRI amp ADDRO S ADDRI amp ADDRO H ADDR3 amp ADDR2 amp ADDRI amp ADDRO CSADI ADDR3 ADDR3 AUX amp ADDR2 SADDR 2 AUX amp ADDRI amp ADDRO ADDRI amp ADDRO H ADDR3 amp ADDR2 amp ADDRI amp ADDRO CSAD2 ADDR3 SADDR3AUX amp ADDR2 SADDR2AUX amp ADDR I amp ADDRO ADDRI amp ADDRO H ADDR3 amp ADDR2 amp ADDRI amp ADDRO SDOUT CSADO amp SDOUTADOZ CSADI amp SDOUTADIZICSAD2 amp SDOUTAD2y CSADO amp CSADI amp CSAD2 amp IN SDOUT DRDY IN DRDY IN DRDYO amp ICSADO ICSADI CSAD2 65 Circuito Program vel P5Z22V 10 DSYNC clk CLK DSYNC 1ADDR3 amp ADDR2 amp ADDRI amp ADDRO XIN OUT XIN END 66 Refer ncias Bibliogr ficas DAVID A JOHNS amp KEN MARTIN Analog Integrated Circuit Design JOHN WILEY amp SONS 1997 ISBN 0 471 14448 7 SEITZER D PRETZI G HAMDY Electronic analog to digital converters JOHN WILEY amp SONS 1993 ISBN 0 471 90198 9 1 Artigo High Performance Mixed Signal Design Alguns sites de pesquisa http www prosig com signal processing http www datatranslation com http www precisionresistor com http www burrbrown com 67
17. Pretende se assim uma PCI com o m nimo de ru do electr nico poss vel que seja a mais pequena e leve poss vel 2 2 Tipos de Arquitecturas De seguida apresenta se um breve estudo das arquitecturas dos conversores anal gicos digitais de aplica o mais comum em situa es pr ticas 2 2 1 Aproximac es Sucessivas A t cnica das aproxima es sucessivas a mais comum em conversores A D de m dia velocidade e muito utilizada em aplica es que requerem resolu es da ordem dos 8 a 16 bits Esta arquitectura baseada em aproxima es do sinal de entrada a um c digo bin rio verificando sucessivamente a aproxima o para cada bit de c digo at encontrar a melhor aproxima o Em cada etapa do processo armazenado no registo de aproxima es sucessivas o valor bin rio Devido ao m todo de convers o requerer um ciclo de rel gio para produzir um bit de resolu o de dados de sa da o tempo de convers o inversamente proporcional resolu o Desenvolvimento do Sistema Hardware Entrada anal gica Vi Tens o de refer ncia Saida digital Vout Registo de aproxima es sucessivas Figura 2 1 Diagrama de Blocos da Arquitectura Aproxima es Sucessivas 2 2 2 Paralelo ou Flash O funcionamento desta arquitectura requer um divisor de tens o formado por resist ncias iguais polarizado por uma ou duas refer ncias de tens o que definem o dom nio de valores da entrada Quando se usa um
18. ant SDOUT3 da PAS seguinte CS C52 SDOLIT ant Figura 3 9 Esquema l gico que permite selecc o de SDOUT O sinal SDOUT ANT uma entrada para os dados oriundos das PAS anteriores Pelas mesmas raz es apresentadas anteriormente o sinal SDOUT ANT tamb m possui um pull down 3 3 6 Circuito de Sincronizac o Nos ADC s a sincroniza o feita por um pino do ADC denominado DSYNC activo na transi o de zero para um l gico A necessidade desta opera o para que todos os ADC do sistema comecem a converter no mesmo instante Desta forma o sinal de DRDY igual para todos os ADC e assim justifica se o uso de apenas um o DRDYM sem ocorrerem problemas No diagrama abaixo representa se a situa o transcrita acima Inara be 1 mm APDO DRDY B 1 1 tara m 5p I 1 1 I E g es IDATA Laf i i i 1 toaa ka Figura 3 10 Diagrama Temporal de uma situa o onde efectuado o sincronismo Esta situa o s conseguido custa de um circuito l gico implementado pela PAL e por um circuito ressonante como de seguida se representa 31 Descri o da Arquitectura de Aquisi o de Sinais Asynchronous Strobe DSYNC Xu SDIO SCLK DGND DSYNC Xu SCLK DGND 0 X N SCLK DGND ADS1210 11 ADS1210 11 ADS1210 11 Figura 3 11
19. card no sistema MAX ADS 1 Indica que existe 1 ADS por card n ads MAX ADS 2 Indica que existe 2 ADS por card MAX ADS 3 Indica que existe 3 ADS por card Tabela B 1 Par metros de entrada para Fun o DRIVER OPEN 54 Manual do Driver Valor retomado pela fun o Significado OPEN OK A fun o foi executada sem problemas OPEN NOT OK CFG TBM GAIN Indica que o produto do ganho pelo turbo mode superior a 16 OPEN NOT OK CFG DEC RTIO Indica que o decimation ratio est fora do intervalo de resultados v lidos isto entre 19 e 8000 OPEN NOT OK CARD OUT LIM O par metro de entrada para o open card n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK ADS OUT LIM O par metro de entrada para o open ads n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK CFG GAIN OUT LIM O par metro de entrada para o gain n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK CFG TB MODE OUT LIM O par metro de entrada para o turbo mode n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK CFG D RATE OUT LIM O par metro de entrada para o data rate n o est de acordo com o intervalo especificado na tabela anterior A fun o n o foi executada OPEN NOT OK CFG DF OUT LIM O par metro de entrad
20. determinada ac o A fun o devolve sempre um valor do tipo unsigned long A fun o chama se da seguinte forma ADS READ ler card ler ads Par metros de entrada Valores validos para os par metros de entrada Significado POS CARD 1 Indica que o ADS que se pretende ler encontra se na card 1 ler card POS CARD 2 Indica que o ADS que se pretende ler encontra se na card 2 POS CARD 3 Indica que o ADS que se pretende ler encontra se na card 3 POS CARD 4 Indica que o ADS que se pretende ler encontra se na card 4 POS ADS 1 Indica que o ADS que se ir ler ser o n mero 1 da card J referenciada ler ads POS ADS 2 Indica que o ADS que se ir ler ser o n mero 2 da card J referenciada POS ADS 3 Indica que o ADS que se ir ler ser o n mero 3 da card J referenciada Tabela B 3 Par metros de entrada da Fun o ADS READ 56 Manual do Driver Valor retomado pela fun o Significado READ NOT OK Indica que a comunica o ainda n o foi inicializada logo imposs vel de ler os resultados da convers o READ NOT OK CARD OUT LIM O par metro de entrada para o ler card n o est de acordo com a tabela anterior A fun o n o foi executada READ NOT OK ADS OUT LIM O par metro de entrada para o ler ads n o est de acordo com a tabela anterior A fun o n o foi executada READ NOT OK SLEEP ALL Indic
21. grande resolu o de sinais de baixa frequ ncia assim como baixa distor o de convers o Este tipo de ADC possui uma boa linearidade e uma grande precis o Desenvolvimento do Sistema Hardware Integrador Quantizador yin Filtra Passa Baixo Decimador yaln H hits Decimador digital Modulador de primeira ordem Figura 2 3 Diagrama de Blocos da Arquitectura Delta Sigma 2 3 Compara o das Arquitecturas O gr fico seguinte esquematiza a compara o das arquitecturas estudadas em termos de resolu o e largura de banda Aproxima o E eucessivas Resolu o Largura de banda Figura 2 4 Compara o entre Arquitecturas Na instrumenta o de um helic ptero aut nomo a qualidade e a precis o dos dados em tempo real s o de extrema import ncia Assim sendo a arquitectura que melhor satisfaz todos os requisitos pretendidos a arquitectura Delta Sigma Esta arquitectura pode ter uma resolu o at um m ximo de 24 bits tempos de convers o compat veis com a aplica o grande estabilidade e baixo custo 2 4 Descri o da Arquitectura Delta Sigma A arquitectura dos ADC Delta Sigma baseada apenas num nico bit por compara o o quantizador tem apenas dois n veis de quantiza o e como se ver mais adiante tornar se mais atractivo em termos de desempenho que as restantes Desenvolvimento do Sistema Hardware arquitecturas Este bit ADC usado con
22. o No primeiro destes estados o microcontrolador executa o power on reset a todos os seus registos para o seu estado de defeito e executa a Self Calibration para uma taxa de dados de 850Hz Depois disto o microcontrolador entra no estado de convers o o qual considerado como o estado normal de opera o do ADS1210 Os registos Instruction Register INSR e Command Register CMR com 8 bits e 32 bits respectivamente controlam a opera o de convers o O registo Data Output Register DOR de 24 bits cont m o resultado da mais recente convers o Por ltimo os registos Offset Calibration Register OCR e Full Scale Calibration Register FCR de 24 bits cada um cont m dados usados para correc o do resultado da convers o interna antes que o resultado da convers o seja enviado para o registo DOR Os dados destes dois ltimos registos devem ser o resultado de uma rotina de calibra o ou devem ser valores que tenham sido escritos directamente atrav s de synchronous serial interface E atrav s da instru o que escrita no INSR que se determina qual o tipo de comunica o que ocorrer leitura ou escrita Por sua vez a escrita do CMR permite controlar toda a funcionalidade do ADS 1210 Este registo inclui a escolha do ganho TM taxa de dados formato dos dados modo de opera o etc Por fim o DOR o qual cont m o resultado da mais recente convers o alterado com um novo resultado mas s depois do pino de sa da denominado
23. provenientes do microcontrolador residente na arquitectura de controlo para os conversores que constituem o sistema Esses dados incluem as configura es de cada conversor ganho turbo mode taxa de dados e a ordem para leitura dos resultados de convers o A escrita de dados no conversor feita atrav s do registo Instruction Register INSR do microcontrolador de cada conversor Em cada PCI do sistema o sinal passa numa primeira fase por um buffer indo depois para cada um dos conversores O sinal SCLK um rel gio de entrada para a transfer ncia de dados Devido aos conversores se encontrarem a funcionar em Slave Mode a m xima frequ ncia SCLK n o poder exceder a frequ ncia de rel gio Xm a dividir por cinco SDOUT o sinal de interface que possibilita a entrega dos resultados de convers o ao microcontrolador da arquitectura de controlo Cada ADC no fim de uma convers o guarda os seus resultados no registo Data Output Register DOR do seu microcontrolador tendo se o per odo de tempo definido por l fpArA 12 l fxm a sua leitura at um novo resultado de convers o se sobrepor ao antigo Este sinal o resultado de uma combina o l gica dos sinais SDOUT provenientes de cada conversor 26 Descri o da Arquitectura de Aquisi o de Sinais de uma mesma PCI SDOUTI SDOUT2 SDOUT3 com o SDOUT proveniente da PCI anterior SDOUT ANT Por ltimo DRDY utilizado para a indica o de resultados de conver
24. que chegue ao microcontrolador apenas um sinal deste tipo necess rio que em cada PAS seja feita uma combina o do sinal DRDYM com o sinal de DRDY da PAS anterior de tal modo que quando se chega PAS que se encontra ligado ao microcontrolador o sinal resultante o sinal que indica o fim de convers o Os sinais combinam se da seguinte forma Microcontrolador Figura 3 8 Selec o do DRDY de entrada no microcontrolador O DRDY ANT o DRDY da PAS anterior Cada entrada de DRDY ANT possui um pull down para o caso dessa PAS ser a ltima Assim nessa PAS o sinal DRDY ANT zero l gico e n o interfere no resultado final O sinal SDOUT o sinal que entrega ao microcontrolador o resultado de uma convers o Como f cil de perceber importante que o microcontrolador possa determinar a origem dos dados que quer receber No sistema pode existir v rias PAS e sabido que em cada PAS existe tr s sinais do tipo SDOUT o SDOUTI SDOUT2 e o SDOUT3 Ent o o microcontrolador deve primeiro seleccionar o ADC desejado obrigando deste modo a que as sa das dos restantes ADC s fiquem no estado tri state Desta forma e com a ajuda dos sinais de CS o microcontrolador recebe dados apenas do ADC pretendido 30 Descri o da Arquitectura de Aquisi o de Sinais O SDOUT que chega ao microcontrolador oriundo do seguinte circuito l gico implementado na PAL Col SDOLT1 CS2 SDOUT ss Para o ul ou para o SDOUT
25. se as combina es destes dois sinais que seleccionam o ADC dentro da PAS ADDRI ADDRO 0 0 ADCI 0 1 ADC2 1 0 ADC3 1 1 Casos espec ficos Tabela 3 3 Selec o do ADC em cada PAS O circuito l gico que a PAL realiza para a activa o desactiva o do ADC o seguinte J PAS Figura 3 7 Esquema l gico que permite a selec o de cada ADC Com este circuito podemos seleccionar apenas um ADC de cada vez isto o ADC seleccionado fica com o sinal CS a zero l gico e os restantes a um l gico 29 Descri o da Arquitectura de Aquisi o de Sinais ADDR3 ADDR2 ADDRI ADDRO Fun o 0 0 1 1 Coloca todos os ADC como CSa 1 0 1 1 1 Sincroniza todos os ADC 1 0 1 1 Sem fun o 1 1 1 1 Coloca todos os ADC com o CS a 0 Outros casos Coloca o CS a 1do ADC especificado Tabela 3 4 Tabela de fun es especificas 3 3 5 Sinais de DRDY e SDOUT O DRDY um sinal gerado pelo ADC para indicar o fim de uma convers o e portanto indica que os dados j podem ser lidos Em cada PAS apenas aproveitado um destes sinais que se denomina de DRDYM e o ADC que o gerou denomina se de ADC master O microcontrolador necessita saber quando que pode ler os dados resultantes de uma convers o A indica o da situa o que o microcontrolador necessita obtida pela combina o dos sinais de DRDYM gerados pelo ADC master de cada PAS Para
26. 22 Cristal D1 9 8MHz Ficha P1 P2 P3 P4 P5 CON2M79R Ficha P6 P7 IDC10RM Tabela A 6 Lista de Material 51 Manual do Driver B Manual do Driver B 1 Introdu o Quando um hardware de aquisi o de dados recebe um sinal anal gico converte o numa tens o Depois digitaliza o usando um conversor anal gico digital ficando deste modo os dados em situa o de poderem ser entendidos por um computador Para tal necess rio existir algo que possa controlar todas as opera es de transfer ncia de dados entre o utilizador e o hardware Esta a fun o da arquitectura de software mais conhecida por driver B 2 Fun es Funcionalidades As fun es que se apresentam de seguida s o aquelas que o utilizador tem ao seu dispor para controlar o hardware da maneira que pretender As fun es t m par metros de entrada que serve para indicar ao driver as configura es que se pretende Fun o DRIVER CLOSE A fun o serve para encerrar a comunica o entre o utilizador e o hardware A fun o chama se da seguinte forma DRIVER CLOSE Fun o DRIVER OPEN a fun o principal do driver atrav s dela que se inicia a comunica o entre o utilizador e o hardware Al m de inicializar a comunica o tamb m ir configurar o comand register dos ADS seguindo se de uma calibra o e por fim ir efectuar uma sincroniza o entre todos os ADS activos Tamb m serve para configurar um ou mais ADS
27. C 1 Caracter sticas Gerais C 2 Listagem da programa o utilizada Refer ncias Bibliogr ficas Lista de Figuras Figura 2 1 Diagrama de Blocos da Arquitectura Aproxima es Sucessivas 4 Figura 2 2 Diagrama de Blocos da Arquitectura Flash esses 5 Figura 2 3 Diagrama de Blocos da Arquitectura Delta Sigma sss 6 Figura 2 4 Compara o entre Arquitecturas eese o Deo ea ae Da Ea Deo eene enne aa nenne 6 Figura 2 5 Diagrama de Blocos de um ADC Delta Sigma eee 7 Figura 2 6 Densidade espectral do ru do de quantiza o 8 Figura 2 7 Sistema de eliminac o do ru do de quantizac o para frequ ncias superiores a fo E ET ETE REPEAT ENTER E E DA DD TA O E SUA dE TO ECCE IRURE ETE ERIT PEE EE 9 Figura 2 8 Fun o de transfer ncia do 9 Figura 2 9 Diagrama de Blocos de um Modulador Delta Sigma de 2 ordem 10 Figura 2 10 Diagrama de Blocos de um ADS1210 seen 14 Figura 2 11 Esquema de liga es de entradas AP e AN para modo sim trico 17 Figura 2 12 Resolu o Efectiva versus da frequ ncia de taxa de convers o 18 Figura 3 1 Interliga o do Sistema ss grass la 22 Figura 3 2 Diagrama de Blocos de uma PAS eee 23 Figura 3 3 Esquema de Blocos de liga o do
28. Diagrama de Blocos das liga es sincronismo em cada PAS Com este circuito garante se que o sinal ass ncrono DSYNC strobe na sua transi o de zero para um l gico tome o valor de um l gico para todos os ADC no flanco descendente do sinal de rel gio constitu do pelo cristal Assim garante se que todos os ADC comecem a converter no mesmo instante O sinal de DSYNC strobe conseguido custa dos sinais de endere o com a combina o da tabela abaixo a qual permite sincronizar todos os ADC s existentes no sistema ADDR3 ADDR2 ADDRI ADDRO DSYNC strobe 0 1 1 1 0 Tabela 3 5 Endere o espec fico para se efectuar o sincronismo 32 Controlo de Temperatura dos Sensores 4 Controlo de Temperatura dos Sensores 4 1 Introdu o Ap s a elabora o da arquitectura de aquisi o de sinais explicada no cap tulo anterior vantajoso estabilizar a temperatura dos sensores que fornecem os sinais anal gicos afins de serem convertidos para sinais digitais S assim se podem obter leituras com elevado grau de fiabilidade e independentes da temperatura de trabalho O grande problema dos sensores a varia o das medidas tomadas com a temperatura isto para uma determinada temperatura e condi es de funcionamento os sensores d o uma determinada medida enquanto para outra temperatura diferente e para as mesmas condi es os sensores d o uma medida diferente o que obviamente de todo indes
29. EUP NOT OK ALL SLEEP Indica que imposs vel colocar este ADS em modo wakeup por o ADS master ainda se encontrar no modo sleep ALL WAKEUP ALREADY Indica que imposs vel colocar em modo wakeup o ADS especificado porque todos os ADS do sistema j se encontram nesse modo WAKEUP ALREADY Indica que imposs vel colocar em modo wakeup o ADS especificado por j se encontrar nesse modo WAKEUP NOT OK ALL Indica que se usou o par metro ALL CARD sem o uso do par metro ALL ADS WAKEUP OK Indica nos que a tarefa pretendida foi realizada com sucesso Tabela B 11 Vari veis de sa da da Fun o ADS WAKEUP 62 Circuito Program vel P5222V10 C Circuito Program vel P5Z22V10 C 1 Caracter sticas Gerais O circuito utilizado para gerar os sinais de CS SDOUT DRDY e DSYNC a 5722 10 da Philips Caracter sticas especificas 5V de tens o de alimenta o Tecnologia CMOS Baixo consumo de pot ncia e elevada rapidez Permite 1000 escritas apagamentos Reprogram vel usando o hardware adequado Capacidade de provocar um reset ass ncrono e Sinal de rel gio comum a todos os flip flops Na figura seguinte encontra se a configura o dos pinos do package utilizado 28 PLCC seguida de uma tabela com a descri o dos mesmos 28 Pin PLCC Figura C 1 Configura o dos pinos Nome do pino Descri o I1 I11 Entradas dedicadas NC D
30. a o da Placa de Aquisi o de Sinais Porto Fun o MC XAS3 P1 Observa es P 6 1 SDOUT 6 Resultados de Convers o P 6 2 DRDY 7 Indicac o de dados de convers o v lidos P 6 3 SCLK 8 Rel gio Entrada Sa da para transfer ncia de dados P 6 4 SDIO 9 Entrada de dados P 6 5 GROUND 10 Massa Digital P 6 6 ADDR3 16 Linhas de endere o Selec o de PAS P6 7 ADDR2 17 Linhas de endere o Selec o de PAS P6 8 ADDRI 18 Linhas de endere o Selec o de conversor P6 9 ADDRO 19 Linhas de endere o Selec o de conversor Tabela A 1 Fun o do Porto P6 P7 Este porto utilizado para interface dos sinais que permitem controlar a opera o do conversor de uma placa para outra Porto Func o Porto P 6 Observac es P 7 1 SDOUT ANT Resultados de Convers o P7 2 DRDY ANT Indica o de dados de convers o v lidos P7 3 SCLK P6 3 Rel gio Entrada Sa da para transfer ncia de dados P 7 4 SDIO P 6 4 Dados de entrada P7 5 CGND P6 5 Massa da placa da arquitectura de controlo P 7 6 ADDR3 P 6 6 Linhas de endere o PM ADDR2 P 6 7 Linhas de endere o P 7 8 ADDRI P 6 8 Linhas de endere o P7 9 ADDRO P 6 9 Linhas de endere o Tabela A 2 Fun o do Porto P7 A massa proveniente da placa da arquitectura de controlo com a qual o porto P6 da primeira PAS do sistema se encontra ligada passada pelo barramento de mod
31. a frequ ncia efectivamente operando como um analisador espectral Os m dados originais recolhidos s o assim convertidos em m valores separados de frequ ncia Ent o atrav s da sua an lise poss vel medir SNR A SNR a raz o do valor eficaz do sinal de entrada presente na sa da e o valor eficaz de todas as outras componentes espectrais presentes na sa da que se encontram abaixo da frequ ncia de nyquist excluindo componentes DC Neste momento e de acordo com a express o 2 17 poss vel calcular ENOB Para o caso especifico do conversor em estudo ADS1210 o seu datasheet fornece duas maneiras simples de calcular a sua resolu o efectiva uma dando o resultado em bits rms referenciados sa da e a outra em microvolt rms referenciado entrada No entanto ambas t m a desvantagem de dependerem uma da outra levando por isso necessidade de se ter conhecimento de pelo menos uma delas E ERinvrms ERinbitsrms 2 31 6 02 10 PGA 6 02x ERinbitsrms4l x Jem ERinvrms 2 32 Isto conduz a que quando n o se sabe nenhuma destas grandezas tem se de recorrer a um dos m todos referidos em cima 21 Descri o da Arquitectura de Aquisi o de Sinais 3 Descri o da Arquitectura de Aquisi o de Sinais 3 1 Introdu o Neste cap tulo pretende se fazer uma explica o detalhada de como os diversos blocos constituintes da placa de aquisi o de sinais PAS foram interligadas Na Figura
32. a para o data format n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK CFG MODE OUT LIM O par metro de entrada para o diff mode n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK CALIB OUT LIM O par metro de entrada para o opc calib n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK MAX CARD OUT LIM O par metro de entrada para o n card n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK MAX ADS OUT LIM O par metro de entrada para on ads n o est de acordo com a tabela anterior A fun o n o foi executada OPEN NOT OK SLEEP ALL Indica que todos os ADS est o em 55 Manual do Driver modo sleep o que impossibilita uma nova configura o dos mesmos OPEN NOT OK SLEEP Indica que o ADS especificado pelo open ads na card open card se encontra no modo sleep o que impossibilita uma nova configura o OPEN NOT OK ALL Indica que se usou o par metro ALL CARD sem usar o par metro ALL ADS ou vice versa Tabela B 2 Vari veis de sa da para Fun o DRIVER OPEN Fun o ADS READ Esta fun o serve para ler os dados resultantes da convers o e que est o armazenados no DOR do ADS A fun o aceita par metros de entrada e devolve um valor especifico de acordo com
33. a que impossivel ler o ADS especificado porque todos os ADS do sistema encontram se em modo sleep READ NOT OK SLEEP Indica que imposs vel ler o ADS especificado por se encontrar em modo sleep Deve se primeiro tira lo deste modo e ent o l lo VALOR DIFERENTE DOS D nos o resultado da convers o ANTERIORES Tabela B 4 Vari veis de sa da da Fun o ADS READ Fun o DSYNC A fun o serve para sincronizar todos os ADS que se encontram activos no sistema Desta maneira existe uma sincroniza o entre todos ADS de modo que o DATA READY do ADS master seja igual a todos os outros n o se correndo o risco de haver a possibilidade de ler se dados incorrectos devido ao facto dos dados da convers o ainda n o estarem em condi es de serem lidos A fun o n o aceita par metros de entrada e devolve um valor especifico de acordo com determinada ac o A fun o devolve sempre um valor do tipo unsigned char A fun o chama se da seguinte forma DSYNC Valor retomado pela fun o Significado DSYNC NOT OK Indica que a comunica o ainda n o foi inicializada logo imposs vel de sincronizar os ADS DSYNC OK Indica que todos os ADS se encontram sincronizados com o ADS master Tabela B 5 Vari veis de sa da da Fun o DSYNC 57 Fun o CALIBRATE Manual do Driver A fun o serve para calibrar todos os ADS do sistema que se encontram activos No
34. a s refer ncia o dom nio de valores poss veis da entrada unipolar A tens o de entrada fornecida a todos os comparadores que por sua vez est o ligados a um bloco l gico encarregado de codificar o resultado das sa das dos comparadores num n mero bin rio Os conversores paralelos Flash s o muito r pidos devido a determinarem o valor dos bits em modo paralelo Neste tipo de arquitecturas n o poss vel obter resolu es superiores a 12 bits devido ao elevado n mero de comparadores e resist ncias que necess rio integrar num nico circuito integrado Desenvolvimento do Sistema Hardware tef Codificador rei Compara dores de sa da Saida bin Strobe Figura 2 2 Diagrama de Blocos da Arquitectura Flash 2 2 3 Delta Sigma Os ADC com modula o Delta Sigma AX usam a t cnica de sobreamostragem e filtragem digital para conseguir actualmente resolu es da ordem dos 24 bits Neste ADC o sinal anal gico de entrada passa pelo modulador AX onde amostrado originando apenas um bit com modula o de impulsos codificados PCM na sua sa da Na fase seguinte um filtro digital passa baixo remove o ru do de quantiza o a altas frequ ncias introduzido pelo modulador e extrai uma sequ ncia bin ria de N bits O resultado final do ADC uma representa o digital de grande aproxima o do sinal anal gico de entrada Estes conversores s o especialmente usados quando necess rio uma
35. ao dos PINOS ouo ar br lage 63 VII Lista de Siglas ADC OSR PCI SNR ENOB PAS PGA TM INSR DOR OCR FCR FFT Analog to Digital Converter Oversampling Ratio Placa de Circuito Impresso Signal to Noise Ratio Effective number of bits Placa de Aquisi o de Sinais Programmable Gain Amplifier Turbo Mode Instruction Register Data Output Register Offset Calibration Register Full Scale Calibration Register Fast Fourier Transform VIII Introdu o 1 Introdu o 1 1 Motiva o A Instrumenta o de um Helic ptero Aut nomo apresenta se n o s como um projecto novo como tamb m e essencialmente como um desafio a todos os conhecimentos adquiridos enquanto estudantes Os principais factores que influenciaram a decis o da escolha deste trabalho foi o facto deste se apresentar bem estruturado ter uma forte componente pr tica ser um projecto para poss vel aplica o envolvendo uma das aeronaves existentes mais complexas e inst veis e de poss vel utiliza o em diversas tarefa a reas que lhe sejam destinadas num ambiente n o estruturado e de dif cil acesso por outros meios sem a interven o de um operador humano 1 2 Objectivos O trabalho tem como principal objectivo a aquisi o de sinais provenientes de sensores magnet metros girosc pios aceler metros que medem o estado do helic ptero e que posteriormente ser o convertidos e utilizados na estabiliza o da plataforma p
36. ar metros de entrada e devolve um valor especifico de acordo com determinada ac o A fun o devolve sempre um valor do tipo unsigned char A fun o chama se da seguinte forma ADS SLEEP sleep card sleep ads 59 Manual do Driver Par metros de entrada Valores validos para os par metros de entrada Significado sleep card ALL CARD Coloca em modo sleep todas as cards do sistema usado em conjunto com ALL ADS POS CARD 1 Coloca em modo sleep a card 1 POS CARD 2 Coloca em modo sleep a card 2 POS CARD 3 Coloca em modo sleep a card 3 POS CARD 4 Coloca em modo sleep a card 4 sleep ads ALL ADS Coloca em modo sleep todos os ADS E usado em conjunto com ALL CARD POS ADS 1 Coloca em modo sleep o ADS 1 da card especificada POS ADS 2 Coloca em modo sleep o ADS 2 da card especificada POS ADS 3 Coloca em modo sleep o ADS 3 da card especificada Tabela B 8 Par metros de entrada da Fun o ADS SLEEP Valor retomado pela fun o Significado SLEEP NOT OK Indica que a comunica o ainda n o foi inicializada logo imposs vel de colocar em modo sleep os ADS SLEEP NOT OK CARD OUT LIM O par metro de entrada para o sleep card n o est de acordo com a tabela anterior A fun o n o foi executada SLEEP NOT OK ADS OUT LIM O par metro de entrada para o sleep ads n o est de aco
37. arramento que se executa a sincroniza o obrigando o pino DSYNC de cada conversor passar do seu estado normal de funcionamento estado l gico um para o estado l gico zero regressando novamente ao estado l gico um e a permanecendo para qualquer outra combina o das mesmas linhas Para se obter uma sincroniza o perfeita em cada PAS o sinal DSYNC dever estar sincronizado com o sinal de rel gio isto o sinal DSY NC ser a sa da de um flip flop existente na Pal tendo como entrada a combina o das quatro linhas de endere o activada no flanco descendente de cada ciclo de rel gio Esta aplica o leva exist ncia de um conversor denominado de MASTER em cada uma das PASs do sistema o conversor U2 conforme esquem tico apresentado em figura A 1 Outra das aplica es do sistema a possibilidade de se permitir ou inibir a comunica o com cada um dos conversores Esta aplica o e como j foi referido no Cap tulo 2 deste relat rio implica que os conversores se encontrem a operar em modo Slave Mode de modo a permitir o controlo do pino CS A interface entre o sistema e o microcontrolador que controla toda a opera o do mesmo feita atrav s dos diferentes Portos de Comunica o P6 Interface entre a arquitectura de controlo e o sistema quando pertencendo PAS MASTER em todas as outras PASs do sistema utilizado para receber os sinais de controlo provenientes da PAS anterior 44 Manual de utiliz
38. atura dos Sensores Processo Este bloco tem como entrada um sinal el ctrico tens o de sa da do amplificador operacional representada como o sinal U s que converte numa temperatura que colocada sua sa da T s A fun o transfer ncia deste bloco obtida a partir da express o 4 3 e definida como a rela o da transformada de Laplace da sa da com a transformada de Laplace da entrada considerando nulas todas as condi es iniciais Sinal de Entrada Sinal de Sa da Aplicando a f rmula de Taylor com aproxima o de 1 ordem express o 4 1 consegue se obter uma lineariza o da tens o de sa da em torno do seu ponto de equil brio u9 3 355V To 50 C no qual se tem P como se demonstra f u e f u f Bu 2 u ON x u R R Substituindo na express o 4 3 T 07 e u u u obt m se d u 2u AX AX C T 8T Qu T T eT 4 r var e e Pg 40 simplificando 2 gps di dt R S Aplicando a Transformada de Laplace equa o obt m se s T s b u s aST s 2 onde b o A 20 dado pela express o 4 4 CR SC Ent o a fun o transfer ncia a seguinte express o Substituindo as v rias vari veis pelos seus valores num ricos na express o 4 6 obt m se ST s 3 728x10 s 2 08x10 38 Controlo de Temperatura dos Sensores Sensor Este bloco tem a fun
39. ca o do ADS de 8 GAIN 16 Ganho de amplifica o do ADS de 16 turbo mode TB MODE 1 Atribui o valor de 1 ao turbo mode TB MODE 2 Atribui o valor de 2 ao turbo mode TB MODE 4 Atribui o valor de 4 ao turbo mode TB MODE 8 Atribui o valor de 8 ao turbo mode TB MODE 16 Atribui o valor de 16 ao turbo mode data rate de 10Hz a 1000Hz O valor de data rate tem 53 Manual do Driver que estar neste intervalo data format DF 2 COMPLT Indica que os dados de sa da est o no formato de complemento para 2 DF OFFS BIN Indica que os dados de sa da est o no formato de offset binary diff mode BIP MODE Indica que o sinal de entrada sim trico UNI MODE Indica que o sinal de entrada unipolar DEFLT CALIB 1 Efectua uma calibra o por defeito isto faz a system offset calibration seguido da full scale calibration e por fim da self calibration OFFST CALIB 2 Efectua a system offset calibration opc calib FULSC CALIB 3 Efectua a full scale calibration SELF CALIB 4 Efectua a self calibration PSDO CALIB 5 Efectua a pseudo system calibration BCKGD CALIB 6 Efectua a background calibration MAX CARD 1 Indica que existe 1 card no sistema n card MAX CARD 2 Indica que existe 2 card no sistema MAX CARD 3 Indica que existe 3 card no sistema MAX CARD 4 Indica que existe 4
40. de 5 Q espalhadas pelas paredes da caixa interior exceptuando a parede de fundo e de cima 4 4 Diagrama de Blocos A figura 4 4 ilustra o diagrama de blocos que representa a arquitectura de controlo de temperatura U 29 Controlador U s Processo T s Urmele Sensor Figura 4 4 Diagrama de Blocos Por ser simples de implementar escolheu se um controlador proporcional O controlador toma conhecimento da diferen a de temperatura temperatura de sa da e temperatura desejada expressa em termos de um sinal el ctrico tens o e actua sobre o processo injectando lhe um sinal de comando O processo o bloco que representa o comportamento do sistema Consoante o sinal na sua entrada ele converter esse sinal numa temperatura maior ou menor O sensor o bloco que permite ter acesso temperatura de sa da T s O sistema tem como sinal de entrada um valor de tens o denominada tens o de refer ncia Urer s equivalente temperatura que se quer que o sistema funcione temperatura desejada A sua sa da o sinal T s que significa a temperatura efectiva do sistema isto a temperatura a que efectivamente o sistema est a operar e o sinal que se pretende controlar Cada bloco caracterizado pela sua fun o de transfer ncia que seguidamente ser apresentada sucintamente Controlador K Ganho do sistema Eu K RS 4 5 onde R7 400 e R5 resultando 400 37 Controlo de Temper
41. determinada ac o A fun o devolve sempre um valor do tipo unsigned char A fun o chama se da seguinte forma ADS WAKEUP wakeup card wakeup ads Par metros de entrada Valores validos para os Significado par metros de entrada ALL CARD Coloca em modo wakeup todas as cards do sistema E usado em conjunto com ALL ADS POS CARD 1 Coloca em modo wakeup a card 1 Wakeup card POS CARD 2 Coloca em modo wakeup a card 2 POS CARD 3 Coloca em modo wakeup a card 3 POS CARD 4 Coloca em modo wakeup a card 4 ALL ADS Coloca em modo wakeup todos os ADS usado em conjunto com ALL CARD Wakeup ads POS ADS 1 Coloca em modo wakeup o ADS 1 da card especificada POS ADS 2 Coloca em modo wakeup o ADS 2 da card especificada 61 Manual do Driver POS ADS 3 Coloca em modo wakeup o ADS 3 da card especificada Tabela B 10 Par metros de entrada da Fun o ADS WAKEUP Valor retomado pela fun o Significado WAKEUP NOT OK Indica que a comunica o ainda n o foi inicializada logo imposs vel de colocar em modo wakeup os ADS WAKEUP NOT OK CARD OUT LIM O par metro de entrada para o wakeup card n o est de acordo com a tabela anterior A fun o n o foi executada WAKEUP NOT OK ADS OUT LIM O par metro de entrada para o wakeup ads n o est de acordo com a tabela anterior A fun o n o foi executada WAK
42. e descri o do Conversor Anal gico Digital justificando a sua escolha No cap tulo 3 apresenta se a arquitectura de aquisi o de sinais e suas especifica es parte anal gica e parte digital No cap tulo 4 descreve se a arquitectura de controlo da temperatura dos sensores sua estrutura e funcionalidades No quinto e ltimo cap tulo do relat rio do trabalho final de curso s o apresentadas as conclus es referentes ao mesmo No fim do relat rio s o apresentados alguns anexos que incluem o manual da placa de amostragem de sinais o manual do driver e o circuito de l gica program vel Desenvolvimento do Sistema Hardware 2 Desenvolvimento do Sistema Hardware 2 1 Introdu o Tendo como final a atingir os objectivos referidos no capitulo anterior foi necess rio a constru o de uma placa de circuito impresso PCI Existem diversos factores que influenciam a tomada de decis o para proceder escolha dos componentes electr nicos a utilizar Como ser de f cil compreens o num helic ptero aut nomo o espa o dispon vel e a sua autonomia s o restri es e consequentemente ter se de utilizar componentes de reduzidas dimens es e de baixo consumo de energia Todos estes factores fizeram com que se tivesse como principais limita es na constru o da PCI os tr s princ pios de seguida enunciados apresentando se de uma forma hierarquizada em rela o ao grau de import ncia e Qualidade e Tamanho e Peso
43. e ser levada ao estado l gico um e a permanecer no m nimo durante 2 tx regressando ap s 17 Desenvolvimento do Sistema Hardware isso novamente ao estado l gico zero Alternativamente SDIO pode ser for ado a ir para o estado l gico um depois do ADS1210 entrar em Sleep Mode e quando ele est para ser excitado a linha SDIO levada ao estado l gico zero Por ltimo se CS est fixo e o ADS1210 est em Slave Mode ent o o simples envio de um comando para o INSR restabelecer a comunica o Quando um novo modo activado exceptuando o modo Sleep Mode o ADS1210 executar uma sequ ncia interna para activar o circuito anal gico e o circuito digital Uma vez esta sequ ncia executada um ciclo normal de convers o realizado antes que o novo modo tome efeito Ap s isto o conversor responder normalmente O sinal DRDY permanecer no estado l gico um durante o primeiro ciclo de convers o e assim permanecer no segundo a menos que o novo modo de opera o seja o seu modo normal ou seja o modo de convers o Um ponto a ter em aten o aquando da alimenta o do conversor ADS1210 que este requer que a alimenta o do circuito digital n o seja superior do circuito anal gico 0 3volt Na maioria dos sistemas isto significa que o circuito anal gico arranque primeiro que o circuito digital Outra preocupa o a ter se em conta que entradas do ADS1210 como SDIO Noninverting Input AP Inverting Input AN ou Refe
44. e voltar a fazer os procedimentos j referidos A fun o aceita par metros de entrada e devolve um valor especifico de acordo com determinada ac o A fun o devolve sempre um valor do tipo unsigned char A fun o chama se da seguinte forma DRIVER OPEN open card open ads gain turbo mode data rate data format diff mode opc calib n card n ads 52 Manual do Driver Par metros de entrada Valores validos para os par metros de entrada Significado open card ALL CARD Inicia configura a comunica o com todas as cards do sistema Este par metro s v lido com a atribui o de ALL ADS a open ads POS CARD 1 Inicia configura a comunica o com a card 1 POS CARD 2 POS CARD 3 Inicia configura a comunica o com a card 2 Inicia configura a comunica o com a card 3 POS CARD 4 Inicia configura a comunica o com a card 4 open ads ALL ADS Inicia configura a comunica o com todos os ADS do sistema Este par metro s v lido com a atribui o de ALL CARD a open card POS ADS 1 Inicia configura a comunica o com o ADS 1 POS ADS 2 Inicia configura a comunica o com o ADS 2 POS ADS 3 Inicia configura a comunica o com o ADS 3 Gain GAIN 1 Ganho de amplifica o do ADS de 1 GAIN 2 Ganho de amplifica o do ADS de 2 GAIN 4 Ganho de amplifica o do ADS de 4 GAIN 8 Ganho de amplifi
45. ej vel devido ao erro de leituras que introduz Um exemplo simples deste inc modo problema por exemplo a situa o em que se tem um ve culo parado e um aceler metro solid rio com o mesmo indicar que se encontra com uma determinada acelera o a qual pode variar se a temperatura do sensor variar Para a resolu o desse problema existem duas solu es poss veis a primeira implica o conhecimento do erro de polariza o em rela o a cada ponto da temperatura de funcionamento dos sensores de forma a permitir saber em cada instante de tempo a compensa o a efectuar nas grandezas medidas a segunda corresponde estabiliza o da temperatura de funcionamento dos sensores encontrando se todas as medidas afectadas do mesmo valor A solu o adoptada foi a segunda devido a ser a mais f cil de implementar e requerer uma menor quantidade de recursos tanto t cnicos como cient ficos 4 2 Arquitectura de Controlo de Temperatura Para se conseguir efectuar o controlo de temperatura foi indispens vel escolher um sensor de temperatura Com esse intuito escolheu se uma resist ncia denominada PRC 100 com um coeficiente de temperatura de 0 3850 C o qual pode se assumir constante para a gama de interesse A temperatura de funcionamento dos sensores foi outro ponto importante na constru o desta arquitectura Esta temperatura n o podia ser a temperatura ambiente devido a esta variar ao longo do tempo nem uma temperatura muito el
46. ema Como o sistema constitu do por quatro PAS 2 bits s o suficientes da ser necess rio apenas dois jumpers para a selec o de um endere o por PAS A tabela com os endere os poss veis de seleccionar com estes dois jumpers encontra se apresentada no cap tulo 3 3 4 Existe ainda um outro conjunto de jumpers com a fun o de permitir alterar o modo de opera o de cada um dos conversores modo comum para modo sim trico ou vice versa podendo um conversor estar a funcionar num modo e um outro qualquer dentro da mesma PAS no outro modo Para operar em cada um destes modos vasta apenas colocar os respectivos jumpers Jumper Modo de Opera o JP1 JP2 JP3 JP4 JP5 JP6 Modo Comum JP7 JP8 JP9 Modo Sim trico Tabela A 5 Modos de Opera o A 2 Esquema El ctrico Apresenta se na Figura A l o esquema el ctrico da placa desenvolvida 46 Manual de utiliza o da Placa de Aquisi o de Sinais 1 2 3 H 4 5 6 coz Pi Ts Placa de Amostragem de Sinais Figura A 1 Esquema El ctrico da Placa Aquisi o de Sinais 47 Manual de utiliza o da Placa de Aquisi o de Sinais A 3 Placa de Circuito Impresso Com base no esquema el ctrico anterior foi projectada uma PAS de duas faces com as d
47. erior de modo a ter sempre uma temperatura estabilizada na ordem dos 50 Figura 4 1 Perspectiva da Caixa Exterior totalmente fechada ES Caixa Exterior Poliestireno Extrudido B Caixa Interior Alum nio Base para suporte da caixa interior Figura 4 2 Perspectiva do Interior das Caixas Exterior e Interior O c lculo da Pot ncia Fornecida P Watt pelo sistema feito de acordo com a express o seguinte U Pee 41 onde 34 Controlo de Temperatura dos Sensores RL Valor Total da Resist ncia de Pot ncia resist ncia equivalente do sistema de aquecimento U Tens o aos terminais de R O fluxo de calor que se desloca de uma zona quente para uma zona fria denominada Pot ncia Perdida Watt pelo sistema calculada de acordo com a express o 4 2 w 4 2 Condutibilidade t rmica S Espessura do material que forma a caixa exterior poliestireno extrudido A rea da caixa exterior T Temperatura zona quente Ta Temperatura zona fria temperatura ambiente 20 A resposta do sistema dada pela express o 4 3 que representa a varia o da energia sob a forma de calor no tempo dT TET dc x T T 43 dT c P dt em que T Temperatura K C Cespxm 4 4 na qual Cesp Calor especifico JKg K 20 9x10JKg K m massa do sensor Kg 0 1Kg Inicialmente a pot ncia fornecida para aquece
48. ermitindo assim um elevado grau de autonomia do mesmo Para isso foi necess rio o desenvolvimento de uma Placa de Circuito Impresso PCI e de uma arquitectura de software possibilitando uma f cil aquisi o de dados de sa da pelo utilizador Um dos par metros de qualidade a atingir ser uma resolu o efectiva superior a sistemas de aquisi o de dados existentes no mercado ou seja obter leituras o mais fi veis poss veis tendo em considera o as caracter sticas dos diversos componentes utilizados 1 3 Enquadramento Este trabalho final de curso insere se no seguimento de outros dois trabalhos realizado por alunos no ano transacto e visa complementar e melhorar esses mesmos trabalhos Neste trabalho pretende se atingir um elevado grau de precis o dos dados referentes ao actual estado do helic ptero e substancialmente melhor do que a conseguida anteriormente No fim deste projecto espera se ter atingido mais uma etapa na direc o do objectivo final a realiza o de uma forma eficiente de tarefas dif ceis a um ser humano ou que o poder o colocar em risco por meio de um helic ptero 1 4 Estrutura do Relat rio Este relat rio de trabalho final de curso encontra se dividido em cinco cap tulos No presente cap tulo come a se por dar a conhecer o mbito do projecto e sua descri o Introdu o No cap tulo 2 apresenta se a arquitectura da PCI desenvolvida nomeadamente a arquitectura de controlo utilizada
49. esligado F0 F9 Entradas Sa das IO CLK Entrada dedicada Entrada de rel gio Vcc Tens o de alimenta o GND Massa Tabela C 1 Descri o dos Pinos 63 Circuito Program vel P5222V10 Como se pode ver na tabela existem 12 pinos que funcionam apenas como entradas e 10 que podem funcionar como entradas ou sa das Caso se queira utilizar o rel gio dos flip flops internos este ter de ser ligado ao pino 2 IO CLK e o mesmo para todos os flip flops do circuito ver diagrama l gico Na figura seguinte encontra se o diagrama l gico de um dispositivo deste tipo onde se pode observar a matriz de liga o os flip flops e os respectivos sinais de controlo e a forma como as sa das s o implementadas LOGIC DIAGRAM 8 1112 15 16 19 20 23 24 27 28 31 32 35 36 39 40 43 E gt a 10 Ep E z Y des IO 1 Eis ES E um d 1 f 19 to 131 no 11 suo e T 11 12 15 16 19 20 23 24 27 NOTE Programmable connection Figura C 2 Diagrama L gico 64 Circuito Program vel P5Z22V10 C 2 Listagem da programa o utilizada MODULE pal tfc TITLE programa da pal para tfc DECLARATIONS INPUTS ADDRO PIN 4 ADDRI PIN 9 ADDR PIN 7 ADDR3 PIN 6 SDOUTADO PIN 18 SDOUTADI PIN 17 SDOUTAD2 PIN 16 ADDR3AUX
50. evada que requer o gasto de muita energia recurso escasso a bordo do helic ptero aut nomo Assim seleccionou se uma temperatura interm dia de 50 C para temperatura de trabalho Para se conseguir esta temperatura tem que se recorrer a uma fonte de calor inserida num meio fechado de forma a minimizar o fluxo de calor para o exterior A forma mais simples de se conseguirem estes dois factores foi a constru o de uma caixa com material de baixa condutibilidade t rmica e f cil de trabalhar Entre o leque de materiais estudados optou se pelo poliestireno extrudido devido a apresentar as melhores caracter sticas menor valor de condutibilidade t rmica 0 027Wm ser mais f cil e r pido de trabalhar e se apresentar como o mais barato Dentro dessa caixa inseriu se outra caixa esta de metal de modo ao fluxo de calor se propagar de uma forma homog nea por todas as suas faces bem como no seu interior Por sua vez no interior desta caixa colocou se o sistema de aquecimento formado por quatro resist ncias de 33 Controlo de Temperatura dos Sensores pot ncia os sensores e um sistema de controlo que efectua a estabiliza o da temperatura dos sensores Para se conseguir estabilizar a temperatura a 50 C foi necess rio ter em conta as trocas de temperatura com o meio exterior que apesar de se tentarem ser m nimas existem Assim foi efectuado o c lculo da pot ncia que ser necess rio colocar ao longo do tempo dentro da caixa int
51. extendidos de modo a se inserirem no intervalo de entrada do ADC O funcionamento neste modo corresponde um maior valor de Vrsr como se pode observar pela an lise da Tabela 3 1 Ri ADS1210 Figura 3 5 Esquem tico do Selector de Modo 25 Descri o da Arquitectura de Aquisi o de Sinais Entrada Anal gicas Entradas Anal gicas utilizando V piis Ganho Vesr V Vin V Vesr V Vin V 1 10 0a5 40 10 2 5 1 25 a 3 75 20 5 4 2 5 1 88 a 3 13 10 2 5 8 1 25 2 19 2 81 5 1 25 16 0 625 2 34 2 66 2 5 0 625 Tabela 3 1 Voltage Full Scale Range Vrsg tens o de entrada Vm versus ganho Os valores das resist ncias foram criteriosamente escolhidos para que a pot ncia do sinal dissipada seja m nima Para que isto seja poss vel as resist ncias R1 e R2 devem ser tr s vezes superiores a R3 e R4 3 3 Implementa o da Parte Digital A parte digital constitu da pelo circuito de l gica program vel pelo buffer pelo cristal oscilador e pelas fichas de barramento que permitem fazer o interface do sistema com a arquitectura de controlo 3 3 1 Barramento Os sinais que constituem o barramento podem dividir se em dois grupos sinais de interface e de endere o Dentro do grupo sinais de interface existem Serial Data Input SDIO Clock Input Output SCLK Serial Data Output SDOUT Data Ready DRDY O sinal SDIO utilizado para a escrita de dados
52. ffset Register Full Scale Register SCLK Serial Interface Controlo Modulador DSYNC CS MODE DRDY Figura 2 10 Diagrama de Blocos de um ADS1210 O Turbo Mode TM uma das ferramentas do ADS1210 que pode ser usada para aumentar a frequ ncia de amostragem na entrada do condensador do PGA a qual normalmente 19 5KHz com um rel gio de 10MHz Atrav s da programa o do Command Register registo inclu do no microcontrolador do conversor a frequ ncia de amostragem pode ser aumentada para 39KHz 78KHz 156KHz ou 312KHz correspondendo a cada aumento um crescimento no desempenho do ADS 1210 quando mantida a mesma taxa de dados Por sua vez o PGA pode tomar valores para o seu ganho de 1 2 4 8 ou 16 Este ganho implementado pelo aumento do n mero de amostras tomadas entrada do condensador a partir de 19 5KHz para o caso de ganho 1 e a 312K HZ para o caso de ganho 16 Ent o pode dizer se que as fun es TM e PGA s o ambas implementadas pelo aumento da frequ ncia de amostragem entrada do condensador encontrando se a combina o limitada a 16 Seguidamente apresenta se a express o que permite determinar a frequ ncia de amostragem na entrada do condensador f x X TurboModex Gain SAMP 512 2 14 Quanto taxa de dados de sa da ou simplesmente taxa de dados esta pode variar de poucos hertz at 15 625KHz resultando que o aumento da taxa de dados acompanhado pela diminui o do desempenh
53. fim de calibrar a fun o ainda sincroniza os ADS com o ADS master A fun o aceita par metros de entrada e devolve um valor especifico de acordo com determinada ac o A fun o devolve sempre um valor do tipo unsigned char A fun o chama se da seguinte forma CALIBRATE calib card calib ads opc calib Par metros de entrada Valores validos para os par metros de entrada Significado ALL CARD Calibra todas as cards do sistema usado em conjunto com ALL ADS POS CARD 1 Calibra a card 1 calib card POS CARD 2 Calibra a card 2 POS CARD 3 Calibra a card 3 POS CARD 4 Calibra a card 4 ALL ADS Calibra todos os ADS usado em conjunto com ALL CARD calib ads POS ADS 1 Calibra o ADS 1 da card especificada POS ADS 2 Calibra o ADS 2 da card especificada POS ADS 3 Calibra o ADS 3 da card especificada DEFLT CALIB 1 Efectua uma calibra o por defeito isto faz a system offset calibration seguido da full scale calibration e por fim da self calibration OFFST CALIB 2 Efectua a system offset calibration opc calib FULSC CALIB 3 Efectua a full scale calibration SELF CALIB 4 Efectua a self calibration PSDO CALIB 5 Efectua a pseudo system calibration BCKGD CALIB 6 Efectua a background calibration Tabela B 6 Par metros de entrada da Fun o CALIBRATE 58 Manual do Driver Valor
54. frequ ncia de corte Assim evita se que parte do espectro acima de fmod 2 seja dobrada em torno de fmog 2 e invertida espectralmente ou seja frequ ncias mais altas possam passar por frequ ncias menores e deste modo o sinal reproduzido seja uma c pia deformada do sinal original A frequ ncia do filtro interno calculada pela express o 2 16 e no m ximo de IKHz Escolheu se uma frequ ncia de corte uma d cada acima da frequ ncia do filtro interno devido ao filtro externo passa baixo introduzir atraso de fase 3 2 3 Selector de Modo Este selector permite escolher entre o modo unipolar ou o modo bipolar Quando o selector est em modo unipolar a sa da do filtro passa baixo est ligada directamente s entrada n o inversora e inversora AnN AmP respectivamente do ADC Este modo caracterizado pela permiss o de sinais de entrada com um m ximo de 5V e um m nimo de Esta limita o implica se ter uma Voltage Full Scale Range Vesr no m ximo de 10V como se pode observar pela Tabela 3 1 Se o selector estiver no modo bipolar as sa das dos filtros encontram se ligadas s entradas AN e AmP do ADC atrav s de um circuito resistivo como o apresentado na Figura 3 5 A tens o de sa da do ADC Veias dependente da tens o de refer ncia interna REF do ADC aproximadamente 1 33 vezes maior Esta sa da utilizada para possibilitar que sinais de entrada bipolares com amplitudes maiores do que 5V possam ser
55. ica de alimenta o opcional BIN pa fa fa 12 13 14 15 Massa Anal gica 16 ADI 17 AD3 18 ADS 19 AD7 20 Refer ncia Alta Tabela 2 1 Fun es dos pinos do Porto P1 2 6 Conversor Anal gico Digital ADS1210 Face ao objectivo estabelecido no Trabalho Final de Curso o componente Conversor Anal gico Digital ADS1210 desempenha uma fun o preponderante na sua realiza o Devido a esse facto ser alvo de um estudo mais profundo no decorrer do presente cap tulo 2 6 1 Breve Descri o Sucintamente o Conversor Anal gico Digital ADS1210 um conversor de sinais anal gicos para sinais digitais projectado para aplica es em que requerida uma elevada resolu o e constru do de acordo com a arquitectura Delta Sigma Cada ADS1210 constitu do por um amplificador de ganho program vel PGA um modulador Delta Sigma de segunda ordem um filtro digital program vel um microcontrolador um circuito gerador de rel gio e uma tens o de refer ncia 13 Desenvolvimento do Sistema Hardware AGND AVDD REFour REFIN VBIAS XIN XoUuT 2 5V 3 3V Bias Refer ncia Gerador Gerador deRelogio DGND DVDD Microcontrolador ANP Filtro Digital Instruction Register PISA Ar Terceira Ordem Command Register ANN f Segunda Ordem Data Output Register O
56. imens es de 4 5x5 5cm Nas figuras A 2 e A 3 apresenta se a face superior e a face inferior da referida placa assim como as m scaras de protec o de suas pistas e suas marca es Na figura A 4 apresenta se o PAS da placa completa Nenhuma escala utilizada na apresenta o das figuras Figura A 2 Face Superior 48 Manual de utiliza o da Placa de Aquisi o de Sinais Figura A 3 Face Inferior 49 Manual de utiliza o da Placa de Aquisi o de Sinais Figura A 4 Placa Completa A 4 Componentes Os diversos componentes utilizados na constru o da placa de circuito impresso s o apresentados na tabela A 6 50 Manual de utiliza o da Placa de Aquisi o de Sinais Tipo Designa o Valor Obs Conversor 02 03 04 ADS1210 18 Lead SOIC A D Regulador U1 Reg 1117 5 SOT 223 de Tens o PAL Us P5Z22V10 28 Pin PLCC Buffer U6 MC74HCOSAD SOIC 14 Resist ncia R13 R14 RI5S RI6 109 RC0805 R17 R18 Resist ncia R7 R8 R9 R10 3KO RC0805 RI1 R12 Resist ncia RLR2 R3 RARS 10KO RC0805 R6 R19 R26 Resist ncia R20 R21 R22 R23 10K9 RC0805 de Precis o R24 R25 Condensador C3 C4 C5 TAJ A Condensador C1 C2 10uF TAJ B Condensador C6 C7 C8 C9 C10 0 1uF CC0805 C11 C12 Condensador C17 C20 C23 0 1uF CC1206 de Precis o Condensador C24 C25 22pF CC0805 Condensador C15 C16 C18 C19 1000pF CC0805 C21 C
57. ividir por cinco Esta uma importante considera o para muitos sistemas e pode determinar o valor m ximo de Xm do ADS1210 que pode ser usada A utiliza o do ADS1210 em Master Mode implica a execu o de apenas uma instru o por ciclo de convers o O modo Master Mode activo quando o pino de entrada do ADS1210 denominado Mode se encontra no estado l gico um Pelo contr rio o modo Slave Mode activo quando o mesmo pino de entrada se encontra no estado l gico zero e permite a execu o de mais do que uma instru o por ciclo de convers o Por outro lado em Slave Mode o pino de entrada denominado Chip Select Input CS utilizado como comutador isto permite ou inibe a comunica o com o ADS1210 ao contr rio do sucedido no caso de operar em Master Mode em que o pino de entrada CS utilizado para n o permitir a leitura mesmo com o pino de sa da Data Ready DRDY no estado l gico baixo at o main controller poder fornecer a comunica o O modo Master Mode tamb m caracterizado pela utiliza o do pino SCLK configurado como pino de sa da o que poder colocar problemas a muitos microcontroladores que controlam a comunica o com o ADS1210 particularmente quando a Xi maior do que poucos MHz pois SCLK poder exceder o m ximo da SCLK do microcontrolador O microcontrolador do ADS1210 consiste numa Arithmetic Logic Unit ALU e um banco de registos O microcontrolador tem dois estados power on reset e de convers
58. juntamente com um ritmo de sobreamostragem alto seguido de um filtro digital Desta forma consegue se uma resolu o de 24 bits Uma maneira de se entender melhor o bit ADC pensando nele como um bit de polaridade indicando se o sinal aumentou ou diminui relativamente ltima amostra O modulador funciona de modo que o sinal de realimenta o possa seguir o sinal de entrada A diferen a dos dois sinais continuamente comparada com um valor limiar originando na sua sa da o bit ADC que ser 1 se a diferen a dos dois sinais positiva ou 0 em caso contr rio Os conversores Delta Sigma s o constitu dos por uma parte anal gica muito simples e outra digital mas poder se dizer que s o essencialmente digitais de tal modo que resulta num fabrico de baixo custo e consegue se obter uma grande estabilidade Apesar destes ADC terem muitos aspectos vantajosos tamb m tem as suas desvantagens O caso mais negativo ser obviamente a limita o da resposta em frequ ncia a alguns KHz Dados de saida Entrada Modulador Filtro Digital Filtro Anal gica Sigma Delta Passa Baixo Decimador Figura 2 5 Diagrama de Blocos de um ADC Delta Sigma Este tipo de ADC explora todos os benef cios da sobreamostragem como se ir verificar Mas o que se entende por sobreamostragem N o nada mais do que poder se amostrar o sinal de entrada a um ritmo superior do ritmo m nimo ou seja do ritmo de Nyquist O melhoramento da rela
59. m o ADC sob teste em tempos de amostragem que s o ass ncronos relativamente ao sinal de entrada Os dados s o vistos na forma de um histograma normalizado mostrando a frequ ncia de ocorr ncia de cada um O problema aparece quando a forma da onda aplicada apresenta distor o relativamente ao caso ideal De facto muito dif cil gerar uma onda triangular com uma linearidade perfeita ou uma onda sinusoidal com muito poucas harm nicas Contudo ENOB pode ser calculado analisando o histograma dos dados digitalizados e portanto apenas o conhecimento da fun o distribui o do sinal de entrada melhor do que a sua estrutura no dom nio do tempo requerido A sua estrutura no dom nio do tempo pode n o ser de todo conhecido mas necess rio que a sua fun o distribui o de probabilidade o seja O histograma ideal ser ent o comparado com um gerado com os valores digitalizados e poder se calcular a ENOB do conversor Este m todo requer a aplica o de um sinal de entrada com uma fun o distribui o bem conhecida ao ADC em teste Aqui abordaremos dois casos para o sinal de entrada fonte de ru do e fonte sinusoidal Para o caso de uma fonte de ru do a fun o densidade de probabilidade cont nua dada pela express o 2 18 e onde deve ser convertida numa fun o densidade de probabilidade discreta a qual fornece a probabilidade de uma amostra digitalizada pela palavra de c digo bin ria i para um ADC bipolar n bit
60. nado pelos componentes electr nicos vibra es etc n o poss vel garantir que o sinal de entrada n o contenha sinais acima de metade da frequ ncia de amostragem o que torna necess rio filtrar o sinal com um filtro passa baixo com frequ ncia de corte igual ou menor a frequ ncia de Nyquist Tendo em vista a elimina o do aliasing projectou se um filtro passa baixo de modo a que o sinal seja fortemente atenuado para as altas frequ ncias e deste modo aumentar a resolu o do sistema Este filtro utilizado nas duas entradas de sinal uma chamada de entrada n o inversora e a outra de entrada inversora Ainda se utilizou um condensador de desacoplamento entre estas duas entradas de sinal de referir que os componentes utilizados nesta parte de circuito s o de grande precis o e estabilidade de modo a proporcionar um baixo ru do R Para sector de modo Para sector de modo ds Figura 3 4 Esquema de liga es de um Filtro Para os filtros passa baixo a frequ ncia de corte dada por 24 Descri o da Arquitectura de Aquisi o de Sinais 1 3 1 2xnxRxC a O filtro est projectado para uma frequ ncia de corte de 15K Hz A frequ ncia de amostragem depende dos valores atribu dos aos par metros do ganho e turbo mode do ADC e calculada pela express o 2 14 Para um ganho de 16 a frequ ncia de amostragem de 312KHz o que metade desse valor muito superior
61. nte deve satisfazer os requisitos de corrente da porta accionada evitando assim trocas de n veis l gicos Para que este requisito seja cumprido necess rio conhecer com exactid o o n mero m ximo de entradas que uma porta pode accionar ou seja o fan out Devido a cada um dos sinais provenientes do microcontrolador serem aplicados a v rias entradas do ADC utilizou se um buffer para se conseguir satisfazer o requisito acima descrito e assim garantir que n o h carga excessiva para a sa da do microcontrolador Os sinais provenientes do microcontrolador que passam pelo buffer s o o SCLK e o SDIO Estes sinais v o ligar a todas as entradas com o mesmo nome dos ADC como se representa na figura seguinte 27 Descri o da Arquitectura de Aquisi o de Sinais DSYNC SDOUT Yn SDIO Xour SCLK DGND 0 DSYNC SDOUT Xu 5010 SCLK DGND DSYNC sDOUT Xu SDIO SCLK DGND DV AD S1210 11 ADS1210111 MC74HC08AD 5V Figura 3 6 Diagrama de Bloco de liga es do buffer em cada PAS 3 3 3 L gica program vel Este bloco muito importante para o correcto funcionamento de todo o sistema Est dividido em tr s partes distintas que s o activa o desactiva o do ADC sinais de SDOUT e de DRDY e por ltimo o circuito de sincroniza o Este bloco concretizado por uma PAL P5Z22VI10 As suas caracter sticas principais podem ser consultadas no anexo C A programa o da mesma
62. o a se fazer o acoplamento entre as duas massas DGND massa digital de cada PAS e CGND massa proveniente da placa da arquitectura de controlo Recomenda se que o acoplamento de massas seja sempre feito ou seja o ponto de acoplamento esteja sempre fechado de forma se ter uma nica refer ncia na parte digital do sistema Para se poder seleccionar cada um dos diferentes conversores constituintes do sistema cada um tem de ter um endere o nico Esse endere o constitu do por quatro bits os dois mais significativos ADDR3 e ADDR 2 referentes placa a que pertence e os dois menos significativos ADDRI e ADDRO referentes ao endere o de cada conversor dentro de cada placa Para se conseguir efectuar esta selec o necess rio um comparador que mais n o do que o endere o de cada placa Este comparador efectuado atrav s de dois jumpers Existe ainda um conjunto de endere os especiais que ser o aceites em todas as PASs os quais se encontram devidamente explicados no Cap tulo 3 45 Manual de utiliza o da Placa de Aquisi o de Sinais J1 P5Z222V10 PAL Observac es 2 1 3 Valor l gico 1 2 3 3 Valor l gico 0 Tabela A 3 Liga es de J1 J2 P5Z222V10 PAL Observa es 2 1 10 Valor l gico 0 2 3 10 Valor l gico 1 Tabela A 4 Liga es de J2 Estes dois jumpers permitem a selec o de um endere o nico para cada PAS do sist
63. o bin rio proveniente do filtro digital Ele apenas aproveita algumas amostras de entrada Por exemplo se existe uma taxa de decima o de 4 ent o s a cada 4 amostras de entrada que ele aproveita uma e descarta as restantes Na pr tica ambas as taxas dos filtros est o relacionadas 2 4 1 Conclus o Existe um conjunto de par metros que se encontram interrelacionados entre si Isto completamente imposs vel escolher um desses par metros sem afectar os restantes As rela es de compromisso que devem existir entre os par metros s o os seguintes o Largura de banda resolu o ganho taxa de sobreamostragem ritmo de amostragem sinal de entrada Para se entender melhor a rela o que existe entre todos os par metros d se o seguinte exemplo Quando o sinal de entrada aumenta o ganho diminui ou se o ganho aumenta a resolu o diminui 2 5 Arquitectura de Controlo O objectivo do trabalho n o inclu a nenhum projecto de arquitectura de tempo real para controlo pelo que se recorreu utilizada em diversas aplica es pelo o ISR Esta arquitectura implementada pelo microcontrolador PXAS3 e pelo m dulo de interface CAN2 0 projectada para controlo em tempo real onde o tamanho reduzido e baixo consumo de energia s o factores de extrema import ncia O microcontrolador um Philips PXAS3 de 16 bits e de elevado desempenho baseado na arquitectura do conhecido 8051 com as capacidades aumentadas pela introdu
64. o do ADS1210 Mudan as na taxa de dados n o afectam a frequ ncia de amostragem entrada do condensador O ADSI210 tamb m inclui um quadro completo de calibra es que s o utilizadas para correc es de erros de ganho ou para limitar os erros internos do sistema As v rias calibra es poss veis Offset Calibration Full Scale Calibration Self Calibration Pseudo System Calibration e Background Calibration podem ser feitas sempre que for necess rio ou de um modo autom tico e continuo Os registos de calibra o podem ser lidos e escritos permitindo assim a comuta o entre diferentes configura es diferentes escolhas de TM de ganho taxa de dados etc Contudo em 14 Desenvolvimento do Sistema Hardware todos os casos uma nova calibra o sempre necess ria O melhor desempenho do ADS 1210 conseguido com a execu o da Offset Calibration Full Scale Calibration Self Calibration seguindo esta mesma ordem Cada um dos v rios tipos de calibra o programado atrav s do registo Command Register Os v rios par metros modos configura es e registos do ADS1210 s o lidos e escritos via synchronous serial interface Esta interface pode operar em dois modos o modo de rel gio pr prio ou Master Mode em que a serial clock frequency SCLK limitada a metade da frequ ncia de rel gio System Clock Input Xin do ADS1210 e o modo de rel gio externo ou Slave Mode em que SCLK se encontra limitada a X d
65. o dos dados para formato digital e fornece los com o maior grau de precis o poss vel ao operador Indice 1 Intro dt a e did a dr 1 1 1 MOV dC AO ou o pua ia 1 1 2 ODJCCUVOS co iM a DD IE AE LEE 1 13 Enquadramento Te ANNO Do Su Eie Et 1 1 4 Estrutura do Relat rio dise pierdes Inani Inda adaga Pa o 1 2 Desenvolvimento do Sistema Hardware seen 3 2T Intro dUC A O s este phot A bin RR 3 2 2 apos n caes spem aa co E 3 2 2 1 Aproxima es SUCESSIVAS tin edid a RE ABRE D SER PR der 3 2 2 2 Paralelo ou ioc i tbe read d dua e Ud pau a 4 2 25 Delta Sigma oe o eb UI ae ass dede 5 2 3 Compara o das Ea De Ea DI 6 2 4 Descri o da Arquitectura Delta Sigma essere 6 ps NMEE OIL 11 2 5 Arquitectura de CODtEOlO TG a 11 2 6 Conversor Anal gico Digital ADS1210 essen 13 DOM Breve Descfio 0 eq unice ud edidit quidvis 13 2 7 C lculo de Resolucao BEeottya os e ese mae dua ao nist ts A sts aie 18 3 Descri o da Arquitectura de Aquisi o de Sinais 22 eo 22 3 2 Implementa o da Parte Anal gica 23 2 21 REg ladOv con ei es o toD Net ede e oat RDNS Uode 23 322 o ae deca af boston e ta
66. obt m se A Hi 7 3 asn 22 2 Vref 2 24 2 A 2 Isto a probabilidade de uma amostra representada por meio de uma palavra de c digo bin ria i para uma onda sinusoidal de entrada de amplitude A A tens o limiar para o n vel i calculada pela express o seguinte ptFy 2 22 V i Ax EC 2 25 onde N o n mero total de amostras tomadas e CH i o histograma acumulativo definido por CH i j e CH 0 0 j 0 Dada a tens o limiar para o n vel i V 1 a pot ncia m dia de quantiza o o 3D xA uk a b b 2 26 sendo A o passo de quantiza o e a 2 7 1xA v _ 27 20 Desenvolvimento do Sistema Hardware b 2 41 xa V i 1 _ 228 1 V i41 V i 2 29 O n mero efectivo de bits n1 ent o calculado por p A nl n ve 2 30 As express es 2 19 2 25 s o usadas em 2 27 2 28 2 29 para calcular ENOB n1 quando fonte de ru do e fonte sinusoidal s o usadas Isto de uma forma simples e experimental calcular ENOB de um ADC medir SNR Para isso come a se por injectar um sinal sinusoidal com o menor n mero de harm nicas poss veis e recolha de m dados em que m deve ser um n mero suficientemente grande da ordem dos milhares a partir da placa de aquisi o de dados Seguidamente aplica se FFT a esse conjunto de dados A FFT converte pontos de dados no dom nio do tempo para o dom nio d
67. ohm 1 Kohm Ll 4 R2 CI ANN 2 R8 120 ohm lt 57 6 Kohm f 0 01 uF R3 lt 500 ohm R7 400 Kohm Figura 4 3 Esquema El ctrico da Arquitectura de Controlo de Temperatura A resist ncia R1 e a resist ncia PRC 100 formam um divisor de tens o cuja sua tens o equivalente varia com a temperatura Sempre que a temperatura for igual ou superior temperatura desejada o sistema de aquecimento estar desligado caso a temperatura come a a diminuir o sistema de aquecimento come ar a debitar pot ncia e a aquecer o ambiente interno da caixa A resist ncia R2 e R3 formam outro divisor de tens o que utilizado como refer ncia o qual indica o valor de tens o correspondente temperatura desejada neste caso 50 Quando a temperatura desce a diferen a de tens o aos terminais do amplificador aumenta aumentando o valor da tens o de sa da e o sistema de aquecimento ligado 36 Controlo de Temperatura dos Sensores A resist ncia R8 utilizada para limitar a intensidade de corrente de sa da do amplificador operacional a 1A O condensador C1 em paralelo com essa resist ncia utilizado para obviar problemas de ru do O d odo colocado entre a sa da do amplificador e a carga sistema de aquecimento tem a fun o de apenas permitir que esta seja alimentada por um valor positivo de tens o O sistema de aquecimento com uma resist ncia equivalente de 200 constitu do por quatro resist ncias de pot ncia
68. orma como todos os dias mant m o laborat rio de trabalho em perfeitas condi es para o aluno poder desenrolar o seu trabalho sem que nada o prejudique Por fim um agradecimento especial nossa fam lia e amigos que tantas vezes se viram privados da nossa companhia em momentos que deviam ter sido deles e mesmo assim se mostravam prest veis para nos ajudar e apoiar Resumo Tendo como base de suporte outros projectos da mesma linha de racioc nio do Instituto de Sistemas e Rob tica objectivo deste trabalho final de curso a Implementa o da Instrumenta o de um Helic ptero Aut nomo Para isso foi desenvolvida inicialmente uma pesquisa acerca do assunto de modo a ter se uma ampla vis o do problema proposto A Instrumenta o de um helic ptero Aut nomo visa a possibilidade de controlar um pequeno aparelho na execu o de tarefas que se apresentam de elevado risco em termos de seguran a ou mesmo imposs veis de executar por um operador humano Para a realiza o deste objectivo teve se de elaborar um circuito placa de amostragem de sinais que permita ao operador humano ter um controlo quase absoluto sobre a unidade m vel helic ptero isto receber leituras correctas relativas posi o velocidade altitude e atitude da unidade referida Para isso o circuito encontra se em comunica o com um conjunto de sensores que fornecem os dados referentes a cada uma das grandezas tendo o circuito a fun o de convers
69. p S perior Ana RAND DE cd p e e E tL SR 42 Figura 4 9 M scara da Face Superior 42 Eroura 4 TO Face otasi rnt s ua RS Naa spas gas 42 Figura 4 11 M scara da Face Inferior eese enne 42 Figura A 1 Esquema El ctrico de Placa de Aquisi o de Sinais 47 Figura A 2 Face Superior hex ua ad ne n ER dea 48 Figura A 3cs Pace III QE etos estu HR Revmi teg na eae cias 49 Figura AA Placa Completa oues pq reb DO DIR EAR AS UI UN A utis 50 Figura C 1 Configura o dos PINOS aiios ao Ne elegan e t eR P UE 63 Figura C 2 Diagrama L gico x custaria taco ect deae anu en a aaa AR Nee XY Mns 64 VI Lista de Tabelas Tabela 2 1 Fun es dos pinos do Porto P1 13 Tabela 3 1 Voltage Full Scale Range e tens o de entrada Vm versus ganho 26 Tabela 3 2 Selec o da PAS costosa toit er teta id dado es diodes E 29 Tabela 3 3 Selec o do ADC em cada siete tee tec bes eiie dee is 29 Tabela 3 4 Tabela de fun es especificas oie reete ttti tart ete opas riae uad 30 Tabela 3 5 Endere o espec fico para se efectuar o sincronismo 32 Tabela A 1 Descri o do Porto reed aiat ip E ata eI MAIS 45 Tabela A 2 Desericao do Porto P7 4 RETIRO S Abu 45
70. r o sistema P ser superior ao valor da pot ncia perdida 4 chegando ao ponto de equil brio quando se atingir a temperatura de 50 C Note se que de maneira alguma a pot ncia perdida pode ser superior pot ncia fornecida Em equil brio a pot ncia a ser fornecida igual pot ncia perdida pelo sistema O ponto de equil brio do sistema corresponde a ter a pot ncia perdida totalmente compensada pela pot ncia fornecida isto P Quando o sistema se encontra no seu ponto de equil brio isso equivale a dizer que a varia o de energia sob a forma de calor no tempo que traduzida pela express o 4 3 igual a zero pois como se viu nesse ponto P 35 Controlo de Temperatura dos Sensores Considerando T 50 C Ta 20 Dimens es da caixa exterior 90x66x51 mm 0 027Wm K S 40mm de acordo com a express o 4 2 4 0 5628 W pelo que para se ter o equil brio c2 0 tem se P 0 5628 W 4 3 Esquema El ctrico Neste ponto apresentado o esquema el ctrico da arquitectura de controlo de temperatura Este esquema um circuito simples constituido por um amplificador operacional oito resist ncias de grande estabilidade t rmica um condensador um d odo uma resist ncia de varia o com a temperatura e uma carga que o sistema de aquecimento VCC 12V VCC 12V RI R6 lt 500 ohm 400 Kohm OPAS48F PRC R4 1 5 RS a RL 120 ohm 1 Kohm 6 AA E RS 2 a 20
71. rdo com a tabela anterior A fun o n o foi executada SLEEP NOT OK MST CARD Indica que imposs vel colocar este ADS em modo sleep por ser o ADS master ALL SLEEP ALREADY Indica que imposs vel colocar em modo sleep o ADS especificado porque todos os ADS do sistema j se encontram nesse modo SLEEP ALREADY Indica que imposs vel colocar em modo sleep o ADS especificado por j se encontrar nesse modo 60 Manual do Driver SLEEP NOT OK ALL Indica que se usou o par metro ALL CARD sem o uso do par metro ALL ADS SLEEP OK Indica nos que a tarefa pretendida foi realizada com sucesso Tabela B 9 Vari veis de sa da da Fun o ADS SLEEP Fun o ADS WAKEUP A fun o serve para tirar os ADS do modo sleep isto coloc los em modo wakeup de referir que se os ADS est o todos em modo sleep ent o s existe uma maneira de os tirar desse modo que colocar em modo wakeup todos os ADS ao mesmo tempo Este facto deve se aos ADS masters terem que estar no modo wakeup sempre que um ADS qualquer tamb m esteja nesse modo Ap s a coloca o dos ADS em modo wakeup procede se a uma calibra o por defeito e de uma sincroniza o A calibra o por defeito uma system offset calibration seguida de uma full scale calibration e por ltimo de uma self calibration A fun o aceita par metros de entrada e devolve um valor especifico de acordo com
72. rence Input REFm n o devem estar presentes antes de os circuitos anal gico e digital estejam correctamente alimentados 2 7 C lculo de Resoluc o Efectiva Resolu o efectiva ou n mero efectivo de bits ENOB simplesmente a raz o do n mero de pontos de dados com frequ ncia correcta original e o n mero de pontos de dados com outros valores de frequ ncia Esta raz o expressa em bits ENOB diminui com o aumento da frequ ncia de taxa de convers o requerida A Figura 2 12 e de acordo com Dr Jerry Horn 1 mostra a dificuldade em estimar a representac o digital de um dado sinal anal gico versus a frequ ncia de taxa de convers o Bastante F cil Desempenho ENOB gt 2 FB e eo cO oda CO OO C qn 2 C 1 10 100 IK 10K 100K IM 10M 100M 1G Taxa de Convers o Hz Figura 2 12 Resolu o Efectiva versus da frequ ncia de taxa de convers o Existem v rios m todos para o c lculo de ENOB o qual fun o da rela o sinal ru do SNR do conversor Anal gico Digital ADC SNR ENOB x 6 02 1 76 dB 2 17 18 Desenvolvimento do Sistema Hardware Os mais comuns s o os m todos recorrendo utiliza o de uma onda sinusoidal e os testes com transformada r pida de Fourier FFT surgindo tamb m cada vez mais comum e como uma alternativa efectiva o M todo do Histograma O m todo do histograma consiste na convers o de um sinal peri dico bem conhecido co
73. retomado pela fun o Significado CALIB NOT OK Indica que a comunica o ainda n o foi inicializada logo imposs vel de calibrar os ADS CALIB NOT OK CARD OUT LIM O par metro de entrada para o calib card n o est de acordo com a tabela anterior A fun o n o foi executada CALIB NOT OK ADS OUT LIM O par metro de entrada para o calib ads n o est de acordo com a tabela anterior A fun o n o foi executada CALIB NOT OK CALIB OUT LIM O par metro de entrada para o opc calib n o est de acordo com a tabela anterior A fun o n o foi executada CALIB NOT OK SLEEP ALL Indica que imposs vel calibrar o ADS especificado porque todos os ADS do sistema encontram se em modo sleep CALIB NOT OK SLEEP Indica que imposs vel calibrar o ADS especificado por se encontrar em modo sleep Deve se primeiro tira lo deste modo e ent o calibra lo CALIB NOT OK ALL Indica que se usou o par metro ALL CARD sem o uso do par metro ALL ADS CALIB OK Indica nos que a calibra o pretendida foi realizada com sucesso Tabela B 7 Vari veis de Sa da da Fun o CALIBRATE Fun o ADS SLEEP A fun o serve para colocar os ADS em modo sleep E de notar que a fun o s permite colocar os ADS masters nesse modo se colocar em modo sleep todos os outros ao mesmo tempo Nos restantes casos os ADS masters nunca estar o em modo sleep A fun o aceita p
74. s o v lidos ao microcontrolador da arquitectura de controlo afim deste poder proceder sua leitura Apenas quando este sinal tem a transi o para o n vel l gico baixo novos resultados de convers o dar o entrada no registo DOR do microcontrolador de cada conversor DRDY semelhan a do sinal SDOUT uma combina o l gica dos sinais DRDY proveniente do conversor denominado Master de cada PCI DRDYM e o DRDY da PCl anterior DRDY ANT Quanto ao segundo grupo os sinais de endere o que existem s o os seguintes Linha de endere o 0 ADDRO Linha de endere o 1 ADDRI Linha de endere o 2 ADDR2 Linha de endere o 3 ADDR3 As linhas ADDRO e ADDRI s o os endere os menos significativos ADDRO linha de menor peso e que permitem a selec o de cada um dos conversores dentro de cada PCI As linhas de endere o ADDR2 e ADDR3 os endere os mais significativos ADDR3 linha de maior peso permitem a selec o de cada PCI do sistema Apesar do car cter diferenciado das linhas de endere o as selec es n o s o executadas isoladamente E atrav s da combina o entre as quatro linhas no circuito de l gica program vel que cada PCI e por consequ ncia cada seu conversor pode ou n o ser seleccionado 3 3 2 Buffer Quando um sinal digital aplicado entrada de uma porta deve ser capaz de estabelecer nessa entrada uma ou outra tens o correspondente a um ou outro n vel l gico Em qualquer um dos n veis a fo
75. ssembler que controla a transfer ncia de dados entre o microcontrolador e a placa de aquisi o de dados o qual se encontra a funcionar correctamente 43 Manual de utiliza o da Placa de Aquisi o de Sinais A Manual de utiliza o da Placa de Aquisi o de Sinais A 1 Descri o O sistema desenvolvido faz a convers o de sinais anal gicos para sinais digitais e fornece os ao microcontrolador XA S3 que controla toda a opera o de convers o residente na placa da arquitectura de controlo designada de MC XAS3 Como se pretendem dados relativos a diferentes grandezas o sistema desenvolvido constitu do por quatro placas de circuito impresso completamente iguais uma por cada grandeza e como se pretendem dados em rela o aos tr s eixos cartesianos cada uma das PASs desenvolvidas inclui tr s conversores No entanto deseja se que os resultados de convers o fornecidos ao microcontrolador sejam referenciados ao mesmo instante de tempo Para isso a PAS tem todos os seus conversores sincronizados isto o sinal que indica resultados de convers o v lidos DRDY est no mesmo estado l gico no mesmo instante para cada um dos conversores A sincroniza o feita em cada uma das PASs este sinal n o passado atrav s do barramento de PAS em PAS para obviar o efeito de introdu o de ru do no sinal de rel gio caso este passa se de PAS em PAS E atrav s de uma combina o especifica das quatro linhas de endere o do b
76. sta ES a que corresponde um filtro sinc x A taxa de dados um termo dependente das configura es pretendidas mais directamente da Xw da escolha do TM Quanto maior for a escolha para o TM mais r pido ser o funcionamento do modulador A taxa de dados dada pela seguinte express o X TurboMode 512x DecimationRatio 1 P para 2 16 na qual o factor Decimation Ratio determina o n mero de resultados do modulador que s o usados pelo filtro digital para calcular cada resultado de convers o Este factor encontra se limitado pelo intervalo de 19 a 8000 Fora deste intervalo o filtro digital conduzir a resultados incorrectos O n mero de resultados do modulador usados para se calcular cada resultado de convers o tr s vezes o Decimation Ratio Isto significa que qualquer altera o introduzida no ADS1210 requerer de pelo menos tr s ciclos de convers o at se conseguirem resultados v lidos Cada ciclo de convers o entendido como uma transi o completa do pino de sa da DRDY isto do n vel l gico zero para o n vel l gico um e novamente para o n vel l gico zero ou vice versa No entanto e conforme j referido aquando de alguma altera o s pelo menos quarta passagem do pino de sa da DRDY pelo n vel l gico zero se considera existirem resultados de convers o v lidos Outro pino de grande import ncia na constitui o do ADS1210 o pino de entrada denominado de Control Inpu
77. t Self Kx s 2 0 5 2 f Figura 2 6 Densidade espectral do ru do de quantizac o 2 2 2 2 2 2 A selfa fs 2 f12 ANTI K s E 2 4 Define se taxa de sobreamostragem OSR como osR P 2 5 2f 0 em que fo a largura de banda do sinal de interesse e fs gt 2fo Assumindo que o sinal de entrada um sinal sinusoidal com valor m ximo de pico sem distor o de 2N A 2 em que N representa o numero de bits do quantizador podemos dizer que a sua potencia NN 242N 22 EE 2x 8 Desenvolvimento do Sistema Hardware Depois da quantiza o o sinal yi n filtrado por H f como se encontra representado na figura obtendo se o sinal y n O filtro H f elimina o ru do de quantiza o para frequ ncias superiores a fo u n Quantizador y n de N bits H f Figura 2 7 Sistema de elimina o do ru do de quantiza o para frequ ncias superiores a fo Hif 4s 2 70 0 fo Figura 2 8 Fun o de transfer ncia do filtro Admitindo que o sinal de entrada de banda limitada a pot ncia do sinal y gt n igual pot ncia do sinal de entrada u n contudo a potencia do ru do de quantiza o diminui diminui o essa provocada pela OSR como se pode observar pela seguinte express o t 2 A se r ntry ar xg AA os 2 7 po s 12 12 Assim de cada vez que se duplica OSR a pot ncia do r
78. t to Synchronize Serial Output Data DSYNC Este pino permite a sincroniza o de m ltiplos conversores Esta funcionalidade de grande interesse quando se utilizam v rios conversores e ou se pretende que todos forne am resultados de convers o referidos ao mesmo instante Isto consegue se atrav s 16 Desenvolvimento do Sistema Hardware da transi o do pino DSYNC de o n vel l gico um para o n vel l gico zero onde ter de permanecer no m nimo 10 5 txmn e novamente o n vel l gico um Outra funcionalidade executar o reset ao modulador para zero de modo a obter se dados v lidos o mais rapidamente poss vel aquando de alguma mudan a Estas duas funcionalidades tamb m podem ser desempenhadas por um bit denominado DSYNC existente no CMR desde que devidamente configurado No conversor ADS1210 as suas duas entrada para sinais anal gicos podem ser configuradas para utiliza o em dois modos distintos modo comum e modo sim trico A exist ncia destes dois modos permite a aplica o de sinais unipolares de O a 5volt e de sinais bipolares de 1 Ovolt O modo sim trico caracteriza se pela utiliza o da sa da Veias e pelo uso de dois pares de resist ncias com um factor comum de 3 na rela o entre eles RI 3KQ 10V e AINP REFIN 10V gt SS NS AINN REFoUT 1 0uF TAA uu ie S DVDD Q AVDD E 2 e cs ADS1210 DRDY DSYNC SDOUT XIN SDIO DGND i XOUT SCLK DGND DVDD gt DVDD C2
79. tamb m se encontra no anexo C e inclui todas as funcionalidades por ela realizada e j citadas 3 3 4 Activa o Desactiva o dos ADC s Quando existem mais que um dispositivo el ctrico a utilizar o mesmo barramento de sa da de sinais em que a transfer ncia de dados pode ocorrer ao mesmo tempo h a necessidade de seleccionar o dispositivo para se identificar de onde que os dados s o provenientes Para tal no caso do presente trabalho usa se o sinal de CS para controlar o estado tri state das sa das dos ADC Este sinal quando colocado a um l gico coloca sa da do ADC no estado tri state O sinal CS o resultado de uma combina o l gica dos sinais de endere o que realizada pela PAL Em primeiro lugar necess rio seleccionar a PAS onde se encontra o ADC Cada PAS numerada de zero a tr s atrav s dos jumpers 11 e J2 Com a ajuda de um de comparador compara se o valor da PAS com os sinais mais significativos de endere o seleccionando assim a PAS como a seguir se exemplifica 28 Descri o da Arquitectura de Aquisi o de Sinais Jl J2 ADDR3 ADDR2 O O 0 0 PASI 0 1 0 1 PAS2 1 0 1 0 PAS3 1 1 1 1 PAS4 Tabela 3 2 Selec o da PAS Ap s se seleccionar a PAS onde se encontra o ADC pretendido tem que se seleccionar o ADC Para isso utiliza se os dois sinais de endere amento que restam ou seja os menos significativos Na tabela seguinte indica
80. u do de quantiza o diminui para metade Neste momento j poss vel calcular a SNR visto j se possuir a pot ncia do sinal de entrada Ps e a pot ncia do ru do de quantiza o Pe Assim vem SNR toi 102 2 SNR 6 02 1 76 10log OSR 2 8 Agora pode se concluir que sobreamostragem melhora SNR de 3dB oitava o que equivale a 0 5bits oitava Apesar do n vel m dio de ru do ter diminu do n o implica que a energia de ru do total n o seja a mesma apenas agora est distribu da por uma largura de banda superior Os conversores Delta Sigma aproveitam o facto de a energia total de ru do estar mais espalhada para atrav s de um filtro digital eliminar uma grande quantidade de ru do Desenvolvimento do Sistema Hardware Por exemplo quantos bits s o garantidos usando uma taxa de sobreamostragem de 4 Por cada taxa de sobreamostragem de 4 vezes est se a incrementar a SNR de 6dB ent o com um bit ADC apenas obtemos dois bits Ent o qual a taxa de sobreamostragem para garantir 24 bits Temos que ter uma taxa de 4 o que claramente impratic vel Os ADC contornam esta limita o conseguindo aumentar a SNR acima dos 6dB por cada taxa de sobreamostragem de 4 vezes Para se conseguir isso utiliza se o seguinte diagrama de blocos um yin Figura 2 9 Diagrama de Blocos de um Modulador Delta Sigma de 2 ordem O diagrama de blocos acima um modulador de 2 ordem A fun
81. ut el Abe 24 Do do Selector de Modo ua oe vd basura epa doa E osa td ad cde 25 3 3 Implementa o da Parte Digital eei een ect nr oe ai eh 26 2 92 eerte tete oi tse ti Set irat elsi e EUREN 26 CX EMIL IDEM Ecc TE NS 2T 33 3 L gica programavel sorier ee DA R A E RS 28 3 3 4 Activa o Desactiva o dos 28 3 35 Sinais de DRDY SDOUT cns e 30 3 3 6 Circuito de 31 4 Controlo de Temperatura dos testate lea eben pel oed tata ge 33 Al DiOUe 30 5 ata dee ete iP deoa Meer bus a A 33 4 2 Arquitectura de Controlo de Temperatura sss 33 43 Esquema El ctrico duco siepe dob tn a a o 36 44 Diagrama de Blocos ien eder te reor eite ete Reve T estuve tds 37 4 5 Placa de GIteuHto IMPIES SO auis tee per tA PU iei tae dias d Du a nn 41 2 AC ONCIUS O EE O Cae debeat 43 A Manual de utiliza o da Placa de Aquisi o de 81 5 44 Asl DESCRI O us A a TR ME 44 fio Esquema El ctricos s acce a iret desee E Dea a 46 i 3v Placa de Circuito IF PRESS O o oce ee t JU edm 48 AA Componentes EET E OT OL TUO LL 50 B sus ita tie neis tein pda etu idea rmi e dieu ii 52 Bi Miodu aO ab m te ta Sad 52 B 2 R n es Funcionalidades os yu dede uno D aa 52 C Circuito Program vel P5Z22V10

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