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logo2vhdl: modelos descritos em vhdl a partir da linguagem

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1. 20 RA 2 2 SIMULA O DO C DIGO VHDL REFERENTE FUN O AND 20 RA 2 3 TABELA VERDADE E REPRESENTA O DA FUN O NOT NO LOGO SOFT 21 RA 2 4 SIMULA O DO C DIGO VHDL REFERENTE FUN O NOT 21 RA 2 5 TABELA VERDADE E REPRESENTA O DA FUN O NAND NO LOGO SOFT 22 RA 2 6 SIMULA O DO C DIGO VHDL REFERENTE FUN O NAND 22 RA 2 7 TABELA VERDADE E REPRESENTA O DA FUN O OR NO LOGO SOFT 23 RA 2 8 SIMULA O DO C DIGO VHDL REFERENTE FUN O OR 23 RA 2 9 TABELA VERDADE E REPRESENTA O DA FUN O NOR NO LOGO SOFT 24 RA 2 10 SIMULA O DO C DIGO VHDL REFERENTE FUN O NOR 24 RA 2 11 TABELA VERDADE E REPRESENTA O DA FUN O XOR NO LOGO SOFT 25 RA 2 12 SIMULA O DO C DIGO VHDL REFERENTE FUN O XOR seseesseesreesrerrreresesssrs 25 RA 2 13 REPRESENTA O DA FUN O RETARDAMENTO DE LIGA O NO LOGO SOFT 27 RA 2 14 SIMULA O DO C DIGO VHDL REFERENTE FUN O RETARDAMENTO DE LIGA O 28 RA 2 15 REPRESENTA O DA FUN O RETARDAMENTO DO DESLIGAMENTO NO LOGO SOFT 29 RA 2 16 SIMULA O DO C DIGO VHDL REFERENTE FUN O RETARDAMENTO DO DESLIGAMENTO o asa do cordiais CAR dh ESSE AUDIOS S dager teary na UT inn 30 RA 2 17 REPRESENTA O DA FUN O RETARDAMENTO DE LIG DESLIG NO LOGO SOFT
2. endif endif end process Q1 lt 13 OR S2 Figura 3 16 Linhas de c digo definidas para o esquem tico de uma fun o especial Retardamento de Liga o relacionada a duas fun es b sicas And e Or A figura 3 17 mostra a ltima etapa realizada o c digo VHDL final com todas as declara es realizadas bibliotecas e demais estruturas necess rias em sintaxe VHDL E a figura 3 18 a compila o do programa no QUARTUS II LOGOZVADE Fun es Especiais Retardamento de Liga o Retardamento do Desligamer Retardamento de Lig Des Retardamento de Liga o a H Rel de Passagem Gerador de Ciclos Ass ncrond Interruptor de Luz da Escada Interruptor Conforto Contador Crescente Decres Contador de Horas de Servig Rel de Autoreten a Rel de Impulso Corrente Softkey Registrador de Deslocamente Library IEEE USE ieee std_logic_1164 all Entity funcao IS clk in bit 11 12 13 1N std logic Q1 INOUT std logic Signal S1 S2 std logic EGIN ST lt 11 AND 12 process S1 clk variable tempo integer Begin if clk EVENT and clk 171 then if S1 1 then tempo tempo 1 else tempo 0 end if if he 0 then 2 lt E end process 01 lt 13 OR 2 END RTL Figura 3 17 C digo VHDL completo para o esquem tico de uma fun o especial Retardamento de Liga o relacionada a duas fun es b sicas And e Or 66 A figura 3 18 mostra que
3. marcar tr s ou mais aparecer a mensagem conforme ilustrado na figura 3 6 e Existem fun es especiais que possuem limites para inser o de par metros de entrada ou seja h fun es especiais que possuem uma duas ou at tr s entradas Tendo em vista estas diferen as foi realizado o tratamento individual para cada uma 60 das fun es especiais estabelecendo o limite de entradas de acordo com a caracter stica de cada uma delas Os exemplos apresentados a seguir foram importantes para realizar basicamente tr s etapas relacionar uma fun o b sica outra realizar o elo de liga o entre todas as fun es b sicas e relacionar fun es b sicas e especiais conjuntamente 3 3 Exemplos Para ilustrar o uso do LOGO VHDL alguns testes foram realizados e s o apresentados a seguir Alguns circuitos simples foram implementados com o objetivo de testar o funcionamento do programa tradutor e as fun es mais complexas mostram as potencialidades do programa com o intuito de posteriormente tratar sistemas de controle de uso pr tico 3 3 1 Exemplo 01 O circuito apresentado na figura 3 7 um circuito contendo tr s entradas I1 I2 e I3 e uma sa da Q1 O Circuito implementa a fun o Q1 I1 I2 I3 Figura 3 7 Circuito implementando a fun o Q1 I1 I2 I3 Uma vez programadas todas as fun es b sicas de forma independente necess rio relacionar uma fun o outra justament
4. std_logic Begin if clk EVENT and clk 1 Then if Trg 1 then x T 0 else T T if T gt 5 then pre aviso de desligamento if T lt 7 then tempo do desligamento x 0 else x if T gt 10 then tempo de parametrizacao x 0 end if end if end if end if if x 0 then saida lt 0 else saida lt 1 39 end if end if end process End funcao ps 160 0 ns 320 0ns 4800 ng 6400 ns 800 Ons 960 0 ns 1 12 us 1 28 us 144 us 16 us 17 1 420793 us J ia Value at 142us ck BO tg B0 T U5 Fe sie EA AE RD RE saida B0 Figura 2 26 Simula o do c digo VHDL referente fun o interruptor de luz da escada Pode se observar que quando h uma mudan a de estado na entrada Trg a sa da colocada em n vel l gico 1 e neste momento o contador incrementado Percebe se que quando o tempo do contador atinge o valor parametrizado que para este exemplo de 10 pulsos de rel gio a sa da que possu a n vel l gico 1 passa a adquirir o n vel l gico 0 No entanto antes que este procedimento seja realizado um pr aviso de desligamento pode ser acionado Definiu se o intervalo do 5 ao 7 pulso de rel gio que posiciona a sa da em nivel l gico 0 durante este per odo Verifica se tamb m que quando a entrada Trg novamente comutada enquanto o contador est sendo incrementado neste momento o mesmo reposto ao valor zero 2 3 8 Interruptor Confor
5. Figura 2 34 Simula o do c digo VHDL referente fun o rel de auto reten o 47 Constata se que se a entrada S possuir o n vel l gico 1 a sa da ser definida em nivel l gico 1 Se a entrada R possuir n vel l gico 1 a sa da ser reposta a 0 Quando as duas entradas S e R possu rem ao mesmo tempo o n vel l gico 1 a sa da possuir o n vel l gico 0 No entanto se em ltimo caso as duas entradas S e R possu rem o n vel l gico 0 na entrada a sa da tamb m possuir o n vel l gico 0 2 3 12 Rel de Impulso Corrente No rel de impulso corrente conforme representado na figura 2 35 se o estado na entrada Trg mudar de O para 1 e as entradas S e R forem iguais a 0 a sa da muda o seu estado ou seja a sa da ligada ou desligada A entrada Trg n o influencia esta fun o quando S 1 ou R 1 Atrav s da entrada S a sa da colocada em 1 Atrav s da entrada R a sa da colocada a 0 Se tanto R quanto S possu rem n veis l gicos equivalentes a 1 este bloco de fun o permite que o mesmo seja parametrizado definindo se prioridades a entrada R tem prioridade em rela o entrada S colocando a sa da em n vel l gico O ou a entrada S tem prioridade em rela o entrada R colocando a sa da em n vel l gico 1 Representa o no LOGO Soft Denomina o da Fun o Especial Rel de impulso corrente Figura 2 35 Representa o da fun o rel de impulso de corrente no LOG
6. a simula o do circuito obtido atrav s da sintaxe VDHL gerada pelo LOGO VHDL descreve corretamente a fun o especial Retardamento de Liga o relacionada a duas fun es b sicas And e Or Vauea PS 80 0 ns 160 0 ns 240 0 ns 320 0 ns 400 0 ns 480 0ns 560 0 ns 640 Ons 720 0ns 800 0 ns 880 Name 616 To j E S E E S 616 113 ns E E TLO urnas L Lr L rr L h LT L rr fr LT Ur LL ck Bo 292000 temo 10 Z Wia e TAR 1818 HRR 38T AE DRE CEE GD She S00 T Qi Bl Figura 3 18 Simula o do C digo VHDL ilustrando o funcionamento de uma fun o especial Retardamento de Liga o relacionada a duas fun es b sicas And e Or r No exemplo pode se verificar que o retardo de liga o ativado quando as duas entradas I1 e D possu rem o n vel l gico 1 desta forma o contador inicializa o processo de contagem e finaliza quando o tempo parametrizado atingido que para este exemplo de 10 pulsos de rel gio Quando o contador atingir o valor parametrizado a sa da que possu a o n vel l gico 0 passar a assumir o n vel l gico 1 Apresenta se no pr ximo cap tulo alguns estudos de casos extra dos da literatura cujo objetivo avaliar o sistema desenvolvido em controle de plantas reais 67 Capitulo 4 Estudo de casos 4 1 Introdugao Ap s a realiza o de varios testes conforme ilustra o dos exemplos citados no capitulo anterior a ferramenta desenvolvida d
7. baseados em CLPs por dispositivos l gicos program veis que sejam dinamicamente reprogram veis e que possuam estrutura adequada a implementa o de algoritmos via hardware A princ pio pensou se em decodificar os programas de automa o que eram descritos no ambiente de programa o LOGO Soft por m com o estudo do software percebeu a indisponibilidade da linguagem estruturada lista de instru es no programa De acordo com o fabricante a linguagem STL Instruction List uma linguagem poss vel apenas no Software Step 7 que programa o CLP S7 200 300 400 da Siemens Verificou se que n o seria poss vel realizar a decodifica o devido o alto n vel de codifica o gerado pelo compilador do programa Tendo em vista o problema encontrado desenvolveu se um software em ambiente visual denominado LOGO VHDL que a partir da leitura de um esquem tico descrito no 83 LOGO Soft torna se poss vel gerar um arquivo correspondente em linguagem de descri o VHDL utilizando esta ferramenta como intermediadora Desta forma ao inv s de decodificar os programas realizados no LOGO Soft foi desenvolvido uma linguagem de programa o pr pria com interface gr fica que implementa as fun es de automa o b sicas e especiais partir do LOGO Soft e posteriormente gera um arquivo descrito em sintaxe VHDL Uma vez conclu do o ambiente gr fico as fun es do LOGO Soft foram testadas e conforme ilustra os exemplos dos sistemas
8. clk variable tempo integer Begin if clk EVENT and clk 1 Then if S8 1 then tempo tempo 1 else tempo 0 end if if tempo gt 1 then S9 lt else S9 lt 0 end 1f end if end process S5 lt S4 and not S9 and S8 process S5 clk variable tempo integer Begin if clk EVENT and clk 1 Then if 16 1 then tempo 0 Q3 lt 0 else if S5 1 then Q3 lt 1 tempo 0 else tempo tempo 1 if tempo 25 then Q3 lt 0 end if end if 80 end if end if end process Q4 lt not I4 End funcao Constata se que todos os processos relativos ao sistema de controle foram descritos e sua simula o pode ser observada conforme mostra a figura 4 10 Pode se observar atrav s da simula o que a sintaxe em VHDL proposta pelo software LOGO VHDL descreve o sistema de controle de acordo com o esperado k ps 640 Ons 128us 192us 256us 32us 3 84 us 448us 512us 5 76us 64 Nae EA i RT i l 3 0us gt P P RI 2 B0 D u BO D 5 B0 D B0 O tempo u 00H 31 0 1 O H EAT 0 AS KON TN 12 49 6 3072 8101 ATO AS X20 KA A X23 AAE X26 HI BN T a a B1 E Gl v B1 ja u a Figura 4 10 Simula o do c digo VHDL do sistema de controle autom tico de preenchimento de silo Na simula o verifica se que o filtro Q1 n o ativo quando o bot o Il n o est habilitado ou quando Il e I2 est habilitado simultaneamente
9. de controles citados no trabalho conclui se que existe uma grande tend ncia desta metodologia para o crescimento na rea de automa o utilizando principalmente FPGA implementando processos em m quinas computacionais dedicadas e que podem ser reprogramadas dinamicamente Sabe se que os PLDs s o circuitos integrados que podem ser configurados pelo pr prio usu rio podendo simplificar e acelerar o ciclo de um sistema automatizado Fatores como este contribui para o desenvolvimento de uma rea promissora em aplica es de PLDs em substitui o aos microprocessadores O trabalho vem portanto fornecer uma nova ferramenta no processo de automa o bem como possibilitar a expans o da linguagem de programa o de automa o para um amplo grupo de programadores e projetistas que sabem programar em VHDL no entanto desconhecem as linguagens normalmente utilizadas para automa o Dessa mesma forma o trabalho poder ser disponibilizado para todos os tipos de aplica es principalmente aqueles em que o tempo de resposta seja r pido e para processos onde o uso de dispositivos sequenciais n o seja indicado devido natureza de seu processamento Sugere se como trabalho futuro implementar as fun es anal gicas oferecidas pelo ambiente LOGO Soft em linguagem VHDL bem como melhorar o software LOGO VHDL de forma gr fica atrav s da utiliza o de recursos drag and drop para realizar as descri es dos sistemas de controle de forma m
10. est o adequadas Verifica se tamb m que quando uma das entradas TI ou I2 s o acionadas o contador incrementado e durante o tempo parametrizado que de 10 pulsos de rel gio a sa da Q1 possui n vel l gico 1 indicando que a porta se encontra aberta Ap s este per odo de parametriza o a sa da Q2 possuir n vel l gico 1 indicando que a porta foi fechada Neste momento o sistema aguarda uma nova comuta o em uma das entradas I1 e I2 indicando que um indiv duo deseja passar pela porta novamente P de se verificar duas descri es diferentes atrav s da figura 4 1 apresentada no LOGO Soft Comfort da Siemens e da descri o em VHDL proposta para o sistema de controle por m com uma funcionalidade correspondente poss vel perceber tamb m que apesar de serem formas de programa o diferente todas as entradas I1 I2 I3 e I4 e sa das Q1 e Q2 realizam a mesma l gica de programa o para o funcionamento do sistema A figura 4 4 mostra a planta baixa deste sistema de controle implementado em FPGA Figura 4 4 Ilustra o da planta baixa do sistema de irriga o 72 Constata se que todos os processos relativos ao sistema de controle foram descritos a simula o observar se que a sintaxe em VHDL proposta pelo software LOGO VHDL descreve o sistema de controle de acordo com o esperado e o mesmo foi programado em um dispositivo l gico program vel FPGA 4 3 Sistema de Irriga o Automatizado Este ci
11. gio Quando o contador T atinge o tempo pr definido a sa da que possu a n vel l gico 1 passa a adquirir o n vel l gico 0 Verifica se tamb m que antes do decorrer do tempo parametrizado um indicativo de pr aviso de desligamento pode ser realizado que rep e a sa da a n vel l gico O durante este pr aviso de desligamento intervalo pr definido compreendido entre o 5 ao 7 pulso do rel gio Uma nova liga o na entrada Trg rep e o tempo e realiza o processo novamente Percebe se que quando a entrada Trg permanece em n vel l gico 1 em tempo maior do que o valor parametrizado no contador TL a sa da permanece em n vel l gico 1 Um ultimo caso pode ser observado onde a entrada reset coloca a sa da em n vel l gico 0 e reinicializa o contador T 42 2 3 9 Contador Crescente Decrescente Nesta fun o conforme representado na figura 2 29 se o valor do contador for menor do que o valor do tempo parametrizado ent o a sa da ser 0 Se o contador for igual ou maior do que o tempo parametrizado ent o a sa da ser 1 O sentido da contagem pode ser alterado atrav s da entrada Dir Se Dir 0 o contador ser crescente se Dir 1 o contador ser decrescente Se a entrada R Reset for igual a 1 a sa da recebe O l gico e o contador zerado e permanece sem contar at que R seja igual a 0 Representa o no LOGO Soft f Denomina o da Fun o Especial Contador crescente decrescente Figura 2
12. gio Se a 78 mangueira n o for esvaziada a tempo em 30 pulsos de rel gio um procedimento de emerg ncia pode ser ativado acionando o bot o I5 O monitoramento de press o no silo tamb m termina automaticamente o procedimento de preenchimento no reservat rio Este caso sinalizado atrav s do indicador Q4 O c digo fonte abaixo mostra a descri o em sintaxe VHDL de todo o esquem tico acima citado gerado pelo LOGO VHDL Library IEEE USE ieee std logic 1164 all Entity exemplo IS Port clk in std logic Il 12 13 14 15 16 in std logic Q1 Q3 Q4 out std logic End exemplo Architecture funcao of exemplo IS Signal S1 S2 S3 S4 S5 S6 S7 S8 S9 std_logic BEGIN Q1 lt Il and not I2 S1 lt Il and I5 process S1 clk variable tempo integer Begin if clk EVENT and clk 1 Then if 12 1 then tempo 0 S2 lt 0 else if S1 1 then S2 lt 1 tempo 0 else tempo tempo 1 if tempo 30 then S2 lt 0 end if end if end if end if end process S6 lt I1 and not 13 process S6 clk variable tempo integer Begin if clk EVENT and clk 1 Then if D 1 then tempo 0 S7 lt 0 79 else if S6 1 then S7 lt 1 tempo 0 else tempo tempo 1 if tempo 99 then S7 lt 0 end 1f end 1f end 1f end if end process S3 lt S2 or S7 S4 lt S3 and I4 S8 lt I3 or not 14 process S8
13. limpa tamb m a express o exibida no painel de Par metros Descrever Fun o Uma vez definidas corretamente as entradas e sa das da fun o este bot o quando acionado envia a informa o contida no painel de Par metros para a caixa de texto que se encontra em uma janela denominada Fun es Definidas Nova Fun o Caso uma fun o esteja relacionada a outra este bot o uma vez acionado oferece a possibilidade de se programar uma nova fun o e relacion la com a anterior e Limpar Fun es O bot o Limpar Fun es tem como objetivo limpar todos os c digos descritos na caixa de texto referente s fun es definidas Gerar VHDL Este bot o refere se ao ltimo passo a ser executado Uma vez acionado a fun o ser descrita em VHDL com toda a estrutura necess ria para a simula o e sintese visando a implementa o em dispositivo l gico program vel Al m destes bot es existe uma outra fun o neste formul rio que inverte um par metro de entrada Trata se da fun o NOT que funciona como inversor de uma entrada a medida que um componente I ou S selecionado e habilitado na cor vermelha do formul rio de defini o de par metros 3 2 Exce es Tratadas Foi necess rio tratar algumas situa es especiais tendo em vista que o software LOGO VHDL se relaciona com dois outros ambientes o LOGO Soft e o QUARTUS II da Altera De acordo com o LOGO Soft cada fun o b
14. o ar polu do a vibra o o ru do el trico e os extremos de umidade e temperatura encontrados na empresa Instalou se desta forma os primeiros CLPs com aplica es automobil sticas que foram desenvolvidos e implantados em 1969 01 O Controlador L gico Program vel surgiu dentro da General Motors no intuito de solucionar as dificuldades encontradas nos pain is de comando das linhas de montagem Criou se desta forma um dispositivo que refletia as necessidades de muitos usu rios de circuitos rel s n o s da ind stria automobil stica como de toda a ind stria manufatureira Nasceu assim um equipamento bastante vers til que vem se aprimorado constantemente por diversos fabricantes GE Fanuc Unitronics Atos Dexter e outros diversificando cada vez mais os setores industriais e suas aplica es Dentre as empresas fabricantes de controladores l gicos program veis selecionou se para estudo neste trabalho o LOGO Soft Comfort 02 desenvolvido pela SIEMENS O LOGO um CLP criado para aplica es de automa o n o s na rea industrial como tamb m na constru o civil com rcio e at mesmo resid ncias Este CLP utilizado em situa es onde h necessidade de acionar ou desativar dispositivos autom ticos como l mpadas portas v lvulas sistemas de refrigera o dentre outros 03 12 Atualmente o LOGO vem sendo muito usado no planejamento de instala es em constru o civil como il
15. o estado O na entrada Trg 2 3 2 Retardamento do Desligamento Neste bloco conforme representado na figura 2 15 se a entrada Trg mudar para o estado 1 a sa da tamb m mudar imediatamente para o estado 1 Se o estado em Trg mudar de 1 para 0 ent o inicia a contagem do tempo parametrizado Quando o tempo parametrizado for alcan ado a sa da ser redefinida para o estado 0 retardo do desligamento Toda vez que a entrada Trg ligar e desligar ser reiniciado a contagem do tempo Atrav s da entrada R reset poss vel colocar o tempo e a sa da na posi o inicial antes mesmo que a contagem do par metro tenha se esgotado 29 Representa o no LOGO Soft Denomina o da Fun o Especial Retardamento do desligamento Figura 2 15 Representa o da fun o retardamento do desligamento no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 16 Library IEEE USE ieee std logic 1164 all Entity ret deslig IS Port clk reset Trg in std logic saida out std logic End ret deslig Architecture funcao of ret deslig IS Begin process Trg clk variable tempo integer Begin if clk EVENT and clk 19 Then if reset 1 then tempo 0 saida lt 0 else if Trg 1 then saida lt 1 tempo 0 else tempo tempo 1 if tempo 5 then saida lt 0 end if e
16. que sempre me inspirou confian a nos momentos mais dificeis e A todos os docentes funcion rios e estagi rios do Departamento de Engenharia El trica da Unesp e Aos meus colegas Rodrigo Sato Rodrigo Serra Daltin e Carolina Tucunduva pessoas com quem interagi tantos anos e que sempre se demonstraram dispostos e solid rios no conv vio em Ilha Solteira e Ao querido amigo Fl vio Meno pela sua amizade companheirismo e uma irmandade toda especial que sempre partilhamos A todos agrade o profundamente e dedico o resultado deste trabalho Resumo Neste trabalho apresentada uma ferramenta de tradu o que converte sistemas de controle descritos na linguagem de automa o LOGO Soft para um modelo VHDL correspondente O software desenvolvido denominado LOGO VHDL cont m fun es b sicas e especiais dispon veis no LOGO Soft Nesta ferramenta o usu rio acostumado em programar o CLP LOGO Soft pode facilmente obter uma descri o VHDL cujo modelo funcional pode ser sintetizado no ambiente QUARTUS II da Altera Este trabalho teve como objetivo principal estudar uma nova metodologia que visa o emprego de dispositivos l gicos program veis PLDs como uma forma alternativa ao emprego dos controladores l gicos program veis CLPs no controle automatizado de processos A ferramenta foi avaliada atrav s de estudos de casos descrevendo sistemas de controle simples e complexos Em todos os casos os resultados das si
17. realizados foram utilizadas al m das fun es b sicas as fun es especiais retardamento de liga o retardamento do desligamento e rel de auto reten o 82 Capitulo 5 Conclus es Gerais 5 1 Conclus es Percebe se que a utiliza o do hardware configur vel utilizando dispositivos l gicos program veis vem se tornou se uma tend ncia crescente na rea da rob tica s ntese e atualmente em automa o de sistemas de controle Verificou se que um sistema de controle automatizado comumente descrito em uma linguagem de programa o podendo ser do tipo estruturado Ladder ou blocos l gicos Essas tr s abordagens s o ditas linguagens padr o para automatizar sistemas de controle para quaisquer aplica es sejam elas industriais residenciais comerciais dentre outras Assim verifica se com o trabalho apresentado uma abordagem nova para automatizar sistemas de controle utilizando a linguagem de descri o de hardware VHDL que uma linguagem que descreve circuitos eletr nicos digitais e que tamb m n o propriamente utilizado para automa o de processos Esta nova metodologia visa utilizar dispositivos l gicos programados apoiados na linguagem de descri o de hardware no caso VHDL em car ter alternativo s metodologias normalmente usadas com controladores l gicos program veis A partir deste novo conceito de programa o de sistemas de controle surge a motiva o para automatizar processos
18. ricos e controladores podem ser aplicados a automa o de sistemas Neste implementado um projeto contendo seis perif ricos de microcontroladores os quais s o mapeados em circuitos program veis FPGAs com a respectiva programa o em VHDL Os autores apresentam tamb m a import ncia do paralelismo existente em projetos programados em linguagem de descri o de hardware podendo ser observado em um trabalho desenvolvido onde uma CPU especial executa as funcionalidades de perif ricos de microcontroladores e um sistema que integra estes microcontroladores em FPGAs COSTA 16 lan a tamb m uma bibliografia sobre tecnologias utilizadas em projeto de circuitos digitais com utiliza o de ferramentas de software como EDA e VHDL no aperfei oamento do hardware reconfigur vel dos dispositivos l gicos program veis Neste o autor apresenta conceitos te ricos e pr ticos relativos s tecnologias de projetos de circuitos digitais utilizando FPGAs e cita Como resultado da pesquisa considerava se a possibilidade de se desenvolver um m dulo de compila o que recebesse uma entrada escrita numa linguagem fonte Ladder e codificasse uma sa da numa linguagem destino VHDL correspondente ao controlador FPGA Durante o estudo realizado n o foi encontrado o software mencionado Em seu livro o autor comenta n o encontrar um software conversor da linguagem Ladder para a linguagem VHDL e como forma alternativa opta por escol
19. sica com exce o do XOR tem que possuir no m nimo uma entrada e no m ximo quatro Desta forma as seguintes situa es foram tratadas e Se um sinal intermedi rio marcado como sa da da fun o as sa das Q ser o desabilitadas tendo em vista que cada fun o pode ter somente uma sa da e N o poss vel descrever uma fun o b sica ou especial sem ser definida uma sa da Quando esta situa o ocorre a mensagem apresentada na figura 3 4 gerada 59 x A fun o necessita de um par metro de sa da Figura 3 4 Mensagem para defini o de par metro de sa da e N o poss vel descrever uma fun o b sica com somente uma entrada Quando isso ocorre aparecer uma mensagem conforme apresentado na figura 3 5 G A fun o necessita de mais par metros de entrada Figura 3 5 Mensagem para defini o de par metro de entrada e N o poss vel definir mais de quatro par metros de entrada para uma fun o b sica Quando isso ocorre aparecer a mensagem da figura 3 6 e o componente n o habilitado x N o poss vel definir mais entradas para esta fun o Figura 3 6 Mensagem para excesso de par metros de entrada e Paraa fun o XOR n o poss vel selecionar somente um par metro de entrada Caso o usu rio tente descrever a fun o com somente uma entrada aparecer a mensagem da figura 3 5 No entanto s poss vel marcar duas entradas Caso o usu rio tente
20. sss 28 2 3 3 Retardamento de Liga o Desligdnientd sse 30 2 3 4 Retardamento de Liga o a ser Memorizado sss 32 J St ARLE de PASSA ENE Suri mated ito Sa Def ae be ct mea nd ade Sat aaa PI ma lado 34 2 3 6 Gerador de Ciclos Assincrono see 35 2 3 7 Interruptor de Luz da Escada sirene cece eee eee ee eee e cena teeeeessneeeneaaes 37 2 96 Interrupior T sas esos esa Baa E ICI paes alas AEN Dada hate el EO BD ca 39 2 3 9 Contador Crescente Decrescente eee 42 2 3 10 Contador de Horas de Servi o aeee 43 2 3 11 Rel de Auto Reten o s 45 23 12 Rele de Impulso Corrente ier eee ake Bice its Ed an EE oa 47 AIAS rito Dt cd e Deo atado aa ea ida di e SU a ir cd 49 2 3 14 Registrador de Deslocamento sss 50 Capitulo 3 esstscc ctvesccdcesesscsssssessecceontesscsvosececacenesssesuessscceivssedesescadecestesesesecesesssusaceesssvestesees 54 TRADUTOR LOGO VHDL cto lat Sa ca E CR Rn 54 Se Lo ANUP OAUCOO ser nadas cect op EE Do cd dun a Da a Claude tes stilts 54 3 2 EXCO ES TRATADAS estados a heh vo behead A E eR eet eee es 58 Bi DS NCI DIOS fa arts Metter 2 ua sa trad lap Wiad ta eU SD eed Red Se ba at calla 8 e 60 Feu PE TT 60 3 3 2 Exemplo 02 0 ais desatento eirengaes do Fired rapa te codes de a di di Sete E TCA tet Qua santa pri dd 62 DO O PN CINDIONO E si a SR POA dO e E DAS RR 64 Capit ET E E 67 ESTUDO DE CASOS us eesti senna AS da EERE ng PR EEA TE EE la da EEE ad 67 T TTT 67 4 2 Porta Autom tica cece cec
21. 1 and not 13 and 14 and I5 or not 16 N D ps 80 0ns 160 0ns 240 0ns 320 0ns 400 0ns 480 0 ns 560 0 ns 640 Ons j n B1 TTT LETT 2 B1 13 B1 l4 BO 5 BO I6 BO 7 BO Q1 BO Figura 3 14 Simula o do C digo VHDL para a fun o Q1 I7 or I1 and not 12 or not I1 and 12 and not I3 and I4 and I5 or not I6 3 3 3 Exemplo 03 Uma vez conclu do os testes realizados nas fun es b sicas realizou se testes das fun es especiais Esta primeira implementa o conforme ilustrado na figura 3 15 foi importante tendo em vista que as fun es especiais devem se relacionar com as fun es b sicas Figura 3 15 Esquem tico de uma fun o especial Retardamento de Liga o relacionada a duas fun es b sicas And e Or 65 Observa se atrav s da figura 3 16 que s o geradas as linhas de c digos para a estrutura da figura 3 15 Neste exemplo verifica se que foi descritos a fun o And a fun o retardo de liga o e posteriormente a fun o Or A pr xima etapa gerar o c digo VHDL completo para esta estrutura FORMUL RIO DE DEFINI O DE PARAMETROS A CELLTELCCUCU I Sa da lt Entrada Limpar Fun es Gerar VHDL S1 lt 11 AND 12 process S1 clk variable tempo integer Begin if CIKEVENT and clk 19 then if S1 1 then tempo tempo 1 else tempo 0 end if if tempo gt 10 then 2 lt else S2 lt 0
22. 29 Representa o da fun o contador crescente decrescente no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 30 Library IEEE USE ieee std logic 1164 all Entity cont up down2 IS Port reset dir clk in std logic Q out std_logic End cont_up_down2 Architecture Contador of cont up down2 IS Begin process clk variable cont direcao integer Begin if dir 0 then direcao 1 else direcao 1 end if If clk event and clk 1 then if reset 1 then cont 0 else 43 cont cont direcao end if if cont gt 5 then Q lt T else Q lt 0 end if end if End process End Contador Ved 80 0ns 160 0ns 240 0ns 3200ns 400 0 n 480 0ns 560 Ons 640 Dra 720 0ns 800 Ons 880 U nm 960 0 V i i i i i i i i i i i i Name 31343 318 483 ns ok 1 nnn gg ETL EREE Figura 2 30 Simula o do c digo VHDL referente fun o contador crescente decrescente Constata se que enquanto a contagem for menor que o tempo parametrizado 5 pulsos de rel gio ent o a sa da Q possui nivel l gico 0 quando o contador for igual ou maior do que o tempo parametrizado ent o a sa da possuir n vel l gico 1 Percebe se tamb m que o sentido da contagem pode ser alterado atrav s da entrada Dir Se Dir 0 o contador ser cresce
23. 3 9 C digo VHDL completo para a fun o Q1 Il I2 I3 62 A figura 3 10 mostra que a simula o do circuito obtido atrav s da sintaxe VDHL gerada pelo LOGO VHDL descreve corretamente a fun o Q1 I1 I2 13 Value at 89 1 ns ps 80 0ns 160 0ns 240 0ns 320 0ns 400 0ns 2800 re 560 0 ns 640 Ons 720 0ns 800 0ns 880 0ns 89 099 ns J E E EEEE E NEE E a e E NE MUME LL ERRA Tr T Figura 3 10 Simula o do C digo VHDL para a fun o Q1 T1 I2 I3 3 3 2 Exemplo 02 O circuito apresentado na figura 3 11 trata se de um circuito mais complexo com v rios sinais de entrada e utilizando se de mais portas l gicas AND OR NAND e NOR NOT e XOR Este exemplo teve como objetivo integrar uma maior quantidade de fun es b sicas Figura 3 11 Circuito implementando a fun o Q1 I7 or I1 and not 12 or not I1 and I2 and not I3 and I4 and I5 or not 16 63 Na figura 3 12 s o geradas as linhas de c digos para a estrutura da figura 3 11 Ap s esta etapa ser gerado o c digo VHDL completo para o circuito 7 FORMUL RIO DE DEFINI O DE PARAMETROS 51 lt 11 AND NOT 12 OR NOT 11 AND 12 S2 lt NOT 13 AND 14 3 lt 15 OR NOT Ign 4 lt S1 AND S2 AND S3 Q1 lt 17 OR 4 a ETCECLTI TI BEEBE Saida lt Entrada Gerar VHDL Descrever Fun o Limpar Fun es Figura 3 12 Linhas d
24. 30 RA 2 18 SIMULA O DO C DIGO VHDL REFERENTE FUN O RETARDAMENTO DE LIG IISI LE PRO DE RE AR SU RUDE DRA tes ced ARDE DES E CREA ANDO READ NE RIR ERR RR das SRT 31 RA 2 19 REPRESENTA O DA FUN O RETARDAMENTO DE LIGA O A SER MEMORIZADO NO MOGOIS ORT S23 soctetesiteh oh Sistah Sects ebe DAR AE Sorted Abed nes o ond SONS eae eet A 32 RA 2 20 SIMULA O DO C DIGO VHDL REFERENTE FUN O RETARDAMENTO DE LIGA O A SER MEMORIZADO sterte aaee escanear aeb Ee Te a aa Ee Eaa nese ae tena Dea ni aan e Aa 33 RA 2 21 REPRESENTA O DA FUN O REL DE PASSAGEM NO LOOOISOFT 34 RA 2 22 SIMULA O DO C DIGO VHDL REFERENTE FUN O REL DE PASSAGEM 35 RA 2 23 REPRESENTA O DA FUN O GERADOR DE CICLOS ASS NCRONO NO LOGO SOFT 35 RA 2 24 SIMULA O DO C DIGO VHDL REFERENTE FUN O GERADOR DE CICLOS ASSINCRONO us cc 3 dochectie ti E ESSa Doo O edt A SBC SUR ESA el anne 37 RA 2 25 REPRESENTA O DA INTERRUPTOR DE LUZ DA ESCADA NO LOGO SOFT 38 RA 2 26 SIMULA O DO C DIGO VHDL REFERENTE FUN O INTERRUPTOR DE LUZ DA ESCADAS TT 39 RA 2 27 REPRESENTA O DA FUN O INTERRUPTOR CONFORTO NO LOGO SOFT 40 RA 2 28 SIMULA O DO C DIGO VHDL REFERENTE FUN O INTERRUPTOR CONFORTO 41 FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FI
25. 31 FCCM 98 Top 10 Preditcions for FCCMs in 2003 Dispon vel em lt http www fcem org rellinks php gt Acesso em 12 jul 2006 32 PERRY D L VHDL 2 ed New York MacGraw Hill 1993 Series on Computer Engineering 33 FELIPE E R Delphi 5 Fundamentos Belo Horizonte SENAC 2000 34 SILVEIRA P R SANTOS W E Automa o e controle discreto 2 ed S o Paulo rica 1998 35 TEIXEIRA S PACHECO X Borland Delphi 6 guia do desenvolvedor Rio de Janeiro Campus 2002
26. 4 us 822 748 ns HIRIO EIO 0 Figura 2 22 Simula o do c digo VHDL referente fun o rel de passagem Observa se que se a entrada Trg assumir o estado 1 a sa da passa para o nivel l gico 1 Simultaneamente inicia se a contagem do tempo parametrizado que no exemplo de 5 pulsos de rel gio Quando o tempo for alcan ado a sa da ser redefinida para o estado 0 2 3 6 Gerador de Ciclos Assincrono Nesta fun o conforme representado na figura 2 23 existem dois par metros de entrada que medem um intervalo programado de forma c clica TH Time High e TL Time Low A entrada INV um par metro que permite a invers o da sa da se uma outra entrada denominada EN que funciona como uma chave estiver ativada Representa o no LOGO Soft Denomina o da Fun o Especial Gerador de ciclos Assincrono Figura 2 23 Representa o da fun o gerador de ciclos ass ncrono no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 24 Library IEEE USE ieee std_logic_1164 all Entity ger_cic_assin IS Port inv en clk in std_logic saida out std_logic End ger cic assin Architecture funcao of ger cic assin IS Begin process clk variable x std logic variable th tl integer Begin if clk EVENT and clk 1 Then if en 1 and inv 0 then
27. 5 S6 when 6 S7 when 7 S8 when 8 End Contador ps 160 0ns 320 0ns 480 0ns 640 0ns 800 0ns 960 0ns 112us 128us 1 44us 1 Gus 443 2ns MUL OU o o o o o a o a T Value at B1 im BO Figura 2 40 Simula o do c digo VHDL referente fun o registrador de deslocamento Observa se que quando a entrada dir possui n vel l gico 1 o deslocamento ascendente e a sa da possui n vel l gico 1 quando atinge o valor do bit do registrador de deslocamento parametrizado sel 4 Quando a entrada dir possuir n vel l gico O o deslocamento descendente e a sa da possui n vel l gico 1 quando atinge o valor do bit do registrador de deslocamento parametrizado sel 4 Uma melhor visualiza o deste funcionamento pode ser observada na figura 2 41 D ps 160 0ns 320 0ns 480 0ns 640 0ns 800 0ns 960 0 ns 1 12us 1 28us 1 44 us 16us 1 76us 335 545 ns Value at pg RR ee pm nii at nia tn 4 Pr TT 1 sunny 1 TT PAT LOL nL al Por mao Fren PEK 1 LI rr TTL eae Feu mL rr TT TEE monom T PL 1 T rrn Pea T TT Tea Fret 11 T T TT TTT TTT Figura 2 41 Simula o do c digo VHDL referente fun o registrador de deslocamento Este cap tulo apresentou se como as fun es b sicas e as fun es especiais dispon veis no LOGO Soft foram modeladas atrav s da linguagem VHDL Apresenta se no pr ximo cap tulo o programa tradutor de L
28. AVA AAAY UNIVERSIDADE ESTADUAL PAULISTA u nes Y J LIO DE MESQUITA FILHO Campus de Ilha Solteira PROGRAMA DE P S GRADUA O EM ENGENHARIA EL TRICA LOGO2 VHDL MODELOS DESCRITOS EM VHDL A PARTIR DA LINGUAGEM DO LOGO SOFT COMFORT DA SIEMENS RENATO CARDOSO DOS SANTOS Orientador Prof Dr Alexandre C sar Rodrigues da Silva Co orientador Prof Dr Carlos Antonio Alves Disserta o apresentada Faculdade de Engenharia UNESP Campus de Ilha Solteira para obten o do t tulo de Mestre em Engenharia El trica rea de Conhecimento Automa o Ilha Solteira SP setembro 2007 Dedico esse trabalho aos meus avos maternos Jos dos Santos e Gasparina Vieira que sempre foram exemplos de amor carinho determina o e perseveran a Agradecimentos Este trabalho se deve em muito a algumas pessoas por diversas raz es e eu gostaria de agradecer especialmente e Aos meus tios Washington Luiz Br z e Maria de F tima Braz pelo grande incentivo e motiva o que me proporcionou a continuidade nos estudos at a chegada a este Mestrado e Ao meu orientador professor Alexandre C sar Rodrigues da Silva sempre disposto a oferecer est mulos e indicando a dire o a ser tomada nos momentos de maior dificuldade Agrade o principalmente pela confian a depositada no trabalho de disserta o realizado e Ao companheiro Marco Antonini que participou comigo em v rios momentos importantes e
29. D A tabela verdade da fun o e sua representa o no LOGO Soft mostrada na figura 2 5 Tabela Verdade Representa o no LOGO ENTRADAS SA DA NAN Figura 2 5 Tabela verdade e representa o da fun o NAND no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 6 Library IEEE USE ieee std logic 1164 all Entity porta nand4 IS PORT 11 12 13 14 IN std logic Q OUT std logic End porta_nand4 Architecture porta of porta_nand4 IS BEGIN Q lt noul AND I2 AND 13 AND 14 END porta 160 0 ns 240 0 ns 320 0 ns 400 0 ns 480 0 ns 357 824ns E Figura 2 6 Simula o do c digo VHDL referente fun o NAND Percebe se que a sa da somente possui n vel l gico 0 quando todas as entradas possu rem n vel l gico 1 23 2 2 4 Fungao Or A fun o OR possui o n vel l gico 1 na sa da quando em qualquer de suas entradas houver o n vel l gico 1 Pode se compar la a dois interruptores em paralelo conforme verifica se na figura 2 7 Tabela Verdade Representa o no LOGO ENTRADAS SA DA Figura 2 7 Tabela verdade e representa o da fun o OR no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 8 Library IEEE USE ieee
30. ELSE if en 1 and inv 1 then else x if th gt 10 then x 0 tl tl 1 if tl gt 5 then x th 0 end if end if if x 19 then saida lt 1 th th 1 tl 0 else saida lt 0 end if x 0 if th gt 10 then x tl tl 1 if tl gt 5 then x 0 th 0 end if end if if x 19 then saida lt 1 else saida lt 0 th th 1 tl 0 end if 36 tempo th parametrizado tempo tl parametrizado tempo th parametrizado tempo tl parametrizado 37 if en 0 then th 0 tl 0 end if end if end if end if end process End funcao Dps 160 0ns 320 0ns 480 Ons 640 Ons 800 Ons 960 On 1 12us 128us 144us 1gus 176us 132us 208 us 224us 24us 256us 272us 28u Name Value at 2 i 132us 13152us Ed P D Er 99090 009 GENTES HOO G GORR a m 7 T DOT i DOG saida B1 RRR RSI TTT BEN Figura 2 24 Simula o do c digo VHDL referente fun o gerador de ciclos assincrono Pode se observar que por meio do par metro th time high e tl time low pode ser ajustada dura o do impulso Definiu se como exemplo th 10 e tl 5 pulsos de rel gio Percebe se que uma vez a entrada En ativa n vel l gico 1 liga o gerador de impulso assincrono inicializando os contadores dos par metros th e tl caso a entrada En esteja em n vel l gico O reinicializa o contad
31. Especial Retardamento de Liga o Figura 2 13 Representa o da fun o retardamento de liga o no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 14 Library IEEE USE ieee std logic 1164 all Entity ret lig IS Port clk in std logic Trg in std logic saida out std logic End ret lig Architecture funcao of ret lig IS Begin process Trg clk variable tempo integer Begin if clk EVENT and clk 1 Then if Trg 1 then tempo tempo 1 else 28 tempo 0 end if if tempo gt 5 then saida lt 1 else saida lt 0 end 1f end if end process End funcao ps 160 0ns 320 0ns 480 0 ns 640 0 ns 800 0 ns 960 0 ns 1 121 Name 384 83 BA Sirs Figura 2 14 Simula o do c digo VHDL referente fun o retardamento de liga o Constata se que quando o Trg transita para o n vel l gico 1 come a a decorrer o tempo parametrizado que no caso de 5 pulsos de rel gio Quando o contador atingir o valor parametrizado a sa da assume e permanece em n vel l gico 1 enquanto o sinal em Trg permanecer em n vel l gico 1 No t rmino da contagem a sa da possu a n vel l gico 0 assume o n vel l gico 1 Se o estado na entrada Trg mudar novamente para 0 o tempo parametrizado reposto A sa da ser definida novamente em n vel l gico 0 quando houver
32. FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU RA 3 16 ESQUEMATICO DE UMA FUN O ESPECIAL RETARDAMENTO DE LIGA O RELACIONADA A DUAS FUN ES B SICAS AND E URI 64 RA 3 17 LINHAS DE C DIGO DEFINIDAS PARA O ESQUEM TICO DE UMA FUN O ESPECIAL RETARDAMENTO DE LIGA O RELACIONADA A DUAS FUN ES B SICAS AND E OR 65 RA 3 18 C DIGO VHDL COMPLETO PARA O ESQUEM TICO DE UMA FUN O ESPECIAL RETARDAMENTO DE LIGA O RELACIONADA A DUAS FUN ES B SICAS AND E OR 65 RA 3 19 SIMULA O DO C DIGO VHDL ILUSTRANDO O FUNCIONAMENTO DE UMA FUN O ESPECIAL RETARDAMENTO DE LIGA O RELACIONADA A DUAS FUN ES B SICAS AND E OR say Aichi tac ap sum Ca JE q cece A Th JR cM ecb vn ames DC a 66 RA 4 1 ILUSTRA O DE UMA PORTA AUTOMATIZADA cccessesccccesssseceeeeeeeeesseneeecensaseecssaaeeeeeees 68 RA 4 2 SIMULA O DA PORTA AUTOM TICA NO LOGO SOFT COMFORT ccees 69 RA 4 3 SIMULA O DA PORTA AUTOM TICA NO QUARTUS II DA ALTERA 70 RA 4 4 ILUSTRA O DA PLANTA BAIXA DO SISTEMA DE IRRIGA O s 71 RA 4 5 ILUSTRA O DE UM SISTEMA DE IRRIGA O ALUTOMATIZADO 72 RA 4 6 SIMULACAO DO SISTEMA DE IRRIGACAO AUTOMATIZADO NO LOGO SOFT COMFORT 73 RA 4 7 SIMULA O DO SISTEMA DE IRRIGA O NO QUARTUS II DA ALTERA 15 RA 4 8 ESQUEM TICO DE UM SISTEMA DE CONTROLE AUTOM TICO DE PREENCHIMENTO DE STU Ost a ORNE
33. GO Soft para que o projetista tenha uma semelhan a no desenvolvimento do seu projeto Do lado esquerdo do formul rio principal foram constru das as listas de fun es b sicas e fun es especiais que ser o utilizadas no processo de descri o dos sistemas a serem realizados e a parte central cont m uma caixa de texto onde apresentado o modelo VHDL correspondente a cada fun o Na figura 3 3 apresenta se o formul rio para a especifica o dos par metros de entrada e sa da assim como as conex es FORMUL RIO DE DEFINI O DE PARAMETROS A o a o e A o o o o o Ti Sa da lt Entrada Gerar VHDL Limpar Fun es Figura 3 3 Ilustra o do formul rio de defini o de Par metros do LOGO VHDL Este formul rio chamado quando uma fun o b sica ou especial acionada atrav s de uma sele o com o bot o do mouse Sua fun o de descrever os par metros de entrada e sa da referente fun o que est em uso no momento Ap s realizar a descri o o c digo j em sintaxe VHDL enviado para uma caixa de texto Fun es Definidas e armazenado Neste formul rio foram criados alguns componentes necess rios para a defini o dos par metros de entrada e sa da e bot es para a manipula o dos c digos VHDL gerados Neste layout s o oferecidos 24 componentes para o usu rio definir as entradas da fun o 16 para defini o de par metros de sa da e 50 para defini o dos sina
34. GU FIGU FIGU FIGU FIGU FIGU FIGU RA 2 29 REPRESENTA O DA FUN O CONTADOR CRESCENTE DECRESCENTE NO LOGO SOFT RA 2 30 SIMULA O DO C DIGO VHDL REFERENTE FUN O CONTADOR CRESCENTE DECRESCENTE 505533 0502 23 Meat soa san betes gg nS oe E a TOSSE IN a sas bs Sea iva gs E ES EES 43 RA 2 31 REPRESENTA O DA FUN O CONTADOR DE HORAS DE SERVI O NO LOGO SOFT 44 RA 2 32 SIMULA O DO C DIGO VHDL REFERENTE FUN O CONTADOR DE HORAS DE SERVI O 2 cxcvra citado docahcenweseadsdasshanke svanvadscsdaadetuaa TT 45 RA 2 33 REPRESENTA O DA FUN O REL DE AUTO RETEN O NO LOGO SOFT 46 RA 2 34 SIMULA O DO C DIGO VHDL REFERENTE FUN O REL DE AUTO RETENCAO 46 RA 2 35 REPRESENTA O DA FUN O REL DE IMPULSO DE CORRENTE NO LOGO SOFT 47 RA 2 36 SIMULA O DO C DIGO VHDL REFERENTE FUN O REL DE IMPULSO CORRENTE 48 RA 2 37 REPRESENTA O DA FUN O SOFTKEY NO LOGO SOFT eee 49 RA 2 38 SIMULA O DO C DIGO VHDL REFERENTE FUN O SOFTKEY scssesereseeeteseeeeeeeees 50 RA 2 39 REPRESENTA O DA FUN O REGISTRADOR DE DESLOCAMENTO NO LOGO SOFT 51 RA 2 40 SIMULA O DO C DIGO VHDL REFERENTE FUN O REGISTRADOR DE DESLOCAMENTO Mses sots heteen E ETRE A22 AOT EEE E ae a ete 52 RA 2 41 SIMULA O DO C DIGO VHDL REFERENTE FUN O REGISTRADOR DE DESLOCAMEN
35. O Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 36 Library IEEE USE ieee std logic 1164 all Entity re im cor IS PORT S R Trg in std logic par in std_logic Q out std_logic End re_im_cor Architecture funcao of re_im_cor IS 48 BEGIN process Trg S R variable vs vr std_logic variable x std logic 0 BEGIN if R 19 and S 1 then if par 0 then vr 1 vs 0 end if if par 1 then vr 0 vs end if end if if R 1 and S 0 then vr vs 0 end if if R 0 and S 1 then vr 0 vs 1 end if if R 0 and S 0 then vr 0 vs 0 end if if vr 1 then x 0 elsif vs 1 then x elsif Trg event and Trg 1 then x not x end if Q lt x END process END funcao Value at 837 12ns ps 80 0 ns 1600 ns 200 ns 320 0 ns 400 ns 480 0 ns 560 0 ns 640 0 ns 7200 ns 200 0 ns 880 0 ns 960 0 837 124 ns D Tg B1 L B1 mp R B1 P par B0 a B itn Frit il BEET Frm 1 TTT aT Figura 2 36 Simula o do c digo VHDL referente fun o rel de impulso corrente 49 Na simula o apresentada percebe se que a cada mudan a na entrada Trg e quando ambas as entradas S e R possuem n veis l gicos igual a 0 a sa da alterna seus imp
36. OGO Soft para VHDL denominado LOGO VHDL 54 Capitulo 3 Tradutor LOGO VHDL 3 1 Introdu o O software desenvolvido em ambiente Delphi foi denominado de LOGO VHDL Esta ferramenta possibilita traduzir sistemas de controle utilizando como refer ncia express es booleanas b sicas e especiais oferecidas pelo LOGO Soft em modelos descritos na linguagem VHDL No desenvolvimento do LOGO VHDL preocupou se em cumprir basicamente quatro etapas descrever em VHDL as fun es oferecidas no LOGO Soft implementar no Delphi um ambiente com as fun es programadas inter relacionar essas fun es de acordo com as exig ncias e necessidades do usu rio descrever um sistema de controle em sintaxe VHDL completo com todas as declara es e bibliotecas necess rias Na primeira etapa foi necess rio estudar a linguagem de descri o VHDL as fun es de automa o do LOGO Soft e assim descrever de forma textual em linguagem de descri o de hardware cada uma das fun es de forma independente A segunda etapa teve como objetivo realizar uma interface gr fica que pudesse realizar modelos utilizando as fun es b sicas e especiais estudadas no software LOGO Soft Na terceira etapa realizou se o relacionamento entre as fun es tento em vista que para se automatizar um sistema de controle faz se necess rias v rias fun es de parametriza o contadores e temporizadores Desta forma houve a necessidade de se criar a possibi
37. TO a L ad posa Abd a E E ad d 53 RA 3 1 FLUXOGRAMA DO SISTEMA LOGO VHDL ssssss111111055stsstt1ttttessttttttttttrrentetetrrrees 55 RA 3 2 ILUSTRA O DO FORMUL RIO PRINCIPAL DO LOOOTYHDL 55 RA 3 3 ILUSTRA O DO FORMUL RIO DE DEFINI O DE PAR METROS DO LOGO VHDL 57 RA 3 4 MENSAGEM PARA DEFINI O DE PAR METRO DE SAJDA 59 RA 3 5 MENSAGEM PARA DEFINI O DE PAR METRO DE ENTRADA e 59 RA 3 6 MENSAGEM PARA EXCESSO DE PAR METROS DE ENTRADA neee 59 RA 3 8 CIRCUITO IMPLEMENTANDO A FUN O Q1 I1 D IB n serras 60 RA 3 9 LINHAS DE C DIGO DEFINIDAS PARA A FUN O Q1 11 DTD 61 RA 3 10 C DIGO VHDL COMPLETO PARA A FUN O Q1 I1 I2 D 61 RA 3 11 SIMULA O DO C DIGO VHDL PARA A FUN O Q1 T1 ID TDD 62 RA 3 12 CIRCUITO IMPLEMENTANDO A FUN O Q1 17 OR UI AND NOT 12 OR NOT I1 AND I2 AND NOT 13 AND 14 AND I5 OR NOT Ioi sese eee 62 RA 3 13 LINHAS DE C DIGO DEFINIDAS PARA A FUN O Q1 17 OR I1 AND NOT 12 OR NOT I1 AND I2 AND NOT 13 AND 14 AND 15 OR NOT 16 sss sees li 63 RA 3 14 C DIGO VHDL COMPLETO PARA A FUN O Q1 17 OR U AND NOT 12 OR NOT I1 AND I2 AND NOT 13 AND 14 AND I5 OR NOT Ioi sese eee 63 RA 3 15 SIMULA O DO C DIGO VHDL PARA A FUN O Q1 17 OR I1 AND NOT 12 OR NOT I1 AND I2 AND NOT 13 AND 14 AND 15 OR NOT 16 l 64 FIGU
38. a 2 38 Library IEEE USE ieee std logic 1164 all Entity softkey IS Port En Switch in std logic Q out std logic 50 End softkey Architecture funcao of softkey IS BEGIN process En Switch BEGIN if En 1 and Switch 1 then Q lt elsif En 0 or Switch 1 then Q lt 0 else Q lt 0 end if End process End funcao ps 40 0ns 80 0ns 120 0ns 160 0ns 200 0ns 240 Ons 280 0ns 320 0ns 360 0ns 23 425 ns Value at 23 43ns B1 Switch BO Q BO Figura 2 38 Simula o do c digo VHDL referente fun o softkey Observa se que se a entrada En for colocada em 1 e o par metro Switch estiver ligado n vel l gico 1 a sa da ligada possuir n vel l gico 1 Percebe se que a sa da colocada em n vel l gico 0 se o estado na entrada En mudar de 1 para O ou se o par metro Switch tiver sido comutado para a posi o Off n vel l gico 0 2 3 14 Registrador de Deslocamento Esta fun o conforme representado na figura 2 39 na mudan a do n vel l gico de 0 para 1 na entrada Trg l a fun o do valor da entrada In Em fun o do sentido de deslocamento este valor aceito no bit do registrador de deslocamento SI ou S8 O registrador possui dois tipos de deslocamento Deslocamento ascendente S1 assume o valor da entrada In o valor anterior de S1 deslocado para S2 o valor anterior de S2 deslocado para S3 etc Deslocamento descendente S8 a
39. a O RD RR ee Dora Mad A DN hae ee a bad eae RD 76 RA 4 9 SIMULACAO DO SISTEMA DE CONTROLE AUTOMATICO DE PREENCHIMENTO DE SILO NO LOGO SOET COMPORT iscas rc oid shee a hich eh Soe Mes Efe TRAB Cada ee Soe es ee Seeks eens 77 RA 4 10 SIMULA O DO C DIGO VHDL DO SISTEMA DE CONTROLE AUTOM TICO DE PREENCHIMENTO DE SILO TT Ea A 80 Sumario Le TOn T LR EE ET A E E 11 INTRODU O GERAT a ro roii pag SAR EEEN o T a EEEO EE E ia EE lada 11 ED TRIO AUC GO spse natie e Bh S A gd a th edi E 1 TZ Estado AMARO Bot sens EEEE ea 2 SE a de ies era ah Aa da a ots 14 Capitulo 2 css EE cost sacks scdasesedectssvassccessedsesesesesessc tesosdssoavasesosdsveceioacesostedestasaseessssveuse 19 DESCRI O DAS FUN ES DO LOGO SOFT sese eee 19 EE Tree TT TTT 19 2 2 Listas de Fun es B sicas see 19 2 2 A Fun o Anid ii hea tases Sais a a wie ache Pa ae eet gabe Ri SO se esate 19 DDD UNGAOIN OV ass wis sect ist lo aos te spb a gate aes Da a a a an doa des ss MS RE 21 2 2 3 Fun o Nand oseere n dh quase gola a hte a a cae hide e Sana do Inga da 22 DDG FUN O OP se soccer so Merida scores Ns oes ake se Sle aoe ee Sa ie ARS SRA oe aes Sue he ec aa a 23 22 53 FURCAO NOM santa cet a aee ee a a EE Ra EE UU IE PEE EAB BATES 24 2 2 6 FUN O KOF vos aaa coveiassassncheeisunaanainghibetedaawavesssbis aa tdbeunisabed ebdasanoa Gok aaa Rea 25 2 3 Listas de Fun es TT TTT 26 2 3 1 Retardamento de Liga o sss 27 2 3 2 Retardamento do Desligamento
40. a vez tem como fun o 34 zerar o contador e colocar a sa da em nivel l gico 0 e desta forma o sistema aguarda uma nova comuta o na entrada Trg 2 3 5 Rel de Passagem Nesta fun o conforme representado na figura 2 21 se a entrada Trg assumir o estado 1 a sa da Q passa para o estado 1 Simultaneamente inicia se a contagem do tempo parametrizado Quando o tempo alcan ar o valor ajustado a sa da ser redefinida para o estado 0 Se antes de esgotar o tempo especificado a entrada Trg mudar de 1 para 0 a sa da tamb m mudar imediatamente de 1 para 0 Representa o no LOGO Soft f Denomina o da Fun o Especial Rel de passagem Figura 2 21 Representa o da fun o rel de passagem no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 22 Library IEEE USE ieee std logic 1164 all Entity rel pas IS Port clk in std logic Trg in std logic saida out std_logic End rel_pas Architecture funcao of rel_pas IS Begin process Trg clk variable tempo integer Begin if clk EVENT and clk 19 Then if Trg 1 then tempo tempo 1 saida lt 1 else 35 tempo 0 saida lt 0 end if if tempo gt 5 then saida lt 0 end if end if end process End funcao ps 160 0 ns 3200 ng 4800 ng 640 0 ns 800 0 ns 960 0 ns 1 12 us 128 us 14
41. ais ilustrativa em car ter de substitui o aos formul rios que foram propostos neste trabalho Uma outra abordagem interessante como trabalho futuro seria o desenvolvimento de um software que pudesse decodificar os sistemas de controle descritos no LOGO Soft sem precisar descrev lo em outro aplicativo Um programa com este comportamento possibilitaria ao projetista gerar o c digo VHDL correspondente de forma ainda mais autom tica que o proposto no trabalho O hardware configur vel apresenta se como uma alternativa tecnol gica que pode adaptar se a aplica o de sistemas de controle com a facilidade de um processador de 84 finalidade geral enquanto mant m as vantagens de desempenho do hardware dedicado Com essa grande velocidade e adaptabilidade a computa o reconfigur vel tem um grande potencial a ser explorado especialmente em aplica es que necessitam de alto desempenho como arquiteturas paralelas aplica es de tempo real dentre outras 85 Refer ncias 01 RIBEIRO J M S GARCIA J P F Apostila de controladores l gicos program veis em processos industriais Ilha Solteira Faculdade de Engenharia de Ilha Solteira 2005 Apostila 02 SOFTWARE LOGO Soft Comfort da Siemens Dispon vel em lt http www automation siemens com logo index 76 html gt Acesso em 12 out 2007 03 SIEMENS Manual de instru es do LOGO Edi o 06 2003 dispon vel em lt www siemens com gt Acesso em 15 ma
42. autom Architecture funcao of port autom IS Signal S1 S2 std logic Begin S1 lt I1 OR D process S1 clk variable tempo integer begin if clk EVENT and clk 1 then if S1 1 then S2 lt tempo 0 else tempo tempo 1 if tempo 10 then S2 lt 0 end if end if end if end process Q1 lt 14 AND S2 AND NOT Q2 Q2 lt I3 AND NOT 2 AND NOT Q1 End funcao 70 Pode se notar na descri o apresentada que o c digo VHDL possui todas as declara es realizadas bibliotecas e demais estruturas necess rias para a compila o da descri o no ambiente de sintese Quartus II da Altera Atrav s da forma de onda ilustrado na figura 4 3 verifica se que o sistema de controle funciona de acordo com o especificado 640 O ns 720 0ns 800 0ns 880 0ns 960 0 cr ps 80 0ns 160 0ns 240 Ons 320 0ns 400 D n Ne Value at f a i 510 9ns ok Bo LUIT Tr Tr rr rr ril I LT rr rr a 1 BO FERGE 2 BO iit E tempo u2 ONTAN TAE RD RC FED FER GR ED RD RO RT RAD FED RED EUR TT Ql B1 Q2 BO Jo jojejejojojo s Figura 4 3 Simula o da porta autom tica no Quartus II da Altera 71 Atrav s da simula o pode se perceber o funcionamento do circuito descrito em linguagem de descri o de hardware Assim verifica se que as entradas I3 e 14 devem estar ativas n vel l gico 1 para indicar que as condi es para a porta abrir e fechar
43. ciais fa Retardamento de Liga o Ha Retardamento do Desligamer Ht Retardamento de Lig Desl T Retardamento de Liga o at Rel de Passagem Gerador de Ciclos Assincron 15 Interruptor de Luz da Escada HRH Interruptor Conforto 7 Contador Crescente Decres 8 Contador de Horas de Servi RS Rel de Auto reten o S Rel de Impulso Corrente Softkey gt gt Registrador de Deslocamentc Figura 3 2 Ilustra o do formul rio principal do LOGO VHDL 56 O formul rio principal composto por uma barra de menus e de ferramentas constru dos para apresenta o edi o e demais fun es necess rias para se trabalhar com edi o de texto no caso a sintaxe descritiva VHDL Foram constru dos os seguintes menus com suas respectivas fun es conforme descrito a seguir Menu Arquivo Novo Limpa a caixa de texto Abrir Abre um arquivo j salvo Fechar Fecha o programa em execu o Salvar Salva o arquivo se for a primeira vez especifica o diret rio Salvar Como Especifica o diret rio que ir salvar o arquivo Sair Sai do programa em execu o Menu Editar Recortar Recorta um texto selecionado Copiar Copia um texto selecionado Colar Cola um texto selecionado Menu Ajuda Sobre Exibe informa es sobre o programa Foram desenhados os s mbolos de cada uma das fun es pois preocupou se em apresentar estes s mbolos conforme s o oferecidas no LO
44. cuitos e sistemas digitais podendo desta forma implementar os mesmos sistemas de controle que os CLPs implementam de modo sequencial Estudou se como as fun es dispon veis no CLP LOGO Soft podem ser implementadas em linguagem VHDL podendo desta forma configurar uma FPGA contendo um hardware equivalente ao software executado pela CPU do CLP A VHDL difere das linguagens ditas convencionais pois tem como principal caracter stica a execu o concorrente ou seja v rios sinais que podem ser tratados simultaneamente melhorando a resposta do sistema Considerando a grande utiliza o de CLPs em automa o de processos a proposta de desenvolver um software conversor de LOGO Soft para VHDL uma iniciativa na tentativa de substituir a arquitetura convencional empregada em CLP por uma FPGA Esta nova abordagem tem como vantagem o seguinte Expans o Gerar um c digo VHDL partir da descri o da linguagem LOGO Soft do CLP LOGO ir expandir a possibilidade de automatizar sistemas de controle para um amplo c rculo de desenvolvedores e projetistas que desconhecem as linguagens de descri o de hardware como a VHDL que uma linguagem padr o na s ntese de sistemas digitais Desta forma um programador de controladores l gicos program veis pode facilmente migrar os projetos descritos em linguagem de CLP para um c digo VHDL correspondente Flexibilidade Obtendo se o c digo fonte de um sistema de controle em sinta
45. das na automa o permitem aos usu rios representar um processo ou uma situa o de controle em diagramas l gicos linguagem Ladder ou em lista de instru es Essas tr s representa es compreendem hoje as linguagens de automa o padr o entre os diversos fabricantes de CLPs 18 De acordo com NATALE 04 automatizar um sistema significa fazer uso de fun es l gicas representadas por portas l gicas que podem ser implementadas independente do n vel de sua tecnologia ou seja rel diodo transistor circuito integrado etc Desta maneira as fun es Booleanas propostas na lgebra de Boole fazem parte do grupo de instru es b sicas da linguagem de descri o do LOGO Soft assim como qualquer outra linguagem de Controladores L gicos Program veis desde os mais simples aos mais complexos Como o principal objetivo deste trabalho obter um modelo VHDL a partir de fun es l gicas b sicas e especiais disponibilizadas pelo CLP LOGO Soft descreve se a seguir estas fun es que foram implementadas em sintaxe VHDL e suas respectivas simula es no QUARTUS II da Altera tendo como refer ncia o ambiente de desenvolvimento LOGO Soft Comfort 2 2 Listas de Fun es B sicas As fun es b sicas do LOGO Soft correspondem aos elementos l gicos da lgebra booleana Fazem parte portanto as fun es l gicas AND NAND OR NOT NOR e XOR 03 2 2 1 Fun o And A fun o AND combina dois ou mais sinai
46. de acordo com o tempo parametrizado que no caso de 5 pulsos de rel gio Para esta fun o foram criados dois contadores um para realizar o retardo de liga o tempoh em fun o do tempo parametrizado e outro para realizar o retardo do desligamento tempol Se o estado na entrada Trg mudar de 0 para 1 ent o come a a decorrer o tempoh se o estado na entrada Trg permanecer em 1 durante o tempo parametrizado a sa da ser colocada em 1 Se o estado na entrada Trg mudar novamente para 0 ent o come a a decorrer o contador tempol Se o estado na entrada Trg permanecer em 0 durante o tempo parametrizado a sa da ser colocada em 0 retardamento de desligamento 2 3 4 Retardamento de Liga o a ser Memorizado Nesta fun o conforme representado na figura 2 19 se o estado na entrada Trg mudar seu estado come a ent o a correr o tempo parametrizado Alcan ando o tempo a sa da Q ser colocada em 1 Uma nova mudan a na entrada Trg n o tem qualquer influ ncia sobre o tempo que est sendo contado A sa da e o tempo do par metro s ser o novamente recolocadas em 0 se na entrada R assumir o estado 1 Representa o no LOGO Soft Denomina o da Fun o Especial Retardamento de liga o a ser memorizado Figura 2 19 Representa o da fun o retardamento de liga o a ser memorizado no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o ex
47. e c digo definidas para a fun o Q1 17 or I1 and not 12 or not I1 and I2 and not 13 and I4 and I5 or not 16 A figura 3 13 apresenta o c digo VHDL com todas as declara es realizadas bibliotecas e demais estruturas necess rias em sintaxe VHDL para compila o do programa no QUARTUS II como observa se na figura 3 14 LOGOZVHDL Arquivo Editar Ajuda I Fun es B sicas AND NAND OR NOR 11 12 13 14 15 16 17 IN std logic OR Q1 INOUT std logic NOT Fun es Especiais End funcao Retardamento de Liga o Retardamento do Desligamer Retardamento de Lig Dez Retardamento de Liga o at Rel de Passagem Gerador de Ciclos Ass ncronc Interruptor de Luz da Escada Interruptor Conforto Contador Crescente Decres Contador de Horas de Servi Rel de Auto reten o Rel de Impulso Corrente Softkey Registrador de Deslocamente Architecture RTL of funcao IS Signal 81 82 83 84 std logic BEGIN 1 lt 1 AND NOT 12 OR NOT 11 AND 12 S2 lt NOT 13 AND 14 3 lt I5 OR NOT 16 4 lt S1 AND 52 AND 3 Figura 3 13 C digo VHDL completo para a fun o Q1 17 or I1 and not 12 or not I1 and I2 and not I3 and I4 and I5 or not I6 64 A figura 3 14 mostra que a simula o do circuito obtido atrav s da sintaxe VDHL gerada pelo LOGO VHDL descreve corretamente a fun o Q1 17 or Il and not 12 or not I1 and 121
48. e nett ee eben ee EE EEE ELLE EE EE EEE EE EEE EEE EEE EEE 67 4 3 Sistema de Irriga o AUtOMAtiZaO sese 72 4 4 Sistema Autom tico para Preenchimento de RIO 75 Capitulo 5 Ar E TET sense 82 CONCEUSOES GERAIS suits soares dns a A o alt e SEO raca 82 Dil SCONCIUISOES RR DDR PARES UR DES PUDER ED SEND RR DR 82 Refer ncias occ ccissicscccocscscceesssesticcecocscccedseseccecccccoessedssescecscecsceoseessdeccdsceccoeeeseseesssdc scecccoeseeses 85 11 Capitulo 1 Introdu o Geral 1 1 Introdu o Um Controlador L gico Program vel CLP um dispositivo eletr nico que controla m quinas e processos Utiliza uma mem ria program vel para armazenar instru es e executar fun es espec ficas como o controle de energiza o desenergiza o temporiza o contagem sequenciamento opera es matem ticas e manipula o de dados O desenvolvimento dos CLPs come ou em 1968 em resposta a uma necessidade da Divis o Hidram tica da General Motors GM Na poca a empresa passava dias ou semanas alterando sistemas de controle baseados em rel s sempre que mudava um modelo de carro ou introduzia modifica es na linha de montagem Para reduzir o alto custo de instala o decorrente destas altera es a especifica o de controle da GM necessitava de um sistema de estado s lido com flexibilidade e que pudesse ser programado e mantido pelos engenheiros e t cnicos na f brica Al m disso era preciso que suportasse
49. e para realizar o tratamento dos sinais internos Este exemplo ilustra uma fun o AND relacionada a uma fun o OR 61 Percebe se atrav s da figura 3 8 que s o geradas suas linhas de c digos para a estrutura da figura 3 7 Desta maneira a pr xima etapa gerar o c digo VHDL completo para este circuito FORMUL RIO DE DEFINI O DE PARAMETROS S1 lt 11 AND 12 Q1 lt 3 OR S1 DERE RRRRRRRRRRRRRRR Limpar Fun es Gerar VHDL Figura 3 8 Linhas de c digo definidas para a fun o Q1 1 I2 I3 A figura 3 9 apresenta o c digo VHDL com todas as declara es realizadas bibliotecas e demais estruturas necess rias em sintaxe VHDL para compila o do programa no QUARTUS II conforme observa se na figura 3 10 e posterior implementa o em FPGA e LOGOZVADL Library IEEE USE ieee std logic 1164 all Entity funcao IS PORT 11 12 13 IN std logic Q1 INOUT std logic L lt L Fun es Especiais End funcao Retardamento de Liga o Architecture RTL of funcao IS Retardamento do Desligamer Signal 1 std logic Retardamento de Lig Desl BEGIN Retardamento de Liga o at Rel de Passagem S1 lt 11 AND 12 Gerador de Ciclos Ass ncronc Interruptor de Luz da Escada Q1 lt I3 OR 1 Interruptor Conforto Contador Crescente Decres END RTL Contador de Horas de Servi Rel de Auto reten o Rel de Impulso Corrente Softkey Registrador de Deslocamente Figura
50. ecutada no ambiente QUARTUS II apresentado na figura 2 20 Library IEEE USE ieee std_logic_1164 all Entity ret lig mem IS Port reset in std logic clk in std_logic Trg in std_logic saida out std_logic 33 End ret lig mem Architecture funcao of ret hg mem IS Signal aux std logic 0 Begin process Trg clk variable tempo integer Begin if clk EVENT and clk 19 Then if reset 1 then saida lt 0 tempo 0 end if if trg 19 then aux lt 1 end 1f if aux 1 then tempo tempo 1 if tempo gt 10 then saida lt 1 aux lt 0 else saida lt 0 end 1f end 1f end 1f end process End funcao ps 1600ns 3200ns 4800ns 6400ns 8000ns S600ns 1 iZus 128us 144us 16us 1 76us 192us 208us 224us 24us 1 598104 us Ce CURA T ETTR ED TT T L Le TO _XIY2YIVEYSYENTVEYS 10 T TYZVSXEYBYEX7 o tempo saida BO Figura 2 20 Simula o do C digo VHDL referente fun o retardamento de liga o a ser memorizado Observa se que se a entrada Trg muda seu estado automaticamente o contador incrementado at atingir o seu valor parametrizado que para este caso de 10 pulsos de rel gio Neste momento a sa da que possu a n vel l gico O passa a adquirir o n vel l gico 1 Percebe se tamb m na simula o que uma outra comuta o seguinte a entrada Trg n o influencia no tempo que est sendo contado A entrada reset por su
51. enominada LOGO VHDL foi avaliada atrav s de sistemas de controle descritos na literatura Os exemplos foram extra dos dos cat logos do fabricante de CLP Siemens 4 2 Porta Autom tica O sistema apresentado na figura 4 1 possui quatro entradas denominadas de I1 12 I3 e I4 As entradas TI e I2 funcionam como detectores de movimento de pessoas nos dois lados da porta interno e externo respectivamente que s o acionados no circuito atrav s de sensores As entradas I3 e I4 s o interruptores limites fim de curso para porta fechada e aberta respectivamente trata se de entradas que indicam as condi es favor veis ao sistema para a porta ser aberta e tamb m ser fechada O circuito possui duas sa das Q1 e Q2 onde Q1 ativo indica que a porta se encontra aberta e Q2 ativo indica que a porta se encontra fechada 68 Porta Automatica Figura 4 1 Ilustra o de uma porta automatizada Percebe se que para o funcionamento da porta automatizada necess rio que pelo menos um dos dois sensores I1 e I2 detecte a passagem de uma pessoa ou seja pelo menos uma das duas entradas devem estar ativadas necess rio tamb m que os interruptores para o funcionamento da porta na condi o abrir e fechar estejam devidamente acionados 13 e I4 habilitados Este exemplo possui um par metro de tempo para o funcionamento da porta A medida que um indiv duo identificado a porta se abre e permanece aberta durante um
52. envolveram uma arquitetura com alto desempenho em FPGA para o controle de processos industriais Trata se de uma arquitetura que utiliza como padr o a linguagem Ladder onde foram desenvolvidos v rios dispositivos para a automa o industrial padr es de conex o dispositivos de bloco de fun o terminais e outros componente caracter sticos de CLP mais usuais MIYAZAWA et al 12 tamb m desenvolveram um tipo de controlador que executado utilizando um dispositivo l gico program vel do tipo FPGA Neste trabalho o autor cita a import ncia da varredura c clica de processos realizados em computadores pessoais e desta forma descreve dois m todos para implementar esta execu o c clica Um m todo envolvido utiliza pulsos de rel gio em linguagem de descri o de hardware VHDL para an lise de circuitos integrados que exigem alta velocidade O outro m todo traduz uma bobina autom tica em linguagem Ladder de forma equivalente l gica da linguagem VHDL Assim como resultado da pesquisa os dois m todos foram comparados e apresentados os benef cios do controlador novo executado por FPGA Um dos primeiros trabalhos com implementa o de sistema de controle para aplica es dom sticas foi descrito em 13 Esta pesquisa visa automa o de resid ncias integrando Hardware e Software via utiliza o de dispositivos l gicos program veis do tipo FPGA No trabalho eletrodom sticos da casa s o interligados por um p
53. fun es l gicas b sicas o LOGO Soft disponibiliza um grupo de fun es denominadas fun es especiais Estas s o fun es mais complexas e na sua maioria utilizam conceitos descritos na teoria de circuitos l gicos sequenciais e permitem a parametriza o de algumas vari veis 2 3 Listas de Fun es Especiais As fun es especiais diferenciam se das fun es b sicas devido necessidade de parametriza o das entradas Estas fun es cont m par metros de tempo utilizando contadores e temporizadores possibilitando assim adaptar um programa s necessidades individuais 03 O LOGO Soft disponibiliza as fun es retardamento de liga o retardamento do desligamento retardamento de liga o desligamento retardamento de liga o a memorizar rel de passagem comandado por flanco gerador de ciclos ass ncrono gerador de sinal aleat rio interruptor de luz da escada interruptor conforto temporizador semanal temporizador anual contador crescente e decrescente contador de horas de servi o interruptor de valor limiar anal gico interruptor de valor limiar anal gico interruptor de valor limiar de diferen a comparador anal gico amplificador anal gico amplificador anal gico rel de auto reten o rel de impulso corrente texto de aviso softkey registrador de deslocamento Nas variantes LOGO 24 LOGO 240 LOGO 12 24 RC e LOGO 12 24RCo existe a possibilidade de parametrizar as entradas atrav s de fu
54. hen S2 lt elsif 13 09 AND Not I4 19 then S2 lt 0 else 52 lt 0 end if end process Q1 lt Sl and S2 process 13 2 BEGIN if Not I3 15 AND 2 05 then Q2 1 elsif Not I3 0 AND 2 1 then Q2 lt 0 else Q2 lt 0 end if end process End funcao 74 75 Nota se na descri o apresentada que o c digo VHDL pode ser compilado no ambiente de s ntese Quartus II da Altera sem erros de l gica e sintaxe Atrav s da formas de onda ilustrado na figura 4 7 pode se verificar tamb m que o sistema de controle funciona de forma correspondente ao especificado ps 160 0ns 320 0ns 480 0ns 640 0ns 800 0ns 960 0 ns 1 12us 1 28 us 1 44 us 1 376 us MUU GUO UO UU UO UO OL y H LL anis Eua 1 us 1 76us 1 92us B1 1 BO 12 BO 3 B1 4 B1 Sl E temo U10 Q1 B1 Q2 BO Figura 4 7 Simula o do sistema de irriga o no Quartus II da Altera Observa se que se a entrada I2 acionada a sa da Q2 permanece em n vel l gico 0 indicando que se encontra gua no reservat rio no entanto atrav s desta entrada informada uma interrup o tempor ria da gua nos canos principais Percebe se tamb m que quando as tr s entradas Il I3 e I4 s o acionadas imediatamente a sa da Q1 habilitada e Q2 desabilitada ou seja o reservat rio bombeado e a gua transferida nos canos do sistema Verifica se tamb m que ap s uma nova comuta o na en
55. her um ambiente integrado de desenvolvimento no caso o Quartus II que permite o desenvolvimento de uma biblioteca de macroinstru es baseada em s mbolos gr ficos Assim a bibliografia mostra a possibilidade de automatizar processos utilizando se o editor de s mbolos do Quartus II da Altera criando desta forma s mbolos gr ficos equivalentes aos utilizados nas instru es da linguagem ladder 18 Uma metodologia para a especifica o de sistemas de s nteses digitais baseada em VHDL apresentada em 17 Neste trabalho proposto um m todo de convers o de um sistema mecatr nico implementado em ladder para uma linguagem de descri o de hardware e posteriormente gravado em uma FPGA Trata se de uma metodologia que converte um programa em ladder para VHDL utilizam se como refer ncia o CLP OMNI CNC Percebe se na pesquisa de YAMAZAKI uma semelhan a com o presente trabalho por m aquele autor desenvolveu metodologias que transcrevem as fun es em ladder para sintaxe de descri o de hardware A grande diferen a que neste trabalho foi desenvolvida uma ferramenta pr pria denominada LOGO VHDL que descreve automaticamente os c digos a partir de um sistema de controle Apresenta se no pr ximo cap tulo os modelos VHDL das fun es dispon veis na linguagem LOGO Soft do CLP LOGO 19 Capitulo 2 Descri o das Fun es do LOGO Soft 2 1 Introdu o A l gica de Boole e a linguagem de programa o utiliza
56. ieeexplore ieee org Xplore login jsp url iel5 7044 18963 00878352 pdf gt Acesso em 15 jul 2007 12 MIYAZAWA I N FUKAGAWA M I SEKIGUCHI T KANAGAWA I Implementation of ladder diagram for programmable controller using FPGA Dispon vel em lt http ieeexplore iee org xpl freeabs_all jsp arnumber 813150 gt Acesso em 15 jul 2007 13 MORAES F G AMORY A M PETRINI JUNIOR J Sistema integrado e multiplataforma para controle remoto de resid ncias Porto Alegre Pontifica Universidade Cat lica do Rio Grande do Sul 2001 14 HAFNER A LIMA C R E LOPES H S Implementa o de um medidor de qualidade de energia usando computa o reconfigur vel por hardware Dispon vel em lt www cpgei cefetpr br hslopes publicacoes 2005 sbai2005b pdf gt Acesso em 15 jul 2007 15 ORDONEZ E D M PENTEADO C G SILVA A C R Microcontroladores e FPGAs aplica es em Automa o S o Paulo Novatec 2005 16 COSTA C Projetando Controladores Digitais com FPGA S o Paulo Novatec 2006 17 YAMAZAKI K A study on programmable logic controller by direct logic synthesis IMS Mechatronics University of Calofornia Davis Dispon vel em lt http ims engr ucdavis edu MemberPosterFile QingWang pdf gt Acesso em 15 mar 2005 18 GEORGINI M Automa o aplicada descri o e implementa o de sistemas sequenciais com PLCs S o Paulo Frica 2000 19 LAWRENCE T A Automation system for cont
57. intermedi rios envolvidos no projeto Para este caso conforme se observa em vermelho na figura 4 8 foram descritos nove sinais intermedi rios S1 a S9 A simula o deste sistema de controle no LOGO Soft Comfort visualizado na figura 4 9 71 x i a PE GD ifs y srno n ejefu 6B 6 q a o a Figura 4 9 Simula o do sistema de controle autom tico de preenchimento de silo no LOGO Soft Comfort O sistema s pode ser iniciado quando o bot o I1 est habilitado e a mangueira para transfer ncia dos gr os est corretamente conectada Um contato dos gr os no reservat rio sinal de que a mangueira est conectada corretamente no silo Este sinal no sistema de controle representado pela entrada I2 em car ter desabilitado Desta forma a v lvula de compress o em Q2 ent o aberto o filtro em Q1 ativado simultaneamente O filtro tem que permanecer ativo ao longo do processo enchendo para serem bombeados os gr os no silo O indicador nivelado em 13 sinaliza quando o silo estiver cheio Um sinal de alarme indicado atrav s da sa da Q3 informa que o processo permanece 99 pulsos de rel gio at realizar a finaliza o autom tica do processo A v lvula no caminh o fechada dentro deste per odo para permitir o esvaziamento da mangueira O alarme pode ser reajustado manualmente pelo acionamento da entrada I6 caso n o seja acionado o sistema ser desligado automaticamente depois de 25 pulsos de rel
58. is intermedi rios Define se como sinal intermedi rio o elo de liga o entre a sa da de uma fun o e a entrada de outra ou seja se a sa da de uma fun o AND a entrada de uma fun o OR por exemplo define se esta liga o como sendo um Sinal Intermedi rio Estabeleceu se 24 possibilidades para as entradas e 16 para as sa das devido ao fato de que o Controlador L gico Program vel LOGO possui exatamente essa limita o f sica de par metros de entradas e sa das por m a quantidade de sinais internos torna se vari vel de acordo com a estrutura do programa a ser desenvolvido Diante deste fato criou se 50 sinais intermedi rios inseridos dentro de um componente que cont m uma barra de rolagem oferecendo ao projetista a possibilidade de utilizar uma grande quantidade de sinais para o sistema e ao mesmo tempo oferecer um formul rio de tamanho reduzido Neste formul rio existem tamb m dois pain is Um painel ilustra a fun o que foi acionada para a defini o dos par metros e o outro mostra a fun o b sica que ser descrita 58 Ap s a descri o das fun es as mesmas s o enviadas para um componente de texto que posteriormente ir gerar o c digo VHDL completo desta estrutura Existe no formul rio de defini o dos par metros cinco bot es cujas fun es s o descritas a seguir e Limpar Par metros Este bot o desabilita os componentes marcados nos par metros de entrada e sa da e
59. l IS Begin process Trg clk variable T TL integer variable x std_logic Begin if clk EVENT and clk 1 Then if reset 1 then T 0 x 0 else if Trg 1 then TL TL 1 x T 0 else T T 1 if TL lt 4 then tempo para ativar a luz permanente if T gt 5 and T lt 7 then pr aviso de desligamento x 05 e tempo do desligamento else x if T gt 10 then tempo de parametrizacao x 0 41 TL 0 end if end if end if if x 0 then saida lt 0 else saida lt 1 end 1f end 1f end 1f end 1f end process End funcao 160 0ns 320 0ns 480 0ns 640 Ons 800 ns 960 Ons 1 12us 128us 144us 1 Gus 176us 555 45ns Figura 2 28 Simula o do c digo VHDL referente fun o interruptor conforto Na simula o pode se observar que quando a entrada Trg muda do n vel l gico O para o n vel l gico 1 a sa da passa a adquirir o n vel l gico 1 e o contador TL incrementado Este contador tem como fun o predefinir o tempo de dura o m ximo para ativar a fun o de luz permanente Neste mesmo instante se a entrada Trg mudar novamente de estado para o n vel l gico O antes do valor parametrizado em TL que para este caso de 4 pulsos de rel gio ent o ativada a fun o de luz permanente ou seja a sa da liga para permanente n vel l gico 1 durante o per odo T parametrizado que para este caso de 10 pulsos de rel
60. lidade de relacionar uma fun o a qualquer outra de acordo com as especificidades do sistema de controle a ser desenvolvido e conseqtientemente realizar testes a fim de verificar poss veis erros A quarta etapa refere se ao ltimo passo executado dentro do software conversor Ele tem como fun o enviar para a caixa de texto do formul rio principal o c digo produzido para uma sintaxe formatada em uma descri o VHDL com todas as suas declara es realizadas bibliotecas e demais estruturas necess rias para execu o e compila o no ambiente QUARTUS II da Altera O esquema da figura 3 1 ilustra o diagrama de fluxo do LOGO VHDL no qual o formul rio principal respons vel em exibir as fun es contidas no programa O formul rio 55 de defini o de par metros tem como fun o exibir os par metros de entrada e sa da que ser o selecionados para cada fun o programada Quando todas as fun es s o implementadas o formul rio principal exibido novamente com o c digo VHDL final para simula o Figura 3 1 Fluxograma do sistema LOGO VHDL Para o desenvolvimento do software conversor foi necess rio criar dois formul rios no Delphi um para apresenta o das fun es e outro para defini o dos par metros a ser inseridos pelo usu rio A figura 3 2 apresenta o formul rio principal LOGOZVHDL Arquivo Editar Ajuda BEE lt 3 Fun es B sicas AND NAND oR NOR XOR NOT Fun es Espe
61. mula es mostram a viabilidade desta nova abordagem em automatizar sistemas de controle Palavras Chave VHDL LOGO Soft Automa o CLP Delphi Abstract In this work it is presented a translation tool that converts control systems described in the automation language LOGO Sof for a model corresponding VHDL The developed software denominated LOGO VHDL contains basic and special functions available in LOGO Soft In this tool the accustomed user in programming the CLP LOGO Soft can easily obtain a description VHDL whose functional model can be synthecized in the environment QUARTUS II of the Altera This work had as main objective to study a new methodology that seeks the employment of programmable logical devices PLDs as an alternative form to the programmable logical controllers employment CLPs in the automated control of processes The tool was evaluated through studies of cases describing simple and complex control systems In all the cases the results of the simulations show the viability of that new approach in automating control systems Key words VHDL LOGO Soft Automation CLP Delphi FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU FIGU Lista de Ilustra es RA 2 1 TABELA VERDADE E REPRESENTA O DA FUN O AND NO LOGO SOFT
62. n es anal gicas Para essa programa o o LOGO Soft disponibiliza as fun es anal gico interruptor de valor limiar anal gico interruptor de valor limiar de diferen a comparador anal gico monitoriza o do valor anal gico e amplificador anal gico Salienta se que trabalhou se somente com fun es digitais Adotou se que cada pulso de rel gio corresponde a 1 segundo Essa temporiza o utilizada no tratamento referente parametriza o de cada uma dessas fun es A seguir ser o apresentadas as fun es especiais seguidos de c digo VHDL e simula o a partir da descri o VHDL Ressalta se que os programas foram devidamente 27 testados compilados e simulados de acordo com o funcionamento correspondente oferecido pela linguagem LOGO Soft 2 3 1 Retardamento de Liga o Nesta fun o conforme representado na figura 2 13 a sa da Q s ser ligada ap s decorrido um tempo que pass vel de parametriza o Se o estado na entrada Trg mudar de 0 para 1 come a a decorrer o tempo parametrizado Se o estado na entrada Trg permanecer n vel l gico 1 durante o tempo parametrizado a sa da ser colocada em n vel l gico 1 decorrido o tempo Se o estado na entrada Trg mudar novamente para 0 antes de esgotado o tempo parametrizado a temporiza o ser reinicializada A sa da ser definida novamente em 0 se houver o estado 0 na entrada Trg Representa o no LOGO Soft E Denomina o da Fun o
63. namento da fun o 21 2 2 2 Fungao Not A fun o NOT funciona como um circuito em chaves Esta fun o tem como objetivo complementar o sinal de entrada ou seja se na entrada possuir o nivel l gico 1 a sa da ter o n vel l gico 0 e vice versa conforme apresentado na figura 2 3 Tabela Verdade Representa o no LOGO NOT NTRADA SAIDA ES Figura 2 3 Tabela verdade e representa o da fun o NOT no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 4 Library IEEE USE ieee std logic 1164 all Entity porta not IS PORT Il INstd logic Q OUT std logic End porta not Architecture porta of porta not IS BEGIN Q lt notll END porta Master Time Bar 342 203 ns 4 Pointer 758 59 ns Interval 416 39 ns Start End Value at 80 0ns 160 0ns 240 Ons 320 0ns 400 0 ns 480 Ons 560 0 ns 640 0ns 720 0ns 800 0ns 880 0ns Valu pen aa d Kai Pt s Ea llez Bz K aaa lz Eas egi ade sni e 342 2 ns 342 203 ns IE E Figura 2 4 Simula o do c digo VHDL referente fun o NOT Percebe se que a sa da somente possui n vel l gico 1 quando a entrada possuir n vel l gico 0 e vice versa 22 2 2 3 Fungao Nand A fun o NAND uma fun o AND seguida de um inversor fun o NOT Haver sempre na sa da NAND o inverso do que se tem na sa da da fun o AN
64. nd if end if end if end process End funcao 30 ps 160 0 ns 320 0 ns 480 0 ns 640 0 ns 800 0 ns 960 0 ns 112 us 360 189 ns PUP LL LLL e Trg reset BO tempo U 2 saida B1 Figura 2 16 Simula o do c digo VHDL referente fun o retardamento do desligamento Observa se que quando a entrada Trg muda para o n vel l gico 1 a sa da tamb m muda para o n vel l gico 1 Quando o estado Trg muda seu n vel l gico de 1 para 0 ent o inicia a contagem do tempo parametrizado Quando o tempo parametrizado for alcan ado que neste caso de 5 pulsos de rel gio a sa da ser redefinida para o estado 0 Toda vez que a entrada Trg ligar e desligar ser reiniciado a contagem do tempo 2 3 3 Retardamento de Liga o Desligamento Nesta fun o conforme representado na figura 2 17 a sa da ligada ap s um tempo parametrizado Se o estado na entrada Trg mudar de 0 para 1 ent o come a a decorrer o tempo se o estado na entrada Trg permanecer em 1 durante o tempo parametrizado a sa da ser colocada em 1 retardamento de liga o Se o estado da entrada Trg mudar novamente para 0 antes de ter decorrido o tempo parametrizado ent o o tempo reposto Se o estado na entrada Trg mudar novamente para 0 ent o come a a decorrer o tempo Se o estado na entrada Trg permanecer em 0 durante o tempo parametrizado a sa da ser colocada em 0 retardamento de desligamento ap s decorrer
65. ns 320 O ns 360 0 ns 400 0 ns Figura 2 10 Simula o do c digo VHDL referente fun o NOR Constata se que a sa da somente possui n vel l gico 1 quando todas as entradas possu rem nivel l gico 0 25 2 2 6 Fungao Xor A fun o XOR produz na sa da o nivel l gico 0 quando os bits na entrada forem iguais e produz na sa da o n vel l gico 1 quando os bits de entrada forem diferentes A fun o XOR dada pela express o AB ABe representada no LOGO Soft conforme ilustrado na figura 2 11 Tabela Verdade Representa o no LOGO ENTRADASJSAIDA Figura 2 11 Tabela verdade e representa o da fun o XOR no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 12 Library IEEE USE ieee std logic 1164 all Entity porta xor2 IS PORT 11 12 IN std logic Q OUT std logic End porta xor2 Architecture porta of porta xor2 IS BEGIN Q lt Il and not I2 or not I1 and I2 END porta 160 0 ns 240 0 ns 320 0 ns 245 0ns d U Q B1 Figura 2 12 Simula o do c digo VHDL referente fun o XOR 26 Observa se que a sa da somente possui nivel l gico 0 quando os bits de entrada possuem o mesmo nivel l gico A sa da possui n vel l gico 1 quando os bits na entrada possu rem diferentes n veis Al m das
66. nte se Dir 1 o contador ser decrescente Em ltimo caso quando o Reset ativo n vel l gico 1 a sa da recebe o n vel l gico 0 e o contador zerado 2 3 10 Contador de Horas de Servi o Nesta fun o conforme representado na figura 2 31 o contador das horas de servi o monitora a entrada En Se a entrada En possuir n vel l gico 1 um contador Mn que inicialmente parametrizado inicializado Se o tempo do contador Mn atingir o valor parametrizado a sa da que possu a o n vel l gico O passa a adquirir o n vel l gico 1 Neste bloco de fun o existe um outro contador denominado Ot que inicialmente recebe o valor zero sendo incrementado enquanto a entrada En possuir o n vel l gico 1 A entrada reset rep e a sa da para o n vel l gico O e reinicializa o contador Mn A entrada Ral por sua vez rep e os dois contadores Ot e Mn e tamb m a sa da para o n vel l gico 0 44 Representa o no LOGO Soft Denomina o da Fun o Especial Contador de horas de servi o Figura 2 31 Representa o da fun o contador de horas de servi o no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 32 Library IEEE USE ieee std logic 1164 all Entity cont horas servicol IS Port clk reset ral En in std logic Q outstd logic End cont horas servicol Architecture Contador of c
67. o tempo parametrizado Se o estado na entrada Trg mudar para 1 antes de ter decorrido o tempo ent o o tempo reposto a 0 Representa o no LOGO Soft f Denomina o da Fun o Especial Retardamento de liga o desligamento Figura 2 17 Representa o da fun o retardamento de lig deslig no LOGO Soft 31 O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 18 Library IEEE USE ieee std logic 1164 all Entity ret lig deslig IS Port clk in std logic Trg in std logic saida out std logic End ret lig deslig Architecture funcao of ret hg deslig IS Begin process Trg clk variable tempol tempoh integer begin if clk event and clk 1 Then if Trg 1 then tempol 0 if tempoh lt 5 then tempoh tempoh 1 end if else tempoh 0 if tempol lt 5 then tempol tempol 1 end if end if if tempoh 5 then saida lt 1 end if if tempol 5 then saida lt 0 end if end 1f end process End funcao ps 160 0 ns 320 0 ns 4800 ns 640 0 ng 800 0 ns 960 0 ns 1 12 us 1 28 us 144us 1bus 7184838 D ck B0 P Tg B0 O Eim U2 KAKAA B DAT ADI A 3 O Rempah vo KOKAS TTT TTT A i D saida B1 Figura 2 18 Simula o do C digo VHDL referente fun o retardamento de lig deslig 32 Percebe se que a sa da ligada
68. onia autom tica de controladores com interesses a diversas aplica es em particular para a rob tica No trabalho o processamento das imagens capturadas pelo rob realizado medida que o mesmo se movimenta Esta movimenta o do rob de um ambiente com muita luz para outro com pouca luminosidade requer que alguns dos par metros da c mera sejam alterados de forma que as imagens continuem sendo capturadas com qualidade suficiente A implementa o deste controlador utiliza FPGA com programa o em linguagem VHDL de forma que as avalia es dos par metros de luminosidade fiquem a cargo de um processador inclu do na pr pria FPGA Verifica se com os trabalhos realizados que a tecnologia da computa o reconfigur vel utilizando FPGA tornou se objeto de estudo principalmente pela habilidade de se modificar o hardware da arquitetura do sistema em tempo real para se adequar aplica o 16 Al m da Rob tica outras pesquisas a partir de ent o foram realizadas apoiadas na linguagem de descri o de hardware como por exemplo o desenvolvimento de ambientes para automa o de sistemas de controle A utiliza o de ferramentas de software como o caso da VHDL na implementa o em FPGAs tem simplificado e acelerado o desenvolvimento de projetos e assim obtido um papel de grande interesse entre pesquisadores no processo de substitui o de CLPs por dispositivos L gicos Program veis WELCH amp CARLETA 11 des
69. ont horas servicol IS Begin process clk variable Mn Ot integer variable x std logic Begin If clk event and clk 19 then if ral 1 then x Ot 0 Mn 0 else if reset 1 then x Mn 0 end if if En 19 then Ot Ot 1 Mn Mn 1 if Ot lt 99999 then valor limite p o cont de horas de servi o if Mn gt 5 then valor parametrizado x 0 else x end if 45 end if end if end if if x 19 then Q lt 0 else Q lt 1 end if end if End process End Contador ps 160 0ns 320 0 ns 480 0ns 640 0ns 800 0 ns 960 0 ns 1 12us 1 28 us 1 351658 us a HRP PPH FF P P P PP ee 1 32 us reset Mn u3 Ho U17 Q BO Figura 2 32 Simula o do c digo VHDL referente fun o contador de horas de servi o Atrav s da simula o pode se verificar que quando a entrada En possuir n vel l gico 1 o contador Mn inicializado Percebe se que quando o tempo do contador Mn atingir o valor parametrizado que neste caso de 5 pulsos do rel gio a sa da que possu a o n vel l gico O passa a adquirir o n vel l gico 1 Verifica se ainda que existe um outro contador denominado Ot que inicialmente recebe o valor zero e incrementado enquanto a entrada En possuir o n vel l gico 1 Esta entrada tem como fun o realizar a contagem do tempo de servi o total decorrido no sistema Observa se que a entrada Ral
70. or que est sendo incrementado no momento Verifica que a sa da do gerador depende do sinal INV na entrada que por sua vez inverte o sinal de sa da da fun o 2 3 7 Interruptor de Luz da Escada Nesta fun o conforme representado na figura 2 25 se houver uma comuta o na entrada Trg a sa da ser colocada em n vel l gico 1 Se o estado em Trg mudar de para 0 ent o inicia se o contador e a sa da fica colocada em n vel l gico 1 Se o tempo atingir o valor parametrizado ent o a sa da reposta ao n vel l gico 0 Antes de decorrer o tempo de retardamento do desligamento pode ser indicado um pr aviso de desligamento que rep e a sa da a 0 durante o tempo de pr aviso de desligamento Se a entrada Trg for novamente ligada e desligada enquanto o tempo do contador estiver sendo incrementado ent o o tempo reposto a zero Retrigger 38 Representa o no LOGO Soft f Denomina o da Fun o Especial Interruptor de luz da escada Figura 2 25 Representa o da Interruptor de luz da escada no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 26 Library IEEE USE ieee std logic 1164 all Entity int luz esc IS Port clk trg in std logic saida out std logic End int luz esc Architecture funcao of int luz esc IS Begin process Trg clk variable T integer variable x
71. ou seja a mangueira para transfer ncia dos gr os n o est corretamente conectada atrav s do acionamento de I2 Neste momento o sinal intermedi rio S4 funciona como a sa da Q2 onde o mesmo aberto significando que a v lvula de compress o para despejar o silo est acionado O interruptor I4 aciona a fun o retardo do desligamento e inicia o timer do contador para o sistema ser interrompido em 25 pulsos de rel gio ap s o desligamento deste bot o Em 13 o sistema sinaliza quando o silo estiver cheio Trata se de uma v lvula de finaliza o autom tica do processo devendo se encontrar portanto desativado n vel l gico 0 O alarme pode ser reajustado manualmente pelo acionamento da entrada 16 e se a mangueira n o p de ser esvaziada a tempo em 30 pulsos de rel gio um procedimento de emerg ncia pode ser ativado acionando o bot o I5 81 No QUARTUS II assim como qualquer outro sistema de s ntese importante especificar a tecnologia para desenvolvimento Inicialmente utilizou se o componente da Fam lia EPM7256 que disp e e 257 c lulas para integrar o sistema no Circuito Integrado Observou se que era necess rio especificar um outro componente para c digos VHDL que exigiam um n mero maior de c lulas de acordo com as especifica es do sistema de controle Utilizou se portanto a fam lia FLEX10KE que apesar de ser mais lenta e vol til disp e de uma quantidade maior de sil cio Salienta se que nos exemplos
72. per odo de tempo pr definido Estabeleceu se uma parametriza o de 10 pulsos de rel gio para a perman ncia da porta aberta A figura 4 2 ilustra a simula o deste sistema de controle no software LOGO Soft Comfort da Siemens onde o intervalo do circuito em cor vermelha indica a passagem de corrente 69 eae L armou en no HIRR TN o w a Figura 4 2 Simula o da porta autom tica no LOGO Soft Comfort Pode se notar atrav s dos sensores representados pelas entradas I3 e I4 que a porta est em condi es de ser acionada n vel l gico 1 Na ilustra o a entrada I2 foi acionada e desligada novamente inicializando o sistema Neste momento verifica se que a sa da QI se encontra ativa informando que a porta se encontra aberta Verifica se tamb m que o contador est sendo incrementado No momento que este contador atingir o valor parametrizado que de 10 pulsos de rel gio a sa da Q1 desabilitada e a sa da Q2 adquire o n vel l gico 1 indicando que a porta se encontra fechada Esta mesma estrutura foi gerada em VHDL podendo se observar que poss vel converter este sistema de controle para linguagem de descri o de hardware utilizando a ferramenta LOGO VHDL Descreve se a seguir este sistema de controle em linguagem de descri o de hardware Library IEEE USE ieee std logic 1164 all Entity port autom IS Port clk in bit Q1 Q2 inout std logic I1 I2 13 I4 in std logic End port
73. r 2005 04 NATALE F Automa o industrial S o Paulo rica 2000 05 MECATRONICA ATUAL Automa o industrial de processos e manufatura Dispon vel em lt www mecatronicaatual com br edicoes asp comando 27 54 amp dettaglio 27 gt Acesso em 18 abr 2007 06 PEREIRA M H R SILVA A C R Acionamento de um motor de indu o com o emprego de microcontrolador Trabalho de Formatura Engenharia El trica Faculdade de Engenharia de Ilha Solteira Universidade Estadual Paulista Ilha Solteira 2004 07 BROWN S ROSE J FRANCIS R VRANESIC Z Field programmable gate arrays Boston Kluwer Academic Publisher 1997 08 HARDING B HDLs a high powered way to look at complex design Computer Design Boston v 29 n 10 p 74 84 1990 09 ELETRONICA org Computa o reconfigur vel aplicada a rob tica Dispon vel em lt www2 eletronica org artigos eletronica digital computacao reconfiguravel aplicada a robotica fpga view gt Acesso em 18 abr 2007 10 LIMA J CARDOSO J M P Estudo e implementa o de um controlador para c mara digital Dispon vel em lt www deei fet ualg pt projectos controlador_JL1 pdf gt Acesso em 15 jul 2007 11 WELCH J T CARLETTA J A direct mapping FPGA architecture for industrial process control applications The proceedings of the 2000 IEEE International 86 Conference on Computer Design VLSI in Computers amp Processors Disponivel em lt http
74. rcuito conforme ilustrado na figura 4 5 possui quatro entradas que funcionam como interruptores I1 I2 I3 e 14 O interruptor I1 funciona como uma chave que habilita o bombeamento da gua canalizada durante o per odo parametrizado de 20 pulsos de rel gio O interruptor I2 uma chave que interrompe a passagem de gua nos canos principais de gua O interruptor I3 uma chave que indica as condi es favor veis ou n o de prote o externa do sistema de irriga o Da mesma forma I4 indica as condi es internas do sistema Existem duas sa das no esquem tico Q1 e Q2 onde Q1 ativo indica que o sistema est bombeando gua e Q2 ativo informa que se encontra gua nos canos principais A sa da Q2 desativa quando a entrada I2 se encontra ativa indica que a passagem de gua no reservat rio se encontra temporariamente interrompida por m quando a sa da Q2 encontra se desativa durante o processo de bombeamento 11 I3 e I4 ativos indica que a gua est sendo transferida nos canos principais do sistema Sistema de Irriga o Automatizado Figura 4 5 Ilustra o de um sistema de irriga o automatizado 73 Assim percebe se que para o funcionamento do sistema de irriga o deve se habilitar o bombeamento de gua Il ativo deve se indicar a passagem de gua no reservat rio 12 desabilitado e os fatores externos e internos ao sistema condi es f sicas de instala o estejam adequados 13 e 14 habilitado
75. rep e os dois contadores Ot e Mn e tamb m a sa da para o n vel l gico 0 Finalmente a entrada reset rep e a sa da para o n vel l gico 0 e reinicializa somente o contador Mn Um novo processo se inicia caso a entrada En continue em n vel l gico 1 2 3 11 Rel de Auto Reten o Nesta fun o conforme representado na figura 2 33 a sa da ser definida em n vel l gico 1 quando a entrada S Set tamb m possuir n vel l gico 1 Quando a outra entrada R Reset possuir n vel l gico 1 a sa da ser reposta em n vel l gico 0 Se S e R possu rem ao mesmo tempo o n vel l gico 1 d se a prioridade para o R ou seja a sa da ser 0 46 Representa o no LOGO Soft Denomina o da Fun o Especial Rel de auto reten o Figura 2 33 Representa o da fun o rel de auto reten o no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 34 Library IEEE USE ieee std logic 1164 all Entity re au ret IS Port R S in std_logic Q out std_logic End re_au ret Architecture funcao of re_au_ret IS Begin process S R Begin if S 1 AND R 09 then Q lt elsif S 0 AND R 19 then Q lt 0 else QU end if end process end funcao n dins Hin 120 0ns 160 0ns 200 ns 240 Ons 20 ns 320 0ns L UTs 44 One 4800 ns M HII l l 2598371 i Value at
76. rol and data acquisition USA Instrument Society of America 1992 20 ALTERA CORPORATION Manual do MaxPlus programmable logic development system Dispon vel em lt http www altera com literature ds dsmii pdf gt Acesso em 15 jul 2007 21 BONFATTI F MONARI P A SAMPIERI U TEC1131 3 Programming Methodology Software engineering methods for industrial automated systems France CJ International 1997 87 22 BRUCIAPAGLIA A H PAGANO D J Instrumenta o em controle Santa Catarina Universidade Federal de Santa Catarina 1994 Apostila 23 CANTU M Dominando o Delphi 5 a B blia S o Paulo Makron Books 2000 24 CARVALHO F F Programa o orientada a objetos usando o Delphi 3 S o Paulo rika 1998 25 CHAN P MOURAD S Digital design using field programmable gate arrays Englewood Cliffs Prentice Hall 1994 26 CHANG K L Digital design and modeling with VHDL and synthesis Los Alamitos IEEE Computer Society Press 1997 27 CHONGASAMETHAWORN S SUITJARRITTHAMMAKURN S Design PLC using FPGA Disponivel em lt http www geocities com yanohc hardware cpufpga index html gt Acesso em 18 jul 2006 28 CLEMENTS K JEWERY W J The PLC workbook London Prentice Hall 1996 29 CRISPIN A J Programmable logic controllers and their engineering applications S o Paulo McGraw Hill 1990 30 ENGO F Como programar em Delphi 3 S o Paulo Makron Books 1997
77. rotocolo de controle todo desenvolvido em VHDL e implementado em um dispositivo l gico program vel O sistema acess vel via Internet sendo que os usu rios moradores controlam e administram seu lar usando um navegador Web comum O trabalho desenvolvido por HAFNER 14 implementa um medidor de qualidade de energia el trica usando computa o reconfigur vel por hardware atrav s de blocos funcionais que s o programados em linguagem VHDL O medidor analisa a quantidade e qualidade de energia el trica de forma autom tica utilizando FPGA A utiliza o de l gica reconfigur vel por hardware minimiza a base de dados gerado por um medidor permitindo uma an lise mais r pida do comportamento global de um sistema composto por um grande n mero de medidores Isto poss vel devido ao processamento em tempo real de diversas fun es usadas 17 na an lise da qualidade da energia el trica Este processamento deve se ao paralelismo e tempo de execu o reduzido utilizado em l gica VHDL O trabalho visa fornecer uma alternativa econ mica e tecnologicamente vi vel na an lise de quantidade e qualidade de sistemas energ ticos dom sticos Percebe se que vem surgindo v rios trabalhos automatizando sistemas de controle utilizando como refer ncia dispositivos l gicos program veis como forma alternativa aos projetos comumente realizados em controladores l gicos program veis Na pesquisa apresentada em 15 descreve se como perif
78. s conforme ilustra a figura 4 6 MR O o a nara nS lR R q ao Figura 4 6 Simula o do Sistema de Irriga o automatizado no LOGO Soft Comfort Verifica se que as chaves I3 e I4 est o habilitadas indicando que as condi es externas e internas respectivamente se encontram favor veis para o inicio do bombeamento de gua Percebe se tamb m que a entrada D se encontra desabilitada indicando que a gua est sendo transferida nos canos do sistema Por sua vez a entrada Il habilita o bombeamento Constata se que neste instante as sa das QI se encontra ativa indicando o bombeamento de gua e Q2 se encontra desativado indicando a passagem de gua na canaliza o Atrav s deste exemplo observa se a codifica o do sistema de controle de forma estrutural para forma descritiva em sintaxe VHDL toma se poss vel utilizando o LOGO VHDL Segue abaixo a descri o deste sistema de controle em linguagem de descri o de hardware Library IEEE USE ieee std logic 1164 all Entity exemplo IS Port clk I1 I2 I3 I4 in std logic Q1 Q2 out std logic End exemplo Architecture funcao of exemplo IS Signal S1 S2 std logic BEGIN process I1 clk variable tempo integer Begin if clk EVENT and clk 1 Then if I1 1 then S1 lt tempo 0 else tempo tempo 1 if tempo 20 then S1 lt 0 end if end if end if end process process 13 I4 BEGIN if I3 1 AND Not 14 0 t
79. s de entrada de modo que somente haver o n vel l gico 1 na sa da se em todas as entradas houverem o n vel l gico 1 Pode se 20 comparar uma fun o AND a interruptores ligados em s rie conforme apresentado na figura 2 1 Somente h condu o quando todos os interruptores estiverem fechados Tabela Verdade Representa o no LOGO ENTRADASJSAIDA AND Figura 2 1 Tabela verdade e representa o da fun o AND no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 2 Library IEEE USE ieee std logic 1164 all Entity porta and4 IS PORT 11 12 13 14 IN std logic Q OUT std logic End porta_and4 Architecture porta of porta_and4 IS BEGIN Q lt I1 AND D AND D AND 14 END porta ps 80 0 ns 160 0 ns 240 0 ns 320 0 ns 400 0 ns 480 0 ns 560 0 ns 640 0 ns 720 0 ns 800 0 ns 880 0 ns 300 107 ns Value at 300 11 ns Name T ER es a a re E ee aeee Figura 2 2 Simula o do c digo VHDL referente fun o AND Percebe se que a sa da somente possui n vel l gico 1 quando todas as entradas tamb m possu rem n vel l gico 1 Verifica se tamb m que gerado um pequeno sinal de atraso na sa da do circuito estes sinais de atrasos s o inerentes tecnologia utilizada mas que no entanto n o interferem no real funcio
80. ssume o valor da entrada In o valor anterior de S8 deslocado para S7 o valor anterior de S7 deslocado para S6 e assim por diante A sa da indica o valor do bit do registrador de deslocamento parametrizado 51 Representa o no LOGO Soft Denomina o da Fun o Especial Registrador de deslocamento Figura 2 39 Representa o da fun o registrador de deslocamento no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 40 Library IEEE USE ieee std logic 1164 all Entity reg desloc IS Port Trg in std logic dir in std logic sel in integer range 1 to 8 inn in std logic Q out std_logic End reg desloc Architecture Contador of reg desloc IS Signal S1 S2 S3 S4 S5 S6 S7 S8 std logic 0 Begin process Trg inn dir variable VQ1 VQ2 VQ3 VQ4 VQ5 VQ6 VQ7 VQ8 bit Begin case dir is when 0 gt VQ8 inn VQ7 S8 VQ6 S7 VQ5 S6 VQ4 S5 VQ3 S4 VQ2 S3 VOL S2 when 1 gt VQ8 S7 VQ7 S6 VQ6 S5 VQ5 S4 VQ4 83 VQ3 S2 52 VQ2 S1 VQI inn end case if Trg event and Trg 1 then S1 lt VQI S2 lt VQ2 S3 lt VQ3 S4 lt VQ4 S5 lt VQS S6 lt VQ6 S7 lt VQ7 S8 lt VQ8 end if End process With sel select Q lt SI when 1 S2 when 2 S3 when 3 S4 when 4 S5 when
81. std logic 1164 all Entity porta or4 IS PORT 11 12 13 14 IN std logic Q OUT std logic End porta_or4 Architecture porta of porta_or4 IS BEGIN Q lt I1 OR D OR I3 OR I4 END porta ps 80 0ns 160 0ns 2400ns 320 0ns 400 0ns 480 0ns 560 0ns 640 0ns 720 0ns 800 0ns 880 0 ns 440 972 ns J Rane Value at 440 97 ns RRERRUSS Figura 2 8 Simula o do c digo VHDL referente fun o OR Observa se que a sa da possui n vel l gico 1 quando pelo menos uma das entradas possu rem n vel l gico 1 24 2 2 5 Fungao Nor A fun o NOR uma fun o OR seguida da fun o NOT o que significa dizer que a sa da desta fun o o complemento da sa da de uma fun o OR A tabela verdade da fun o e sua representa o no LOGO Soft pode ser verificada conforme ilustrado na figura 2 9 Tabela Verdade Representa o no LOGO ENTRADAS SA DA NOR Figura 2 9 Tabela verdade e representa o da fun o NOR no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 10 Library IEEE USE ieee std logic 1164 all Entity porta nor4 IS PORT 11 12 13 14 IN std logic Q OUT std logic End porta nord Architecture porta of porta nor4 IS BEGIN Q lt not ll OR 2 OR B OR 14 END porta 80 0 ns 120 0 ns 1600 ns 200 0ns 240 0ns 245 Ons 280 0
82. tinas mais complexas para que haja uma resposta imediata do sistema 06 Apresenta se na pr xima se o um resumo sobre trabalhos desenvolvidos por outros autores relacionados com as propostas deste trabalho No cap tulo 2 apresentam se as fun es b sicas e especiais disponibilizadas pelo LOGO Soft assim como os c digos VHDL e as simula es realizadas no ambiente QUARTUS H da Altera O software conversor desenvolvido apresentado no cap tulo 3 Alguns exemplos de uso do LOGO VHDL tamb m s o apresentados No cap tulo 4 descrevem se alguns casos que foram selecionados Finalmente no cap tulo 5 apresenta se a conclus o sobre este trabalho e trabalhos futuros que servir o para avaliar o desempenho da ferramenta desenvolvida 1 2 Estado da Arte A evolu o das metodologias de projeto de hardware apoiadas em poderosas ferramentas de software em especial os dispositivos reconfigur veis como FPGAs Field Programable Gate Arrays abriu um novo horizonte entre os extremos da computa o e o hardware dedicado 07 Hoje poss vel desenvolver um projeto de sistema digital empregando se novas metodologias como uma linguagens de descri o de hardware HDLs ferramentas de s ntese l gica e simula o 08 Uma rea promissora para a aplica o de FPGAs que est se 15 desenvolvendo a implementa o de m quinas computacionais dedicadas e reprogram veis dinamicamente Os primeiros trabalhos de au
83. to Nesta fun o conforme representado na figura 2 27 se na entrada Trg o nivel l gico 0 mudar para o nivel l gico 1 a sa da ser colocada em n vel l gico 1 Se a sa da possuir nivel l gico O e a entrada Trg mudar do nivel l gico 1 para o nivel l gico O antes do tempo TL ent o ativada a fun o de luz permanente e a saida liga para permanente Se o estado na entrada Trg mudar antes do decorrer do tempo parametrizado ent o iniciado o tempo de retardamento do desligamento T Se o tempo decorrido atingir o valor parametrizado ent o a sa da reposta ao n vel 0 Antes do decorrer do tempo de retardo do desligamento pode ser indicado um pr aviso de desligamento que rep e a sa da para o n vel l gico 0 durante o tempo de pr aviso de desligamento Uma nova liga o na entrada Trg rep e o tempo e o 40 mesmo procedimento realizado Atrav s da entrada reset o tempo T redefinido e rep e a sa da a zero Representa o no LOGO Soft E Denomina o da Fun o Especial Interruptor Conforto Figura 2 27 Representa o da fun o interruptor conforto no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figura 2 28 Library IEEE USE ieee std logic 1164 all Entity int conl IS Port clk reset trg in std logic saida out std logic End int conl Architecture funcao of int con
84. toma o realizados com projetos de hardware utilizando a linguagem VHDL para implementa o em FPGA foram desenvolvidos com o prop sito de atender as necessidades na rea da rob tica no desenvolvimento de algoritmos para controle de rob s m veis que geralmente necessitavam de muitos recursos computacionais para execu o em tempo real No Departamento de Engenharia El trica da Universidade da Calif rnia UCLA foi constru do o prot tipo de um sistema de reconhecimento com hardware reconfigur vel que obteve significante economia de hardware pelo auto ajuste do circuito para cada modelo comparado Uma outra abordagem interessante de aplica o de computa o reconfigur vel rob tica o sistema de computa o desenvolvido pela NASA chamado de processador matem tico de rob s RMP Este sistema cont m um grande n mero de elementos de processamento conectados em v rias combina es paralelas e seriais que s o reconfigur veis via software O RMP uma arquitetura de prop sito especial projetada para resolver problemas computacionais diversos em controle de rob simula o gera o de trajet ria an lise de ambiente de trabalho dente outros 09 Outro trabalho desenvolvido por LIMA amp CARDOSO 10 implementa um controlador para c mera digital utilizando FPGA Neste projeto um rob em movimento captura imagens atrav s de uma c mera de v deo digital instalada M todos como este visam sint
85. trada Il um contador disparado e o sistema bombeia gua durante todo o per odo parametrizado no caso 20 pulsos de rel gio pois ativa a fun o retardo do desligamento e as condi es externas e internas do sistema se encontram favor veis I3 e I4 habilitados Quando o contador encerra este per odo o sistema de irriga o finaliza o bombeamento de gua Este modelo de irriga o automatizado visa estabelecer e definir uma metodologia de funcionamento com uma uniformidade de distribui o de gua A descri o deste sistema de controle em linguagem de descri o de hardware torna se interessante principalmente devido s interrup es e sa das que s o exigidas em um curto per odo de tempo no caso 20 segundos o que facilmente tratado em VHDL devido ao paralelismo existente 4 4 Sistema Autom tico para Preenchimento de Silo Este sistema conforme ilustrado na figura 4 8 colhe os dados necess rios para o controle do silo processando e controlando estes dados de forma a preencher o reservat rio conforme as necessidades do agricultor 76 Sistema Autom tico de Preenchimento de Silo Figura 4 8 Esquematico de um sistema de controle automatico de preenchimento de silo O Sinal intermedi rio conforme visto anteriormente um conceito proposto neste trabalho trata se de um elo de liga o entre uma fun o e outra Assim de posse do sistema de controle a primeira tarefa descrever todos os sinais
86. ulsos entre n veis l gicos 0 e 1 A entrada S set quando possui n vel l gico 1 coloca a sa da em nivel l gico 1 enquanto que a entrada R reset rep e a sa da em n vel l gico 0 Nota se que quando ambas as entradas S e R possuem n veis l gicos equivalentes a 1 este bloco de fun o analisa a entrada par cuja fun o a de definir qual ser a prioridade no momento Se a entrada par neste instante possuir n vel l gico 0 a entrada R tem prioridade em rela o entrada S colocando a sa da em n vel l gico 0 caso a entrada par neste instante possuir o n vel l gico 1 a entrada S tem prioridade em rela o entrada R colocando a sa da em n vel l gico 1 2 3 13 Softkey Esta fun o conforme representado na figura 2 37 funciona de forma similar a um bot o ou interruptor mec nico Se a entrada En Enable for colocada em 1 e o par metro Switch estiver ligado para a posi o On 1 l gico a sa da liga se A sa da colocada em n vel l gico 0 se o estado na entrada En mudar de para 0 ou se o par metro Switch tiver sido comutado para a posi o Off ou seja se estiver em n vel l gico 0 Representa o no LOGO Soft E Denomina o da Fun o Especial Figura 2 37 Representa o da fun o softkey no LOGO Soft O c digo VHDL implementado para esta fun o apresentado a seguir e o resultado da simula o executada no ambiente QUARTUS II apresentado na figur
87. umina o de escadarias controle e ilumina o de port es controle de venezianas e vidros persianas motorizadas e sistemas que necessitam de controle de tempo luminosidade e ventila o Da mesma forma as aplica es fabris s o tamb m diversas como acionamento e desligamento de guilhotinas de papel prensas de sucata controle de portas controle de bombas d gua controle de barreira entre outras De acordo com a defini o de NATALE 04 um Controlador L gico Program vel pode automatizar uma grande quantidade de informa es substituindo assim o homem com mais precis o confiabilidade custo e rapidez O LOGO assim como qualquer CLP de outros fabricantes possui um microprocessador que realiza quatro fun es b sicas e Processamento de programas definidos e Varredura das entradas no processo e Programa o das mem rias externas e Comunica o entre o computador e o CLP Desta maneira os programas de automa o desejados s o descritos em diagramas l gicos listas de instru es ou linguagem ladder e a partir de ent o transferidos para a mem ria RAM do CLP Quando o mesmo posto em opera o o conte do da mem ria executado sequencialmente junto com os dados do sistema realizando as tarefas de entrada e sa da O terminal de programa o o meio de comunica o entre o microcomputador e a mem ria do CLP Os CLPs dispon veis no mercado brasileiro tipicamente utilizam na sua arquitet
88. ura microprocessadores e circuitos integrados de aplica es espec ficas ASICs Application Specific Integrated Circuits Esses microprocessadores para executarem os seus programas de controle necessitam realizar ciclos de busca e execu o da instru o O ciclo de busca da instru o n o est diretamente relacionado com o processo no qual o CLP est inserido mas condi o determinante para o microprocessador executar o programa que est carregado na mem ria Esta necessidade de busca da instru o demanda tempo do microprocessador o qual poderia estar sendo utilizado na execu o das tarefas pertinentes ao processo Os microprocessadores s o componentes extremamente flex veis devido a sua programabilidade A sua programa o permite aplica o em diversos tipos de controles industriais A execu o de um algoritmo depende de um software armazenado em mem ria 13 que sera executado em uma arquitetura tipo Von Neumann por exemplo com ciclos de busca e execu o das instru es Na arquitetura baseada em dispositivo l gico program vel por exemplo FPGA Field Programmable Gate Array um algoritmo implementado por hardware sem precisar de ciclos de busca e execu o de instru es 05 Este trabalho de pesquisa tem como objetivo avaliar a viabilidade de se substituir o microprocessador utilizado nos atuais CLPs por dispositivos l gicos program veis PLDs Os PLDs s o dispositivos que implementam cir
89. xe VHDL a transfer ncia do mesmo para uma outra linguagem poder ser facilmente conseguida bastando somente adequar a l gica das fun es sintaxe da linguagem de programa o desejada possibilitando assim o surgimento de novas ferramentas para a automa o Desempenho Os processos convertidos em VHDL podem ser testados e simulados da forma mais simplificada poss vel As fun es descritas de forma simplificadas aumentam 14 conseqiientemente o desempenho do sistema como um todo pois o tamanho das descri es tem impacto direto sobre o tempo de varredura do sistema por completo Substitui o do Software por Hardware O programa de automa o uma vez gravado na mem ria do CLP fica em constante processo de execu o RUNNING Diante disto obter uma descri o VHDL a partir do LOGO Soft torna se interessante porque substitui um software por um hardware ou seja substitui o programa compilando na mem ria do CLP ganhando com isso o paralelismo inerente ao hardware cujo controle pode ser executado tamb m em tempo real Paralelismo A linguagem de descri o de hardware VHDL trabalha com sistemas concorrentes o que permite uma an lise de todas as entradas do circuito de forma paralela e por consegii ncia o tempo de resposta torna se muito r pido Em contrapartida os programas descritos para os CLPs trabalham com a an lise sequencial das descri es o que torna o programa mais lento e a an lise de suas ro

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