PRÁCTICA 3: INTRODUCCIÓN A LA CAPTURA DE
Contents
1. En la siguiente ventana mostrada en la Figura 8 hay que indicarle al programa el dispositivo familia y modelo con el que se va a trabajar m s adelante Para ello primero hay que seleccionar la familia Cyclone II y despu s en la lista de dispositivos disponibles de la parte de abajo seleccionar el dispositivo EP2C20F484C7 que es el que hay montado en la tarjeta de desarrollo de l gica programable del laboratorio Con estos pasos ya se tiene todo lo necesario para declarar el proyecto por lo que para terminar hay que pulsar el bot n Finish 7 Pr ctica 3 New Project Wizard Family amp Device Settings page 3 of 5 Select the family and device you want to target for compilation Device family Show in Ayvalable device list Family Cyclone Package Any Pin count Ary Target device Speed grade Any Auto device selected by the Fitter W Show advanced devices f Specific device selected in Available devices list H Available devices Embed PLL EP2C20F 2560 239616 EP2C20F 25605 239616 EP2C20F 25618 239616 EP2C20F 468406 233616 EP2C20F 46408 EP2C20F 46416 EP2C20024008 CO UCC ADAC ajaja y lt Back Finish Cancelar Figura 8 Asignaci n del dispositivo CAPTURAR EL CIRCUITO CONVERSOR DE BINARIO A SIETE SEGMENTOS CREAR UN ARCHIVO DE CAPTURA A continuaci n se va a crear un esquema nuevo que contendr el circuito del componente Seleccionando la opci n New en el2. Disponible en http www iit upcomillas es carlosrg Docencia LED DE1 UserManual v1018 pdf 15 Pr ctica 3 H Pract3 bdf Figura 19 Nivel superior de la jerarqu a Tal como se puede apreciar dicho esquema consta tan s lo de cuatro puertos de entrada y ocho puertos de salida que en este caso el archivo superior de la jerarqu a simbolizan las entradas y salidas f sicas de la FPGA Estas entradas y salidas se han conectado en este esquema sencillo al componente creado anteriormente Bina7Seg bdf La raz n por la que no se han puesto las entradas y salidas f sicas directamente en el componente Bina7Seg bdf es porque de esta forma dicho componente esta listo para usarse en cualquier dise o que se desee sin m s que insertarlo en la hoja de dibujo y conectar sus terminales Si no se hubiese creado el componente cada vez que se necesitara usar un decodificador de binario a siete segmentos se tendr a que dibujar de nuevo el esquema del decodificador Anexo A que como se ha comprobado no es nada simple Vi ndolo as se podr a pensar en la t cnica de copiar y pegar para cuando hiciese falta pero qu pasa si en un esquema se necesitan cuatro decodificadores Se tendr an entonces problemas de espacio y de legibilidad En resumen siempre que se realice un dise o complejo es necesario dividir el circuito en bloques e implantar cada bloque por separado en forma de componentes Esto permite simplificar el dise o en t
3. E un Info a y Info 1 Info a Info Ed Info E y Info E Ww Info 1 Info 1 Info 1 Info i Info i Info 1 Info 1 Info A A Messages Si se produce alg n error aparecer la ventana de la Figura 24 donde se indica el n mero de errores detectados y en la ventana de mensajes se mostrar n los errores producidos v ase un ejemplo en la Figura 25 Es MUY IMPORTANTE LEER DETENIDAMENTE el texto del error en la ventana de mensajes pues indica cu l es el problema Si se hace doble clic sobre el mensaje de error el programa abre la ventana donde lo ha localizado y lo resalta Si no se ERRRERRRERERERRERE RR RRA RRE RARA RRA RARA cc cc RARAS ko e e coco cc cc RARA TTA ETATE RARA KHKKKKKKKAKTKATTTATEKATTEATATTAATEAAT ETAT EATERS ETAT ERATE AAT EAA A A A Ce ee ee cc cc cb cc cc cc eee eee eee Assembler is generating device programming files Average interconnect usage is 0 of the available device resources Command quartus_asm read settings files off write settings files off Pract3 c Pract3 Command quartus fit read settings files off write_settings_files off Pract3 c Pract3 Command cquartus map read settings files on write settings files off Pract3 c Pract3 Command quartus tan read settings files off write settings files off Pract3 c Pract3 timing analysis only Delay annotation completed successfully Device migration not selected If you intend to use device m
4. El primer nombre servir para identificar el puerto de entrada cuando se use el s mbolo del circuito en otro esquema La raz n de dar un nombre a la salida del inversor es la de ahorrar tiempo en cablear componentes y mejorar la legibilidad del esquema pues en los programas de captura de esquemas para conectar dos elementos se puede o bien llevar un cable de uno a otro tal como se acaba de hacer entre el puerto de entrada y el inversor o bien darle el mismo nombre a dos cables dentro del circuito lo que emular una conexi n entre componentes Para cambiar el nombre del puerto de entrada de pin_name a DO hay que hacer doble clic encima de pin_name y cambiar el nombre a continuaci n Si se hace doble clic en el s mbolo input aparece la ventana de la Figura 14 donde tambi n se puede introducir el nombre 12 Pr ctica 3 Pin Properties General SE To create multiple pins enter a name in AHOL bus notation for example name 3 0 or enter a comma separated list of names Pin namelz DO Default value WCC Figura 14 Asignaci n de nombre Para nombrar la salida de la puerta inversora en primer lugar es necesario conectar un trozo de cable tal como se muestra en la Figura 13 y a continuaci n haciendo un clic encima de dicho cable ste se pondr azul y el cursor cambiar a modo texto con lo que se podr introducir el nombre de este cable DOn Al terminar si est bien hecho el cable y el te
5. ae 4 T Sa goal G re A i to no AT p oa EEN o a AE a A A E E E Zn A Mae a anny os k he at oe PE ered meen pe 0 DON Y 1 i a a ser Sp f A 1 i r rar aan i T Pro F de E io 0 e a JL Hamed ET 3 e Edit xii Filter E all Ee e SE Location 1 0 Bank VREF Group _ NO Standard Reserve E Output TD 3 4 LYTTL default Output LTTE default 3 3 4 LYTTL Edefault s ppp jo es scr a fmt 88H LY TT default 5 e bme LTT erat a J eoo tt IE E O ESTE CASA A o owe LTT defaut 12 lt lt newnode gt gt AA 9 For Help press Fl e EE a a gt Figura 29 Ventana de asignaci n de patillas 23 Pr ctica 3 Hay que repetir este proceso para el resto de los terminales de entrada y de salida con las asignaciones que se muestran en la Tabla 1 Al finalizar hay que cerrar la ventana del Pin Planner para asegurarse de que guarda las asignaciones y volver a compilar el proyecto bot n Start del Compiler Tool para que tenga en cuenta las asignaciones El esquema debe quedar como en la Figura 30 se al tipo Patila FPGA Componente 00 emasa pnie swo oe nada PIN mee swe os Emada Pnv sws Ca sae Pns Hoo e sae pnu rea e saa Pinto mea a saa Pit Heo e saa ICC nexo Ce saca eme CCT o sais Pie nexe Tabla 1 Asignaci n de patillas de la FPGA a las se ales del circuito H Pract3 bdf
6. ctica se proceder a la simulaci n del circuito y a la configuraci n del dispositivo de l gica programable RESUMEN En esta pr ctica se va a crear un componente Bina7Seg que a partir de un n mero de 4 bits en binario natural genere una representaci n hexadecimal de dicho n mero en un display de siete segmentos tal como se muestra en la Figura 3 Este componente se usar en pr cticas sucesivas para representar en un display de 7 segmentos el valor hexadecimal de un n mero binario de 4 bits En la Figura 4 se muestra el esquema general del circuito 1 2 o usb TB SABLE Figura 4 Esquema general ARRANCAR QUARTUS II Lo primero de todo hay que arrancar el programa que se va a utilizar Para ello hay que elegir la opci n Quartus II 9 0 32 Bit que est en la ruta Bot n de Inicio gt Programas gt Ingenieria gt Altera gt Quartus II 9 0 5 Practica 3 DECLARAR UN PROYECTO Posteriormente se va a declarar el proyecto de trabajo en el programa Quartus II Con este proyecto se le va a indicar al programa cu l es el directorio de trabajo y cu l es el archivo principal de la jerarqu a p gina 1 en el esquema de la Figura 1 Si al arrancar Quartus II aparece la ventana de la Figura 5 hay que pulsar el bot n S pues lo que se quiere es crear el proyecto Si no aparece dicha ventana hay que seleccionar la opci n New Project Wizard enel ment File Quartus II A Do vou wank to create a new project
7. primero hay que guardar todos los esquemas por si se ha hecho alg n cambio de ltima hora y luego arrancar el Compilador v ase la Figura 21 que se encuentra en la opci n Compiler Tool del men Processing a Compiler Tool E E Analysis amp Synthesis Fitter Assembler Classic Timing Analyzer DE DE DE CDE 00 00 00 00 00 00 00 00 00 00 00 00 Piel Bee E 6 SP 4 50 Idle A 00 00 00 hr Start TOP Stop dee Report Figura 21 Ventana del compilador Para arrancar la compilaci n hay que pulsar el bot n Start Pasados unos instantes terminar el proceso con una ventana en la que se informa del n mero de avisos warnings que se han producido en el proceso v ase la Figura 22 Si todo est correctamente s lo deber an aparecer los avisos que se muestran en la Figura 23 adem s de los mensajes de informaci n del propio programa Quartus Il Lol LI Full Compilation was successful 3 warnings Figura 22 Aviso de fin de compilacion 18 Pr ctica 3 x Message 3 i Info i Info y Info iD Info i Info 1 Info 1 Info i Info i Info 1 Info i Info i Info i Info 1 Info iD Info 1 Info i Info 1 Info i Info 1 Info i Info 1 Info i Info i Info i Info i Info i Info 1 Info 1 Info i Info i Info i Info i Info i Info i Info 1 Info a y Info ED Info
8. Bina Seg bst Figura 16 Aviso de que el simbolo se ha creado EDITAR UN SIMBOLO Para editar el simbolo que se acaba de crear hay que abrir el archivo Bina7Seg bsf con la opci n Open del men File En la ventana que se abre hay que indicar que el tipo de archivo que se busca es Graphic Files gdf bdf bsf sym y luego indicarle el nombre del archivo con la extensi n bsf v ase la Figura 17 Al editar el simbolo se permite cambiar el orden de las entradas y salidas de la caja para lo cual basta con hacer doble clic sobre el nombre de la entrada o salida y teclear el nuevo nombre No es correcto arrastrar los nombres de las sefales El s mbolo final ha de quedar como el mostrado en la Figura 18 Una vez que se tengan ordenadas las entradas y las salidas se pueden guardar los cambios y cerrar la ventana del editor de s mbolos 14 Pr ctica 3 ial Bina7Seg bsf Figura 18 S mbolo del esquema ARCHIVO SUPERIOR DE LA JERARQU A Una vez finalizado el componente del Anexo A se va a realizar un circuito que muestre en el display HEXO de la tarjeta de desarrollo de l gica programable el n mero codificado en binario en los interruptores SW3 al SWO v ase el Manual de Usuario de la Placa de L gica Programable DEI para familiarizarse con los componentes de la tarjeta El esquema final tras realizar los pasos que se describen m s adelante debe quedar como el que se muestra en la Figura 19
9. DER e PIN L22 PIN L21 PIN M22 RIN 12 Figura 30 Nivel superior de la jerarqu a con asignaci n de patillas CERRAR EL PROGRAMA Una vez asignadas las patillas a todos los terminales hay que salir del programa seleccionando la opci n Exit del men File guardando los cambios en el caso de que se haya realizado alguna modificaci n de ltima hora Es imprescindible realizar una copia de seguridad del directorio de la pr ctica c Temp Practica ya que el contenido del directorio temporal del ordenador puede ser borrado por otro usuario 24 Pr ctica 3 ANEXO A ula uza Eq una ula uza una ul Eq 09 zd ued ued La una tg od bd uza ued ula cd ued 09 Eq bd Eq una a uzg Eq
10. men File aparece la ventana de la Figura 9 que permite elegir el tipo de archivo que se va a crear 8 Pr ctica 3 New Quartus Project SOFC Builder System Design Files AHEL File Block Diagram Schematic File EDIF File State Machine File SystemYertlog HDL File Tel Script File Verilog HDL File VHDL File Memory Files Hexadecimal Intel Format File Memory Initialization File Verfication D ebugging Files In Sustem Sources and Probes File Logic Analyzer Interface File Signall ap ll Logic Analyzer File Vector Waveform File Other Files AHDL Include File Block Symbol File Chain Description File Synopsys Design Constraints File Text File caos Figura 9 Selecci n del tipo de archivo a crear Existen cuatro grupos diferentes de archivos Archivos de Dise o archivos de Memoria archivos de Verificaci n y otros tipos de archivos complementarios En este curso se van a utilizar principalmente los siguientes archivo gr fico Block Diagram Schematic File para capturar un esquema archivo de s mbolo Block Symbol File para un componente y archivo de forma de onda Vector Waveform File para describir la evoluci n temporal de las entradas con vistas a la simulaci n de un circuito previamente creado Como lo que se desea es capturar un esquema hay que seleccionar la opci n Block Diagram Schematic File en la ventana anterior El archivo creado tendr extensi n OCT Despu s de pulsar OK aparece la ventana de captu
11. o aa PA e up F o k i 1 vo a e bas o F a gt P i m A E i MAS a ae ca eee oh a O ares Ve ae i J 7 E a a Do Py ithe Ao e i 7 dpr E MM SA AA a cs et ee r he of 7 A 1 a x oak pot eee ces E a s A or e 0000900000V 209 D000000V DOIDO OD AMA 2 si E amp di e Named i lt gt oe Edit xisi Filter Pins all iene o ates ie ETT Reserve C OO E E EA peut RAT lefa O E ute LTTE default Output O LTT defaut input 8 LVTTL defaut Input LTTE defa O faser LY TTL default BV LY TTL default FS E 8 I Rio T j 3 34 LYTTL default 3 34 LYTTL default 33 4 LYTTL Edefault lt lt new node gt AE hi All Pins For Help press Fl CAP NUM Figura 27 Ventana de asignaci n de patillas 21 Pr ctica 3 Para asignar las patillas de la FPGA a los terminales del esquema se puede hacer de dos formas La primera consiste en hacer doble clic en la columna Location y en la fila del terminal que se quiere asignar y a continuaci n elegir el pin correspondiente al terminal de la lista desplegada Por ejemplo al terminal DO le corresponde el pin L22 v ase la Figura 28 weer al oat Quartus Il C temp practica Pract3 Pract3 Pin Planner AE File Edit view Processing Tools Window l Si Groups gt Xx Named FS Top View Wire Bond IN De Mode Name lt lt in
12. ventana Guardar como est seleccionada Despu s hay que insertar el componente Bina7Seg de la misma forma que se han insertado las puertas l gicas del Anexo A En esta ocasi n el componente est en la carpeta Project de la ventana de s mbolos v ase la Figura 20 Symbol Libraries E E Project ia Binar5eg El co alterao0sp1 quartus libranes H megafunctions HE others Fi primitives HE butter HE logic HE other HE pin HE storage Name Bina 5 eg B Repeat insert mode Insert symbol as block E MegaWizand Plug In Manager cana Figura 20 Ventana de componentes A continuaci n hay que insertar los terminales de entrada y salida y nombrarlos como se muestra en el esquema la Figura 19 Una vez que se tiene el esquema como el mostrado en la Figura 19 se ha terminado la primera fase del dise o estructural la fase de captura A continuaci n se pasar a la segunda fase compilaci n del circuito para depurar posibles errores y posteriormente se realizar n en la pr ctica 4 las fases de simulaci n del circuito y programaci n de la FPGA COMPILAR EL CIRCUITO CONVERSOR DE BINARIO A SIETE SEGMENTOS Una vez que se ha terminado con la tarea de capturar todos los esquemas de la jerarqu a es necesario compilar el proyecto y por tanto todos los archivos de los que consta el mismo para verificar que el circuito est libre de errores 17 Pr ctica 3 COMPILAR EL PROYECTO Para compilar
13. Block LAB Macrocell LAB Local Array Figura 2 Diagrama de bloques de un CPLD Las interconexiones del dise o l gico se almacenan en una memoria no vol til que puede estar dentro como por ejemplo en los CPLD o fuera del dispositivo como por ejemplo en las FPGA y que permite mantener la configuraci n del dispositivo aunque se apague el sistema Cada LAB de la FPGA se divide en varias Macroceldas cada una de las cuales est formada por varios elementos de l gica combinacional y uno o dos elementos de memoria flip flop La interfaz de se ales entre la FPGA y el exterior se realiza mediante las celdas de entrada salida JOC I O Cell que est n conectadas a la matriz de conexiones 4 Pr ctica 3 A la hora de trabajar con estos dispositivos hay que capturar el esquema con una herramienta software Quartus II en nuestro caso compilarlo para que el programa genere un fichero de configuraci n del dispositivo y volcarlo al dispositivo FPGA en nuestro caso con la ayuda de un cable Estos pasos son los que se van a realizar en esta pr ctica y en la siguiente DESARROLLO PR CTICO Para mejorar el orden de los archivos del alumno es necesario crear un directorio de trabajo en donde se almacenar n todos los archivos de esta pr ctica Por ejemplo se puede crear el directorio C Temp Practica A continuaci n se detallan los pasos a seguir para capturar y compilar un esquema con Quartus IT En la pr xima pr
14. OK para introducir el componente Como puede comprobarse el componente ha aparecido en la ventana de dibujo y hay que hacer clic en el lugar donde se quiera insertarlo Si no gusta d nde ha quedado se puede arrastrar con el rat n o usar la t cnica de cortar y pegar la cual es muy til en su versi n copiar y pegar para introducir componentes iguales que ya est n insertados en la hoja sin necesidad de pasar por la ventana de selecci n de componentes Una vez situado el puerto de entrada en su sitio hay que introducir el componente not situ ndolo por debajo y a la derecha del anterior como se muestra en la Figura 12 r Bina7Seg bdf Figura 12 Inserci n de componentes 11 Pr ctica 3 CABLEAR Para realizar el cableado hay que acercar el cursor del rat n a una patilla del componente y cuando la flecha cambie a una cruz T arrastrar el cable a la patilla del otro componente sin soltar el bot n del rat n salvo que se desee realizar m s de un codo en cuyo caso basta con soltar y volver a pulsar el bot n del rat n lo que permitir hacer un nuevo codo Obs rvese en la Figura 13 que la uni n de dos cables se representa por un punto grueso i Bina7Seg bdf Figura 13 Cableado y etiquetado ASIGNAR NOMBRES Una vez finalizado el cableado de estos dos componentes como se muestra en la Figura 13 se va a dar un nombre al puerto de entrada componente input y a la salida del inversor puerta NOT
15. PR CTICA 3 INTRODUCCI N A LA CAPTURA DE ESQUEMAS Y A LA COMPILACI N CON QUARTUS II v 9 0 OBJETIVOS En esta pr ctica se empieza a utilizar una herramienta software para dise ar hardware com nmente conocidos como EDA Electronic Design Automation Concretamente se va a utilizar el programa Quartus II de la empresa Altera Al finalizar la pr ctica el alumno debe ser capaz de Dise ar circuitos digitales usando la herramienta Quartus II Entender la importancia del dise o jer rquico MATERIAL Ordenador personal con Quartus II Esquema del circuito ver Anexo A DURACI N 1 sesi n TRABAJO PREVIO Leer el Manual de Usuario de la Placa de L gica Programable DEI para familiarizarse con la tarjeta de desarrollo de l gica programable del laboratorio Leer el tutorial de Quartus II Quartus II Introduction Using Schematic Design que es un breve manual de usuario de la herramienta para familiarizarse con ella El alumno puede descargar la herramienta de la p gina web de Altera www altera com e instal rsela en casa para empezar a trabajar con ella INTRODUCCI N Hasta el momento se han estado dise ando peque os circuitos l gicos que posteriormente se han montado en la tarjeta del laboratorio conectando entre s varios circuitos integrados En esta pr ctica se va a hacer lo mismo pero con una diferencia en vez de montar el circuito se Disponible en http www iit upcomillas es ca
16. el error pida ayuda al profesor Quartus LI Full Compilation was WOT successful 4 errors Figura 24 Aviso de compilaci n con errores 19 Pr ctica 3 Info Found 1 design units including 1 entities in source file Pract3 bdf Ingo Elaborating entity Practs for the top level hierarchy Info Elaborating entity Binatneg Lor hierarchy Bina neg inst Error Illegal name DO pin name already exists Error Can t elaborate user hierarchy bina ieg 1ngt Error Quartus II Analysis Synthesis was unsuccessful 2 errors 0 warnings Error Quartus II Full Compilation was unsuccessful 4 errors 0 warnings El 000 System E A Processing 11 4 Extralnto 4 Info A Warming Critical Warning Error 4 A Suppressed A Flag Figura 25 Ventana de mensajes con errores Una vez que se hayan corregido todos los errores mostrados por Quartus II hay que guardar los cambios realizados y volver a compilar pulsar el bot n Start de la ventana Compiler Tool Si aparecen nuevos errores se han de subsanar y repetir el proceso hasta que compilaci n sea satisfactoria Tambi n es muy importante leer los mensajes asociados a los avisos warning para verificar que no se ha cometido ning n error Por ejemplo en esta pr ctica el compilador avisa de que existen 11 se ales sin asignaci n exacta de patillas de la FPGA como se puede observar en la Figura 23 En esta ocasi n no hay que preocuparse por este a
17. ew node gt gt Cyclone EP2C20F484C ae svar se aki a E Se Te RS LE E A E 10 ape Le uma 10 tada as HO JO PNY OL co mino oo AN A Ok OGE E SOS 11 DOVO NO OPVO YY lala olaaa 000 006 Oro SO OLO A ME I O Bank VREF Group 1 0 Standard Reservas gt E O O E E A po a A es oc a oe utp ALT eft a LT default Input ey fr INTL eat IOBANK_2 TOBANKZ Dedicated Clock CKI LYDSC Clock CLEL LYDSCLKEOn Input Row TH WA TOBAR 1 Dedicated ack CLEZ LYDSCLE1p Input IOBANK_1 Dedicated Clock CLES LYDSCLK1in Input For Help press Fl CAP NUM 4 Figura 28 Ventana de asignacion de patillas 22 Pr ctica 3 La segunda forma consiste primero en seleccionar uno de los terminales haciendo clic en la fila deseada dentro de la columna Node Name y segundo arrastrar dicho terminal sobre uno de los pines del mapa de la FPGA que hay en la parte superior de la ventana Por ejemplo al terminal a le corresponde el pin J2 v ase la Figura 29 Y Quartus ll C ftemp practica Pract3 Pract3 Ein Planner AE File Edit view Processing Tools Window Groups x Named f E Top View Wire Bond Mode Mame lt lt inew node gt gt Cyclone EP2C20F484C o cn ni me 4 E e eo an O io lt na no a PM rho E 1 imag n if ce J a qr Sal PEIN SAS Loe TT Ee Mp aa a E y Y o y e AN RS ay 4 ae Wo A le PR a ea y A oS O MES O RA nr E E a it
18. igration later you may need to change the pin assign Elaborating entity Bina Seg for hierarchy Bina Seg inst Elaborating entity Pract3 for the top level hierarchy Finished register packing Fitter converted 3 user pins into dedicated programming pins Fitter is performing an Auto Fit compilation which may decrease Fitter effort to reduce compilation time Fitter is using the Classic Timing Analyzer Fitter placement operations beginning Fitter placement operations ending elapsed time is 00 00 01 Fitter placement preparation operations beginning Fitter placement preparation operations ending elapsed time is 00 00 00 Fitter placement was successful Fitter preparation operations ending elapsed time is 00 00 01 Fitter routing operations beginning Fitter routing operations ending elapsed time is 00 00 00 Found 1 design units including 1 entities in source file Bina Seg bdf Found 1 design units including 1 entities in source file Pract3 bdf Generated suppressed messages file C temp practica Pract3 fit smsg High junction temperature is 85 degrees C I 0 bank details before I 0 pin placement Implemented 16 device resources after synthesis the final resource count might be different Longest tpd from source pin D3 to destination pin f is 12 986 ns Low junction temperature is O degrees C Parallel compilation is enabled and will use 4 of the 4 processors detected Parallel compilation is enabled and will use 4 of the 4 p
19. nas de niveles inferiores las cuales pueden contener descripciones con puertas l gicas e incluso ellas mismas pueden definir jerarqu as de niveles inferiores S1 una jerarqu a particular de bajo nivel se necesita m s de una vez se puede reutilizar varias veces por las p ginas de niveles superiores tal como ocurre con la p gina 5 del esquema de la Figura 1 en las paginas 3 y 4 3 Pr ctica 3 Una vez que el esquema est capturado se compila y con el resultado de la compilaci n se configura un dispositivo de l gica programable PLD Programmable Logic Device aunque este paso se ver en la pr xima pr ctica Estos dispositivos son circuitos integrados como los que se han manejado en las pr cticas anteriores pero con much simas m s puertas l gicas del orden de miles e incluso millones en un solo circuito integrado Hay varias familias de dispositivos de l gica programable como por ejemplo las PLA Programmable Logic Array los EPLD Erasable PLD los CPLD Complex PLD o las EPGA Field Programmable Gate Array Aunque este texto se centra en las FPGA que son los que se utilizan en el laboratorio Estos dispositivos las FPGA se construyen a partir de matrices de l gica programable LAB Logic Array Block que se interconectan entre s mediante una matriz programable de conexiones v ase la Figura 2 VO Cell 1OC se 10C 1OC e 10C A A 2 FastTrack Interconnect Logic Array
20. now gt Figura 5 Ventana al arrancar Quartus II A continuaci n despu s de pulsar Next aparecer la ventana de la Figura 6 en la que hay que indicar el directorio en el que se va a trabajar C Temp Practica el nombre del proyecto Pract 3 y el nombre del archivo principal de la jerarqu a Pract 3 tal y como se muestra en la Figura 6 Para evitar confusiones se da el mismo nombre en los dos campos A continuaci n pulsar Next New Project Wizard Directory Name Top Level Entity page 1 of 5 E What ts the working directory hor this project E tempipractica AE What is the name of this project What is the name of the top level design entity for this project This name it case sensitive and must exactly match the entity name in the design file Pets f Use Existing Project Settings Back Finish Cancelar Figura 6 Creaci n de proyecto 6 Pr ctica 3 En la siguiente ventana v ase la Figura 7 no hay que hacer nada Simplemente pulsar en NEXT Hew Project Wizard Add Files page of 5 Select the design files you want to include in the project Click Add All to add all design files in the project directory to the project Mote you can always add design files to the project later File name do HDL version Add All lt i _ opecity the path names of any non default libraries User Libraries lt Back Finish Cancelar Figura 7 Archivos del proyecto
21. odas sus vertientes En primer lugar el proceso de dibujo es m s simple al centrarse cada vez en un bloque peque o en lugar de en un circuito enorme En segundo lugar se puede comprobar el funcionamiento de cada bloque por separado tanto en simulaci n como f sicamente en la FPGA lo que permite depurar el circuito mucho m s r pida y c modamente En tercer lugar la documentaci n del circuito es m s clara al tener varios esquemas de tama os manejables en lugar de una s bana con un mont n de puertas interconectadas Por ltimo si los bloques que se dise an son lo suficientemente gen ricos como por ejemplo el decodificador de binario a siete segmentos dise ado en esta pr ctica se pueden usar en otros dise os sin m s que insertarlos A este tipo de dise o organizado en bloques se le denomina dise o jer rquico puesto que el circuito est formado por una jerarqu a de bloques que parten de un nivel superior en el que se representa el circuito con un alto nivel de abstracci n para ir aumentando el nivel de detalle conforme se desciende en la jerarqu a 16 Pr ctica 3 Antes de comenzar el dise o del circuito global es decir el nivel superior de la jerarqu a es necesario crear un nuevo esquema con el nombre Pract3 bdf Para ello hay que crear un nuevo archivo de captura de esquemas Block Diagram Schematic File y luego guardarlo como Pract3 bdf asegur ndose de que la opci n Add file to current project en la
22. ra 11 De esta forma se le puede decir al programa qu componente de los que dispone en su base de datos se quiere introducir Symbol Libraries E E c altera 802p1 quartustlibre a HED megafunctions A HE others HEE primitives HA buffer FE logic ES andi jd ando EF and3 EF and4 EF and6 EF and EF band12 Pt band MM Mame and E Repeat insert mode o MegaWizard Plug In Manager caca Figura 11 Selecci n de componentes 10 Pr ctica 3 En esta ventana se muestran las librer as disponibles Estas librer as no son m s que directorios dentro del ordenador donde se encuentran una serie de s mbolos que se pueden usar en los circuitos dise ados Las librer as que aparecen son primitives primitivas que contiene los componentes b sicos de dise o puertas l gicas entradas salidas flip flops etc megafunctions que son componentes complejos dise ados por Altera a partir de los componentes b sicos y others que son otras librer as con funciones configurables y circuitos comerciales Para seleccionar el componente que se desea introducir existen dos alternativas teclearlo directamente en la casilla Name siempre que se conozca el nombre o seleccionarlo en la ventana Libraries buscando en la librer a adecuada En primer lugar se va introducir el componente input que representa una se al de entrada al circuito de la hoja activa Teclear su nombre en el campo Name y pulsar en
23. ra de esquemas que es una hoja en blanco donde se va a dibujar el esquema Antes de nada conviene guardar el archivo en el directorio de trabajo con el nombre Bina7Seg bdf mediante la opci n Save As del men File Aparecer entonces la ventana de la Figura 10 en la que hay que indicar el nombre del archivo Bina7Seg bdf Tenga cuidado con el nombre pues por defecto aparece el nombre del proyecto Pract3 Es muy importante que la opci n Add file to current project en la parte inferior de la ventana est activada De esta forma se le est diciendo al programa que el archivo Bina7Seg bdf pertenece al proyecto actual Pract3 para que lo tenga en cuenta en el momento de compilar tarea que se realizar m s adelante 9 Pr ctica 3 Guardar como Guardar err 5 Practica r db Documentos recientes Escritorio rat j 7 Mis documentos ig Mis sitios dered Hombre Bina Seq Tipo Block Diagram Schematic File df Cancelar W Add file to current project Figura 10 Guardar un archivo INTRODUCIR COMPONENTES EN LA VENTANA DE CAPTURA DE ESQUEMAS A continuaci n hay que dibujar el esquema mostrado en el Anexo A de esta pr ctica Para introducir un componente en la ventana de captura hay que pulsar el bot n LX que est en la barra de botones de la izquierda o hacer doble clic con el rat n en la hoja donde se desea insertar tras lo cual se presentar una ventana como la mostrada en la Figu
24. rlosrg Docencia LED DE1 UserManual v1018 pdf Disponible en http www iit upcomillas es carlosrg Docencia LED tut quartus intro schem pdf 2 Pr ctica 3 va a dibujar con un programa de ordenador y en la pr ctica siguiente dicho circuito se descargar en un dispositivo programable donde se verificar su funcionamiento Esto puede parecer un poco raro pero tiene mucho sentido La herramienta Quartus II de la casa Altera es una herramienta software que permite dibujar tambi n se suele decir capturar esquemas de circuitos l gicos Esto significa que a la hora de hacer un circuito no tenemos m s que poner las puertas l gicas que necesitemos en el rea de trabajo del programa y conectarlas con l neas que simulan cables Estos esquemas o circuitos se pueden hacer en una sola hoja lo que puede ser un poco inc modo de interpretar si el circuito es muy grande o puede tener una estructura jer rquica v ase la Figura 1 que es una potente cualidad de este tipo de herramientas y que soluciona el problema de grandes esquemas a Figura 1 Estructura de un esquema jer rquico Para este tipo de esquemas el nivel superior es una nica p gina que alberga un diagrama de bloques Normalmente el nivel superior no contiene ni puertas ni otros elementos l gicos sino que muestra los subsistemas principales su interconexi n y las entradas y salidas del sistema global Los subsistemas est n definidos en p gi
25. rocessors detected Quartus II Analysis Synthesis was successful 0 errors O warnings Quartus II Assembler was successful O errors O warnings Quartus II Classic Timing Analyzer was successful O errors O warnings Quartus II Fitter was successful O errors 3 warnings Quartus II Full Compilation was successful 0 errors 3 warnings Running Quartus II Analysis Synthesis Running Quartus II Assembler Running Quartus II Classic Timing Analyzer Running Quartus II Fitter Selected device EP2C20F484C7 for design Pract3 Started post fitting delay annotation Starting register packing Statistics of I 0 pins that need to be placed that use the same VCCIO and VREF before 1 0 pin placement The Fitter performed an Auto Fit compilation Optimizations were skipped to reduce compilation time Timing requirements not specified quality metrics such as performance and power consumption may be sacrificed Writing out detailed assembly data for power analysis Warning Found 7 output pins without output pin load capacitance assignment Warning No exact pin location assignment s for 11 pins of 11 total pins Warning The Reserve All Unused Pins setting has not been specified and will default to As output driving ground System 2 A Processing 55 Extra Info Info 52 Warning 3 Critical Warning Error Suppressed E Flag Message D of 128 Al Figura 23 Ventana de mensajes con los warning de la pr ctica sabe interpretar
26. viso pues todav a no se han asignado las se ales del circuito a las patillas de la FPGA pero en otras ocasiones puede ser indicio de un error VISUALIZAR LA JERARQU A Para Visualizar la Jerarqu a del proyecto ha de abrirse la ventana Project Navigator que se encuentra en la opci n Utility Windows del men View v ase la Figura 26 En este esquema se puede observar que la jerarqu a del proyecto est formada por el esquema Pract3 baf del que cuelga el esquema Bina7Seg baf Project Navigator e Cyclone Il EP2C20F 46407 E 2 Pract ENE a Figura 26 Jerarquia del proyecto ASIGNAR PATILLAS DE LA FPGA A TERMINALES DE ENTRADA Y SALIDA DEL ESQUEMA Una vez que se ha verificado que los esquemas del proyecto estan libres de errores el ultimo paso de esta pr ctica es la asignaci n de las patillas fisicas del dispositivo de l gica programable FPGA a los terminales de entrada y salida del esquema del nivel superior de la jerarqu a Para ello hay que elegir la opci n Pin Planner del men Assignments Aparecer entonces la ventana de la Figura 27 20 Pr ctica 3 Quartus II C temp practica Pract3 Pract3 Pin Planner AE File Edit view Processing Tools Window El Groups gt x Named f y Top View Wire Bond E le Mode Mame ene nodes gt a Il z EP2C20F484C P E does YOQO0ODO ON lee RE de ff tame oe o 3 A Ie AE es qa Fa A eee q n E ES L ea E ie a eee
27. xto deben ser de color granate y al pinchar en el cable se deben seleccionar el cable en azul y el nombre dentro de una caja azul Si el texto aparece en verde el programa lo entender como un comentario y no como el nombre del cable Ahora hay que repetir los pasos anteriores para dibujar el resto del esquema del Anexo A sabiendo que todas las puertas pertenecen a la librer a primitive gt logic CREAR EL S MBOLO DEL ESQUEMA Una vez capturado todo el esquema del Anexo A es necesario crear el s mbolo asociado al esquema que se acaba de capturar de forma que se pueda utilizar este componente en otros esquemas Esta tarea se puede realizar autom ticamente mediante el comando Create Symbol Files for Current File que se encuentra en la opci n Create Update del men File Esta acci n abrir la ventana mostrada en la Figura 15 en la que se muestra el nombre del s mbolo Bina7Seg bsf igual al nombre del esquema en la que hay que pulsar el bot n Guardar Esto crear el s mbolo y lo asociar al proyecto en curso avisando con el mensaje de la Figura 16 Pulsar en Aceptar y continuar 13 Pr ctica 3 Create Symbol File Guardar en B practica e he ee EE pa Documentos recientes Escritorio Mis documentos Mis sitios de red Mombre Har oe i Tipo Symbol File bsf Y Cancelar Figura 15 Ventana para guardar un s mbolo Quartus II Jj Created Block Symbol File fkemp oractica
Download Pdf Manuals
Related Search