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1. U A M IZTAPALAPA 511 UNIVERSIDAD AUTONOMA METROPOLITANA UNIDAD IZTAPALAPA l e x REPORTE FINAL DE PROYECTO DE INGENIERIA ELECTRONICA II M CHECADOR DE TARJETAS 146498 ALUMNOS ACOSTA PARZE FRANCISCA PULIDO BAROS ALEJANDRO H ASESOR SERGIO PAEZ RODEA A MAYO DE 1990 76 A INDICE ER L U GENERALIDADES COMUNICACION ASINCRONA DIAGRA A A BLOQUES PUERTO SERIE DESARROLLO RELOJ MAESTRO TABLA DE ESTADOS ANALISIS DE RESULTADOS CONCLUSIONES BIBLIOGRAFIA APENDICE A INFORMACION UARTS INFORMACION REGISTROS 32050 APENDICE B APENDICE C DIAGRAMA DE LA INTERFASE APENDICE D PROGRAMA DEL PROYECTO ee K IZTAPALAPA BELDEN bd U K M IZTAPALAPA RIBLIOTEGI PROLOGO La funci n principal de la secci n de Computadoras perteneciente al sistema de tranporte colectivo METRO y para la cual ha sido realizado este proyecto es la del mantenimiento de las computadoras y equipo perif rico que existe para cada una de las lineas del metro Esas computadoras tienen encargada tarea de regular el tr nsito de trenes llevar el seguimiento de stos a lo largo de toda la linea y dar el despacho de trenes en las terminales La comunicaci n entre la secci n donde se maneja el tr fico de trenes Teletr fico y la computadora correspondiente a cada linea se realiza a trav s de una interfase la cual
2. ys affO delay 2000 lirscris cursor 01 25 3 E nd establish Wu 1 23 85 et border wnd 4 s e et colors wndA ALL RED YELLOW 128 BRIGHT isplay_windowiwrda promet wnd 22 2 UNIVERSIDAD AUTONOMA METROPOLITANA prompt wnd 31 5 UNIDAD IZTAPALAPA Prompt wndA 31 9 PROYECTO TERMINAL Prompt wndA 29 13 CHECADOR DE TARJETAS 3 3 prompt wndA 33 17 MARZO DE 1990 ursor 1 26 elay 4000 elete window wndA ursor 2 23 ndB establish window 0 U 45 t_title wndB Memu et colors wndB ALL BLUE GREEN BRIGHT gt colors wndB ACCENT GREEN WHITE 128 BRIGHT iselay_window wndB z p opciones hile cp werintf twndB W z Fep t 2 hile 1 lt colatran gt ini colares gt ini 8s colatran gt fin colares gt fin 8 cuentz15 cuentzzis con 4 set_Pelp opciones 40 10 s get selection wndB sti 1234 25 if z iits 4 lt cirzcr s breaks 3 if a FWD ii lt Ba hide _ window wrujB 3 if 1 S on s set ins E off Os play wirndcow wndB s zy e zy di a AROS f es 2 TM p checa_tarjetal display window iwrsdB s gt if 3 lt diagrices O 3 conta 0 cuenta 4 display window wndB s id checa tarjeta void INDOW wndC ewnds f risigned short int elemento z nt EE nt bufi31
3. har salz at contador Q wndxX establish itici d 0 3 20 set colors wndX ALL BLUE YELLOW BRIGHT zet _title wndx Banderas 5 i display window wndX l f wndA establish window 118 5 15 50 3 set border wadh 3 I m lt et_colors wndA ALL BLUE YELLOW BRIGHT set_title wndA Checando Tarjeta display window wndA s 1 weronpt wndA 3 2 Estos son los valores que la tar wprompt Wadi 7 3 regresar obardo esta en buen if cuent 1 werampt wc 16 4 11111111 111114111 s gt else prompt wndA 16 4 ATAUG G s prompt wridA 5 6 Estoy Trarsmitiendoa 5 cursor 0 25 s I wn establish_window 25 22 3 59 3 zet _title wndC Mensaje 3s set_colors wndC ALL BLUE WHITE BRIGHT display windcw ndC s i z werintf wnd Presiona dos veces t para mandar los dates a ia tarjeta sys anl while contadarzz da X debe ce s i d zai sn som et char ys Pj 3 zal aet _ colours mire mey set kitleleri ERROR js dizpiay wirio Cewri s uerintf Gard Te exuivocasta de puthar BELL 3 I delay ORD s deiete wirndowiewnd s while oalis t s E if LLENA Gcolatran FALSE j werintf wndA Nn I ja if cuent 1 eiemento arre contadori else elementa arrel corrtadorJz ENC LA calatrar elementos fur iss 1203 i residuo elemento Z 2 if residuo 1 buflil
4. PUERTO SERIE lt NORMA RS 232 El coraz n de el adaptador es un chip 1828250 o un equivalente Algunas caracteristicas son las siguientes No hay necesidad de una sincronizaci n precisa el reloj del receptor es independiente detecci n de un bit de comienzo falso generaci n de una linea de aborto y detecci n Todo el protocolo de comunicaci n es una funci n del sistema y debe de ser cargada antes de que el adaptador est en operaci n Todos los Status de las se ales de control deben de ser manejados a trav s del sistema de Software La figura 3 es un diagrama a bloques del adaptador de comunicaci n asincrona eineTd II345 q UTA SZ ap 2032auo5 uoT2e3uauT e 04123 SUBA tug via BUOUDUTSY uorT3e3Turwuoo ap ojusualra3 0528 325155 dru yia ZYH ZZbA T JOPe TISG UOT2E2TJTPODJBA UNOMONISU NOTOVOINNWOO 30 NOGYLdUGU Tad 53010 18 Y UWUANDUIQ z eun6t4 Solva 30 OLPHAOJ SUTAJEN 2360 Los diferentes modos de operaci n son seleccionados programando los elementos de comunicaci n as ncrona del 8250 Esto es hecho a trav s de seleccionar las direcciones de entrada y salida lt primaria hex 3f8 a 3ff y hex 218 a 2ff para la secundaria escribiendo el dato de salida en el conector Los bits de direccionamiento AO Ai y A2 seleccionan los diferentes registros que definen los diferentes modos de operaci n Tambi
5. elemento 2 printf nda Zi cont s wprintf mndA gt 3 i for is7s i gt s i wprintfiwnd Zi buflil s WET LARE NAUA AA d is conttts AR pe H sys off comparar 3 contatt AGA s latrar iyi Slave zs colatran gt fin colares gt fin 4s cuent 1 s Cuentzzis while conta lt 16 iz void reset_in vaid 1 unsigned short int elemento 4 int contadorz cont 1 char salz wndx establish window 0 04 3 20 f get colors wndk ALL BLUE YELLOW BRIGHT set_titleldX Banderas I display window und wndA establish wimndow 15 S 10 9590 et border widA 3 s zat coloretwnda ALL BLUE YELLOW ERIGHT et title wnda Reset de la Interfase display _Window wridA z I weromet wndA 17 3 Estoy Pensando 2 3 wprompt wndA 6 A prompt wndA 4 7 Presiona des veces lt ENTER gt para continuar cursor 1 25 5 While contador lt Z m u PA ig ba diye H z 2 1 if LLENA a N e Tt des A ieee ERCOLA colatran ziemerito 3 czort aden ursor E 25 nile iVACIA colarez FALSE amp amp cont lt 3 DESENCOLA colares elementa s Chi ele te windowiwnda s lete window wrod z i It id Proyecvet INDOW wndBs ventana del menu de opciones har cps p nt 5
6. n el bit de acceso del Latch divisor bit 75 del registro de linea de control es usado para seleccionar ciertos registros En la tabla 1 se muestran las direcciones correspondientes a los registros utilizados para manejar el 8250 DIRECCION DE E S ADAPTADOR PRIMARIO REGISTRO SELECCIONADO 3F8 Buffer TX 3F8 Buffer RX 3F8 Latch Divisor LSB 3F9 Latch Divisor MSB 3F9 Registro de Interrupt Enable 3FA Registro de Identificaci n de Interrupci n 3FB Registro de Control de Linea 3FG Registro de Control de Modem 3FD Registro de Status de Linea 3FE Registro de Status de Modem TABLA 1 La tabla del ap ndice B muestra el mapa de registros donde se encuentra la descripci n de los bits para cada registro mencionado en la tabla 1 146498 DESARROLLO Para la utilizaci n de los UARTS en la interfase la parte de control recepci n y transmisi n que comprenden el modo de funcionamiento de este tipo de circuitos qued de la siguiente manera En la parte de control se program el UART para que no trabajara con paridad tuviera un bit de parada y ocho bits de datos quedando conectada esta parte como se muestra en la tabla 2a Para la parte de transmisi n se recib an ocho bits en paralelo y se us un reloj 16 veces mayor al BAUD RATE generado por la PC adem s de utilizar sus banderas para conocer el estado del buffer de transmisi n la carga de datos y el final de transmisi n la cual por supuesto es en f
7. o no la transmisi n en proceso La bandera de fin de caracter EOC tiene un uno l gico cuando no se est transmitiendo y un cero l gico cuando se est transmitiendo El caracter est compuesto de la palabra de datos de 5 a 8 bits y los bits de control 146498 Dado que la secci n de transmisi n est compuesta de dos registros est puede estar transmitiendo un caracter mientras otro est esperando 1 serial Output pin 25 La salida serial SO del transmisor est disponible en el pin 25 La salida serial es una representaci n de bit compatible con el TTL RECEPCION Clock pin 17 La secci n de recepci n del UART es de alguna manera m s complicada que la secci n de transmisi n dado que tenemos bits de comienzo bits de parada bits de paridad y los bits de los datos deben de ser reconocidos y ejecutados La secci n de recepci n tambi n requiere una se al de clock que es 16 veces la velocidad con la que se va ha recibir el bit La se al de clock es recibida y aplicada en el pin 17 j Received Data Enable pin 4 Una vez que un paquete de bits en serie ha sido recibido este es transferido en paralelo desde el registro de recepci n hacia el buffer en la secci n de recepci n de UART Las ocho salidas de esta secci n pueden tener tres estados uno l gico cero l gico y tercer estado Este ltimo es un estado de alta impedancia que desconecta las salidas del receptor del UART de los dispositivos
8. 0 6 7200 x m e 0 sen sbww abu 9707S TH IS vowvvg l vovuz 109600 favog oragon SM 1978 OPE vrv eg dogs 0 778 l PE 2nvva ury mvvegur 202407 aarrdy 2 g7 3797 GUnvveyu zdmazzuj DPG X ZY 178 era DUY xy eng xy _ 178 eng DIVE XL D200 XL l e Iw vr 820 Y gt 97075 vovu7 Burney wawy e m gui W fzzvog 0 _ 20MUJ 2dnvvezury a porvadur eur SD 7322720 weg 778 7ox7zzvoD yovadoo7 L Pg a Poy wepoy 1 2006 zw ag gsw VRE 1 VIC Funo 32776 EST YE DIPO xy 778 20g x FA Ydvw 374 19 1 0 778 DIVE AY 778 me X j mr G A ne MI o RA AMA zy porvadur zndur ysa rychu ex e 778 apoy Gand d S 7 02020 xy 5 6 DIDO x st ah ojal xi 10 90 17 o Pozvanuy mW mod PRES wi o 0 0 49707 vo 795 VIa 0 0 0 0 8 4 76 DIOG Y DAY 6 4 7 D pp X DG x APENDICE C gt ming T I ETA eh E lt T JH ir E ap HL pon u T ml i cin her GE m APENDICE D eba ob Am ry z o J lp Ob e D Ee EE E E TEE E 33 D 3 k 3 nclude nciude nciude nz laude pz L Ud rz bude fC ude raz lude vz L
9. Sl a EE EE EE EE k o cl P SE cedo f ine unsigned 3 LISTA STA colatran colares te tabla divinum _ baud_ ratero 19 0 6 152 e 32 signed share int arbit 92 a U 2 0 4 0 8 0 16 0 32 0 64 e 128 a 4 4 0 8 t lowbytes t highbyte t ports Qx3fBs pdtype vector li ndtype vectori vector2 t trans parada TRUEs t bandera FALSE it bands signed short int signed short int arrel21 signed short dnt arreil2 7 int in ig eo in Eis i in A 2 highbyte tabla Ldivtils lowbyte tabla divfirlli Pelt je LLENA LISTA cola ne roi f cola Y ful 1 TRUE lise o ful l FALSE etarntrollys it VACIA LISTA cola nt empty colaresp Zis 2 shor t calas usadas 0 i fe y je Vogt o ZS int infollaxi t informacion en G 36 8 24 20 2 4 gt 0 16 t la cola 1 128 6 48 Sei 3 89 3 0 0 64 0 58 0 12 A 16 a 3Z 8 64 baud rate dividor parte baja baud rate parte alta se utiliza COMi en este vector se almacena el vecd actual que ze encuentra en la posicion reservada para las interrupciones producidas por COMI 7 4 128 3 trans parada es activa mientras no halla ey datos en la cola 7 bandera para checar que la tarjeta esta ze
10. es un cero l gico en nuestra interfase su utiliza un 0 logico Parity Select pin 39 Un 1 l gico en esta entrada selecciona el modo de paridad par y un cero l gico selecciona el modo de paridad impar El modo de selecci n no es usado por la l gica interna del UART si el pin 35 No parity input esta en el estado uno l gico Number of Stop bits pin 36 Un cero l gico en esta entrada seleccionar un bit de parada mientras que un uno l gico seleccionar dos bits de parada Number of Data bits pins 37 y 38 Estos pines permiten la selecci n de cinco Seis Siete u ocho bits de datos en serie entre el bit de comienzo y el bit de parada Si cinco bits son seleccionados entonces habr cinco bits de datos en la informaci n transmitida y la secci n de recepci n del UART esperar recibir cinco bits de datos Estas dos entradas son programadas como sigue NB 2 pin 37 NB 4 pin 38 Data Bits 0 5 0 1 6 1 0 7 1 1 8 Control Strobe pin 34 Un uno l gico en esta entrada al UART permitir la entrada de los cinco bits de control dentro de la circuiteria de respectiva del UART Esta entrada deber recibir un pulso de un uno l gico o deber estar permanentemente en un uno l gico como usualmente se hace en nuestra interfase TRANSMISION Clock pin 40 La secci n de transmisi n del UART acepta un set en paralelo mayor a 8 bits de datos los cuales son formateados por los bits de control y despues
11. hace uso de diferentes tarjetas para la transmisi n y recepci n de datos entre estas una de las mas usadas es la tarjeta de entradas digitales opto acopladas de 16 bits RTP 7435 37 cuya funci n es la de recibir las entradas digitales del sistema de teletr fico procesarlas y pasarlos a la tarjeta RTP 7435 38 salida a rel s de 16 bits para que de ah sean enviados a la computadora El prop sito de este proyecto fu el de elaborar un probador para la tarjeta de entradas digitales opto acopladas para que con esto la reparaci n de dicha tarjeta sea de una forma mas r pida de forma tal que se podi agilizar el sistema de mantenimiento y ademas que se ahorrar dinero reparando las tarjetas y no sustituy ndolas por nuevas GENERALIDADES Para la realizaci n de nuestro proyecto se requiri dise ar una interfase que comunicara la PC con la tarjeta a probar y viceversa as como de un programa que mandara y recibiera datos por el puerto serie de la PC utilizando comunicaci n asincrona y la norma RS 232 del puerto serie en la computadora La tarea principal de la interfase es la de recibir dos bytes de prueba que son mandados por la PC a trav s del puerto serie una vez recibidos mandarlos a las entradas en paralelo de la tarjeta a probar y generar un retardo para posteriormente recibir tambi n en paralelo los datos de salida de la tarjeta estos son recibidos en dos bytes los cuales son mandados en forma serie al puerto de
12. i else buflil Qs elemento elemento 2 gt for i 7 i gt i wprintf iwndA Xi buflii s wprintf wnd H contadar A SS delete windowtund0 prompt wridA 5 18 Estoy Recibiendo 55 cursor d ZS 5 wndC establish _window 45 22 3 13 5 set title wndC Mensaje s il set colors wndC ALL RED YELLOW BRIGHT s display windowtwndC i wprintf mndC Espera un momento cont 1 SC while VACIAl colares FA SE Y cont lt 3 D DESENCOLA colarez amp elemento s for i s iS itt x residuo elemento X 2 if fresiduo 1 buffil i else I buf il elementa lim a ar gt wprintf banda Zi cant wer init f wind gt s forti 73 i gt amp P M wprirtf wundA Zi buf lils werintf wnd a An Ge Ccorit KU dow ni s i i i H colatran ini colar Soo birl i culablran rFPirisccdiares XFirit 1 K zid meint inicializa set baud rate sys on s iF proyecvel s 4 condiciones inicial de jaz colas seleccion de la velocidad de trabajo Se cambian las condiciones de trabaju Se corre el programa cor vztitariae t DU m
13. los mandanda en forma serial Para hacer esto primero se requiere una se al de reloj En la mayor a de las aplicaciones de los UART la se al de reloj debe ser 16 veces la de el data rate ta cre AN EO I s Data Strobe pin 23 La secci n de transmisi n del UART tambi n usa tres se ales de control para manejar la transmisi n actual de informaci n en serie El Data Strobe es una se al que carga la palabra de 8 bits dentro del buffer de transmisi n Un cero l gico en el Data Strobe causa que se realize esta acci n Si el transmisor est todavia mandando el dato la transmisi n es completada antes de que el nuevo dato sea transmitido desde el buffer de transmisi n al registro del transmisor desde el cual es transmitido Transmiter Buffer Empty pin 22 Una se al o bandera de que el buffer de transmisi n est vacio TMBT est provista como una salida que indica que el buffer de transmisi n est vacio uno l gico o que ste todav a AA PR RENEE T contiene la palabra que tiene que ser a n transmitida cero l gico Cuando una palabra ha sido transferida desde el buffer de transmisi n al registro de transmisi n para ser mandada la bandera del buffer se va a uno l gico indicando que ia pr xima palabra puede ser recibida por la secci n del transmisor del UART End of Character pin 24 Una bandera adicional est i provista para indicar si est
14. 77 7 dt para cuando el sistema sea regresado a ef ZE sus condiciones iniciales MET setvect BASEINT UART_ coms CENT PTO SERIE fF se coloca el nuevo vector D outpor tb MASK RESTS TER iror eb NASK REGISTER amp 741 lt lt 4 3 se habilitan las intabr pciones o 4 correspondientes a la linea IRG4 del Dees E qe controlador de interrupciones 8259 vectori INT LKINT vector2 get vect USR LKINT 3 setvect CLKINTBK vectori s setvect BASEINT CLKINT DEMON y a ik liva el demonio en ei reloj 7 enable Q D eee fF Se habilitan las interrupciones Hi s G t x I rejreza al sistema a sus condiciones iniciaid4 disabiet s _ fF se desha bali enn i jas interrupoicres colares LISTA malloc zizeof LISTA 3 outporttdport 1 xV 3 Peer r tata ry gt Ze jgesuabpilit asias irterr upciorsez Y gt correspondientes a la linea 1 4 del inter FUFC lores 2589 7 etvec Uu E se coloca el ei vector setvect BASEINT CLKINT vectori setvect USRCLKINT vectorz s enabie se habilitan las interrupciones mid inicializa se dan laz condiciones de comienzo del progra colatran LISTA mallocisizmecf LISTA gt colarezp 012255 colarespI1 255 colaresp121 0 colaresp 3 0 arrel01 0 arrelil 0 oid compara void arrel 0 emre AST se compar
15. A 3 delete window wd s oid comparar void WINDOW wndCs WINDOW wndb WINDOW ewndz unsigned short ink elemento 0 i int i residuo int buf 81 char char retz colares gt ini 0 bandera FALSEs t ventana desplega resultado ventana desplega mensaje ventana mensaje de error wndC establish _window 25 22 3 51 i set title wndC Resultado z set colors wndC ALL display window wndC lif conta gt 8 lt for i 4 1 8 itt lt reziduo ilenante 2 if reziduoszl bufli 1 else buflil elemento elemento Z2 gt if buf conta 8 i RED YELLOW BRIGHT elemento int colares gt infolcolares Xinil _ werintf wndC El diagnostica para ei bit SEE wprintf wndC Zd conta s gt else lt wpr int f ndC wprintf wndC Zd Lo siento conta werintf wndC esta mal alemento tint cz wprintf ndC fue el correcto v el resultado del bit T infoicolarez oirnitlis do A si E r s idae beats 2 if tresiduo 1 bufli 1 else buflil O elemento elemento 2 A HH i if buf conta 2 l ER du P VAI T 47 E a sa wPr intif wnd E1 diagnostico para ei bit wer intf Gandi Zd conta s wprintfiwndC fue el conrecto 5 y f else lt i wprintf wndc Le s
16. B2 gt Data Bit 2 28 DB3 gt Data Bit 3 29 DB4 gt Data Bit 4 30 DB5 Data Bit 5 31 DB6 gt Data Bit 6 32 DB7 gt Data Bit 7 33 DB8 Data Bit 8 40 Clock ae Ae SO gt Serial Output 22 TMBT Transmiter Buffer Empty Flag 23 DS gt Data Strobe 24 EOC End of Character Flag RECEPCION N de Pin 12 11 10 9 8 7 6 5 17 20 4 18 19 13 14 15 Nombre RD1 gt Data Bit RD2 gt Data Bit RD3 gt Data Bit RD4 gt Data Bit RD5 gt Data Bit 6 gt Data Bit gt Data Bit 8 Data Bit Clock SI Serial Input RDE Received Data Enable DRR gt Data Ready Reset RDA gt Received Data Available PE gt Parity Error FE gt Framing Error oN M M we WwW Nr OR gt Overrun Error H Master Resert pin 21 Un 1 l gico en esta entrada da un Reset al UART Esta entrada debe de estar en un estado 0 l gico para operaciones normales El UART debe de ser reseteado cada vez que un voltaje de encendido es aplicado a l No Parity pin 35 Un 1 l gico en esta entrada eliminar la presencia del bit de paridad en los bits transmitidos Por lo cual el receptor no esperar recibir un bit de paridad entre los bits Si este bit es un cero l gico el bit de paridad par impar ser colocado en la transmisi n en serie de los bits entre el ltimo bit del dato MSB y el bit de parada Por lo tanto el receptor esperar recibir un bit de paridad si el pin 35
17. OJ MAESTRO El reloj maestro genera frecuencias desde 2400 hasta 153600 Hz con objeto de poder recibir datos desde 150 hasta 9600 baudes Esto se realiz por medio de un reloj oscilando a 153600 Hz Como la transmisi n es as ncrona la frecuencia del reloj maestro no necesita ser muy exacta con que no varie mas del tres porciento de la frecuencia dada se asegura que se este ejecutando la recepci n y la transmisi n Para la realizaci n del reloj se utilizaron un temporizador LMS55 como generador de la frecuencia y un 14040 como divisor de frecuencias En la figura 4 se muestra el circuito del reloj maestro En la tabla 3 mostramos las frecuencias con sus bauds FRECUENCIA BAUDES 2400 150 4800 300 9600 600 19200 1200 38400 2400 76800 4800 153600 9600 TABLA 3 p eun6ty OpPO T OH MLZ oN1S30H 07138 Basandonos en los estados en los que deben de estar las banderas de los UARTS dependiendo de la funci n que este realizando la interfase se propuso una tabla de estados la cual se muestra en la tabla 43 esta tabla de estados es la que nos sirvio Para hacer la parte de control de la interfase TABLA DE ESTADOS r e m S s s a DO mm u H Nota El simbolo en esta tabla viene representando un pulso megativo es decir un pulso que va de un nivel 1 a 0 y regresa a un nivel i TABLA 4 La tabla 4 antes presentada ya contiene algunos estados que resultar n despues del manej
18. RESET 1 y en la salida Q tenemos VAR2 El cambio de estado a la salida se debe a un flanco positivo generado por la se al TMBT2 la cual nos indica que el buffer de transmisi n vuelve a estar listo fig 6 La forma para M es la siguiente pero en esta ocasion se usaron los dos flip flops del integrado GLEAR1 RDA2 CLEAR2 Di m 1 D2 CLKi BIT 1 de un contador binario PRESET1 1 sPRESET2 Qi CLK2 Q2 es M y la salida Q2 es M En esta ocasi n el nivel de la salida es cambiado debido a un flanco positivo generado por el bit 2 de un contador permitiendonos as manadar dos veces un byte a trav s del UART2 Cfig 7 Para Master Reset fue necesario separarlo en dos debido a que necesitamos un reset para la interfase para cuando esta empieza a trabajar este consiste en un diodo una resistencia y un capacitor su configuraci n puede ser encontrada en el diagrama de la figura 8 La segunda parte que compone al reset tiene como funci n la de dar un reset cuando hemos terminado un ciclo de estados La segunda parte fue implementada con un flip flop debido a que este tipo de circuitos con un solo cambio de nivel detectado es posible hacerlo cambiar de estado a salida Asi la segunda parte quedo implementada de la siguiente manera Tambien esta ocasi n fueron utilizados los dos flip flops contenidos en el integrado CLEARL CLEARZ 2 Di D2 zi CLK1 sEOC1 PRESET1 PRESET2 Qi CLK2 y por ultimo la salid
19. U1 3d SZNDOTA Y YHYV49YIA Obviamente debe de haber algunos trucos que son usados para controlar una verdadera transferencias de datos en serie de forma asincrona Dado que en una comunicaci n as ncrona no existe un reloj com n conectado entre el transmisor y el receptor y tambien ninguna se al de control existe entre elos un BIT DE COMIENZO siempre precede a cualquier transferencia de datos Este bit es siempre un cero l gico Este es usado para indicar a el receptor que una nueva serie de datos ya ha sido transmitida Cada transmisi n termina con uno o dosBITS DE PARADA los cuales son siempre uno l gicos La opci n de uno o dos BITS DE PARADA son de alguna manera arbitraria En algunos casos especiales la aplicaci n de uno dos bits o uno y medio bits parada pueden ser usados s Por supuesto que debe de haber un limite en cuanto al n mero de bits de datos en cada transmisi n por otro lado algunos sistemas transmiten cinco bits de datos despues de un bit de comienzo mientras otros desear an transmitir cientos de bits datos La serie de bits de datos encontrados entre el bit de comienzo y el bit de parada esta limitada entre cinco y ochobits El BIT DE PARIDAD par o no es usado para checar los errores en la transmisi n de datos El BIT DE PARIDAD indica si el n mero de unos l gicos en la palabra de datos es par o impar La figura 2 muestra los bits de control para la comunicaci n as ncrona
20. a Q2 proporciona la se al para el reset El flanco positivo esta vez es generado por la se al EOC la cual nos indica con ello que se ha dejado de transmitir a trav s del UART1 y por lo tanto se han terminado de mandar bytes de la interfase a la PC Los Data Strobe tanto del Uarti como del Uart2 dependen de un pulso generado por la segunda parte contenida en el integrado 74123 este pulso es dejado pasar o no a la respectiva pata del UART por VAR1 o VAR2 seg n corresponda Un pulso en la pata de Data Strobe del UART genera que se carge un dato y se comienze su transmisi n Para mas informaci n sobre el funcionamiento de los pines del UART consultar el apendice A al final del reporte Debido a que la interfase trabaja a una velocidad mas rapida a la de la respuesta de la tarjeta hubo la necesidad de generar un retardo para controlar el env o de los bytes de respuesta a la PC este fue implementado con un circuito 74123 el cual utiliza un capacitor de 100 pF y una resistencia de 35 K ohms lo cul nos da un tw de 1000 ns las especificaciones sobre este integrado se pueden encontrar en el apendice C Este circuito de retardo puede ser encontrado en la figura 9 dn6T 3 CZ gt bebe 64 9 lt T gt T18H12 ZYGA ZAVA g eaun6T4 6 PUNGTY QATZEGJU OS nd 1x30 OQMUL3U 3d OLINDATO 8 eun6ty 13534 H31SUH ANALISIS DE RESULTADOS SAL prueb
21. a la recibido con lo esperado A WINDOW wndCs ventana desplega resultado WINDOW undD ventana desplega menzaje E WINDOW ewrds AR ventana mensaje de error 7 j char sal display _ window ROCA gt i do co ares gt ini Q bandera FALSE bandz TRUE wndC establish window 25 22 3 4015 set_title wndC Resultado s EJ zet _colors wndC ALL RED EE BRIGHT 3 SE gt if A E O E tels iz colaresp con1 D printf wndC Lo siento la tarjeta se encuentra mal band r a TRUE gt else colares gt ini cola AMIA ON 35 contts 3 if con 2 11 com 4 amp amp bandera FALSE i bandera TRUEs barid FALSE H a twhi le bander a FALSE if band FALSE lt g werintf wndC La tarjeta se encuetra en buen estada gt j endb establish window 45 3 31 set colorz wndD ALL BLUE YELLOW BRIGHT display wirndowwundb s wprintfiandb Oprime lt ENTER gt para continuar s sal aet chari if sall Nr aen amp A ewnd establich_window i 1 3 23 5 g set colorg ewnd ALL RED YELLOW BRIGHT 77 zet titie ewnd ERROR display window tewnd wer init f ewnd putchar BELL delay 300 ie equivocaste de tecla delete window ewrid 3 y x while zali Nr W I delete window wndD s delete_window wndC 5 delete_wirdow wrid
22. a los cuales est conectado Esta entrada debe tener un cero l gico para permitir la recepci n de datos si tiene un uno l gico los ocho datos de entrada estar n en estado de alta impedancia desconect ndolos del sistema Data Ready Reset pin 18 y Received Data Available pin 19 La habilitaci n de los datos recibidos es indicada por el estado de la bandera del dato recibido y disponible pin 19 Un uno l gico en esta salida indica que un set completo de bits de datos ha sido recibido y transferido al buffer receptor Un cero l gico indica que un set de bits de datos no ha sido recibido a n La bandera Data Ready Reset DRR pin 18 est disponible como una entrada por lo tanto la bandera Received Data Available debe ser reseteada despues de que la bandera ha sido censada y que el dato ha sido usado por el sistema de recepci n Esta acci n activa la bandera Received Data Available por lo tanto debe ser usada para sensar y habilitar el pr ximo set de bits de datos que ser n enviados serialmente a la secci n de recepci n del UART Un cero l gico aplicado a la entrada Data Ready Reset reseteara la bandera Received Pata Available Parity Error pin 13 Esta salida se va a uno l gico si la paridad de la palabra de datos recibida no concuerda con la paridad que ha sido seleccionada para el UART en el pin 39 Parity Select La salida de Parity Error no tiene significado si no se ha seleccionado un tipo d
23. ado standard de 40 pines Hay algunas funciones en el ship que son programadas por el usuario de forma tal que formatos de datos seriales asincron s pueden ser acomodados Los UARTS son fabricados por diferentes casa entre ellas la Texas Instrument que fabrica el TM56012 la Western Digital Corporation con el 0160 y la General Instrument Corporation con el AY 3 1015 aunque los n meros de pines y las descripciones funcionales ser n las mismas para dispositivos compatibles Los UART se componen basicamente de 3 partes una de control otra de recepci n y una ltima de transmisi n Las se ales de control del UART son aquellas que son comunes a ambas secciones la de transmisi n y la de recepci n Estas incluyen el Master Reset pin 21 y otras 6 se ales de control que son descritas mas adelante Estas se ales controlan el formato del dato que est siendo transmitido y recibido El formato para la secci n de Recepci n y de Transmisi n para cada chip es el mismo dado que las mismas 6 lineas son usadas para programarlas a ambas TABLAS DE FUNCIONES DEL UART CONTROL Num de Pin Nombre 21 MR gt Master Reset 34 CS gt Control Strobe 35 NP gt No Parity 39 PE gt Parity or Parity Even i 36 SB gt Stop Bits 37 NB2 gt Number of 38 NBi gt Data bits 16 SWE gt Status Words Enable 1 TRANSMISION Num de Pin Nombre 26 DB1 gt Data Bit 1 27 D
24. as por SDA tanto a la interfase como al programa ambos hechos por Nosotros Pudimos comprobar que los dos trabajan satisfactoriamente Sin embargo al ensamblar hechar todo a andar localizamos ciertos detalles que fue necesario niz n Pane el me funcionamiento td en general Ad EL Programa primers fue probado solo esto se conectando juntos los pines de TXD y RxD pertenecientes al puerto serie de la computadora y de esta forma lo que mandaba la PC era lo mismo que se recib a comprobando asi que el programa funcionaba satisfactoriamente al recibir los dos bytes que eran mandados y con el mismo valor bul Para poder isea a las Db finales de la interfase se Pecunia alg n tiempo ya que la parte de control tomo tiempo ajustarla adecuadamente a nuestras necesidades esto nos orillo a crear variables artificiales si as podemos llamarles es decir variables externas creadas y controladas por nosotros para facilitar el paso de un estado a otro La necesidad de estas variables se basa en que las banderas de los UARTS que nosotros utilizamos para el control y que cre amos se daban en un determinado tiempo no era asi creandonos problemas graves de control La prueba principal entre muchas que nos permitio estar seguros del buen funcionamiento de la interfase fu la que se realiz para comprobar que la interfase recib a dos bytes y estos eran llevadas e
25. e paridad en cuyo caso el pin 35 estar en uno l gico Framing Error pin 14 Un uno l gico en esta salida es usado para indicar que el receptor no ha detectado un bit de parada o dos bits de parada en el paquete de bits recibido Overrun pin 15 Un uno l gico en esta salida indica que la bandera Received Data Available no ha sido reseteada despues de que el caracter previo ha sido recibido Por lo tanto el caracter que se acaba de recibir ha sido escrito sobre su antecesor Por lo tanto la circuiteria externa al UART debe resetear la bandera Received Data Available despu s de que cada nueva palabra de datos es censada y utilizada en el UART Status Word Enable pin 16 Parity Error Cverrun Error y Framing Error asi como Transmitter Buffer Empty y Received Data Available tienen tres estados de salida Estas salidas son controladas simultaneamente por la entrada Status Word Enable pin 16 Cuando esta entrada est en cero l gico la salida de las 5 banderas est n activas uno cero l gico pero si Status Word Enable est en uno l gico las cinco banderas de salida est n en alta impedancia o desconectadas i i ice 42 Y bury 22075 97909070Y Beck quae o YLO org 2y8w7 VoD burpueg FOr vazUT 1 gt DFO xy 078 DO AY
26. ear mas problemas y a la larga llevar mas tiempo resolverlos Tambien pudimos llegar a la conclusion de que las velocidades en una comunicaci n asincrona son criticas ya que estamos haciendo uso de relojes independientes y estos deben de tener una cierta exactitud para poder asegurar la transmisi n y recepci n correcta Ademas de que tanto una parte como otra transmisor y receptor ambos deben estar programados de la misma forma para poder tener datos confiables Es decir que ambos manden o reciban datos con la misma paridad o sin ella asi como con un bit de comienzo y uno o dos bits de parada segun como se requiera Tambien pudimos concluir que antes de comenzar el diseno de un proyecto hay que estar completamente seguros de lo que necesitamos y de que erramientas disponemos para atacar el problema el cual debe de estar tambien completamente definido De no contar con objetivos de trabajo claros y con una idea precisa del problema se corre el peligro de entrar en un proyecto largo canzado y en algunas ocasiones parecera que sin soluci n BIBLIOGRAFIA Notas sobre los UARTS Manuales de INTEL Manual de TTL Manual de Linear Manual del usuario de la PC IBM Manual de ECG APENDICE A UARTS Receptor Transmisor Universal Asincrono UART Los Receptores Transmisores Universales Asincronos o UART han sido desarrollados de forma tal que todos han sido incorporados a un circuito integr
27. i Este erocedimienti ads tz El estado de KT void interrupt is Jas starr Ger iones en el puerto serie int interrupcion while CGnterrupeions inporti RID amp 1 gt zig printf Quid 7 aa E Di TRANSMITIR Os breaks wprintf wndz Xi tinterrupciont gt gt 21 3 RECIBIRO a break cutPortt bx208 0x20 gid interrupt DEMON unsigned short int elementos SC if trans _parada TRUE if VACIA colatran FALSE lt DESENCOLA colatran telenento e outportbtp rt elementos i trans paradanta EEr f CE pu GenInt CLKINTBK b tt Ee iW teer que NEA PA inicializa MT outpor tb port 3 0x89 Z Se elije al latch divisor del Ph Oa oe registro de control de linea cutgortb port towbyte se escribe la parte baja del latch divis sor outportb port 1 highbyte se escribe la parte alta del latch divisor outportb port 3 0xB3 5 ft se envian S bits de datos y uno de stop coutportbiport 4 OOB se programa el modem para recibir datos tA outportbiport 1 dcn se habilitan las interrupciones S para recepcion de datos e el 8258 t disable 3 A se deshabilitan las interrupciones vector getvect BASEINT HART _ COM1 INT se obtiene el vector actual y se almacena I 117 1
28. iente el resulta do del bit s wprintf mndC E a i printf Gunde est mal z gt i 7 E wndD establish window 45 1 3 31 set _colors w dD ALL BLUE YELLOW BRIGHT display window wndD MED wprintft ime lt ENTER gt para continuar do Ee K 1 a char 5 iif ei delete WindowiwndC if conta lt 15 e T DE AA A A T prompt lenda S 12 Quieres regresar al Menu Anterior 57N 3 adna 25 Ko e f AZ ret get char O 1 df Its FU ret n RR lreti N EG errar massaget Te equivocaste de Tecla SH delay 380 s SEE b clear massages gt while treti ts Nit ireti S amp amp ret n amp amp k iret z N s f ret S 1 itretzz s n i conta 173 l delete_window wndAa delete _wirdowiwndx 3 TEE dd disearwemivoid NDD Fendi Feewricjz zigruzj short int elementoz s at iporesidua contador cant at buf 1815 r jar Gas 2 ands establish wiridow 0 0 3 20 set colors wnds ALL BLUE YELLOW BRIGHT set title wndZz Banderaz s display window winds 5 3 mE end establish window 10 5 15 S0 set border wnd 3 set colors wnd ALL BLUE YELLOW BRIGHT set_title wndA Corriendo Diagnostica dis splay_window wndA s Contador sz cont 1 I E werompt wnda 3 1 Estoy corriendo diagnostico
29. ivados con el voltaje que proven a de los buffers conectados a las salidas en paralelo de los UARTS este voltaje era de alrededor de 4 Volts as que se tuvo que amplificar las salidas en paralelo de los UARTS para poder hacer trabajar a la tarjeta d Resuelto el problema de la tarjeta se procedi a verificar si los dos bytes recibidos por la PC eran correctos y as fue El siguiente paso consistio en desarrollar mas software para tener opci n de checar la tarjeta por completo o linea por linea y tener una ayuda para alg n error adem s de indicarle al usuario a trav s de ventanas los pasos a seguir para la utilizaci n del proyecto quedando as un programa largo y lleno de ventanas Sin embargo al probar juntos la interfase la tarjeta y el nuevo programa se encontr que la computadora solo leia uno de los bytes perdiendo el otro Al principio se pens que se perd a el ltimo byte que mandaba la interfase a la PC as que se trat de agilizar el programa para que en cuanto leyera el primer byte inmediatamente leyera el segundo pero no se logr ning n resultado positivo Se continuaron las pruebas esta vez se trat de verificar si era cierto que el byte que era perdido era el segundo as que se estuvo cambiando los bytes de entrada a la interfase para ver como cambiaba su respuesta el nico byte que se recib a en la interfase llegando a la conclusi n de que no era el segundo byte que la interfase manda a la PC sino e
30. la PC Un diagrama a bloques de la interfase se muestra en la figura 1 Para lograr lo anterior se dise una parte de control pero se requiri de unos circuitos especiales capaces de transmitir y recibir de forma asincrona estos son los UARTS AY 5 1013A Cinformaci n en el ap ndice A COMUNICACION ASINCRONA La transmisi n de informaci n digital a trav s de un par de alambres no es del todo dificil De hecho un registro sencillo que convierta de serie a paralelo tal como el SN 74165 puede ser usado como un transmisor y un registro convertidor de serie a paralelo tal como el SN 74164 que puede ser usado como receptor Pero todo este proceso solo contiene la carga de datos en paralelo dentro del transmisor y de su carga en el registro un bit a la vez El receptor puede mandar los datos recibidos en el registro uno a la vez hasta que sean todos recibidos Desafortunadamente este proceso no es una transmisi n as ncrona dado que las se ales del reloj son comunes y muchas se ales de control son requeridas entre los dos registros de carga integrados en los circuitos Podr a sin embargo trabajar pero n va a ser compatible con el estandar de las tecnicas de transferencia en serie de datos en forma asincrona En una verdadera transferencia de datos solo la linea de transmisi n de datos se conecta al receptor y al transmisor J eun6Tg TOY LNOD ON 1NOD 23 4 8 T 0 1 SOLH3fid 6 3S04M431NI
31. n paralelo a la tarjeta de forma correcta comprobando asi que las velocidades entre la interfase y la computadora concuerdan el siguiente paso fue ver si la interfase mandaba en serie los dos bytes que la tarjeta regresa al ser alimentada con datos pero para esto fu necesario colocar un ciclo en la computadora para que nunca saliera de transmitir los mismos datos y de esta forma tener siempre los mismos datos de salida para poderlos ver en el osciloscopio de esta manera pudimos comprobar que ia interfase mandaba dos bytes a la computadora y la velocidad era correcta Ee Se realizar n unas pruebas juntando la interfase la tarjeta y un programa muy simple el cual solo mandaba dos datos y recib a los datos que mandaba la interfase este programa no ten a ventanas ni ning n tipo de opciones que el programa final contiene Al hacer estas pruebas se encontr que la computadora siempre recib a dos datos como era requerido pero el problema era que siempre fueron los mismos as que se proced o a revisar si la tarjeta estaba respondiendo ya que estabamos seguros que la PC estaba enviando bien los datos de prueba y la interfase recibiendolos correctamente ya que los datos enviados por la PC eran encontrados a la entrada de la tarjeta As que el problema se encontraba en la respuesta de la tarjeta lo cual fue comprobado Los opto acopladores que tiene la tarjeta en cada una de sus entradas no eran alcanzados a ser act
32. o de las variables artificiales las cuales son M VAR1 VAR2 de estas junto con las banderas desplegadas por los UARTS dependen Lais variables DSi DS2 CLKT1 GLKT2 GLKR1 CLKR2 y el MR Las ecuaciones de la parte de control quedaron de la siguiente manera CLKR1 CLOCK RDA1 e MR CLKR2 CLOCK RDA1 27 CLKT1 CLOCK s M GLKT2 CLOCK e M a 42 A CRDA2 TMBT2 gt s EOC2 EOC2 DS2 VAR1 Q2 741235 DS1 VAR2 e Q2 741235 Los mapas para las variables CLKR1 y CLKR2 son los siguientes TMBT1 TMBT2 00 01 11 10 MR RDA1 RDA2 N o o 0 x X 1 X 146498 o o 1 X X X X 0 1 1 0 X 0 O o 1 0 X X 0 X 1 1 0 IX X X X GLKR1 RDA1 sMR sCLK 1 1 1 IX X X X 1 0 1 iX X X X 1 0 0 X X 0 X RDA2 TMBT2 op Ot 11 10 RDA1 TMBT1 N 0 o IX x X X 0 1 E O X X 1 1 IX 1 O o CLKR2 RDA1 RDA2 CLK 1 0 X x x Las variables VAR1 VAR2 M y MR se implementar n con circuitos 7474 que son flip flops tipo D con dos en cada integrado La forma en que fueron conectados los flip flops para la vari fue de la siguiente manera CLEAR RDA2 D RDA2 CLK Q1 4741235 PRESET 1 SALIDA Q a la entrada de una and cuya otra entrada esta conectada a TMBT2 y a la salida tenemos VAR1 Aqui se deja pasar un uno en el flip flop al darse un flanco pos tivo en el reloj cual esta conectado al retardo generado por el 74123 figura 5 La forma para VAR2 es la siguiente CLEAR RDA2 TMBT1 D 1 CLK TMBT2 P
33. o no en buenas condiciones ine AMEN arreglo para comparar con la cola d recepcior uui D 3 Ja selecciona qi fracusicia de transmision que es de 2400 baude ratet 014 se verifica si cola ini la cola esta llena cia la cola esta va f cola zimis cuia gt flri empty TRUES ise empty FALSE 3 E E saturn empty id ENCOLA LISTA cola unsigned Hort int elemento E R los elementos que se transmiten y se reciben f LLENA cola TRUE 7 printf Cin I m sorry The List Hee lt is full Wn cola rinfofc las finl lemento cola gt fin 1 cola gt fin 1 Max 1 d i pid DESENCOLA LISTA c61a urna po short int elemento ZE desencola ios elementos que xe tranamiten ye y se reciben af if VACIA cola 1 TRUE a oai lt Selenentoscola Xinfol ola inils cola gt inis cola gt ini 1 XiMax 1 5 por oid TRANSMITIR I A 11 j Z tn este procadkat ent se encolan los d x natos a brand en colatran dsi god shore int elementos t TRUE if WaCIA latran outportb port elemento s EV else nerens parada TRUE gt s ku EH l EE Void RECIBIRO 31 777 i EE GA f En este procedimiento se eeh An Tos PS s Se f Z datos que se reciben en da cola de j ae b an I recepcion a CH I DNE er int f Cents ni oj SA A pr inte una x
34. orma serie La tabla 2b muestra como fu utilizada esta parte En la parte de recepci n tenemos ocho salidas en paralelo una entrada en serie otra vez un reloj 16 veces el BAUD RATE generado por la PC y la parte que programa el protocolo de recepci n de los datos Este protocolo utiliza las banderas del framing error y la de dato recibido disponible En la tabla 2c se encuentra la forma en que esta parte fue conectada Una vez expuesto lo anterior y dado que estamos utilizando una comunicaci n asincrona es de suponer que la transmici n y recepci n en la PC haya sido programada de la misma forma NUM DEL PIN NOMBRE VALOR 21 MR1 l gico al inicio y 0 durante el resto del tiempo 34 as 1 l gico 35 NP 0 l gico 36 SB O l gico 37 NB 2 1 l gico 38 NB 1 1 l gico 16 SWE O l gico TABLA 2a NUM DEL PIN v s ep SD UD UND DE a am am em em NUM DEL PIN 09181 DBS GLOCK Salidas de la tarjeta Control del reloj Puerto serie de la PC Control de la interfase Control de la interfase Control de la interfase TABLA 2b Entradas de la tarjeta Control de reloj Puerto serie de la PC Control de la interfase Control de la interfase TABLA 2c REL
35. para wprintf GandA bit gt wprintf nda Zd conta 5 wprompt wid 5 4 Estoy Transmitienda 5 cursor 0 25 SE Kam wndC establish window 25 22 3 952 5 set title wndC Menzaje met_colors wndC ALL BLUE WHITE BRIGHT display_window wnat 5 11 iwprintf wndC Presiona dos veces t para mandar los datos a la tarjeta Sys onis while contador lt 2 v i du E SEE lo i S 5 sal get char s i ra i if sal t lt ewnd establish window 51 1 3 725253 set_colors ewnd ALL RED YELLOW BRIGHT set title ewnd ERROR display windowtewnd uprintf ewnd Te equivocaste de tecla putchar BELL delay 304 delete_window ewnd 3 twhile zal t z if LLENA colatran s FALSE lt printf wridA n elementa arbiticuental ENCDLA Gcolatran elemento sz for i Q i lt S i lt residuo elemento X 2s if residuo 1 f 25 trufli 1 else buflil Gs elemento elemento z gt fur 1 73 i s 1 7 or int f tada Ai BAF muemtuts Ser ador ge D NE LET delete_window wndC s MUT wprompt wr dA 3 2 Estoy Recibie cursor 0 258 while VACTACcolares FALSE z cartii 4 DESENCOLA colares elemento forii 0 1 i residuo elemento 23 if residuoss1 buftil 13 MESE us gt else buf i elementa
36. ra el primero Este problema trat de solucionarse a trav s de software provocando retardos en el programa antes de que fuera a traer el primer dato del puerto de entrada este intento no fue fructoso as que decidimos mandar dos veces el primer dato que manda la xX interfase a la PC para asegurar que lea ese dato la segunda vez que es enviado y dio resultado Para lograr mandar dos veces se tuvo que modificar un poco la parte de control de la interfase aumentando un contador el cual nos da la pauta para continuar al segundo byte resultado Consideramos que el uso de ventanas y letreros de error provoca retardos al programa los cuales a su vez provocar n la perdida del primer byte Por ltimo se procedi a probar de nuevo llegando a la conclusi n de que tanto el programa como la interfase trabajan correctamente juntos lo cual algunas veces parec a que no era as pero esto es debido a la tarjeta con la cual se hacen la pruebas no esta trabajando del todo bien y en algunas ocasiones no responde como es debido a los bytes de prueba 146495 CONCLUSIONES A trav s del desarrollo de este proyecto hemos podido concluir que el ultimar los detalles es a n mas pesado que el dise o mismo del proyecto y que en el caso de localizar un error grave en la base del proyecto lo mas sano es truncar su desarrollo y regresar a atacar el problema de ra z ya que continuar de esta forma as con una base erronea acarr
37. ude vez ari je f irae je F itre je f ie je f i ne uz ire M oma D ga zi j itwindow h keyz t itwirdow h key twiridow h key ba itwindow h F W in 4 H Z LJ m Il P LUE E PE E E 1 GE ER E BE E e c o cp 3 c E SE c ce c ob EE e E E cg ESE HE dE t oe ce HE b nob e op 4 1 traves d fv una computador az PUERTO SERIE f interface para checar Domani car 1 una Lar EN mort ura ALUMNOS Gasteium Luz Fea Alejandra acosta Pulido Banos Zstdio h lt dos h gt Scania ri zallcc h lt str ina hs zgstdlit h twindow h keys bi vecint h ePrototi n doble de tranznizicrne ZE mimara baz a las Mm TF ip COMI IRGI d er D Du jeta T mo O D pr uil V define UA giztr enmascaramiento del wz 3 efine MASE REGISTER Weel direccion del registra de enmascaramienta del 52303 define Mas z maximo numero de elementos de signed shart int vari var vari vard vars var s eid cid o 1 d F crc d onres checa tarjetaivoid s inicializa wvoid s proyscvetveaids zili LJ lt is Reset para la interfase u os Chegar el estado de la tarjeta G Correr Diagnostica par Bit As Salir del Preurama de cpcionez ES EE E poles tP Leones rk sp sk ipe x de E k i dF sk 3 abe h EE lt Sle t d sh sk s cts J c s B EE sie sie cte

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