PRÁCTICA 18: SUMADOR SECUENCIAL CON QUARTUS II
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1. Capturar el circuito obtenido en el apartado de dise o y guardarlo con el nombre Control_Sumador bdf Para capturar la m quina de estados hay que emplear flip flop s tipo D el componente se denomina af y las puertas l gicas del tipo que se quiera SIMULACI N Compilar el proyecto y verificar su funcionamiento mediante simulaci n Cuando el funcionamiento sea correcto seg n lo mostrado en la Figura 3 mostrar el resultado al profesor 5 Pr ctica 18 SEGUNDA SESI N BLOQUE SUMADOR TRABAJO PREVIO Leer DESPACIO y DETENIDAMENTE los apartados de la secci n Segunda Sesi n bloque sumador Escribir en papel los c lculos necesarios para dise ar los bloques que se piden en el apartado Dise o Estos c lculos los evaluar el profesor al principio de la sesi n DESCRIPCI N En esta segunda sesi n se va a dise ar y capturar en Quartus I el bloque sumador de un sumador secuencial de 3 bits ver Figura 1 se va a integrar con el bloque de control realizado en la primera sesi n y se va simular el funcionamiento del sumador secuencial completo Las caracter sticas del bloque se ales de entrada y salida y los pasos a realizar para su desarrollo se describen a continuaci n CARACTER STICAS DEL CIRCUITO El bloque sumador tiene diez entradas La se al Reset_n activa a nivel bajo para inicializar los registros a ceros La se al Reloj de 50 MHz que es el reloj de funcionamiento del sist2. Adem s de las se ales de salida que se indican al alumno puede serle til en la depuraci n a adir m s salidas para mostrar por ejemplo el estado actual de la m quina de estados 4 Pr ctica 18 Figura 3 Diagrama de tiempos del bloque de control Reloj Run_n Carga _Desplaza Desplaza_Suma Suma_0Ok Tal y como se muestra en el diagrama de tiempos anterior el proceso de suma no arranca hasta que la se al Run_n pasa de nivel bajo a nivel alto Esto significa que la m quina de estados ya incorpora un detector de flanco entre sus estados Para evitar problemas la duraci n de Carga_Desplaza y de Suma_Ok es de 1 ciclo de reloj y la de Desplaza_Suma es de 3 ciclos de reloj DESARROLLO PR CTICO DISE O Realizar los siguientes pasos de dise o Dibujar el diagrama de transici n de estados de una m quina de estados tipo Moore que se comporte seg n el funcionamiento mostrado en la Figura 3 Escribir la tabla de transici n y de excitaci n de los flip flop s tipo D Calcular los diagramas de Karnaugh y obtener las ecuaciones l gicas de las entradas a los flip flop s y de las salidas del bloque Dibujar los circuitos l gicos necesarios para implantar las ecuaciones l gicas anteriores CAPTURA DEL ESQUEMA Crear un proyecto nuevo en D temp practical8_I que se llame Control_Sumador y elegir el dispositivo EP2C20F484C7 de la familia Cyclone como dispositivo de l gica programable
3. 3 0 y se activar la se al Suma_OKk para indicar que el proceso ha finalizado e El proceso se puede repetir tantas veces como se quiera activando la se al Run_n para validar los n meros A y B 2 Pr ctica 18 Figura 1 Esquema de bloques de un sumador secuencial Sumador Secuencial Run_n Control M7 Sumador Reset_n S Figura 2 Esquema de bloques del bloque Sumador A Js La estructura del bloque sumador se muestra en la Figura 2 Como se puede observar est formado por e Registro P S Son dos registros de desplazamiento de 3 bits con entrada en paralelo y salida en serie Se emplean para almacenar los n meros A y B al comienzo del proceso e Sumador 1 bit Es un sumador completo de 1 bit e Registro S P Es un registro de desplazamiento de 3 bits con entrada serie y salida en paralelo Se emplea para almacenar el resultado de la suma El bloque de control de la Figura 1 es una m quina de estados que gestiona todas las se ales del bloque Sumador es decir indica cu ndo hay que cargar los n meros A y B en los registros cu ndo hay que operar cada pareja de bits y cu ndo se ha terminado de operar los n meros A continuaci n el desarrollo de la pr ctica se divide en dos sesiones 3 Pr ctica 18 PRIMERA SESI N BLOQUE DE CONTROL TRABAJO PREVIO Leer DESPACIO y DETENIDAMENTE los apartados Objetivos Material Duraci n e Introducci n de la pr ctica A continuaci n leer DESPAC
4. en Quartus II Figura 4 Bloque del registro de desplazamiento Figura 5 Bloque del registro de desplazamiento serie paralelo de 3 bits paralelo serie de 3 bits Registro_P_S_3bits Reset_n Salida Reloj Carga_Desplaza Entrada_Serie Entrada_Paralelo2 Entrada_Paralelo1 Entrada_Paralelo0 Reset_n s0 Reloj S1 Entrada_Serie 52 Desplaza REGISTRO DE DESPLAZAMIENTO P S DE 3 BITS Dise ar un registro de desplazamiento de 3 bits con carga en paralelo y salida serie El desplazamiento debe ser hacia la derecha es decir el bit a la salida del registro es el LSB Al desplazar el relleno del registro ser con 0 Emplear flip flops tipo D sin enable El bloque tiene siete entradas Reset_n activa a nivel bajo que inicializa a 0 el contenido del registro Reloj de 50 MHz que es el reloj de funcionamiento del sistema Entrada_Paralelo 2 0 que es el contenido que se carga en el registro Carga_Desplaza a nivel alto para cargar el contenido Entrada_Paralelo 2 0 en el registro y a nivel bajo para desplazar a la derecha el contenido del registro Entrada_Serie que es por donde entra el valor con el que se rellena el registro cuando se desplaza 7 Pr ctica 18 El bloque tiene una salida Sque es el LSB del contenido del registro En la Figura 5 se muestra el bloque en Quartus II ESQUEMA Crear un proyecto nuevo en D Mtemplpractical8_ que se llame Sumador_Secuenc
5. IO y DETENIDAMENTE los apartados de la secci n Primera Sesi n bloque de control Escribir en papel los c lculos necesarios para realizar todos los pasos que se piden en el apartado Dise o Estos c lculos los evaluar el profesor al principio de la sesi n DESCRIPCI N En esta primera sesi n se va a dise ar capturar y simular en Quartus II el bloque de control de un sumador secuencial de 3 bits Las caracter sticas del bloque se ales de entrada y salida el funcionamiento del mismo y los pasos a realizar para su desarrollo se describen a continuaci n CARACTER STICAS DEL CIRCUITO El bloque de control tiene tres entradas La se al Reset_n activa a nivel bajo para inicializar la m quina de estados La se al Reloj de 50 MHz que es el reloj de la m quina de estados La se al Run_n activa a nivel bajo para validar los n meros a sumar y empezar la operaci n de suma Y tres salidas Las se ales Carga_Desplaza y Desplaza_Suma van directamente al bloque sumador ver el apartado de caracter sticas del circuito de la segunda sesi n La se al Suma_OKk se activa durante un ciclo de reloj para indicar que se ha realizado la operaci n y que el resultado en la salida correspondiente es v lido FUNCIONAMIENTO El funcionamiento del bloque de control se muestra en la Figura 3 El rayo de la figura indica que la duraci n de la se al Run_n es indeterminada pues viene de un pulsador de la placa
6. PR CTICA 18 SUMADOR SECUENCIAL CON QUARTUS ll OBJETIVOS Realizar un circuito digital que sume de forma secuencial dos n meros de 3 bits en binario natural Al finalizar la pr ctica el alumno ha de ser capaz de Analizar y trocear proyectos grandes en partes m s peque as divide y vencer s Dise ar circuitos secuenciales complejos de varios niveles en la jerarqu a Reutilizar bloques de otras pr cticas Integrar distintos bloques en un mismo proyecto Depurar errores en proyectos de cierta envergadura MATERIAL Ordenador personal con Quartus II Tarjeta de desarrollo de l gica programable DE1 de Altera DURACI N 2 sesiones INTRODUCCI N En esta pr ctica el alumno va a implementar un sumador secuencial completo de 3 bits Su estructura es como la mostrada en la Figura 1 Consta de un bloque sumador que es el que realiza la operaci n de suma y de un bloque de control basado en una m quina secuencial que es el que gestiona c mo se realiza la operaci n El funcionamiento del sistema sumador secuencial es el siguiente e Existe una entrada llamada Reset_n activa a nivel bajo que sirve para inicializar todos los bloques del sistema e Por otra parte los n meros a operar son A 2 0 y B 2 0 y se validan al activar la se al Run_n activa a nivel bajo a modo de Enter Al cabo de unos ciclos de reloj el resultado de la operaci n A B se mostrar en la salida S
7. ema La se al Carga_Desplaza para almacenar los n meros A y B en los registros Paralelo Serie P S correspondientes cuando est a nivel alto y para desplazar a la derecha el contenido de los registros P S en los que se almacenan los n meros A y B cuando est a nivel bajo La se al Desplaza_Suma para desplazar a la derecha el contenido del registro Serie Paralelo en el que se almacena el resultado de la suma Las se ales A 2 0 y B 2 0 que representan los n meros A y B respectivamente de 3 bits en binario natural a operar Y cuatro salidas Las se ales S 3 0 que representan el resultado de la operaci n A B DESARROLLO PR CTICO DISE O Dise ar los siguientes bloques con las caracter sticas que se indican 6 Pr ctica 18 REGISTRO DE DESPLAZAMIENTO S P DE 3 BITS Dise ar un registro de desplazamiento de 3 bits con carga serie y salida en paralelo El desplazamiento debe ser hacia la derecha es decir el bit que entra en el registro es el MSB Emplear flip flops tipo D con enable El bloque tiene cuatro entradas Reset_n activa a nivel bajo que inicializa a O el contenido del registro Reloj de 50 MHz que es el reloj de funcionamiento del sistema Entrada_Serie por donde entra el bit al registro Desplaza para desplazar a la derecha el contenido del registro El bloque tiene tres salidas S 2 0 que es el contenido del registro En la Figura 4 se muestra el bloque
8. ha NEE Entrada _Paralelo0 S Ea AAT Eo inst dia E X Desplaza Suma Entrada _1 i inst a ect inst4 inst o Reset Figura 7 Esquema en Quartus II del Sumador Secuencial e Control_sumador Reset_n so H 5 i os H Reloj st o C gt Fasatin Reset_n Carga_Desplaza Carga_Desplaza 52 PUTUT 52 Ponen ga_Despl 9 enin eeo Reloj Desplaza_Suma Desplaza_Suma 3 a a Runn Run_n Suma_Ok inst H pape a CE i igi A a A INPUT i 2 00 A GA e o O AAA Suma k TT Ba fi digit gt Basia aa N e B1 INPUT s En i BS Compilar el proyecto y verificar su funcionamiento mediante simulaci n El alumno debe tener en cuenta que en una simulaci n se deben probar todas las combinaciones posibles de sumas que puede realizar el sumador secuencial dise ado Cuando el funcionamiento sea correcto mostrar el resultado al profesor y pasar al siguiente apartado CONFIGURACI N Antes de volcar a la placa el circuito simulado hay que abrir con Quartus II el bloque Bina7seg bdf realizado en las pr cticas 3 y 4 guardarlo con el mismo nombre en la carpeta de trabajo de esta sesi n a adi ndolo al proyecto en curso y generar su s mbolo Modificar el esquema Sumador_ Secuencial bdf de la Figura 7 para que el resultado de la operaci n A B se represente en los displays de 7 segmentos de la placa en base hexadecimal Asignar las patillas de la FPGA indicados en la Tabla 1 a las entradas y salidas del sistema Sumador_Secuencial bdf Consul
9. ial y elejir el dispositivo EP2C20F484C7 de la familia Cyclone Capturar el circuito dise ado en el apartado anterior para el registro de desplazamiento serie paralelo de 3 bits y guardarlo con el nombre Registro_S_P_3bits bdf No olvidarse de a adirlo al proyecto en el momento de guardarlo Capturar el circuito dise ado en el apartado anterior para el registro de desplazamiento paralelo serie de 3 bits y guardarlo con el nombre Registro_P_S_3bits bdf No olvidarse de a adirlo al proyecto en el momento de guardarlo Abrir con Quartus II el bloque Sumlbit baf realizado en la pr ctica 5 Guardarlo con el mismo nombre en la carpeta de trabajo de esta sesi n a adi ndolo al proyecto en curso A continuaci n generar su s mbolo Capturar el esquema mostrado en la Figura 6 y guardarlo con el nombre Sumador bdf No olvidarse de a adirlo al proyecto en el momento de guardarlo El bloque Mux_2a1_1bit debe capturarlo el alumno sabiendo que corresponde a un multiplexor 2 a 1 de 1 bit ver pr ctica 2 Abrir con Quartus II el bloque Control_Sumador bdf realizado en la primera sesi n de la pr ctica 18 Guardarlo con el mismo nombre en la carpeta de trabajo de esta sesi n a adi ndolo al proyecto en curso A continuaci n generar su s mbolo Realizar el paso anterior con el resto de archivos bdf capturados en la primera sesi n de la pr ctica 18 si los hay Capturar el esquema mostrado en la Figura 7 y guardarl
10. o con el nombre Sumador_Secuencial bdf No olvidarse de a adirlo al proyecto en el momento de guardarlo El flip flop tipo D con enable se denomina d fe Una forma r pida de realizar este paso es copiar los archivos bdf y bsf generados en la primera sesi n de esta pr ctica y copiarlos a la carpeta de trabajo de esta sesi n Despu s ir al men Project elegir la opci n Add Remove Files in Project y en la ventana que aparece pulsar en el bot n Add All 8 Pr ctica 18 Figura 6 Esquema en Quartus II del bloque Sumador TRegistro_P_S_3bits LY DO 44 Reset_n Salida Reloj y t Reloj A A sl HI Carga Desplaza _ Carga_Desplaza Desplaza_Suma INPUT Entrada_Serie Registro S _P_3bis fad L ET Entrada_Paralelo2 Mung TEA s 5 P iS AT i nient Entrada_Paralelo Sumibi Rad pisa a 2 ps E HH Entraca_ParaleloD Reloj s YES rada _Paralelol A s aia Entrada_Serie s2 HO gt Tr B Cout lt gt Desplaza x H Cin inst3 insta Registro_P_S_3bits ca Sie Reset_n Salida o e e Reloj Carga_Desplaza i Pia Carga_Desplaza 0 O g Entracia_Serie a pS l Sap R Entrada_Paralelo2 de Ku 2a ibi pio ae ih Cey Entrada _Paralelo1 0 a E A AAA Rel
11. p flops tipo D sin enable El bloque tiene ocho entradas Reset_n activa a nivel bajo que inicializa a O el contenido del registro Reloj de 50 MHz que es el reloj de funcionamiento del sistema Entrada_Serie por donde entra el bit al registro de forma serie Entrada_Paralelo 2 0 que es el contenido que se carga de forma paralela en el registro Carga para cargar el contenido Entrada_Paralelo 2 0 en el registro Desplaza para desplazar a la derecha el contenido del registro El bloque tiene tres salidas S 2 0 que es el contenido del registro 10 Pr ctica 18 En la Tabla 2 se resume el funcionamiento del registro Sustituir los tres registros de desplazamiento empleados en el esquema Sumador bdf por el registro dise ado en este apartado Modificar la m quina de estados del bloque de control para que el sumador secuencial funcione correctamente con los nuevos registros Compilar y simular el circuito resultante y verificar el correcto funcionamiento Tabla 2 Resumen de funcionamiento del registro de desplazamiento gen rico Carga Desplaza Acci n 0 0 Retiene el contenido del registro 0 1 Desplaza a la derecha el contenido del registro 1 0 Carga el registro con el valor que hay en Entrada_Paralelor 2 0 1 1 No permitido RESTADOR Sobre el sumador secuencial original o sobre el realizado en el primer apartado opcional modificar el bloque de control
12. tar para ello el manual de usuario de la tarjeta de l gica programable Altera DE1 Board en la p gina web del laboratorio 9 Pr ctica 18 Tabla 1 Asignaci n de patillas de la FPGA a las se ales del circuito Se al Tipo e Componente Se al Tipo EN Componente Reloj Entrada CLOCK_50 A2 Entrada SW9 Reset_n_ Entrada KEY 0 A Entrada SWg8 Run Entrada KEY 3 Ao Entrada SW7 Suma_Ok Salida LEDR O B2 Entrada SW2 Dig0_a Salida HEXO O B Entrada SW1 Dig0_b Salida HEXO0 1 Bo Entrada SWwO Dig0_c Salida HEXO0 2 S Salida LEDG 3 Dig0_d Salida HEXO 3 S2 Salida LEDG 2 Dig0_e Salida HEXO0 4 S Salida LEDG 1 DigO0_f Salida HEXO 5 So Salida LEDG O Dig0_g Salida HEXO 6 Compilar el proyecto y depurar los errores que aparezcan Configurar la FPGA y comprobar el funcionamiento en la tarjeta del laboratorio realizando diferentes operaciones Si el funcionamiento es correcto ense ar el resultado al profesor PREGUNTA Explicar brevemente c mo se gestiona el acarreo de la suma parcial en el sumador secuencial APARTADOS OPCIONALES REGISTRO DE DESPLAZAMIENTO GEN RICO Dise ar un registro de desplazamiento de 3 bits que se pueda cargar de forma serie o en paralelo y que la salida sea de forma serie y en paralelo El desplazamiento debe ser hacia la derecha y debe permitir detener el desplazamiento dejando est tico el contenido del registro Emplear fli
13. y el bloque sumador para que el sistema realice la operaci n A B Como la salida S 3 0 estar representada en Complemento a 2 hay que sustituir el bloque Bina7seg bdf por el bloque C2a7Seg bdf que el alumno puede encontrar en http www 1it upcomillas es carlosre Docencia LED LED html Asigne los pines indicados en la Tabla 3 a las se ales del segundo display Tabla 3 Asignaci n de patillas de la FPGA a las se ales del circuito Se al Tipo EN Componente Se al Tipo N Componente Dig _a Salida HEX1 0 Dig1_e Salida HEX1 4 Dig1_b Salida HEX1 1 Dig1_f Salida HEX1 5 Dig1_c Salida HEX1 2 Dig1_g Salida HEX1 6 Dig1_d Salida HEX1 3 SUMADOR RESTADOR Sobre el sumador secuencial original o sobre el realizado en el primer apartado opcional modificar el bloque de control y el bloque sumador para que el sistema realice la operaci n A B cuando la entrada al sistema Suma_Resta valga 0 o la operaci n A B cuando dicha se al valga 1l Para la representaci n del resultado en los displays de 7 segmentos debe utilizarse el bloque Bina7seg bdf cuando sume y el bloque C2a7Seg bdf cuando reste Capturar los bloques necesarios para ello Asignar el componente SW4 de la placa a la se al Suma_Resta
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